JPWO2019239838A1

JPWO2019239838A1 - 絶縁型ｓｅｐｉｃコンバータ回路

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Publication number: JPWO2019239838A1
Application number: JP2020525391A
Authority: JP
Inventors: 陽一中辻
Original assignee: Murata Manufacturing Co Ltd
Current assignee: Murata Manufacturing Co Ltd
Priority date: 2018-06-13
Filing date: 2019-05-23
Publication date: 2021-04-22
Anticipated expiration: 2039-05-23
Also published as: JP7024868B2; WO2019239838A1

Abstract

絶縁型ＳＥＰＩＣコンバータ回路の電源側の回路が、第１及び第２インダクタ、及びスイッチング素子を含み、負荷側の回路が第３インダクタを含む。スイッチング素子がオンになると電源から第１インダクタに電流が流れ、スイッチング素子がオフになると第１インダクタと第２インダクタとが直列に接続された回路に電流が流れる。第１、第２、及び第３インダクタが共通の支持体に組み込まれて相互に磁気結合している。第１インダクタと第２インダクタとの結合係数、第２インダクタと第３インダクタとの結合係数、及び第３インダクタと第１インダクタとの結合係数のうち、第２インダクタと第３インダクタとの結合係数または第３インダクタと第１インダクタとの結合係数が、他の２つの結合係数より高い。

Description

本発明は、絶縁型ＳＥＰＩＣコンバータ回路に関する。

ＳＥＰＩＣコンバータ回路の１つのインダクタを変成器に置き換えた絶縁型ＳＥＰＩＣコンバータ回路が公知である（特許文献１）。絶縁型ＳＥＰＩＣコンバータ回路においては、電源側の回路にインダクタと変成器の一次巻線とが直列に接続され、負荷側の回路に変成器の二次巻線が接続される。

特許文献１に開示された絶縁型ＳＥＰＩＣコンバータ回路においては、コアを中心として３つの巻線が巻き付けられたトランスが用いられる。

特開２００６−３４０４３２号公報

絶縁型ＳＥＰＩＣコンバータ回路の電力変換効率を高めることが望まれている。本発明の目的は、変換効率を高めることが可能な絶縁型ＳＥＰＩＣコンバータ回路を提供することである。

本発明の一観点によると、
電源側の回路の一部を構成する第１インダクタ、第２インダクタ、及びスイッチング素子と
負荷側の回路の一部を構成する第３インダクタと
を有し
前記スイッチング素子がオンになると電源から前記第１インダクタに電流が流れ、前記スイッチング素子がオフになると前記第１インダクタと前記第２インダクタとが直列に接続された回路に電流が流れ、
前記第１インダクタ、前記第２インダクタ、及び前記第３インダクタが共通の支持体に組み込まれて相互に磁気結合しており、前記第１インダクタと前記第２インダクタとの結合係数、前記第２インダクタと前記第３インダクタとの結合係数、及び前記第３インダクタと前記第１インダクタとの結合係数のうち、前記第２インダクタと前記第３インダクタとの結合係数または前記第３インダクタと前記第１インダクタとの結合係数が、他の２つの結合係数より高い絶縁型ＳＥＰＩＣコンバータ回路が提供される。

第１インダクタ、第２インダクタ、及び第３インダクタの結合係数を上述のように設定することにより、電力変換効率を高めることができる。

図１は、実施例による絶縁型ＳＥＰＩＣコンバータ回路の等価回路図である。図２Ａ及び図２Ｂは、それぞれ第１インダクタ及び変成器を含むインダクタ部品の正面図及び底面図である。図３は、インダクタ電流の波形を示すグラフである。図４は、結合係数Ｋ１２、結合係数Ｋ３１、及び結合係数Ｋ２３のうち１つの結合係数を他の２つの結合係数より大きくした条件、及び結合係数Ｋ１２、Ｋ２３、Ｋ３１が同一の条件で、出力電圧の平均値を求めるシミュレーションを行った結果を示すグラフである。図５は、第１インダクタの自己インダクタンスがばらついたときに、第１インダクタを流れる電流の振幅（ピークツーピーク値）をシミュレーションによって求めた結果を示すグラフである。

図１から図５までの図面を参照して、本願発明の実施例による絶縁型ＳＥＰＩＣコンバータ回路について説明する。

図１は、実施例による絶縁型ＳＥＰＩＣコンバータ回路の等価回路図である。
変成器３０を介して電源側の回路１０と負荷側の回路２０とが結合している。電源側の回路１０は、電源１１、第１コンデンサ１２、第１インダクタ１３、スイッチング素子１４、第２コンデンサ１５、及び変成器３０の一次巻線からなる第２インダクタ１６を含む。第１コンデンサ１２は電源１１に対して並列に接続されている。電源１１によって第１コンデンサ１２が充電される。

第１コンデンサ１２、第１インダクタ１３、及びスイッチング素子１４により、第１ループ回路１７が構成される。第２コンデンサ１５、スイッチング素子１４、及び第２インダクタ１６により、第２ループ回路１８が構成される。スイッチング素子１４がオフのとき、第１コンデンサ１２、第１インダクタ１３、第２コンデンサ１５、第２インダクタ１６によって第３ループ回路１９が構成される。

負荷側の回路２０は、変成器３０の二次巻線からなる第３インダクタ２１、ダイオード２２、第３コンデンサ２３、及び負荷２４を含む。第３インダクタ２１、ダイオード２２、及び第３コンデンサ２３により、第４ループ回路２５が構成される。第３コンデンサ２３及び負荷２４により、第５ループ回路２６が構成される。

以下、図１に示した絶縁型ＳＥＰＩＣコンバータ回路の動作について簡単に説明する。スイッチング素子１４がオンになると、第１ループ回路１７が閉じることにより、電源１１及び第１コンデンサ１２から第１インダクタ１３に電流が流れる。さらに、第２ループ回路１８が閉じることにより、第２コンデンサ１５から第２インダクタ１６に電流が流れる。

スイッチング素子１４がオフになると、第１ループ回路１７が開放されることにより、第１インダクタ１３を流れていた電流が第３ループ回路１９を流れ始める。すなわち、第１インダクタ１３と第２インダクタ１６とが直列に接続された回路に電流が流れる。さらに、第２ループ回路１８が開放されることにより、第２ループ回路１８を流れていた電流が流れなくなる。その結果、第２インダクタ１６に流れる電流の向きが反転する。第２インダクタ１６に流れる電流の向きが反転することにより、第４ループ回路２５に電流が流れる。この電流により、第３コンデンサ２３が充電される。負荷２４には、スイッチング素子１４のオンオフに係わらず、第３コンデンサ２３の放電電流が流れる。

図２Ａ及び図２Ｂは、それぞれ第１インダクタ１３及び変成器３０を含むインダクタ部品４０の正面図及び底面図である。円柱状または角柱状のコア（磁芯）３１の両端にそれぞれ鍔部３２が設けられている。インダクタ部品４０は、プリント基板に表面実装される。プリント基板に実装された状態で、コア３１の中心軸が基板の表面に対して平行になる。プリント基板に実装された状態で、インダクタ部品４０のプリント基板側を向く面を底面といい、その反対側を向く面を上面ということとする。

２つの鍔部３２の一方の上面から他方の上面まで天板３３が架け渡されている。コア３１、鍔部３２、及び天板３３には、フェライト等の磁性材料が用いられる。２つの鍔部３２の各々の底面に、第１電極３５、第２電極３６、及び第３電極３７が設けられている。

第２インダクタ１６の巻線及び第３インダクタ２１の巻線が、バイファイラ巻きの態様でコア３１に巻き付けられている。ここで、バイファイラ巻きとは、２本の巻線を隣り合わせにしてコア３１に巻き付ける巻き方を意味する。バイファイラ巻きは、２本の巻線の間の密な磁気結合を得るのに適した巻き方である。第１インダクタ１３の巻線が、第２インダクタ１６及び第３インダクタ２１の巻線の外側に巻き付けられている。第１インダクタ１３と第２インダクタ１６との結合係数をＫ１２と表記する。第２インダクタ１６と第３インダクタ２１との結合係数をＫ２３と表記する。第３インダクタ２１と第１インダクタ１３との結合係数をＫ３１と表記する。

第２インダクタ１６の巻線と第３インダクタ２１の巻線とをバイファイラ巻きにすることにより、両者は磁気的に密結合し、例えば結合係数Ｋ２３が０．９９以上になる。第１インダクタ１３の巻線の巻き径を調整することにより、結合係数Ｋ１２及び結合係数Ｋ３１を調整することができる。

このように、第１インダクタ１３、第２インダクタ１６、及び第３インダクタ２１は、コア３１を共有した一体型のインダクタ部品４０を構成する。

第１インダクタ１３の巻線の両端の各々が、第１電極３５の各々に接続されている。第２インダクタ１６の巻線の両端の各々が、第２電極３６の各々に接続されている。第３インダクタ２１の巻線の両端の各々が、第３電極３７の各々に接続されている。

次に、上記実施例の優れた効果について説明する。
上記実施例では、第２インダクタ１６と第３インダクタ２１とを密に結合させることにより、絶縁型ＳＥＰＩＣコンバータ回路が構成される。電源側の回路１０と負荷側の回路２０とが電気的に絶縁されるため、感電の危険性が低減するという効果が得られる。なお、第１インダクタ１３と第３インダクタ２１とを密に結合させることにより、電源側の回路１０から負荷側の回路２０にエネルギを伝送してもよい。第１インダクタ１３と第３インダクタ２１とを密に結合させるためには、第１インダクタ１３の巻線と第３インダクタ２１の巻線とを、コア３１（図２Ａ、図２Ｂ）にバイファイラ巻きの態様で巻き付けるとよい。この場合、第２インダクタ１６の巻線は、バイファイラ巻きされた第１インダクタ１３及び第３インダクタ２１の巻線の上に巻き付ければよい。なお、第２インダクタ１６の巻線を、バイファイラ巻きされた第１インダクタ１３及び第３インダクタ２１の巻線の間に巻き付けてもよい。この場合、第２インダクタ１６の巻線と、第１インダクタ１３及び第３インダクタ２１の巻線との間隔を、第１インダクタ１３の巻線と第３インダクタ２１の巻線との間隔より広くすればよい。このような構成にすることにより、結合係数Ｋ１２、Ｋ２３より、結合係数Ｋ３１を大きくすることができる。

また、上記実施例では、第１インダクタ１３、第２インダクタ１６、及び第３インダクタ２１が１つのインダクタ部品４０（図２Ａ、図２Ｂ）として提供される。このため、絶縁型ＳＥＰＩＣコンバータ回路の部品点数を削減することができる。その結果、コストダウン、及び省スペース化を実現することが可能になる。

上記実施例では、第１インダクタ１３と第２インダクタ１６とが磁気的に結合している。このため、それぞれのインダクタンスが増大され、第１インダクタ１３及び第２インダクタ１６を流れるインダクタ電流のリップル成分を低減させ、電力効率を向上させることができる。

次に、図３を参照して、インダクタ電流のリップル成分を低減させることができることを確認するために行ったシミュレーションについて説明する。このシミュレーションでは、図１に示した電源１１の出力電圧を１２Ｖに設定し、負荷２４に印加される出力電圧が５Ｖになる条件を採用した。第１コンデンサ１２の静電容量を１μＦ、第２コンデンサ１５及び第３コンデンサ２３の静電容量を１１μＦ、負荷２４の抵抗値を５Ω、第１インダクタ１３、第２インダクタ１６、及び第３インダクタ２１の自己インダクタンスを４μＨとした。

スイッチング素子１４を５ＭＨｚでスイッチングしたときに、第１インダクタ１３に流れるインダクタ電流の波形を、結合係数Ｋ１２が０、０．５、及び０．９９の場合について求めた。なお、結合係数Ｋ３１は、結合係数Ｋ１２と同一とし、結合係数Ｋ２３は１に設定した。

図３は、インダクタ電流の波形を示すグラフである。横軸は時間を単位「μｓ」で表し、縦軸はインダクタ電流の大きさを単位「Ａ」で表す。図３のグラフ中の破線、細い実線、及び太い実線は、それぞれ結合係数Ｋ１２＝０、Ｋ１２＝０．５、及びＫ１２＝０．９９のときの波形を示す。結合係数Ｋ１２が大きくなるにしたがって、インダクタ電流のリップル成分が小さくなっていることが確認された。

次に、図４を参照して、電源側の回路１０から負荷側の回路２０への電力の伝達損失を低減するための好ましい条件について説明する。

結合係数Ｋ１２、Ｋ２３、及びＫ３１のうち１つの結合係数を他の２つの結合係数より大きくした条件、及び結合係数Ｋ１２、Ｋ２３、Ｋ３１を同一にした条件で、出力電圧の平均値を求めるシミュレーションを行った。このシミュレーションでは、図１に示した電源１１の出力電圧を２５Ｖに設定した。さらに、変成器３０を１つの第２インダクタ１６に置き換えた非絶縁型ＳＥＰＩＣコンバータの構成を採用したときに、負荷２４に印加される出力電圧が１９Ｖになるようにスイッチングのオンオフの比率を設定した。第１コンデンサ１２の静電容量を１μＦ、第２コンデンサ１５及び第３コンデンサ２３の静電容量を１１μＦ、負荷２４の抵抗値を１９Ω、第１インダクタ１３、第２インダクタ１６、及び第３インダクタ２１の自己インダクタンスを１０μＨとした。結合係数Ｋ１２、Ｋ２３、及びＫ３１のいずれか１つを１に設定し、他の２つを変化させた場合、及び３つの結合係数を共に変化させた場合についてシミュレーションを行った。

図４は、シミュレーションの結果を示すグラフである。横軸は変化させた結合係数の値を表し、縦軸は、負荷２４に印加される出力電圧の平均値を単位「Ｖ」で表す。図４のグラフ中の四角記号、三角記号、及び丸記号は、それぞれ結合係数Ｋ２３＝１、Ｋ３１＝１、及びＫ１２＝１に設定した場合のシミュレーション結果を示す。五角形記号は、結合係数を、Ｋ１２＝Ｋ２３＝Ｋ３１の条件で変化させた場合のシミュレーション結果を示す。

結合係数Ｋ１２を１に設定した場合には、他の２つの結合係数Ｋ２３、Ｋ３１が１から低下すると、出力電圧の平均値が１９Ｖから低下してしまう。これに対し、結合係数Ｋ２３またはＫ３１を１に設定した場合には、他の２つの結合係数が１から低下しても、出力電圧の平均値が１９Ｖからほとんど低下しない。

図４に示したシミュレーションでは、結合係数Ｋ２３またはＫ３１を１に設定したが、結合係数は必ずしも１である必要はない。結合係数Ｋ２３及びＫ３１の少なくとも一方を、他の２つの結合係数より高くすることにより、電力の伝達損失を低減させ、出力電圧の低下を抑制することができる。

また、Ｋ１２＝Ｋ２３＝Ｋ３１の条件で結合係数を変化させた場合にも、結合係数が低下するに従って出力電圧の平均値が１９Ｖから低下する。安定した出力電圧を供給する目安として、出力電圧の変動幅が±５％未満であることが求められる。図４に五角形記号で示したシミュレーション結果から、Ｋ１２＝Ｋ２３＝Ｋ３１の条件下で、結合係数を０．９７以上にすることが好ましいことがわかる。結合係数Ｋ２３及びＫ３１のうち１つを最も高くする場合には、最も高くする方の結合係数を０．９７以上にすることが好ましい。

次に、図５を参照して、最も高くする結合係数以外の２つの結合係数の好ましい条件について説明する。

第１インダクタ１３の自己インダクタンスがばらついたときに、第１インダクタ１３を流れる電流の振幅（ピークツーピーク値）をシミュレーションによって求めた。このシミュレーションでは、結合係数Ｋ２３を１に設定し、他の２つの結合係数Ｋ１２及びＫ３１を０．３から０．９まで変化させた。シミュレーション条件は、図４に示したシミュレーションの条件と同一である。

図５は、シミュレーションの結果を示すグラフである。横軸は結合係数Ｋ１２及びＫ３１を表し、縦軸は第１インダクタ１３を流れる電流の振幅を単位「Ａ」で表す。図５のグラフ中の細い実線は、第１インダクタ１３の自己インダクタンスが定格値１０μＨであるとき、すなわち定格値に対する誤差率が０％のときの電流の振幅を示す。破線及び太い実線は、それぞれ第１インダクタ１３の自己インダクタンスの定格値に対する誤差率が−１０％及び−２０％のときの電流の振幅を示す。電流の振幅はリップル成分に相当する。

第１インダクタ１３の自己インダクタンスが定格値からずれると、第１インダクタ１３を流れる電流の振幅（リップル成分）が大きくなることがわかる。第１インダクタ１３の自己インダクタンスが定格値に等しい場合には、結合係数Ｋ１２及びＫ３１が大きくなると第１インダクタ１３を流れる電流のリップル成分が減少している。ところが、第１インダクタ１３の自己インダクタンスが定格値からずれている場合には、結合係数Ｋ１２、Ｋ３１が０．７より大きい範囲でリップル成分が大きくなってしまう。

第１インダクタ１３の自己インダクタンスには、２０％程度の製造上のばらつきが生じ得る。第１インダクタ１３の自己インダクタンスの定格値からのずれを考慮すると、結合係数Ｋ１２及びＫ３１を大きくすればよいというわけではないことがわかる。図５に示したグラフから、結合係数Ｋ１２及びＫ３１が０．５以上０．７以下の範囲内であれば、第１インダクタ１３の自己インダクタンスが定格値からずれても、第１インダクタ１３を流れる電流のリップル成分が相対的に小さくなっていることがわかる。第１インダクタ１３の自己インダクタンスに定格値からのずれが生じ得ることを想定すると、結合係数Ｋ１２及びＫ３１を０．５以上０．７以下の範囲に設定することが好ましい。

第２インダクタ１６の巻線と第３インダクタ２１の巻線とをバイファイラ巻きにして結合係数Ｋ２３を最大にする構造では、他の２つの結合係数Ｋ１２及びＫ３１はほぼ等しくなる。このため、結合係数Ｋ１２とＫ３１との相違を考慮する必要はない。

また、結合係数Ｋ３１を他の２つの結合係数Ｋ１２及びＫ２３より大きくする場合には、最大の結合係数Ｋ３１以外の結合係数Ｋ１２及びＫ２３を０．５以上０．７以下の範囲内に設定するとよい。

次に、上記実施例の変形例について説明する。上記実施例では、インダクタ部品４０（図２Ａ、図２Ｂ）を、巻線工法を用いて作製したが、フォトリソグラフィ工法、または積層工法等を用いてインダクタ部品４０を作製してもよい。

上記実施例では、第２インダクタ１６及び第３インダクタ２１の巻線を共通のコア３１（図２Ａ）にバイファイラ巻きの態様で巻き付け、その上に第１インダクタ１３の巻線を巻き付けたが、必ずしも共通のコア３１に巻き付ける必要はない。例えば、３つのインダクタを、それぞれ相互に磁気的に結合した異なるコアに巻き付けてもよい。この場合、これらのコアを含む共通の支持体に３つのインダクタを組み込むことにより、一体型のインダクタ部品とするとよい。

上述の実施例及び変形例は例示であり、実施例及び変形例で示した構成の部分的な置換または組み合わせが可能であることは言うまでもない。実施例及び変形例の同様の構成による同様の作用効果については実施例及び変形例ごとには逐次言及しない。さらに、本発明は上述の実施例及び変形例に制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。

１０電源側の回路
１１電源
１２第１コンデンサ
１３第１インダクタ
１４スイッチング素子
１５第２コンデンサ
１６第２インダクタ
１７第１ループ回路
１８第２ループ回路
１９第３ループ回路
２０負荷側の回路
２１第３インダクタ
２２ダイオード
２３第３コンデンサ
２４負荷
２５第４ループ回路
２６第５ループ回路
３０変成器
３１コア
３２鍔部
３３天板
３５第１電極
３６第２電極
３７第３電極
４０インダクタ部品

Claims

電源側の回路の一部を構成する第１インダクタ、第２インダクタ、及びスイッチング素子と
負荷側の回路の一部を構成する第３インダクタと
を有し
前記スイッチング素子がオンになると電源から前記第１インダクタに電流が流れ、前記スイッチング素子がオフになると前記第１インダクタと前記第２インダクタとが直列に接続された回路に電流が流れ、
前記第１インダクタ、前記第２インダクタ、及び前記第３インダクタが共通の支持体に組み込まれて相互に磁気結合しており、前記第１インダクタと前記第２インダクタとの結合係数、前記第２インダクタと前記第３インダクタとの結合係数、及び前記第３インダクタと前記第１インダクタとの結合係数のうち、前記第２インダクタと前記第３インダクタとの結合係数または前記第３インダクタと前記第１インダクタとの結合係数が、他の２つの結合係数より高い絶縁型ＳＥＰＩＣコンバータ回路。
前記第１インダクタと前記第３インダクタとの結合係数、及び前記第２インダクタと前記第３インダクタとの結合係数の少なくとも一方が０．９７以上である請求項１に記載の絶縁型ＳＥＰＩＣコンバータ回路。
前記第２インダクタと前記第３インダクタとの結合係数が０．９７以上であり、前記第１インダクタと前記第２インダクタとの結合係数、及び前記第１インダクタと前記第３インダクタとの結合係数が、共に０．５以上０．７以下である請求項１に記載の絶縁型ＳＥＰＩＣコンバータ回路。
前記第１インダクタと前記第３インダクタとの結合係数が０．９７以上であり、前記第１インダクタと前記第２インダクタとの結合係数、及び前記第２インダクタと前記第３インダクタとの結合係数が、共に０．５以上０．７以下である請求項１に記載の絶縁型ＳＥＰＩＣコンバータ回路。
前記第２インダクタ及び前記第３インダクタが、共通のコアにバイファイラ巻きされた２本の巻線で構成されている請求項３に記載の絶縁型ＳＥＰＩＣコンバータ回路。
前記第１インダクタが、前記第２インダクタ及び前記第３インダクタの各巻線の上に巻き付けられた巻線で構成されている請求項５に記載の絶縁型ＳＥＰＩＣコンバータ回路。