JPWO2019225262A1

JPWO2019225262A1 - トーテムポール型単相ｐｆｃコンバータ

Info

Publication number: JPWO2019225262A1
Application number: JP2020521121A
Authority: JP
Inventors: 満山根
Original assignee: Sony Corp; Sony Group Corp
Current assignee: Sony Corp; Sony Group Corp
Priority date: 2018-05-23
Filing date: 2019-04-23
Publication date: 2021-05-27
Anticipated expiration: 2039-04-23
Also published as: EP3799289B1; US20210211041A1; CN112189301B; WO2019225262A1; TWI813687B; EP3799289A4; JP7279715B2; CN112189301A; US11323023B2; EP3799289A1; TW202013874A

Abstract

トーテムポール型単相ＰＦＣコンバータにおいて、交流電源入力の極性が反転するタイミングで、交流電源の２極の内で、インダクタが接続されていない低周波側ノード電圧を直線状に制御するようにしたトーテムポール型単相ＰＦＣコンバータである。図５

Description

本技術は、漏洩電流（Touch Current）を低減するようにしたトーテムポール型単相ＰＦＣコンバータに関する。

従来、交流入力に接続されるスイッチング電源では、入力電流の力率を改善するとともに高調波電流を抑制するため、ＰＦＣ（Power Factor Correction：力率改善回路）コンバータが用いられる。ＰＦＣコンバータでは、ダイオードブリッジで交流電圧を正電圧へ整流した後、ブーストコンバータ（昇圧型コンバータ）を用いる構成とされる。しかしながら、整流ブリッジのダイオードの損失が効率低下の要因となるため、整流ブリッジを無くしたブリッジレスＰＦＣコンバータが提案されている。

このトーテムポール型単相ＰＦＣコンバータでは、入力電圧のゼロクロスポイントにおいてインダクタに過大なサージ電流が流れ、その結果、入力電流および入力電圧にサージが発生してしまう問題があった。そして、このようなサージ電流やサージ電圧がコンバータのノイズ、すなわち、ＥＭＩ（Electromagnetic Interference）ノイズや高調波電流を増大させていた。

例えば特許文献１には、入力電圧のゼロクロスポイント付近におけるサージ電流を防止することによって、ノイズの低減および効率向上を図ることが開示されている。

特開２０１２−０７０４９０号公報

上述したサージ電流とは別に、ＰＦＣコンバータと絶縁コンバータを接続した構成において、絶縁コンバータの出力側からＰＦＣコンバータの入力側に流れる漏洩電流（Touch Current）が発生することが認められた。漏洩電流は、感電防止の点から規格に定められている値以下とする必要がある。この漏洩電流は、特許文献１のようなＡＣ側へ流れるスパイク電流を低減する技術では十分にかつ効率的には低減することができない。

したがって、本技術の目的は、かかる漏洩電流を低減することができるトーテムポール型単相ＰＦＣコンバータを提供することにある。

本技術は、トーテムポール型単相ＰＦＣコンバータにおいて、
交流電源入力の極性が反転するタイミングで、交流電源の２極の内で、インダクタが接続されていない低周波側ノード電圧を直線状に制御するようにしたトーテムポール型単相ＰＦＣコンバータである。

少なくとも一つの実施形態によれば、低周波側ノード電圧を直線状に制御することによって、漏洩電流のピーク値を抑えることができる。なお、ここに記載された効果は必ずしも限定されるものではなく、本技術中に記載されたいずれかの効果又はそれらと異質な効果であっても良い。

図１は、本技術を適用することができるトーテムポール型単相ＰＦＣコンバータの接続図である。図２は、トーテムポール型単相ＰＦＣコンバータの問題点の説明に使用する波形図である。図３は、トーテムポール型単相ＰＦＣコンバータにおいて発生する漏洩電流を説明するための接続図である。図４は、漏洩電流を説明するための波形図である。図５は、本技術の第１の実施形態の接続図である。図６Ａ及び図６Ｂは、本技術の第１の実施形態の説明に使用するタイミングチャートである。図７は、本技術の説明に使用する波形図である。図８は、本技術の第１の実施形態のデューティ制御を示すグラフである。図９は、本技術の第１の実施形態の効果を説明するためのグラフである。図１０は、本技術の第１の実施形態の一変形例を示す接続図である。図１１は、本技術の第１の実施形態の他の変形例を説明するための略線図である。図１２は、本技術の第２の実施形態の接続図である。

以下、本技術の実施形態等について図面を参照しながら説明する。なお、説明は以下の順序で行う。
＜１．従来のトーテムポール型単相ＰＦＣコンバータ＞
＜２．第１の実施の形態＞
＜３．第２の実施の形態＞
＜４．変形例＞
以下に説明する実施の形態等は本技術の好適な具体例であり、本技術の内容がこれらの実施形態等に限定されるものではない。

＜１．従来のトーテムポール型単相ＰＦＣコンバータ＞
図１は、従来のトーテムポール型単相ＰＦＣコンバータの一例の概略的構成を示す。図１に示すように、交流電源１に対してトーテムポール型単相ＰＦＣコンバータ（ＡＣ−ＤＣコンバータ）（以下、ＰＦＣコンバータと適宜称する）が接続され、ＰＦＣコンバータに絶縁コンバータ（ＤＣ−ＤＣコンバータ）が接続されている。ＰＦＣコンバータは、インダクタＬと、ＦＥＴＱ１と、ＦＥＴＱ２と、ＭＯＳＦＥＴＱ３と、ＭＯＳＦＥＴＱ４と、容量Ｃ３とを有する。ＦＥＴＱ１，ＦＥＴＱ２，ＭＯＳＦＥＴＱ３及びＭＯＳＦＥＴＱ４は、スイッチング素子である。ＭＯＳＦＥＴＱ３に対して並列に、ダイオードＤ１及び容量Ｃ１が接続され、ＭＯＳＦＥＴＱ４に対して並列に、ダイオードＤ２及び容量Ｃ２が接続されている。ＰＦＣコンバータの出力側の容量Ｃ３の両端（出力端子ｔ１及びｔ２）から電圧Ｖｏｕｔが取り出される。

ＦＥＴＱ１のドレインが端子ｔ１に接続され、ＦＥＴＱ２のソースが端子ｔ２に接続され、ＦＥＴＱ１のソース及びＦＥＴＱ２のドレインが互いに接続されている。交流電源１の一端がインダクタＬを介してＦＥＴＱ１のソース及びＦＥＴＱ２のドレインの接続点、すなわち、高周波側ノード２に接続される。

ＭＯＳＦＥＴＱ３のドレインが端子ｔ１と接続され、ＭＯＳＦＥＴＱ３のソースがＭＯＳＦＥＴＱ４のドレインと接続される。ＭＯＳＦＥＴＱ４のソースが端子ｔ２と接続される。交流電源１の他端がＭＯＳＦＥＴＱ３のソース及びＭＯＳＦＥＴＱ４のドレインの接続点、すなわち、低周波側ノード３に接続される。

絶縁コンバータは、スイッチング電源の構成とされ、スイッチング部１１と、トランス１２と、整流部１３を有し、出力側の容量Ｃ４の両端に出力端子ｔ１１及びｔ１２が接続されている。トランス１２によって絶縁がなされている。容量Ｃｐは、トランス１２の１次側と２次側の間に存在する浮遊容量である。また、端子ｔ２及び出力端子ｔ１２間には、ノイズ低減のための容量Ｃｙが挿入されている。

図２は、交流電源１の電圧をＶｉｎ、ＭＯＳＦＥＴＱ４のドレイン及びソース間電圧、すなわち、低周波側ノード電圧Ｖｎ、インダクタＬを流れる交流電流Ｉｉｎをそれぞれ示す。図示しないが、コントローラによって各ＦＥＴのゲート駆動信号が形成される。ＦＥＴＱ１及びＦＥＴＱ２は、高周波例えば１００ｋＨｚ程度の周波数のスイッチング信号によってスイッチングされる。ＭＯＳＦＥＴＱ３及びＭＯＳＦＥＴＱ４は、交流電源１と同期してスイッチングされる。

上述したトーテムポール型単相ＰＦＣコンバータにおいて、交流電源入力の極性が反転する際に低周波側のノード電圧（低周波側ノード電圧と称する）ＶｎがＰＦＣコンバータの出力電圧（Ｖｏｕｔ）分変動する。このノードに意図して追加もしくは寄生成分として存在する容量成分（図１中のＣ１及びＣ２）に蓄えられている電荷が充放電され、図２に示すように、交流電源側へスパイク状の電流として流れる。この電流がＥＭＩや高調波電流の原因となるので、冒頭に記載の特許文献１等では、この電流を低減する方法が提案されている。すなわち、交流入力の電圧極性が反転するたびに、昇圧コンバータスイッチのオン時比率をゼロから徐々に増加させる制御、すなわち、ソフトスタート制御を行うようにしている。

かかる電流とは別に、図３に示すようにＰＦＣコンバータの後段に設置される絶縁コンバータのトランスの１次２次間容量（Ｃｐ）（ＰＦＣコンバータ側を１次、絶縁コンバータの出力側を２次とする。）やＥＭＩ対策のために意図的に設けられる、１次２次間容量（Ｃｐ）の容量成分に低周波側ノード電圧Ｖｎの変化が印可されることで電流が流れ、この電流が図４に示すように漏洩電流（Touch Current)として観測される。すなわち、低周波側ノード電圧Ｖｎの立ち上がりの時点で、正のパルス状の漏洩電流が流れ、低周波側ノード電圧Ｖｎの立ち下がりの時点で、負のパルス状の漏洩電流が流れる。図３に示すように、浮遊容量Ｃｐ及び容量Ｃｙを通じて流れる漏洩電流を漏洩電流テスタ４によって測定することができる。この電流は従来の交流電源側へ流れるスパイク電流を低減する技術では十分にかつ効率的には低減することができない。なお、ＭＯＳＦＥＴＱ３及びＱ４は、トーテムポール型ＰＦＣにおいて、より損失を低減するために、整流ダイオードを置き換えたものである。これらのＭＯＳＦＥＴＱ３及びＱ４は、そのスイッチングのタイミングを含め本技術の漏洩電流低減とは直接関係していない。

＜２．第１の実施の形態＞
図５を参照して本技術の第１の実施形態について説明する。第１の実施形態は、高周波側のＦＥＴＱ１及びＱ２のスイッチングのデューティを調整して、低周波側ノード電圧Ｖｎの立ち上がり波形及び立ち下がり波形が直線状になるように制御するものである。

入力交流電源１に対して極性判定回路ＩＣ１が接続される。この判定出力信号をＰＯＬとする。ＰＦＣコンバータのスイッチング素子（Ｑ１，Ｑ２，Ｑ３，Ｑ４）のゲートに供給する信号を形成するコントローラ２１に対して極性判定信号ＰＯＬが供給される。コントローラ２１は、ＦＥＴＱ１に対するゲート駆動信号Ｑ１_G，ＦＥＴＱ２に対するゲート駆動信号Ｑ２_G，ＦＥＴＱ３に対するゲート駆動信号Ｑ３_G，ＦＥＴＱ４に対するゲート駆動信号Ｑ４_Gを生成して、これらの信号を各ＦＥＴのゲートに対して供給する。低周波側ノード電圧Ｖｎの変化が終了すると、ＦＥＴＱ１及びＱ２が共にスイッチングを再開し、通常の制御に戻る。

図６Ａ及び図６Ｂを参照してさらに説明する。図６Ｂは、図６Ａ中の破線で囲んだ部分を拡大して示すものである。コントローラ２１は、極性判定信号ＰＯＬによって、交流電源電圧Ｖｉｎの極性が正から負に変化したことを検出すると、ゲート駆動信号Ｑ１_G及びＱ２_Gを止めて、ＦＥＴＱ１及びＱ２をＯＦＦ状態とする。以降の説明はＶｉｎの極性が正から負に変化した時の詳細であって負から正に変化した場合は波形及び制御（Ｑ１←→Ｑ２Ｑ３←→Ｑ４）がすべて逆になる。

図６において、ゲート駆動信号Ｑ１_Gのスイッチングが交流電源の極性の変化のタイミングより早く停止しているのは、インダクタ電流の減少に伴いインダクタ電流が０Ａを超え、電流が逆流する事を抑えるためであり、本技術の漏洩電流低減対策とは直接関係しない。但し、ＭＯＳＦＥＴＱ３及びＱ４のような能動的な素子の代わりにダイオードを使用した場合、インダクタ電流が０Ａを超えた時点で低周波側ノード電圧Ｖｎが変化し始める。したがって、本来のＶｎＣＴＲＬ期間で低周波側ノード電圧Ｖｎを変化させるためにゲート駆動信号Ｑ１_Gを停止し電流の逆流を防ぐ必要がある。

このタイミングから交流電源電圧Ｖｉｎが完全に変化し終わるまで、すなわち、低周波側ノード電圧Ｖｎが０ＶからＶｏｕｔまで変化するまでの制御期間（ＶｎＣＴＲＬ期間と表記する）は、ゲート駆動信号Ｑ１_Gのみ与えてＦＥＴＱ１のみをスイッチングする。この動作によって、ＭＯＳＦＥＴＱ３及びＱ４の寄生容量成分を含めた容量Ｃｐ及びＣｙは、一方向にのみ充電及び放電され、低周波側ノード電圧Ｖｎを直線状とする制御をしやすくなる。

ＶｎＣＴＲＬ期間中において、ＦＥＴＱ１がＯＮ状態の時に、インダクタＬに印可される電圧ＶＬは、ＶｎＣＴＲＬ期間の始まり部分と終わり部分で異なる。さらに、ＭＯＳＦＥＴＱ３及びＭＯＳＦＥＴＱ４の寄生容量成分を含めた容量Ｃ１及びＣ２の容量値の電圧依存性があるために、ＦＥＴＱ１を制御するゲート駆動信号Ｑ１_Gのデューティを単調な増加で制御しても、Ｖｎを直線状に変化させることができない。なお、デューティは、スイッチング素子がＯＮ状態の期間とＯＦＦ状態の期間を合計した時間幅に対するＯＮ状態の期間の時間の比率である。

漏洩電流のピーク値は、トランス１２の１次２次間の浮遊容量Ｃｐと、浮遊容量に印加される電圧のｄＶ／ｄｔ（電圧の変化率）の積（Ｃｐ×ｄＶ／ｄｔ）によって決まるので、ＶｎＣＴＲＬ期間のｄＶ／ｄｔが一定、すなわち、電圧変化を直線に近づけるほど漏洩電流は変化の少ない一定の値となり、ピーク値が低くなる。

図７に示すように、低周波側ノード電圧Ｖｎの変化が太い実線で示すように、立ち上がり及び立ち下がりが急峻な場合では、スパイク状でピーク値が大きい漏洩電流が発生する。一方、破線で示すように、低周波側ノード電圧Ｖｎの傾きが一定な場合（この場合を直線状に変化と称する）には、破線で示すように、漏洩電流のピーク値を小さくすることができる。

さらに、デューティを本技術と異なり、単調増加させた場合（特許文献１に記載の制御方法）、図７において細線で示すように、低周波側ノード電圧Ｖｎの立ち上がりが鈍った波形となる。この場合には、急峻な変化と比較して漏洩電流のピーク値を小さくすることができる。しかしながら、破線で示す直線状の変化と比較すると、漏洩電流のピーク値がより大きくなり、漏洩電流を十分に抑えることができない。時間幅が等しい場合では、漏洩電流の面積が互いに等しくなるので、ピーク値は、高さが平らな波形の漏洩電流が最もピーク値が低くなる。

図８は、低周波側ノード電圧Ｖｎを直線状に変化させるための高周波スイッチング信号（ＦＥＴＱ１に対するゲート駆動信号Ｑ１_G）のデューティ制御の一例を示す。横軸がＶｎＣＴＲＬ期間の時間軸を表し、縦軸がデューティである。ＶｎＣＴＲＬ期間において、デューティは、全体としては増加する傾向であるが、直線的に増加させる制御ではなく、また、一部の期間でデューティを減少させることも必要である。高周波スイッチング信号の周波数は、例えば１００ｋＨｚのように高い周波数であり、図８の各点は、各パルスを模式的に示している。このようなデューティの各値は、実験的に求められ、例えばコントローラ２１にテーブルとして備えられている。

図８に示すようにデューティを制御した結果、低周波側ノード電圧Ｖｎの立ち上がりの波形を図９Ａに示すように、直線状とすることができる。また、図９Ｂに示すように、漏洩電流のピークを減少させることができる。これに対して、図９Ｃに示すように、低周波側ノード電圧Ｖｎの立ち上がりの波形が緩やかな波形となるようにデューティを制御した場合には、図９Ｄに示すように、漏洩電流を十分に小さくすることができない。図９Ｃに示すように、立ち上りの波形を緩やかに制御する方式は、例えば冒頭に挙げた特許文献１に記載されているものである。本技術によれば、入力電圧のゼロクロスポイントにおいてインダクタに過大なサージ電流が流れことを防止できると共に、漏洩電流を抑える効果がある。

「第１の実施形態の一変形例」
第１の実施形態では、低周波側ノード電圧Ｖｎを直線的に変化するように、ＦＥＴＱ１のスイッチングのデューティを制御するものである。図１０に示すように、低周波側ノード電圧Ｖｎをコントローラ２１に対してフィードバックする。コントローラ２１には、立ち上がり波形及び立ち下がり波形が直線的な目標波形（目標となる直線基準信号）２２が供給される。コントローラ２１では、フィードバックされた低周波側ノード電圧Ｖｎと目標波形の差がなくなるデューティを持つように、ＦＥＴＱ１のゲート駆動信号Ｑ１_Gが形成される。例えばフィードバックされた低周波側ノード電圧Ｖｎと目標波形の差の極性とレベルに応じてゲート駆動信号Ｑ１_Gのデューティが制御される。なお、図１０には、ダイオードＤ１及びＤ２が示されていないが、ＭＯＳＦＥＴＱ３及びＭＯＳＦＥＴＱ４のそれぞれのドレイン及びソース間に存在する寄生ダイオードがこれらのダイオードとして機能している。

「第１の実施形態の他の変形例」
第１の実施形態は、ＶｎＣＴＲＬ期間において、低周波側ノード電圧Ｖｎを直線状に制御するものである。この制御を行うＶｎＣＴＲＬ期間において、高周波スイッチングの周波数をそれ以外の期間に比して高くすることが好ましい。この点について図１１を参照して説明する。図１１は、ＶｎＣＴＲＬ期間における低周波側ノード電圧Ｖｎの変化を概略的に示す。スイッチング周波数が高い場合の低周波側ノード電圧Ｖｎの傾斜部分Ｖｘ１と、スイッチング周波数が低い場合の低周波側ノード電圧Ｖｎの傾斜部分Ｖｘ２を示している。両者の電圧変化を比較すると、スイッチング周波数が高い場合の方がよりスムーズな電圧変化を得ることができる。

＜３．第２の実施の形態＞
本技術は、高周波スイッチングのデューティを制御する方式に限らず、図１２に示すように、低周波側ノード電圧Ｖｎを直接的に制御するようにしてもよい。低周波側ノード電圧Ｖｎと、立ち上がり波形及び立ち下がり波形が直線的な目標波形（目標となる直線基準信号）２４がリニアアンプ２３に対して供給される。低周波側ノード電圧Ｖｎと目標波形２４の差がなくなるように、リニアアンプ２３の出力によって低周波側ノードの容量成分を充放電する。このような制御によって、漏洩電流を減少させることができる。

＜４．変形例＞
以上、本技術の一実施の形態について具体的に説明したが、本技術は、上述の一実施の形態に限定されるものではなく、本技術の技術的思想に基づく各種の変形が可能である。また、上述の実施形態において挙げた構成、方法、工程、形状、材料及び数値などはあくまでも例に過ぎず、必要に応じてこれと異なる構成、方法、工程、形状、材料及び数値などを用いてもよい。

なお、本技術は、以下のような構成も取ることができる。
（１）
トーテムポール型単相ＰＦＣコンバータにおいて、
交流電源入力の極性が反転するタイミングで、交流電源の２極の内で、インダクタが接続されていない低周波側ノード電圧を直線状に制御するようにしたトーテムポール型単相ＰＦＣコンバータ。
（２）
出力段に対して絶縁コンバータが接続された（１）に記載のトーテムポール型単相ＰＦＣコンバータ。
（３）
前記インダクタが接続された高周波スイッチング側ハーフブリッジのスイッチングデューティを制御することによって、前記低周波側ノード電圧を直線状に制御するようにした（１）又は（２）に記載のトーテムポール型単相ＰＦＣコンバータ。
（４）
前記高周波スイッチング側ハーフブリッジの一方のスイッチング素子のスイッチングデューティを制御するようにした（３）に記載のトーテムポール型単相ＰＦＣコンバータ。
（５）
前記インダクタが接続されていない低周波側整流素子として能動的デバイスを使用し、前記低周波側ノード電圧と目標となる直線基準信号が等しくなるように、前記能動的デバイスを制御して、前記低周波側ノード電圧を直線状に制御するようにした（１）から（４）のいずれかに記載のトーテムポール型単相ＰＦＣコンバータ。
（６）
前記低周波側ノードの容量成分を充放電するリニアアンプを設け、前記低周波側ノード電圧と目標となる直線基準信号が等しくなるように、前記リニアアンプを制御して、前記低周波側ノード電圧を直線状に制御するようにした（１）に記載のトーテムポール型単相ＰＦＣコンバータ。

１・・・交流電源、２・・・低周波側ノード、３・・・高周波側ノード、
２１・・・コントローラ、２２，２４・・・目標波形、２３・・・比較アンプ

Claims

トーテムポール型単相ＰＦＣコンバータにおいて、
交流電源入力の極性が反転するタイミングで、交流電源の２極の内で、インダクタが接続されていない低周波側ノード電圧を直線状に制御するようにしたトーテムポール型単相ＰＦＣコンバータ。
出力段に対して絶縁コンバータが接続された請求項１に記載のトーテムポール型単相ＰＦＣコンバータ。
前記インダクタが接続された高周波スイッチング側ハーフブリッジのスイッチングデューティを制御することによって、前記低周波側ノード電圧を直線状に制御するようにした請求項１に記載のトーテムポール型単相ＰＦＣコンバータ。
前記高周波スイッチング側ハーフブリッジの一方のスイッチング素子のスイッチングデューティを制御するようにした請求項３に記載のトーテムポール型単相ＰＦＣコンバータ。
前記インダクタが接続されていない低周波側整流素子として能動的デバイスを使用し、前記低周波側ノード電圧と目標となる直線基準信号が等しくなるように、前記能動的デバイスを制御して、前記低周波側ノード電圧を直線状に制御するようにした請求項１に記載のトーテムポール型単相ＰＦＣコンバータ。
前記低周波側ノードの容量成分を充放電するリニアアンプを設け、前記低周波側ノード電圧と目標となる直線基準信号が等しくなるように、前記リニアアンプを制御して、前記低周波側ノード電圧を直線状に制御するようにした請求項１に記載のトーテムポール型単相ＰＦＣコンバータ。