JPWO2019102788A1 - 半導体素子およびその製造方法、ならびに無線通信装置 - Google Patents

Abstract

簡易かつ低コストで、ソース電極・ドレイン電極間に流れる電流を増加できる半導体素子を提供することを目的とする。半導体素子は、絶縁性基材と、ゲート電極と、ソース電極と、ソース電極と離間して設けられたドレイン電極と、ソース電極およびドレイン電極の一部と接するように閉領域に設けられた半導体塗布層と、半導体塗布層とゲート電極とを絶縁するゲート絶縁層と、を備える半導体素子であって、ソース電極とドレイン電極との少なくとも一部が互い違いに配置された重複領域が、閉領域の形状に対応した形状である。

Description

発明は、半導体素子およびその製造方法、ならびにこの半導体素子を備えた無線通信装置に関する。

近年、非接触型のタグとして、ＲＦＩＤ（Radio Frequency IDentification）技術を用いた無線通信システムの開発が進められている。ＲＦＩＤシステムにおいては、リーダ／ライタと呼ばれる無線送受信機とＲＦＩＤタグとの間で、無線通信が行われる。

ＲＦＩＤタグは、物流管理、商品管理、および万引き防止などの様々な用途での利用が期待されており、交通カードなどのＩＣカードや商品タグなどへの導入が始まっている。ＲＦＩＤタグは、ＩＣチップ、およびリーダ／ライタと無線通信を行うためのアンテナを有する。タグ内に設置されたアンテナが、リーダ／ライタから送信される搬送波を受信することによって、ＩＣチップ内の駆動回路が動作する。

ＲＦＩＤタグは、種々の商品での使用が期待されている。ＲＦＩＤタグを、あらゆる商品に利用するためには、製造コストを低減する必要がある。製造コストを低減するために、真空や高温を使用する従来の製造プロセスを改善して、塗布技術や印刷技術を用いた、フレキシブルで安価、かつ小型化可能な方法が検討されている。具体的に、ＩＣチップ内の駆動回路に、半導体層として成形性に優れた有機半導体を用いた、電界効果型トランジスタ（以下、ＦＥＴ）が提案されている。

ＦＥＴとしては、基板上に、ソース電極およびドレイン電極と、半導体層とが設けられ、それぞれの上層にゲート絶縁層、およびゲート電極が順次積層されたトップゲート構造、ならびに基板上に、ゲート電極およびゲート絶縁層が順次積層され、それぞれの上層に、ソース電極およびドレイン電極と、半導体層とが設けられたボトムゲート構造が提案されている（特許文献１参照）。特許文献１においては、基板上に半導体層を形成する際に、有機半導体材料を含む液体を基板上に塗布した後に、固化および硬化させる方法、いわゆる塗布法が用いられている。

この塗布法においては、有機半導体をインクとして利用することによって、インクジェット技術やスクリーニング技術などにより、フレキシブル基板上に回路パターンを直接形成することが可能になる。また、大気中での使用が可能であることから、半導体層の形成工程の簡易化、およびトランジスタの低コスト化を実現できる。そこで、従来の無機半導体に代わり、有機半導体や、塗布法を用いて製造する場合に好適なカーボンナノチューブ（ＣＮＴ）を用いたＦＥＴが検討されている（特許文献２参照）。

一般に、ＦＥＴにおいては、ソース電極とドレイン電極との間の距離であるチャネル長を短くしたり、ソース電極とドレイン電極との間においてチャネル長に対して直交する方向のチャネル幅を長くしたりすると、ソース電極とドレイン電極との間に電流が流れ易くなるため、電気特性を向上できる。そこで、薄膜トランジスタにおいて、チャネル形成用のアモルファスシリコン薄膜上または下に、複数の歯部とこれらの歯部を連結する連結部とを有して櫛歯状に形成されたドレイン電極とソース電極とが互いに食い込むように設ける構成が提案されている（特許文献３参照）。

しかしながら、塗布法、特にインクジェット技術によって形成される半導体塗布層は、その形状が略円形になる。そのため、従来の櫛歯状の電極にチャネル形成用の半導体塗布層を塗布すると、半導体塗布層において活用されない領域が生じるとともに、半導体塗布層の面積が大きくなって半導体素子が大型化してしまう。

そこで、この問題を解決するために、特許文献１に記載の技術においては、基板表面の濡れ性を制御したり、所望のパターンの輪郭に沿って障壁構造（バンク構造）を設けたりすることによって、基板の表面における液体の挙動を制御している。

特開２００４−６７８２号公報 国際公開第２００９／１３９３３９号 特開２００４−３５６６４６号公報

しかしながら、上述した濡れ性を制御したり障壁構造を設けたりする方法においては、ＦＥＴを構成する各部の形成とは別に、濡れ性を制御する領域を形成したり障壁構造を形成したりする必要があった。特に、濡れ性を制御する領域や障壁構造の形成には、フォトリソグラフィー法を用いる必要があるため、ＦＥＴの製造工程が複雑化して、生産性が低下するという問題があった。

本発明は、上記の課題に鑑みてなされたものであり、その目的は、電界効果トランジスタの製造工程を複雑化させたり、半導体塗布層の面積を大きくしたりすることなく、簡易かつ低コストの構成によって、ソース電極とドレイン電極との間に流れる電流を増加させることができる半導体素子およびその製造方法、ならびにこの半導体素子を備えた無線通信装置を提供することにある。

上述した課題を解決し、上記目的を達成するために、本発明の一態様に係る半導体素子は、絶縁性基材と、ゲート電極と、ソース電極と、前記ソース電極と離間して設けられたドレイン電極と、前記ソース電極および前記ドレイン電極の一部と接するように閉領域に設けられた半導体塗布層と、前記半導体塗布層と前記ゲート電極とを絶縁するゲート絶縁層と、を備える半導体素子であって、前記ソース電極と前記ドレイン電極との少なくとも一部が互い違いに配置された重複領域が、前記閉領域の形状に対応した形状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域の形状と前記閉領域の形状とが略等しい。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の凸部と他方の凹部とが対向した凹凸形状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の並列した複数の凸部と他方の並列した複数の凹部とがそれぞれ対向してなる連続的な凹凸形状を有する。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の並列した複数の凸部と他方の並列した複数の凹部とがそれぞれ対向してなる離散的な形状を有する。

本発明の一態様に係る半導体素子は、上記の発明において、前記対向領域の凹凸形状は、櫛歯状、波状、鋸歯状、または三角波状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記対向領域の凹凸形状は、不均一な凹凸が連続される凹凸形状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域は、前記対向領域および前記互い違いに配置された部分の外縁を滑らかに繋いだ曲線の内側の領域であり、前記重複領域の形状は、略円状または略楕円状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記重複領域における前記ソース電極および前記ドレイン電極の形状が、径方向に沿って互い違いに並んだ渦巻形状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記閉領域の形状は、前記重複領域を覆う略円状または略楕円状である。

本発明の一態様に係る半導体素子は、上記の発明において、前記半導体塗布層は、カーボンナノチューブ、グラフェン、フラーレン、および有機半導体からなる群より選ばれる１種以上を含有する。

本発明の一態様に係る半導体素子は、上記の発明において、前記半導体塗布層は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブからなる。

本発明の一態様に係る半導体素子の製造方法は、上記の発明による半導体素子を製造する半導体素子の製造方法であって、前記半導体塗布層を塗布法によって形成する。

本発明の一態様に係る無線通信装置は、上記の発明による半導体素子を備える。

本発明によれば、ソース電極とドレイン電極との少なくとも一部が互い違いに配置された重複領域の形状が、ソース電極およびドレイン電極の一部と接するようにして閉領域に設けられた半導体塗布層の形状に対応した形状であることによって、濡れ性を制御する領域や隔壁構造を有する半導体素子に比して、半導体塗布層の面積を大きくすることなく、ソース電極とドレイン電極との間に流れる電流を増加させることが可能となる。

図１Ａは、本発明の第１の実施形態による半導体素子を示す模式断面図である。 図１Ｂは、本発明の第１の実施形態の変形例による半導体素子を示す模式断面図である。 図２Ａは、本発明の第２の実施形態による半導体素子を示す模式断面図である。 図２Ｂは、本発明の第２の実施形態の変形例による半導体素子を示す模式断面図である。 図３Ａは、本発明の第３の実施形態による半導体素子を示す模式断面図である。 図３Ｂは、本発明の第３の実施形態の変形例による半導体素子を示す模式断面図である。 図４Ａは、本発明の第４の実施形態による半導体素子を示す模式断面図である。 図４Ｂは、本発明の第４の実施形態の変形例による半導体素子を示す模式断面図である。 図５Ａは、比較例となる従来技術による半導体素子における電極形状を模式的に示す平面図である。 図５Ｂは、比較例となる従来技術による半導体素子における電極形状および半導体塗布層を模式的に示す平面図である。 図６Ａは、本発明の第５の実施形態による半導体素子における凹凸を並列させた形状の電極を模式的に示す平面図である。 図６Ｂは、本発明の第５の実施形態による半導体素子における凹凸を並列させた形状の電極および半導体塗布層を模式的に示す平面図である。 図７Ａは、本発明の第６の実施形態による半導体素子における櫛歯状の電極を模式的に示す平面図である。 図７Ｂは、本発明の第６の実施形態による半導体素子における櫛歯状の電極および半導体塗布層を模式的に示す平面図である。 図７Ｃは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極を模式的に示す平面図である。 図７Ｄは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極および半導体塗布層を模式的に示す平面図である。 図７Ｅは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極を模式的に示す平面図である。 図７Ｆは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極および半導体塗布層を模式的に示す平面図である。 図７Ｇは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極を模式的に示す平面図である。 図７Ｈは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極および半導体塗布層を模式的に示す平面図である。 図７Ｉは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極を模式的に示す平面図である。 図７Ｊは、本発明の第６の実施形態の変形例による半導体素子における櫛歯状の電極および半導体塗布層を模式的に示す平面図である。 図８Ａは、本発明の第７の実施形態による半導体素子における波状の電極を模式的に示す平面図である。 図８Ｂは、本発明の第７の実施形態による半導体素子における波状の電極および半導体塗布層を模式的に示す平面図である。 図９Ａは、本発明の第８の実施形態による半導体素子における鋸歯状の電極を模式的に示す平面図である。 図９Ｂは、本発明の第８の実施形態による半導体素子における鋸歯状の電極および半導体塗布層を模式的に示す平面図である。 図１０Ａは、本発明の第９の実施形態による半導体素子における三角波状の電極を模式的に示す平面図である。 図１０Ｂは、本発明の第９の実施形態による半導体素子における三角波状の電極および半導体塗布層を模式的に示す平面図である。 図１１Ａは、本発明の第１０の実施形態による半導体素子における渦巻形状の電極を模式的に示す平面図である。 図１１Ｂは、本発明の第１０の実施形態による半導体素子における渦巻形状の電極および半導体塗布層を模式的に示す平面図である。 図１１Ｃは、本発明の第１０の実施形態の変形例による半導体素子における渦巻形状の電極を模式的に示す平面図である。 図１２Ａは、本発明の第１の実施形態による半導体素子の製造方法を示す模式断面図である。 図１２Ｂは、本発明の第１の実施形態による半導体素子の製造方法を示す模式断面図である。 図１２Ｃは、本発明の第１の実施形態による半導体素子の製造方法を示す模式断面図である。 図１２Ｄは、本発明の第１の実施形態による半導体素子の製造方法を示す模式断面図である。 図１３Ａは、本発明の第２の実施形態による半導体素子の製造方法を示す模式断面図である。 図１３Ｂは、本発明の第２の実施形態による半導体素子の製造方法を示す模式断面図である。 図１３Ｃは、本発明の第２の実施形態による半導体素子の製造方法を示す模式断面図である。 図１３Ｄは、本発明の第２の実施形態による半導体素子の製造方法を示す模式断面図である。 図１４は、本発明による半導体素子を用いた無線通信装置の一例を示すブロック図である。

以下、本発明の実施形態について図面を参照しつつ説明する。なお、以下の実施形態の全図においては、同一または対応する部分には同一の符号を付す。また、本発明は以下に説明する実施形態によって限定されるものではない。

（第１の実施形態）
まず、本発明の第１の実施形態による半導体素子について説明する。図１Ａは、この第１の実施形態による半導体素子を示す模式断面図である。図１Ａに示すように、第１の実施形態による半導体素子は、絶縁性基材１、ゲート電極２、ゲート絶縁層３、半導体塗布層４、ソース電極５、およびドレイン電極６を有して構成された電界効果トランジスタ（ＦＥＴ）である。ゲート電極２は、絶縁性基材１上に設けられている。ゲート絶縁層３は、ゲート電極２を覆うように設けられている。半導体塗布層４は、ゲート絶縁層３上に互いに離間して設けられたソース電極５およびドレイン電極６の一部と接するように、閉領域に設けられている。半導体塗布層４は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含む材料から構成するのが好ましい。ゲート絶縁層３は、半導体塗布層４とゲート電極２とを絶縁するように構成されている。第１の実施形態において、半導体素子は、ソース電極５とドレイン電極６との少なくとも一部が互い違いに並列に配置された重複領域７を有する。重複領域７は、半導体塗布層４が設けられる閉領域の形状に対応した形状を有する。また、重複領域７は、ソース電極５とドレイン電極６とが対向する領域である対向領域７ａを含む。

図１Ｂは、この第１の実施形態における変形例による半導体素子を示す模式断面図である。図１Ｂに示すように、第１の実施形態の変形例による半導体素子は、ゲート電極２の形状が対向領域７ａの形状に対応した形状である。

上述した第１の実施形態による半導体素子の構造は、ゲート電極２が半導体塗布層４の下方に配置され、半導体塗布層４の下面の一部にソース電極５およびドレイン電極６が接続された配置である、いわゆる、ボトムゲート・ボトムコンタクト構造である。

（第２の実施形態）
次に、本発明の第２の実施形態による半導体素子について説明する。図２Ａは、この第２の実施形態による半導体素子を示す模式断面図である。図２Ａに示すように、第２の実施形態による半導体素子は、第１の実施形態と異なり、半導体塗布層４が、ゲート絶縁層３上において閉領域に設けられている。ソース電極５およびドレイン電極６は、互いに離間しつつ、ゲート絶縁層３および半導体塗布層４上に設けられている。ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７が、半導体塗布層４の閉領域の形状に対応した形状を有する。重複領域７は、ソース電極５とドレイン電極６とが対向する領域である対向領域７ａを含む。半導体塗布層４は、その上面の部分において、ソース電極５およびドレイン電極６の一部と接するように設けられている。その他の構成は、第１の実施形態と同様である。

図２Ｂは、この第２の実施形態における変形例による半導体素子を示す模式断面図である。図２Ｂに示すように、第２の実施形態の変形例による半導体素子においては、ゲート電極２の形状は、対向領域７ａに対応した形状である。また、半導体塗布層４は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含む材料から構成するのが好ましい。

上述した第２の実施形態による半導体素子の構造は、ゲート電極２が半導体塗布層４の下方に配置され、半導体塗布層４の上面の一部にソース電極５およびドレイン電極６が接続された配置である、いわゆる、ボトムゲート・トップコンタクト構造である。

（第３の実施形態）
次に、本発明の第３の実施形態による半導体素子について説明する。図３Ａは、この第３の実施形態による半導体素子を示す模式断面図である。図３Ａに示すように、第３の実施形態による半導体素子は、第１の実施形態と異なり、絶縁性基材１上に、ソース電極５およびドレイン電極６が互いに離間して設けられている。半導体塗布層４は、ソース電極５およびドレイン電極６の一部を覆うように閉領域に設けられている。半導体塗布層４、ソース電極５、およびドレイン電極６を覆うように、ゲート絶縁層３が設けられている。ゲート電極２は、ゲート絶縁層３上に選択的に設けられている。ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７は、半導体塗布層４の閉領域の形状に対応した形状である。その他の構成は、第１の実施形態と同様である。

図３Ｂは、この第３の実施形態における変形例による半導体素子を示す模式断面図である。図３Ｂに示すように、第３の実施形態の変形例による半導体素子においては、ゲート電極２の形状は、対向領域７ａに対応した形状である。また、半導体塗布層４は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含む材料から構成するのが好ましい。

上述した第３の実施形態による半導体素子の構造は、ゲート電極２が半導体塗布層４の上方に配置され、半導体塗布層４の下面の一部にソース電極５およびドレイン電極６が接続された配置である、いわゆる、トップゲート・ボトムコンタクト構造である。

（第４の実施形態）
次に、本発明の第４の実施形態による半導体素子について説明する。図４Ａは、この第４の実施形態による半導体素子を示す模式断面図である。図４Ａに示すように、第４の実施形態による半導体素子においては、第３の実施形態と異なり、絶縁性基材１上に部分的に半導体塗布層４が設けられている。半導体塗布層４は、閉領域に設けられている。絶縁性基材１の上面および半導体塗布層４の上面に部分的に、ソース電極５およびドレイン電極６が互いに離間して設けられている。半導体塗布層４、ソース電極５、およびドレイン電極６を覆うように、ゲート絶縁層３が設けられている。ゲート絶縁層３上には、ゲート電極２が選択的に設けられている。ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７は、半導体塗布層４の閉領域の形状に対応した形状である。その他の構成は、第１の実施形態と同様である。

図４Ｂは、この第４の実施形態における変形例による半導体素子を示す模式断面図である。図４Ｂに示すように、第４の実施形態の変形例による半導体素子においては、ゲート電極２の形状は、対向領域７ａに対応した形状である。また、半導体塗布層４は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含む材料から構成するのが好ましい。

上述した第４の実施形態による半導体素子の構造は、ゲート電極２が半導体塗布層４の上方に配置され、半導体塗布層４の上面の一部にソース電極５およびドレイン電極６が接続された配置である、いわゆるトップゲート・トップコンタクト構造である。

なお、本発明の半導体素子は、上述した実施形態に限定されるものではなく、以下の説明は、特に断りのない限り実施形態によらず共通する。

（電極形状）
図５Ａは、比較例となる従来技術による半導体素子における電極形状を模式的に示す平面図である。図５Ｂは、比較例となる従来技術による半導体素子における電極形状および半導体塗布層を模式的に示す平面図である。

図５Ａおよび図５Ｂに示すように、従来技術による半導体素子は、絶縁性基材の一主面である上面の面方向に沿って、換言すると絶縁性基材１上の積層構造における積層方向に沿った上方から見て、ソース電極２５とドレイン電極２６とが、所定距離離間して設けられている。なお、図５Ａおよび図５Ｂにおいてゲート電極の図示は省略している。ソース電極２５とドレイン電極２６との間の対向領域２７ａにおける半導体塗布層２４には、キャリアが移動する。対向領域２７ａにおける半導体塗布層２４に誘起された大部分のキャリアは、半導体塗布層２４のゲート絶縁層（図示せず）との界面に沿って移動する。ソース電極２５とドレイン電極２６との離間距離は、キャリアの移動方向の長さであって、チャネル長Ｌという。一方、ソース電極２５とドレイン電極２６との間においてチャネル長Ｌの方向と直交する方向に沿った長さをチャネル幅Ｗという。

図５Ｂに示すように、従来技術においては、半導体塗布層２４のうちの対向領域２７ａ以外の領域は、キャリアの移動に活用されない領域となる。従来技術によるソース電極２５およびドレイン電極２６においては、対向領域２７ａのチャネル幅Ｗを増加させるためには、半導体塗布層２４の面積を増加させる必要が生じる。この場合、半導体素子の面積も増加してしまう。

この点に関して、本発明者が鋭意検討を行った結果、ソース電極とドレイン電極との少なくとも一部を互い違いに配置した重複領域を設け、この重複領域を半導体塗布層の閉領域に対応した形状にすることを案出した。これにより、従来技術に比して、半導体塗布層の面積を増加させることなく、実質的にチャネル幅Ｗを増加させることができ、ソース電極とドレイン電極との間に流すことができる電流（ソース・ドレイン間電流Ｉｄ）を増加させることができた。実質的なチャネル幅Ｗを可能な限り増加させるためには、重複領域の形状と半導体塗布層の閉領域の形状とは略等しいことが望ましい。さらに、後述する半導体塗布層材料を液状材料とし、インクジェット技術やスクリーニング技術などによって、半導体塗布層を形成することを考慮すると、半導体塗布層の閉領域の形状は重複領域を覆う略円状または略楕円状であることが望ましい。

さらに具体的には、半導体塗布層を、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブ複合体を含む材料から構成したＦＥＴの場合、オン電流の増加、高いオン電流における電流のオン／オフ比の向上、さらにはソース・ドレイン間電流Ｉｄのばらつきの低減を実現できた。電流のオン／オフ比とは、トランジスタの電流伝達特性におけるソース・ドレイン間電流Ｉｄの最大電流値と最小電流値の比（Ｉｏｎ／Ｉｏｆｆ）で表される。電流のオン／オフ比は、大きいほどスイッチとしての機能が優れていることを示し、駆動に大電流を要する方式の駆動も可能となることから、１０^４以上が好ましい。

ＣＮＴ−ＦＥＴにおいて、チャネルは複数本のＣＮＴ同士が連続的に接触したネットワークから構成され、このネットワークがソース電極とドレイン電極とを接続し、ＣＮＴのネットワークの密度を制御することでＦＥＴ特性を調整することができる。従来、ＣＮＴ−ＦＥＴにおいては高いオン電流を得るためにネットワークの密度を増す方法が採用されていたが、オフ電流も高くなり、電流のオン／オフ比が低下するため、高いオン電流での高いオン／オフ比を実現することが困難であった。

そこで、本発明者は鋭意検討を行い、ソース電極とドレイン電極との少なくとも一部を互い違いに並列した重複領域を設け、この重複領域を半導体塗布層の閉領域に対応した形状を案出した。これによって、有効となるチャネル幅Ｗを増加させ、オン電流の増加、高いオン電流でのオン／オフ比の向上、さらにはネットワーク領域の増加に伴う均一性の向上によりソース・ドレイン間電流Ｉｄのばらつきの低減を実現した。そのため、本発明者が案出した電極形状を有するＣＮＴ−ＦＥＴを作製することにより、高いＦＥＴ特性とＦＥＴ間の性能のばらつきを低減できる。さらに、本発明者が案出した電極形状を有するＣＮＴ−ＦＥＴを並列させることによって、駆動に大電流を要する方式のスイッチも実現できる。

より具体的に説明すると、半導体塗布層４の閉領域内にて、重複領域７のチャネル幅Ｗを増大するにあたり、重複領域７は、閉領域の形状に対応した凹凸形状または渦巻形状が望ましい。

ここで、重複領域とは、ソース電極とドレイン電極との少なくとも一部が互い違いに配置される領域であって、互い違いに配置された部分の外縁を滑らかに繋いだ内側の領域として規定される。換言すると、重複領域は、互い違いに配置されたソース電極およびドレイン電極の部分と、ソース電極とドレイン電極との間の領域である対向領域と、を含む領域であり、互い違いに配置された部分のソース電極およびドレイン電極と対向領域との最も外側の縁を滑らかにつないだ曲線の内側の領域である。重複領域の形状は特に限定されないが、好適には略円状や略楕円状によって規定される。

また、ＦＥＴなどの半導体素子において、半導体塗布層４における、ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７における対向領域７ａは、キャリアが移動する領域になる。半導体塗布層４の対向領域７ａに誘起された大部分のキャリアは、半導体塗布層４のゲート絶縁層３との界面に沿って移動する。以下、重複領域７において、キャリアの移動方向の長さ、すなわちソース電極５とドレイン電極６との間の距離をチャネル長Ｌ、ソース電極５とドレイン電極６との間においてチャネル長Ｌの方向と直交する方向に沿った長さをチャネル幅Ｗと言う。

（第５の実施形態）
次に、本発明の第５の実施形態による半導体素子における電極形状について説明する。図６Ａは、この第５の実施形態による半導体素子における、凹凸を並列させた形状の電極を模式的に示す平面図であり、図６Ｂは、凹凸を並列させた形状の電極および半導体塗布層を模式的に示す平面図である。図６Ａおよび図６Ｂに示すように、重複領域７におけるソース電極５とドレイン電極６とは、互い違いに配置されている。ソース電極５とドレイン電極６との間の対向領域７ａは、それぞれの凸部と凹部とが相互に対向しつつ並列に並んだ凹凸形状である。換言すると、対向領域７ａは、絶縁性基材１の面方向に沿って長さＤの不均一な凹凸が連続される凹凸形状である。重複領域７は、対向領域７ａおよびドレイン電極６の最も外側の縁を滑らかにつないだ曲線の内側の領域であって、図６Ａおよび図６Ｂに示す例においては、重複領域７の形状は略円状である。なお、ドレイン電極６とソース電極５の形状が互いに入れ替わった場合、重複領域７は、対向領域７ａおよびソース電極５の最も外側の縁を滑らかにつないだ曲線の内側の領域となる。

（第６〜第９の実施形態）
次に、本発明の第６〜第９の実施形態について説明する。図７Ａ、図８Ａ、図９Ａ、および図１０Ａはそれぞれ、本発明の第６、第７、第８、および第９の実施形態による半導体素子における電極を模式的に示す平面図である。図７Ｂ、図８Ｂ、図９Ｂ、および図１０Ｂはそれぞれ、この第６、第７、第８、および第９の実施形態による半導体素子における電極および半導体塗布層を模式的に示す平面図である。

図７Ａ、図７Ｂ〜図１０Ａ、図１０Ｂに示すように、対向領域７ａの凹凸形状、すなわち、重複領域７内におけるソース電極５およびドレイン電極６が並列に互い違いに配置される部分の形状は、凸形状の先端部分および／または凹形状の底端部分が一部矩形状である櫛歯状（図７Ａ）、波状（図８Ａ）、鋸歯状（図９Ａ）、または三角波状（図１０Ａ）でもよい。さらに、半導体塗布層４の閉領域の形状に対向領域７ａの凹凸形状を対応させるために、図中の凹凸長さＤ，Ｄ′を不均一にして、対向領域７ａの凹凸形状を不均一な凹凸が連続される形状にすることが好ましい。換言すると、ソース電極５における並列する凸部の長さＤ′は、チャネル幅Ｗ方向に並んで全てが均一ではないことが好ましく、ドレイン電極６における並列する凸部の長さＤも、チャネル幅Ｗ方向に並んで全てが均一ではないことが好ましい。また、第６〜第９の実施形態において、重複領域７の形状は略円状であるが、対向領域７ａおよびドレイン電極６の最も外側の縁を滑らかにつないだ曲線の形状に基づいて種々の曲線状とすることが可能である。

次に、本発明の第６の実施形態の変形例について説明する。図７Ｃ、図７Ｅ、図７Ｇ、および図７Ｉは、図７Ａに対応する第６の実施形態の変形例による半導体素子における電極を模式的に示す平面図である。図７Ｄ、図７Ｆ、図７Ｈ、および図７Ｊは、図７Ｂに対応する第６の実施形態における変形例による半導体素子における電極および半導体塗布層を模式的に示す平面図である。

図７Ｃに示すように凹凸の突起部の一部が曲線形状でもよい。すなわち、図７Ｃおよび図７Ｄに示すように、対向領域７ａの凹凸形状が櫛歯状である場合、凸形状の先端部分、および／または凹形状の底端部分の形状を、先端部分および／または底端部分の一部が直線であって角部が滑らかな曲線となる略矩形状とすることも可能である。

また、図７Ｅに示すように凹凸の突起部が曲線形状でもよい。すなわち、図７Ｅおよび図７Ｆに示すように、対向領域７ａの凹凸形状が櫛歯状である場合、凸形状の先端部分、および／または凹形状の底端部分の形状を、半円状の曲線となる半円形状にすることも可能である。

また、対向領域７ａを構成する辺のうちの重複領域７内において最も外側に位置する端辺の間を、図に対して横水平線となる３等分線によって、一方の端辺側の分割一方部、他方の端辺側の分割他方部、および分割一方部と分割他方部との間の分割中央部の３つの領域に分割したときに、分割中央部における対向領域７ａの面積は、分割一方部における対向領域７ａの面積および分割他方部における対向領域７ａの面積よりも大きい。すなわち、より具体的には、重複領域７をソース電極５とドレイン電極６との並び方向に沿った線からなる３等分線によって３つに分割したとき、分割された中央部分の対向領域７ａの面積が、分割された端部の対向領域７ａの面積よりも大きくなることが好ましい。

対向領域７ａを構成する凹凸のうちの重複領域７内の中央に位置する凹凸の長さが、対向領域７ａを構成する凹凸のうちの重複領域７内において最も外側に位置する凹凸の長さよりも大きいことが好ましい。すなわち、より具体的には、重複領域７の中央に位置する凹凸長さＤ１、すなわち凸部の長さＤ１が、端に位置する凹凸長さＤ２、すなわち凸部の長さＤ２よりも長いこと（Ｄ１＞Ｄ２）が好ましい。さらに、対向領域７ａを構成する凹凸のうちの重複領域７内の中央に位置する凹凸から、重複領域７内において最も外側に位置する凹凸に向かって、凹凸の長さＤが短縮されていることも好ましい。

また、ソース電極５およびドレイン電極６の突起部の形状は単純な矩形状や略矩形状に限定されるものではなく、対向領域７ａも連続的につながった形状に限定されるものではない。ソース電極５およびドレイン電極６の突起部の形状は、これらによって形成される対向領域７ａの全体が、半導体塗布層４の閉領域に対応した形状になっていれば、その他の形状を採用してもよい。

図７Ｇに示すように、ソース電極５およびドレイン電極６の少なくとも一方における突起部が、突起部の長手方向に対する直角方向において幅が異なる段差形状を有してもよい。さらに、対向領域７ａは、ソース電極５の突起部およびドレイン電極６の突起部との間において、略直線形状であるとともに、重複領域７内において不連続で離散的に設けられる。すなわち、図７Ｇおよび図７Ｈに示すように、略直線状かつ離散的に形成される対向領域７ａの全体を覆うように、半導体塗布層４が設けられる。この場合においても、ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７は、半導体塗布層４の閉領域の形状に対応した形状となる。

また、図７Ｉに示すように、ソース電極５の少なくとも一部の突起部が、突起部の長手方向に対する直角方向において幅が異なる段差形状を有するとともに、ドレイン電極６の少なくとも一部の突起部が、ソース電極５の突起部の段差形状に対応した段差形状を有してもよい。この場合、対向領域７ａは、ソース電極５の突起部およびドレイン電極６の突起部との間において、略直線形状および屈曲形状の部分を有するとともに、重複領域７内において不連続で離散的に設けられる。すなわち、図７Ｉおよび図７Ｊに示すように、略直線形状および屈曲形状の部分が離散的に形成される対向領域７ａの全体を覆うように、半導体塗布層４が設けられる。この場合においても、ソース電極５とドレイン電極６との少なくとも一部が互い違いに配置された重複領域７は、半導体塗布層４の閉領域の形状に対応した形状となる。

（第１０の実施形態）
次に、本発明の第１０の実施形態について説明する。図１１Ａは、この第１０の実施形態による半導体素子における渦巻形状の電極を模式的に示す平面図であり、図１１Ｂは、渦巻形状の電極および半導体塗布層を模式的に示す平面図である。

図１１Ａおよび図１１Ｂに示すように、重複領域７におけるソース電極５およびドレイン電極６の形状は、中心からの径方向に沿って、換言すると略円状の重複領域７の径方向に沿って、互い違いに並んだ渦巻形状である。

図１１Ｃは、第１０の実施形態における変形例による半導体素子における渦巻形状の電極を模式的に示す平面図である。図１１Ｃに示すように、第１０の実施形態の変形例による重複領域７におけるソース電極５およびドレイン電極６の形状は、中心からの径方向に沿って、互い違いに並んだ１周未満の渦巻形状である。

次に、上述した実施形態による半導体素子を構成する絶縁性基材１、ゲート電極２、ゲート絶縁層３、半導体塗布層４、ソース電極５、およびドレイン電極６の材料や構成、および形成方法について説明する。

（絶縁性基材）
絶縁性基材１は、少なくとも電極系が配置される面が絶縁性であればいかなる材質のものでもよい。絶縁性基材１の材質としては、例えば、シリコンウエハ、ガラス、サファイア、アルミナ焼結体等の無機材料、ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）、ポリエステル、ポリカーボネート、ポリスルホン、ポリエーテルスルホン、ポリエチレン、ポリフェニレンスルフィド、ポリパラキシレン等の有機材料などが好適に用いられる。

絶縁性基材１としては、例えば、シリコンウエハ上にＰＶＰ膜を形成したものや、ポリエチレンテレフタレート上にポリシロキサン膜を形成したものなど、複数の材料が積層されたものであってもよい。

（電極）
ゲート電極２、ソース電極５、ドレイン電極６、および配線（図示せず）に用いられる材料は、一般的に電極として使用される導電材料であれば、いかなるものを採用してもよい。例えば、酸化錫、酸化インジウム、酸化錫インジウム（ＩＴＯ）などの導電性金属酸化物；白金、金、銀、銅、鉄、錫、亜鉛、アルミニウム、インジウム、クロム、リチウム、ナトリウム、カリウム、セシウム、カルシウム、マグネシウム、パラジウム、モリブデン、アモルファスシリコンやポリシリコンなどの金属やこれらの合金；ヨウ化銅、硫化銅などの無機導電性物質；ポリチオフェン、ポリピロール、ポリアニリン；ポリエチレンジオキシチオフェンとポリスチレンスルホン酸の錯体など；ヨウ素などのドーピングなどで導電率を向上させた導電性ポリマーなど；炭素材料など；および有機成分と導電体を含有する材料などが挙げられるが、これらに限定されるものではない。これらの電極材料は、単独で用いてもよいが、複数の材料を積層または混合して用いてもよい。

また、ゲート電極２、ソース電極５、ドレイン電極６、および配線（図示せず）における、幅や厚み、ならびにソース電極５とドレイン電極６とのチャネル長Ｌは、任意に設定することが可能である。ゲート電極２、ソース電極５、およびドレイン電極６において、幅は５μｍ〜１ｍｍが好ましく、厚みは０．０１μｍ〜１００μｍが好ましく、ソース電極５とドレイン電極６との間隔は１μｍ〜５００μｍが好ましいが、必ずしもこれらに限定されない。

さらに、配線における幅や厚みも任意に設定可能である。配線において、厚みは０．０１μｍ〜１００μｍが好ましく、幅は５μｍ〜５００μｍが好ましいが、必ずしもこれらに限定されない。

また、ゲート電極２、ソース電極５、ドレイン電極６、および配線（図示せず）の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、メッキ、ＣＶＤ、イオンプレーティングコーティング、インクジェット、または印刷などの公知技術を用いた方法や、上述した有機成分および導電体を含むペーストを、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、または浸漬引き上げ法などの公知の技術で絶縁基板上に塗布し、オーブン、ホットプレート、または赤外線などを用いて乾燥を行って形成する方法などを挙げることができるが、導通可能な状態に形成できれば特に限定されるものではない。

また、電極および配線のパターンの形成方法としては、上述した方法により作製した電極薄膜を、公知のフォトリソグラフィー法などによって所望の形状にパターン形成してもよいし、または電極および配線物質を蒸着させたりスパッタリングによって形成したりする際に、所望の形状のマスクを介してパターン形成してもよい。また、インクジェット法や印刷法を用いて直接パターンを形成する方法を採用してもよい。

（ゲート絶縁層）
ゲート絶縁層３に用いられる材料としては、特に限定されないが、酸化シリコン、アルミナ等の無機材料；ポリイミド、ポリビニルアルコール、ポリビニルクロライド、ポリエチレンテレフタレート、ポリフッ化ビニリデン、ポリシロキサン、ポリビニルフェノール（ＰＶＰ）等の有機高材料；または無機材料粉末と有機材料の混合物を挙げることができる。中でも、ケイ素原子と炭素原子との結合を含む有機化合物を含むものが好ましい。また、ケイ素原子と炭素原子との結合を含む有機化合物と、金属原子および酸素原子の結合を含む金属化合物とを含むものも好ましい。

ゲート絶縁層３は単層でも複数層でもよい。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して複数の絶縁層を形成してもよい。ゲート絶縁層３の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、メッキ、ＣＶＤ、イオンプレーティングコーティング、インクジェット、印刷、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、または浸漬引き上げ法などの公知の技術が挙げられるが、これらに限定されるものではない。

ゲート絶縁層３の膜厚は０．０５μｍ以上５μｍ以下が好ましく、０．１μｍ以上１μｍ以下がより好ましい。ゲート絶縁層３の膜厚を上述した範囲にすることによって、均一な薄膜形成が容易になる。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。

（半導体塗布層）
半導体塗布層４は、半導体としての性質を示すものであればよいが、カーボンナノチューブ、グラフェン、フラーレン、および有機半導体からなる群より選ばれる１種以上を含有するのが好ましい。有機半導体としては、例えば、ペンタセン、アントラセン、ルブレンなどの多環芳香族炭化水素、フタロシアニン、テトラシアノキノジメタン（ＴＣＮＱ）などの低分子化合物、ポリアセチレン、ポリ−３−ヘキシルチオフェン（Ｐ３ＨＴ）などのポリチオフェン、ポリパラフェニレンビニレン（ＰＰＶ）、ポリフルオレンなどのポリマー、ＣＮＴやグラフェンやフラーレンなどのナノカーボンなどが挙げられる。半導体塗布層４は、電気特性を阻害しない範囲であれば、さらに有機半導体や絶縁性材料を含んでもよい。またこれらを単独で用いても、複数の材料を積層または混合して用いてもよい。

中でも、半導体塗布層４はＣＮＴを含むものが好ましい。さらに表面の少なくとも一部に共役系重合体が付着したＣＮＴがより好ましい。ＣＮＴの表面の少なくとも一部に共役系重合体が付着した状態とは、ＣＮＴの表面の一部、あるいは全部を共役系重合体が被覆した状態を意味する。共役系重合体がＣＮＴを被覆できるのは、両者の共役系構造に由来するπ電子雲が重なることによって相互作用が生じるためと推測される。ＣＮＴが共役系重合体で被覆されているか否かは、被覆されたＣＮＴの反射色が被覆されていないＣＮＴの色から共役系重合体の色に近づくことで判断できる。定量的にはＸ線光電子分光（ＸＰＳ）などの元素分析によって、付着物の存在とＣＮＴに対する付着物の重量比を同定することができる。

また、ＣＮＴへの付着のしやすさから、共役系重合体の重量平均分子量が１０００以上であることが好ましい。ここで、共役系重合体とは、繰り返し単位が共役構造をとり、重合度が２以上の化合物を指す。

ＣＮＴの表面の少なくとも一部に共役系重合体を付着させることにより、ＣＮＴの保有する高い電気的特性を損なうことなくＣＮＴを溶液中に均一に分散することが可能になる。また、ＣＮＴが均一に分散した溶液から塗布法により、均一に分散したＣＮＴ膜を形成することが可能になる。これにより、高い半導体特性を実現できる。

ＣＮＴに共役系重合体を付着させる方法は、（Ｉ）溶融した共役系重合体中にＣＮＴを添加して混合する方法、（ＩＩ）共役系重合体を溶媒中に溶解させ、この中にＣＮＴを添加して混合する方法、（ＩＩＩ）ＣＮＴを溶媒中に超音波等で予備分散させておき、そこへ共役系重合体を添加し混合する方法、（ＩＶ）溶媒中に共役系重合体とＣＮＴを入れ、この混合系へ超音波を照射して混合する方法などが挙げられる。本発明では、いずれの方法を用いてもよく、複数の方法を組み合わせてもよい。

共役系重合体としては、ポリチオフェン系重合体、ポリピロール系重合体、ポリアニリン系重合体、ポリアセチレン系重合体、ポリ−ｐ−フェニレン系重合体、ポリ−ｐ−フェニレンビニレン系重合体などが挙げられるが、特に限定されない。上述した重合体は単一のモノマーユニットが並んだものが好ましく用いられるが、異なるモノマーユニットをブロック共重合したもの、ランダム共重合したものも用いられる。また、グラフト重合したものも用いることができる。

上述した重合体の中でも本発明においては、ＣＮＴへの付着が容易であり、ＣＮＴ複合体を形成しやすいポリチオフェン系重合体が好ましく使用される。環中に含窒素二重結合を有する縮合へテロアリールユニットとチオフェンユニットを繰り返し単位中に含むものがより好ましい。

本発明において、ＣＮＴを半導体素子の半導体塗布層４に用いる場合、ＣＮＴの長さは、ソース電極５とドレイン電極６との間の距離（チャネル長Ｌ）よりも短いことが好ましい。ＣＮＴの平均長さは、ソース電極５とドレイン電極６との間隔にもよるが、好ましくは２μｍ以下、より好ましくは１μｍ以下である。

ＣＮＴの平均長さとは、ランダムにピックアップした２０本のＣＮＴの長さの平均値を言う。ＣＮＴの平均長さの測定方法としては、原子間力顕微鏡、走査型電子顕微鏡、透過型電子顕微鏡等で得た画像の中から、２０本のＣＮＴをランダムにピックアップし、それらの長さの平均値を得る方法が挙げられる。ＣＮＴの直径は特に限定されないが、１ｎｍ以上１００ｎｍ以下が好ましく、より好ましくは５０ｎｍ以下である。

半導体塗布層４の膜厚は１ｎｍ以上１００ｎｍ以下が好ましい。この範囲内にあることで、均一な薄膜形成が容易になる。より好ましくは１ｎｍ以上５０ｎｍ以下、さらに好ましくは１ｎｍ以上２０ｎｍ以下である。膜厚は、原子間力顕微鏡やエリプソメトリ法などにより測定できる。

半導体塗布層４の形成方法としては、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法などを好ましく用いることができ、塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。また、形成した塗膜に対して、大気下、減圧下または窒素やアルゴン等の不活性ガス雰囲気下でアニーリング処理を行ってもよい。

（第２絶縁層）
本発明では、半導体塗布層４に対してゲート絶縁層３と反対側に第２絶縁層を形成してもよい。これにより、半導体塗布層４を酸素や水分などの外部環境から保護することができる。第２絶縁層に用いられる材料としては特に限定されない。また、１つの層を複数の絶縁性材料から形成してもよいし、複数の絶縁性材料を積層して形成しても構わない。

第２絶縁層の形成方法としては、特に限定されず、抵抗加熱蒸着、電子線ビーム、スパッタリング、ＣＶＤなど乾式の方法を用いることも可能であるが、製造コストや大面積への適合の観点から塗布法を用いることが好ましい。塗布法として、具体的には、スピンコート法、ブレードコート法、スリットダイコート法、スクリーン印刷法、バーコーター法、鋳型法、印刷転写法、浸漬引き上げ法、インクジェット法、ドロップキャスト法などを好ましく用いることができる。塗膜厚み制御や配向制御など、得ようとする塗膜特性に応じて塗布方法を選択できる。

（半導体素子の製造方法）
半導体素子の製造方法は特に制限はないが、半導体素子の半導体塗布層４を塗布および乾燥して形成する工程を含むことが好ましい。以下、図１と図２に示す実施形態に係る半導体素子の製造方法を例に具体的に説明する。

図１に示す半導体素子の製造方法について、図１２Ａに示すように、上述した方法によって、絶縁性基材１上にゲート電極２を形成する。次に、図１２Ｂに示すように、ケイ素原子と炭素原子の結合を含む有機化合物を塗布および乾燥して、ゲート絶縁層３を形成する。次に、図１２Ｃに示すように、上述した方法によって、ゲート絶縁層３上にソース電極５およびドレイン電極６を、同一の材料を用いて同時に形成する。次に、図１２Ｄに示すように、上述した方法によって、ソース電極５とドレイン電極６との間に半導体塗布層４を形成する。以上により、半導体素子が製造される。

図２に示す半導体素子の製造方法について、図１３Ａに示すように、上述した方法によって、絶縁性基材１上にゲート電極２を形成する。次に、図１３Ｂに示すように、ケイ素原子と炭素原子の結合を含む有機化合物を塗布および乾燥して、ゲート絶縁層３を形成する。次に、図１３Ｃに示すように、上述した方法によって、半導体塗布層４を形成する。次に、図１３Ｄに示すように、上述した方法によって、ゲート絶縁層３および半導体塗布層４上にソース電極５およびドレイン電極６を、同一の材料を用いて同時に形成する。以上により半導体素子が製造される。

＜無線通信装置＞
次に、本発明の半導体素子を含有する無線通信装置について説明する。無線通信装置は、例えばＲＦＩＤなどの、リーダ／ライタに搭載されたアンテナから送信される搬送波を、ＲＦＩＤタグが受信することによって電気通信を行う装置である。具体的な動作は、例えばリーダ／ライタに搭載されたアンテナから送信された無線信号を、ＲＦＩＤタグのアンテナが受信し、整流回路により直流電流に変換されＲＦＩＤタグが起電する。次に、起電されたＲＦＩＤタグは、無線信号からコマンドを受信し、コマンドに応じた動作を行う。その後、コマンドに応じた結果の回答を、ＲＦＩＤタグのアンテナからリーダ／ライタのアンテナに無線信号で送信する。なお、コマンドに応じた動作は少なくとも公知の復調回路、動作制御ロジック回路、変調回路で行われる。

本発明の無線通信装置は、上述の半導体素子と、アンテナと、を少なくとも有するものである。図１４は、本発明による半導体素子を用いた無線通信装置の一例を示すブロック図である。図１４に示すように、無線通信装置は、アンテナ９、制御回路１１、記憶回路１２、変調回路１３、復調回路１４、および電源生成部１５を有し、これらの各部が相互に電気的に接続されて構成される。

無線通信装置において、電源生成部１５は、アンテナ９で受信した外部からの変調波信号の整流を行い、各部に電源を供給する。復調回路１４は、上述した変調波信号を復調して制御回路１１に供給する。変調回路１３は、制御回路１１から供給されたデータを変調してアンテナ９に供給する。制御回路１１は、復調回路１４によって復調されたデータを記憶回路１２に書き込んだり記憶回路１２からデータを読み出したりして、変調回路１３に供給する。制御回路１１、記憶回路１２、変調回路１３、復調回路１４は、ＣＭＯＳＦＥＴなどの相補型半導体素子から構成され、さらにコンデンサ、抵抗素子、およびダイオードを含んでもよい。記憶回路１２は、さらにＥＥＰＲＯＭ（Electrically Erasable Programmable Read-Only Memory）、ＦｅＲＡＭ（Ferroelectric Random Access Memory）などの不揮発性の書き換え可能な記憶部を有する。電源生成部１５は、コンデンサやダイオードから構成される。

アンテナ、コンデンサ、抵抗素子、ダイオード、不揮発性の書き換え可能な記憶部は一般的に使用されるものであればよく、用いられる材料や形状は、特に限定されない。また、それぞれを電気的に接続する材料も、一般的に使用されうる導電材料であればいかなるものでもよい。接続方法も電気的に導通可能な状態にできれば、いかなる方法でもよく、接続部の幅や厚みは任意に設定可能である。

＜商品タグ＞
次に、本発明の無線通信装置を含有する商品タグについて説明する。この商品タグは、例えば基体と、この基体によって被覆された上述した無線通信装置とを有する。

基体は、例えば、平板状に形成された紙などの非金属材料によって形成されている。例えば、基体は２枚の平板状の紙を貼り合わせた構造をしており、この２枚の紙の間に上述した無線通信装置が配置されている。上述した無線記憶装置の記憶回路１２に、例えば商品を個体識別する個体識別情報が予め格納されている。

この商品タグとリーダ／ライタとの間で、無線通信を行う。リーダ／ライタとは、無線により商品タグに対するデータの読み取りおよび書き込みを行う装置であり、商品の流通過程や決済時に、商品タグとデータのやり取りを行うものである。例えば、携帯型のものや、レジに設置される固定型のものがある。リーダ／ライタは公知のものが利用できる。

具体的には、この商品タグは個体識別情報の送信を要求する所定のリーダ／ライタからのコマンドに応じ、記憶している個体識別情報を無線により返信する識別情報返信機能を備えている。これにより、例えば商品の精算レジにおいて、非接触で多数の商品を同時に識別することが可能となり、バーコードでの識別と比較すると決済処理の容易化や迅速化を図ることができる。

例えば、商品の会計の際には、リーダ／ライタが商品タグから読み取った商品情報をＰＯＳ（Point Of Sale System、販売時点情報管理）端末に送信すると、ＰＯＳ端末においてその商品情報によって特定される商品の販売登録がなされるといったことが可能となる。

（実施例）
次に、本発明の実施例について説明する。なお、本発明は、以下の実施例に限定されるものではない。実施例における各評価法を以下の［１］〜［３］で説明する。

［１］重量平均分子量測定
ポリマーの重量平均分子量は、サンプル溶液を孔径０．４５μｍメンブレンフィルターで濾過後、ＧＰＣ（GEL PERMEATION CHROMATOGRAPHY：ゲル浸透クロマトグラフィー、東ソー社製、ＨＬＣ−８２２０ＧＰＣ）（展開溶剤：テトラヒドロフラン、展開速度：０．４ｍｌ／分）を用いて測定し、ポリスチレン標準試料との比較により、ポリスチレン換算の重量平均分子量を求めた。

［２］ＣＮＴ複合体の総長さの測定方法
半導体塗布層４中の任意の１μｍ^２を、透過型電子顕微鏡を用いて倍率１５０万倍で観察し、その領域に含まれる全てのＣＮＴ複合体の長さを測定して、総長さを求めた。

［３］半導体素子のＩｄＶｓｄ特性の評価
ＦＥＴのゲート電圧（Ｖｇ）を変えたときのソース・ドレイン間電流（Ｉｄ）−ソース・ドレイン間電圧（Ｖｓｄ）特性を測定した。測定には半導体特性評価システム４２００−ＳＣＳ型（ケースレーインスツルメンツ社製）を用い、大気下で測定した。Ｖｇ＝０Ｖ〜−５Ｖに変化させたときのＶｇ＝−５Ｖ、Ｖｓｄ＝−５ＶにおけるＩｄの値を求めた。

（実施例１）
（１）半導体溶液の作製
純度が９５％のＣＮＴ１（ＣＮＩ社製、単層ＣＮＴ）を１．５ｍｇと、ドデシル硫酸ナトリウム（和光純薬工業社製）を１．５ｍｇとを、３０ｍｌの水中に加え、氷冷しながら超音波ホモジナイザーを用いて、出力を２５０Ｗとして３時間超音波撹拌し、溶媒に対するＣＮＴ複合体濃度が０．０５ｇ／ｌのＣＮＴ複合体分散液を得た。得られたＣＮＴ複合体分散液を、遠心分離機（日立工機社製、ＣＴ１５Ｅ）を用いて、２１０００Ｇで３０分間遠心分離した後、上澄みの８０体積％を取り出すことによって半導体溶液を得た。

（２）ゲート絶縁層材料の作製
メチルトリメトキシシラン（以下、ＭＴＭＳｉという）を６１．２９ｇ（０．４５ｍｏｌ）、β−（３，４−エポキシシクロヘキシル）エチルトリメトキシシラン（以下、β−ＥｐＥＴＭＳｉという）を１２．３１ｇ（０．０５ｍｏｌ）、およびフェニルトリメトキシシラン（以下、ＰｈＴＭＳｉという）を９９．１５ｇ（０．５ｍｏｌ）用いて、２０３．３６ｇの容量の沸点が１７０℃のプロピレングリコールモノブチルエーテルに溶解させた。これに、水を５４．９０ｇ、リン酸を０．８６４ｇ、撹拌しながら加えた。得られた溶液をバス温を１０５℃として２時間加熱し、内温を９０℃まで上昇させて、主として副生するメタノールからなる成分を留出した。次に、バス温を１３０℃として２．０時間加熱し、内温を１１８℃まで上昇させて、主として水とプロピレングリコールモノブチルエーテルからなる成分を留出せしめた後、室温まで冷却し、固形分濃度が２６．０質量％のゲート絶縁層材料Ａを得た。ゲート絶縁層材料Ａを１０ｇだけ量り取り、アルミニウムビス（エチルアセトアセテート）モノ（２，４−ペンタンジオナート）（商品名「アルミキレートＤ」、川研ファインケミカル社製、以下、アルミキレートＤという）を１３ｇと、沸点が１４６℃のプロピレングリコールモノエチルエーテルアセテート（アルドリッチ社製、以下、ＰＧＭＥＡという）を４２ｇとを混合して、室温にて２時間撹拌し、固形分濃度が２４重量％のゲート絶縁層材料Ｂを得た。本溶液中の上述したポリシロキサンの含有量は、アルミキレートＤが１００重量部に対して２０重量部であった。上述したゲート絶縁層材料Ｂを、大気中かつ室温で保存したところ、１か月経過しても析出物は観察されず安定であることが確認された。

（３）半導体素子の作製
次に、半導体素子の製造方法の一例について説明する。図７Ａに示す電極形状をした図１Ｂに示す態様の半導体素子を作製した。すなわち、例えば、厚さが０．７ｍｍのガラス製の絶縁性基材１上に、例えば抵抗加熱法により、マスクを通してクロム（Ｃｒ）を５ｎｍおよび金を５０ｎｍの膜厚に真空蒸着することにより、ゲート電極２を形成する。次に、上述した方法によって作製したゲート絶縁層材料Ｂを、ゲート電極２が形成されたガラス基板上に、８００ｒｐｍの回転数で２０秒間、スピンコート塗布した後、１２０℃の温度で５分間熱処理を行う。次に、ゲート絶縁層材料Ｂを再度、８００ｒｐｍの回転数で２０秒間、スピンコート塗布した後、窒素（Ｎ₂）気流下において、２００℃の温度で３０分間熱処理を行うことによって、膜厚が４００ｎｍのゲート絶縁層３を形成する。

次に、ゲート絶縁層３上に、抵抗加熱法により、金（Ａｕ）を５０ｎｍの膜厚になるように真空蒸着する。形成されたＡｕ層上に、フォトレジスト（商品名「ＬＣ１００−１０ｃＰ」、ローム・アンド・ハース社製）を、１０００ｒｐｍの回転数で２０秒間、スピンコート塗布し、１００℃の温度で１０分間、加熱乾燥させた。形成したフォトレジスト膜を、パラレルライトマスクアライナー（キヤノン社製、ＰＬＡ−５０１Ｆ）を用いて、マスクを介してパターン露光した後、自動現像装置（滝沢産業社製、ＡＤ−２０００）において、濃度が２．３８質量％の水酸化テトラメチルアンモニウム水溶液（商品名「ＥＬＭ−Ｄ」、三菱ガス化学社製）を用いて、７０秒間シャワー現像し、続いて３０秒間、水による洗浄を行った。

次に、エッチング液（商品名「ＡＵＲＵＭ−３０２」、関東化学社製）を用いて、５分間エッチング処理した後、３０秒間、水による洗浄を行った。次に、レジスト剥離液（商品名「ＡＺリムーバ１００」、ＡＺエレクトロニックマテリアルズ社製）に５分間浸漬させることにより、レジストを剥離し、３０秒間の水洗浄を行った後、１２０℃の温度で２０分間加熱乾燥を行う。これによって、ソース電極５およびドレイン電極６が形成される。ソース電極５およびドレイン電極６のチャネル幅Ｗは、２０００μｍ、チャネル長Ｌは１０μｍである。ソース電極５およびドレイン電極６が形成された絶縁性基材１上に、上述した方法によって作製した半導体溶液を、インクジェット装置（クラスターテクノロジー社製）を用いて４００ｐｌの量で滴下して半導体塗布層４を形成する。その後、ホットプレート上で窒素気流下において１５０℃の温度で３０分間の熱処理を行う。これにより、図１Ｂに示す半導体素子を製造した。半導体塗布層４中の１μｍ^２当たりに存在するＣＮＴ複合体の総長さは、２０μｍであった。半導体素子のＩｄＶｓｄ特性を測定した結果、ゲート電極２の電圧Ｖｇ＝−５Ｖ、ソース・ドレイン間の電圧Ｖｓｄ＝−５ＶにおけるＩｄの値は９μＡであり、そのオン／オフ比は３．２×１０⁴であった。また集団の標準偏差を平均値で割った変動係数をばらつきと定義した場合、Ｎ＝６におけるオン電流のばらつきは±２２．２％であった。

（比較例１）
比較例１として、断面形状が図１Ｂに示す半導体素子において、図５に示す電極形状を有する半導体素子を製造した。電極形状と、ソース電極５およびドレイン電極６のチャネル幅Ｗを２００μｍとしたこと以外は、実施例１と同様にして半導体素子を製造した。半導体素子のＩｄＶｓｄ特性を測定した結果、ゲート電極２の電圧Ｖｇ＝−５Ｖ、ソース・ドレイン間の電圧Ｖｓｄ＝−５ＶにおけるＩｄの値は１μＡであった。また、比較例１による半導体素子のオン／オフ比は５．４×１０⁴であった。また、Ｎ＝６におけるオン電流のばらつきは±４１．１％であった。

（比較例２）
比較例２として、実施例１と同程度のオン電流を得られるようにＣＮＴのネットワークの密度を制御したこと以外は、比較例１と同様にして半導体素子を製造した。半導体素子のＩｄＶｓｄ特性を測定した結果、ゲート電極２の電圧Ｖｇ＝−５Ｖ、ソース・ドレイン間の電圧Ｖｓｄ＝−５ＶにおけるＩｄの値は９μＡであった。また、比較例２による半導体素子のオン／オフ比は５．１×１０³であった。また、Ｎ＝６におけるオン電流のばらつきは±３０．６％であった。

以上、本発明の実施形態について具体的に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、材料、および構成はあくまでも例に過ぎず、必要に応じてこれと異なる数値、材料、および構成を用いてもよい。また、上述の実施形態において挙げた材料や数値は、本発明の技術的思想の範囲内で適宜種々組み合わせることが可能である。

例えば、上述した実施形態におけるソース電極５およびドレイン電極６の平面の形状は、互いに反対の形状であってもよい。すなわち、上述した実施形態において、ソース電極５の形状をドレイン電極６の形状にするとともに、ドレイン電極６の形状をソース電極５の形状としてもよい。

本発明に係る半導体素子およびその製造方法、ならびに無線通信装置は、無線通信システムに用いられる非接触型のＲＦＩＤタグに好適に用いることができる。

１ 絶縁性基材
２ ゲート電極
３ ゲート絶縁層
４，２４ 半導体塗布層
５，２５ ソース電極
６，２６ ドレイン電極
７ 重複領域
７ａ，２７ａ 対向領域
９ アンテナ
１１ 制御回路
１２ 記憶回路
１３ 変調回路
１４ 復調回路
１５ 電源生成部
Ｄ 凹凸長さ（ドレイン電極の凸部の長さ）
Ｄ′ 凹凸長さ（ソース電極の凸部の長さ）
Ｄ１ 重複領域の中央における凹凸長さ
Ｄ２ 重複領域の端における凹凸長さ
Ｌ チャネル長
Ｗ チャネル幅

Claims (14)

1. 絶縁性基材と、
   ゲート電極と、
   ソース電極と、
   前記ソース電極と離間して設けられたドレイン電極と、
   前記ソース電極および前記ドレイン電極の一部と接するように閉領域に設けられた半導体塗布層と、
   前記半導体塗布層と前記ゲート電極とを絶縁するゲート絶縁層と、を備える半導体素子であって、
   前記ソース電極と前記ドレイン電極との少なくとも一部が互い違いに配置された重複領域が、前記閉領域の形状に対応した形状である
   半導体素子。
2. 前記重複領域の形状と前記閉領域の形状とが略等しい請求項１に記載の半導体素子。
3. 前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の凸部と他方の凹部とが対向した凹凸形状である請求項１または２に記載の半導体素子。
4. 前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の並列した複数の凸部と他方の並列した複数の凹部とがそれぞれ対向してなる連続的な凹凸形状を有する請求項１〜３のいずれか１項に記載の半導体素子。
5. 前記重複領域における前記ソース電極と前記ドレイン電極との間の対向領域が、一方の並列した複数の凸部と他方の並列した複数の凹部とがそれぞれ対向してなる離散的な形状を有する請求項１または２に記載の半導体素子。
6. 前記対向領域の凹凸形状は、櫛歯状、波状、鋸歯状、または三角波状である請求項３〜５のいずれか１項に記載の半導体素子。
7. 前記対向領域の凹凸形状は、不均一な凹凸が連続される凹凸形状である請求項３〜６のいずれか１項に記載の半導体素子。
8. 前記重複領域は、前記対向領域および前記互い違いに配置された部分の外縁を滑らかに繋いだ曲線の内側の領域であり、前記重複領域の形状は、略円状または略楕円状である請求項３〜７のいずれか１項に記載の半導体素子。
9. 前記重複領域における前記ソース電極および前記ドレイン電極の形状が、径方向に沿って互い違いに並んだ渦巻形状である請求項１または２に記載の半導体素子。
10. 前記閉領域の形状は、前記重複領域を覆う略円状または略楕円状である請求項１〜９のいずれか１項に記載の半導体素子。
11. 前記半導体塗布層は、カーボンナノチューブ、グラフェン、フラーレン、および有機半導体からなる群より選ばれる１種以上を含有する請求項１〜１０のいずれか１項に記載の半導体素子。
12. 前記半導体塗布層は、表面の少なくとも一部に共役系重合体が付着したカーボンナノチューブからなる請求項１〜１１のいずれか１項に記載の半導体素子。
13. 請求項１〜１２のいずれか１項に記載の半導体素子を製造する半導体素子の製造方法であって、前記半導体塗布層を塗布法によって形成する半導体素子の製造方法。
14. 請求項１〜１２のいずれか１項に記載の半導体素子を備える無線通信装置。

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