JPWO2019026398A1 - 電流検出回路 - Google Patents

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Abstract

電流リミッタ２００（＝電流検出回路の一例に相当）は、コンパレータ２１０と可変遅延部２２０を有する。コンパレータ２１０は、出力スイッチに流れる監視対象電流が所定の閾値に達したとき（本図では、センス電圧Ｖｃｓが過電流検出電圧Ｖｏｃｐに達したとき）に、比較信号ＯＣＰをローレベルからハイレベルに切り替える。可変遅延部２２０は、ＳＥＴ＝Ｈにより出力スイッチがオンしてから比較信号ＯＣＰがハイレベルに切り替わるまでの第１時間Ｔ１を測定し、第１時間Ｔ１の二乗に比例する第２時間Ｔ２（＝Ｋ・Ｔ１２）だけ比較信号ＯＣＰを遅延して過電流検出信号Ｓｃを生成する。なお、可変遅延部２２０は、第１時間Ｔ１を測定する第１タイマ２２３と、第２時間Ｔ２だけ比較信号ＯＣＰを遅延して過電流検出信号Ｓｃを生成する第２タイマ２２４と、を含む。

Description

本明細書中に開示されている発明は、電流検出回路に関する。
本願出願人による特許文献１では、実効閾値の入力電圧依存性（＝入力電圧の変動に伴う実効閾値の変動やばらつき）を抑制することが可能な電流検出回路、及び、これを用いたスイッチングコンバータの制御回路が提案されている。
特開２０１６−８２８１８号公報
しかしながら、従来の電流検出回路では、入力電圧依存性の抑制効果についてさらなる改善の余地があった。
本明細書中に開示されている発明は、本願の発明者らにより見出された上記の課題に鑑み、実効閾値の入力電圧依存性を効果的に抑制することのできる電流検出回路を提供することを目的とする。
そこで、上記の目的を達成すべく、本明細書中に開示されている電流検出回路は、出力スイッチに流れる監視対象電流が所定の閾値に達したときに比較信号を第１論理レベルから第２論理レベルに切り替えるコンパレータと；前記出力スイッチがオンしてから前記比較信号が前記第２論理レベルに切り替わるまでの第１時間を測定し、前記第１時間の二乗に比例する第２時間だけ前記比較信号を遅延して電流検出信号を生成する可変遅延部と；を有する構成（第１の構成）とされている。
なお、上記第１の構成から成る電流検出回路において、前記可変遅延部は、前記第１時間を測定する第１タイマと、前記第２時間だけ前記比較信号を遅延して前記電流検出信号を生成する第２タイマと、を含む構成（第２の構成）にするとよい。
また、上記第１または第２の構成から成る電流検出回路において、前記可変遅延部は、その両端間から第１充電電圧が引き出される第１キャパシタと、前記出力スイッチがオンしてから鋸波状の第１充電電流を用いて前記第１キャパシタを充電する第１充電部と、前記第１キャパシタの充電前に前記第１キャパシタを放電する第１放電部と、その両端間から第２充電電圧が引き出される第２キャパシタと、前記比較信号が前記第２論理レベルに切り替わってから所定の第２充電電流を用いて前記第２キャパシタを充電する第２充電部と、前記第２キャパシタの充電前に前記第２キャパシタを放電する第２放電部と、前記第１充電電圧と前記第２充電電圧とを比較して前記電流検出信号を生成する充電電圧比較部と、を含む構成（第３の構成）にするとよい。
また、上記第３の構成から成る電流検出回路において、前記第１充電部は、前記第１充電電流の生成手段として、鋸波電圧を鋸波電流に変換する電圧／電流変換部と、前記鋸波電流をミラーして前記第１充電電流を生成するカレントミラーと、を含む構成（第４の構成）にするとよい。
また、本明細書中に開示されている電源ＩＣは、上記第１〜第４いずれかの構成から成る電流検出回路と、電流検出信号に応じて出力スイッチを制御するコントローラと、を集積化して成る構成（第５の構成）とされている。
また、本明細書中に開示されているスイッチング電源は、上記第５の構成から成る電源ＩＣと、前記電源ＩＣにより制御される出力スイッチと、を有する構成（第６の構成）とされている。
なお、上記第６の構成から成るスイッチング電源は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部を有し、前記電源ＩＣと前記出力スイッチは、いずれも、前記ＤＣ／ＤＣ変換部の構成要素として機能する構成（第７の構成）にするとよい。
また、上記第７の構成から成るスイッチング電源は、交流入力電圧から前記直流入力電圧を生成する整流部をさらに有する構成（第８の構成）にするとよい。
また、本明細書中に開示されているＡＣアダプタは、上記８の構成から成るスイッチング電源を有する構成（第９の構成）とされている。
また、本明細書中に開示されている電子機器は、上記第８の構成から成るスイッチング電源と、前記スイッチング電源から電力供給を受けて動作する負荷と、を有する構成（第１０の構成）とされている。
本明細書中に開示されている発明によれば、実効閾値の入力電圧依存性を効果的に抑制することのできる電流検出回路を提供することが可能となる。
絶縁型スイッチング電源を備えた電子機器の全体構成を示す図 電源ＩＣの一構成例を示す図 電流リミッタの第１実施例を示す図 第１実施例における電流制限動作を示すタイミングチャート 実効閾値電圧の入力電圧依存性が抑制される様子を示すタイミングチャート 電流リミッタの第２実施例を示す図 電流源の一構成例を示す図 第２実施例における電流制限動作を示すタイミングチャート 交流入力電圧と最大入力電力との相関図 ＡＣ／ＤＣコンバータを備えるＡＣアダプタの外観図 ＡＣ／ＤＣコンバータを備える電子機器の外観図（正面図） ＡＣ／ＤＣコンバータを備える電子機器の外観図（背面図） 電源ＩＣの端子配置図
＜絶縁型スイッチング電源＞
図１は、絶縁型スイッチング電源を備えた電子機器の全体構成を示す図である。本構成例の電子機器Ｘは、絶縁型スイッチング電源１と、絶縁型スイッチング電源１から電力供給を受けて動作する負荷２と、を有する。
絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから一次回路系１ｐに供給される交流入力電圧Ｖａｃ（例えばＡＣ８５〜２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ１０〜３０Ｖ）に変換して、二次回路系１ｓの負荷２に供給するＡＣ／ＤＣコンバータであり、整流部１０（＝ＡＣ／ＤＣ変換部）と、ＤＣ／ＤＣ変換部２０と、を含む。
整流部１０は、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０〜３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０に供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４とを含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０の前段には、フューズなどの保護素子を設けてもよい。
ＤＣ／ＤＣ変換部２０は、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００と、これに外付けされる種々のディスクリート部品（トランス２１、出力スイッチ２２（本図の例では、Ｎチャネル型ＭＯＳ［metal oxide semiconductor］電界効果トランジスタ）、センス抵抗２３、ダイオード２４、キャパシタ２５、及び、出力帰還部２６）と、を含む。
電源ＩＣ１００は、一次回路系１ｐに設けられた半導体集積回路装置であり、絶縁型スイッチング電源１（特にＤＣ／ＤＣ変換部２０）の制御主体となる。なお、電源ＩＣ１００は、装置外部との電気的な接続を確立するための手段として、ＯＵＴピン、ＣＳピン、並びに、ＦＢピンを備えている。もちろん、電源ＩＣ１００には、その必要に応じて上記以外の外部端子（ＶＣＣピンやＧＮＤピンなど）を適宜設けても構わない。
トランス２１は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、互いに磁気結合された一次巻線２１１（巻数Ｎｐ）と二次巻線２１２（巻数Ｎｓ）を含む。
一次巻線２１１の第１端（巻始端）は、直流入力電圧Ｖｉの印加端に接続されている。一次巻線２１１の第２端（巻終端）は、出力スイッチ２２のドレインに接続されている。出力スイッチ２２のゲートは、電源ＩＣ１００のＯＵＴピンに接続されている。出力スイッチ２２のソースとバックゲートは、センス抵抗２３の第１端と電源ＩＣ１００のＣＳピンにされている。センス抵抗２３の第２端は、一次回路系１ｐの接地端ＧＮＤ１に接続されている。二次巻線２１２の第１端（巻終端）は、ダイオード２４のアノードに接続されている。ダイオード２４のカソードとキャパシタ２５の第１端は、負荷２の高電位端（＝直流出力電圧Ｖｏの出力端）に接続されている。二次巻線２１２の第２端（巻始端）とキャパシタ２５の第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。
なお、トランス２１の巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。
出力スイッチ２２は、直流入力電圧Ｖｉの印加端から一次巻線２１１を介して接地端ＧＮＤ１に至る電流経路をゲート信号Ｇ１に応じて導通／遮断することにより、一次巻線２１１に流れる一次電流Ｉｐをオン／オフするスイッチ素子である。なお、出力スイッチ２２は、ゲート信号Ｇ１がハイレベルであるときにオンとなり、ゲート信号Ｇ１がローレベルであるときにオフとなる。
センス抵抗２３（抵抗値：Ｒｓ）は、出力スイッチ２２のオン期間に流れる一次電流Ｉｐをセンス電圧Ｖｃｓ（＝Ｉｐ×Ｒｓ）に変換する。なお、センス電圧Ｖｃｓは、一次電流Ｉｐが大きいほど高くなり、一次電流Ｉｐが小さいほど低くなる。
ダイオード２４とキャパシタ２５は、トランス２１の二次巻線２１２に生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する。
出力帰還部２６は、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ直流出力電圧Ｖｏに応じた帰還電流Ｉｆｂを生成して電源ＩＣ１００のＦＢピンに出力する。例えば、帰還電流Ｉｆｂは、直流出力電圧Ｖｏが高いほど大きくなり、直流出力電圧Ｖｏが低いほど小さくなる。なお、出力帰還部２６については、フォトカプラやシャントレギュレータを用いた周知技術を適用すれば足りるので、ここでの詳細な説明は割愛する。
上記構成要素のうち、トランス２１、出力スイッチ２２、ダイオード２４、及び、キャパシタ２５は、直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成するフライバック方式の降圧型スイッチング出力段として機能する。
当該スイッチング出力段の降圧動作について簡単に説明する。出力スイッチ２２のオン期間には、直流入力電圧Ｖｉの印加端から一次巻線２１１、出力スイッチ２２、及び、センス抵抗２３を介して接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線２１１に電気エネルギが蓄えられる。
その後、出力スイッチ２２がオフされると、一次巻線２１１と磁気結合された二次巻線２１２に誘起電圧が発生し、二次巻線２１２からダイオード２４及びキャパシタ２５を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷２には、二次巻線２１２の誘起電圧を整流及び平滑した直流出力電圧Ｖｏが供給される。
以降も、出力スイッチ２２がオン／オフされることにより、上記と同様のスイッチング出力動作が繰り返される。
このように、本構成例の絶縁型スイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷２に供給することができる。
なお、本図では、フライバック方式の降圧型スイッチング出力段を例に挙げたが、ＤＣ／ＤＣ変換部２０の出力段としては、フォワード方式を採用してもよいし、バックコンバータやブーストコンバータなどを用いてもよい。
＜電源ＩＣ＞
図２は、電源ＩＣ１００の一構成例を示す図である。本構成例の電源ＩＣ１００は、コントローラ１１０と、ドライバ１２０と、抵抗１３０と、オシレータ１４０と、加算器１５０と、コンパレータ１６０と、最大デューティ設定部１７０と、電流リミッタ２００を集積化して成る。もちろん、電源ＩＣ１００には、その必要に応じて上記以外の構成要素（ソフトスタート回路、基準電圧源、過電圧保護回路、及び、減電圧保護回路など）を適宜集積化しても構わない。
コントローラ１１０は、クロック信号ＣＬＫ、パルス幅変調信号Ｓａ、最大デューティ設定信号Ｓｂ、及び、過電流検出信号Ｓｃの入力を受け付けて、スイッチ制御信号Ｓ１を生成するロジック部であり、ＲＳフリップフロップ１１１とＯＲゲート１１２を含む。
ＲＳフリップフロップ１１１は、セット端（Ｓ）に入力されるセット信号ＳＥＴ（＝クロック信号ＣＬＫ）と、リセット端（Ｒ）に入力されるリセット信号ＲＳＴに応じて、出力端（Ｑ）からスイッチ制御信号Ｓ１を出力する。より具体的に述べると、ＲＳフリップフロップ１１１は、セット信号ＳＥＴの立上りエッジに応じてスイッチ制御信号Ｓ１をハイレベルにセットする一方、リセット信号ＲＳＴの立上りエッジに応じてスイッチ制御信号Ｓ１をローレベルにリセットする。
ＯＲゲート１１２は、パルス幅変調信号Ｓａ、最大デューティ設定信号Ｓｂ、及び、過電流検出信号Ｓｃの論理和演算を行うことにより、リセット信号ＲＳＴを生成する。従って、リセット信号ＲＳＴは、上記３つの信号Ｓａ〜Ｓｃのうち、少なくとも一つがハイレベルであるときにハイレベルとなり、全てがローレベルであるときにローレベルとなる。
ドライバ１２０は、スイッチ制御信号Ｓ１に応じたゲート信号Ｇ１を生成してＯＵＴピンに出力する。
抵抗１３０（抵抗値：Ｒ１３０）は、電源電圧Ｖｃｃの印加端とＦＢピンとの間に接続されており、帰還電流Ｉｆｂを帰還電圧Ｖｆｂ（＝Ｖｃｃ−Ｉｆｂ×Ｒ１３０）に変換する。帰還電圧Ｖｆｂは、帰還電流Ｉｆｂが大きいほど低くなり、帰還電流Ｉｆｂが小さいほど高くなる。すなわち、帰還電圧Ｖｆｂは、直流出力電圧Ｖｏが高いほど低くなり、直流出力電圧Ｖｏが低いほど高くなる。
オシレータ１４０は、所定のスイッチング周波数Ｆｓｗで矩形波状のクロック信号ＣＬＫ（＝セット信号ＳＥＴ）を生成する。また、オシレータ１４０は、上記のクロック信号ＣＬＫに同期して鋸波状の鋸波電圧ＳＡＷも別途生成する。
加算器１５０は、ＣＳピンに入力されるセンス電圧Ｖｃｓと鋸波電圧ＳＡＷとを足し合わせてスロープ電圧Ｖｓｌｐを生成する。なお、センス電圧Ｖｃｓを用いたスロープ補償機能が不要である場合には、加算器１５０を割愛することも可能である。
コンパレータ１６０は、反転入力端（−）に入力される帰還電圧Ｖｆｂと、非反転入力端（＋）に入力されるスロープ電圧Ｖｓｌｐとを比較してパルス幅変調信号Ｓａを生成する。従って、パルス幅変調信号Ｓａは、スロープ電圧Ｖｓｌｐが帰還電圧Ｖｆｂよりも低いときにローレベルとなり、スロープ電圧Ｖｓｌｐが帰還電圧Ｖｆｂよりも高いときにハイレベルとなる。
最大デューティ設定部１７０は、クロック信号ＣＬＫ（＝セット信号ＳＥＴ）がハイレベルに立ち上げられてから、所定の最大デューティ設定時間（例えば、オンデューティＤｏｎ＝９０〜９５％に相当）が経過した時点で、最大デューティ設定信号Ｓｂにワンショットパルスを立ち上げる。なお、オンデューティＤｏｎは、スイッチング周期Ｔ（＝１／Ｆｓｗ）に占める出力スイッチ２２のオン時間Ｔｏｎの割合（＝Ｔｏｎ／Ｔ）である。
電流リミッタ２００は、ＣＳピンに入力されるセンス電圧Ｖｃｓの入力を受け付けて過電流検出信号Ｓｃを生成する。過電流検出信号Ｓｃは、過電流の検出時にハイレベルとなり、過電流の未検出時にローレベルとなる。
＜電流リミッタ＞
図３は、電流リミッタ２００の第１実施例を示す図である。本実施例の電流リミッタ２００は、電流検出回路の一例に相当する回路部であり、コンパレータ２１０と、可変遅延部２２０と、を含む。
コンパレータ２１０は、非反転入力端（＋）に入力されるセンス電圧Ｖｃｓと、反転入力端（−）に入力される閾値電圧Ｖｏｃｐを比較することにより、比較信号ＯＣＰを生成する。従って、比較信号ＯＣＰは、センス電圧Ｖｃｓが閾値電圧Ｖｏｃｐよりも高いときにハイレベルとなり、センス電圧Ｖｃｓが閾値電圧Ｖｏｃｐよりも低いときにローレベルとなる。すなわち、コンパレータ２１０は、出力スイッチ２２に流れる一次電流Ｉｐ（＝監視対象電流に相当）が所定の閾値に達したときに、比較信号ＯＣＰをローレベルからハイレベルに切り替える。
可変遅延部２２０は、比較信号ＯＣＰを遅延して過電流検出信号Ｓｃを生成する回路部であり、ＲＳフリップフロップ２２１及び２２２と、タイマ２２３及び２２４とを含む。
ＲＳフリップフロップ２２１は、セット端（Ｓ）に入力されるセット信号ＳＥＴと、リセット端（Ｒ）に入力される比較信号ＯＣＰに応じて、出力端（Ｑ）から出力信号Ｑ１を出力する。より具体的に述べると、ＲＳフリップフロップ２２１は、セット信号ＳＥＴの立上りエッジに応じて出力信号Ｑ１をハイレベルにセットし、比較信号ＯＣＰの立上りエッジに応じて出力信号Ｑ１をローレベルにリセットする。
ＲＳフリップフロップ２２２は、セット端（Ｓ）に入力される比較信号ＯＣＰと、リセット端（Ｒ）に入力されるスイッチ制御信号Ｓ１に応じて、出力端（Ｑ）から出力信号Ｑ２を出力する。より具体的に述べると、ＲＳフリップフロップ２２２は、比較信号ＯＣＰの立上りエッジに応じて出力信号Ｑ２をハイレベルにセットし、スイッチ制御信号Ｓ１の立上りエッジに応じて出力信号Ｑ２をローレベルにリセットする。
タイマ２２３（＝リードタイマに相当）は、出力信号Ｑ１の立上りエッジに応じてカウント動作を開始し、比較信号ＯＣＰの立上りエッジに応じてカウント動作を終了する。すなわち、タイマ２２３は、出力スイッチ２２がオンしてから比較信号ＯＣＰがハイレベルに切り替わるまでの第１時間Ｔ１を測定する。
タイマ２２４（＝遅延設定タイマに相当）は、出力信号Ｑ２の立上りエッジに応じてカウント動作を開始し、第１時間Ｔ１の二乗に比例する第２時間Ｔ２（＝Ｋ・Ｔ１２）だけ比較信号ＯＣＰを遅延することにより過電流検出信号Ｓｃを生成する。なお、タイマ２２４のカウント値は、スイッチ制御信号Ｓ１の立上りエッジに応じてリセットされる。
図４は、第１実施例の電流リミッタ２００による電流制限動作の一例を示すタイミングチャートであり、上から順に、セット信号ＳＥＴ、ゲート信号Ｇ１、センス電圧Ｖｃｓ、タイマ２２３のカウント期間（ＲＥＡＤ＿ＴＭＲ）、比較信号ＯＣＰ、タイマ２２４のカウント期間（ＳＥＴ＿ＴＭＲ）、過電流検出信号Ｓｃ（＝リセット信号ＲＳＴに相当）、及び、出力スイッチ２２のドレイン電圧Ｖｄが描写されている。
時刻ｔ１１において、セット信号ＳＥＴがハイレベルに立ち上がると、ゲート信号Ｇ１がハイレベルとなるので、出力スイッチ２２がオンする。その結果、出力スイッチ２２に一次電流Ｉｐが流れるようになるので、センス電圧Ｖｃｓが上昇し始める。ただし、この時点では、センス電圧Ｖｃｓが閾値電圧Ｖｏｃｐよりも低いので、比較信号ＯＣＰはローレベルに維持されている。なお、出力スイッチ２２のドレイン電圧Ｖｄは、出力スイッチ２２のオンに伴い、ハイレベル（≒Ｖｉ）からローレベル（≒Ｖｃｓ）まで低下する。また、タイマ２２３では、セット信号ＳＥＴの立上りエッジ（延いては出力信号Ｑ１の立上りエッジ）に応じて、第１時間Ｔ１のカウント動作が開始される。一方、タイマ２２４では、比較信号ＯＣＰの立上りエッジ（延いては出力信号Ｑ２の立上りエッジ）まで、第２時間Ｔ２のカウント動作が待機される。従って、過電流検出信号Ｓｃもローレベルに維持されたままとなる。
時刻ｔ１２において、センス電圧Ｖｃｓが閾値電圧Ｖｏｃｐよりも高くなると、比較信号ＯＣＰがハイレベルに立ち上がる。その結果、タイマ２２３による第１時間Ｔ１のカウント動作が停止される一方、タイマ２２４による第２時間Ｔ２のカウント動作が開始される。なお、先にも述べたように、第２時間Ｔ２は、タイマ２２３で計測された第１時間Ｔ１の二乗に比例する長さ（＝Ｋ・Ｔ１２）に設定されている。
その後、時刻ｔ１３において、第２時間Ｔ２のカウント動作が完了すると、タイマ２２４は、過電流検出信号Ｓｃをハイレベルに立ち上げる。その結果、リセット信号ＲＳＴがハイレベルに立ち上がり、ゲート信号Ｇ１がローレベルに立ち下がるので、出力スイッチ２２が強制的にオフされる。従って、一次電流Ｉｐが遮断されるので、センス電圧Ｖｃｓがゼロ値まで低下し、比較信号ＯＣＰがローレベルに立ち下がる。なお、出力スイッチ２２のドレイン電圧Ｖｄは、出力スイッチ２２のオフに伴い、ローレベル（≒Ｖｃｓ）からハイレベル（≒Ｖｉ）まで上昇する。
以上が電流リミッタ２００の基本動作である。次に、電流リミッタ２００に可変遅延部２２０を導入することの技術的意義について詳細に説明する。
先の図４では、時刻ｔ１３において、過電流検出信号Ｓｃがハイレベルに立ち上げられてから、遅滞なくゲート信号Ｇ１がローレベルに立ち下げられる様子が描写されている。しかしながら、実際には、電源ＩＣ１００の内部遅延や出力スイッチ２２のスイッチング時間（主として寄生ゲート容量の充放電時間）に起因する遅延時間Ｔｄが生じる（後述する図５の時刻ｔ２３〜ｔ２４、ないしは、時刻ｔ２７〜ｔ２８を参照）。
まず、比較例として、可変遅延部２２０が導入されていない場合を考える。この場合、過電流検出時における絶縁型スイッチング電源１の最大入力電力Ｐｉｎは、次の（１）式で表される。なお、数式中のＬｐは、一次巻線２１１のインダクタンス値を示している。
ここで、Ｔｄ＝０であれば、（Ｖｉ／Ｌｐ）・Ｔｄの項が常にゼロとなるので、最大入力電力Ｐｉｎを閾値電圧Ｖｏｃｐに応じて一義的に定めることができる。
しかしながら、実際はＴｄ≠０であるので、（Ｖｉ／Ｌｐ）・Ｔｄの項が直流入力電圧Ｖｉに応じて変動する。そのため、交流入力電圧Ｖａｃのピーク値上昇に伴い、直流入力電圧Ｖｉが高くなるほど、最大入力電力Ｐｉｎが本来の値よりも大きくなってしまう。
すなわち、可変遅延部２２０が導入されていない場合には、電流リミッタ２００の実効閾値電圧Ｖｏｃｐ＿ｅｆｆ（＞Ｖｏｃｐ）が入力電圧依存性を持って変動するので、閾値電圧Ｖｏｃｐを本来よりも低めに設定せざるを得なくなる。
次に、可変遅延部２２０が導入されている場合を考える。この場合、過電流検出時における絶縁型スイッチング電源１の最大入力電力Ｐｉｎは、次の（２）式で表される。
ここで、第１時間Ｔ１は、次の（３）式で表すことができる。
従って、先出の（２）式に（３）式を代入することにより、最大入力電力Ｐｉｎは、次の（４）式で表すことができる。
上記の（４）式から分かるように、一次電流Ｉｐに含まれる３つの電流成分（＝右辺括弧内の３項）のうち、可変遅延部２２０の導入に起因する電流成分（＝第２項）は、直流入力電圧Ｖｉに反比例し、遅延時間Ｔｄに起因する電流成分（＝第３項）は、直流入力電圧Ｖｉに比例する。
従って、直流入力電圧Ｖｉの変動に伴い、一方の電流成分が増大するときには、他方の電流成分が減少する。すなわち、それぞれの電流成分が互いに相殺し合うので、過電流検出時に流れる一次電流Ｉｐの上限値が変動しにくくなる。
なお、係数Ｋについては、直流入力電圧Ｖｉを所定値（＝例えば電圧変動幅の中央値）としたときに、上記それぞれの電流成分（＝第２項と第３項）が同値となるように設定しておくことが望ましい。
図５は、電流リミッタ２００における実効閾値電圧Ｖｏｃｐ＿ｅｆｆの入力電圧依存性が抑制される様子を示すタイミングチャートであり、先出の図４と同じく、上から順に、セット信号ＳＥＴ、ゲート信号Ｇ１、センス電圧Ｖｃｓ、タイマ２２３の動作状態（ＲＥＡＤ＿ＴＭＲ）、比較信号ＯＣＰ、タイマ２２４の動作状態（ＳＥＴ＿ＴＭＲ）、過電流検出信号Ｓｃ（＝リセット信号ＲＳＴに相当）、及び、出力スイッチ２２のドレイン電圧Ｖｄが描写されている。
なお、本図の左側（時刻ｔ２１〜ｔ２４）には、直流入力電圧Ｖｉが比較的低い場合の挙動が示されており、本図の右側（時刻ｔ２５〜ｔ２８）には、直流入力電圧Ｖｉが比較的高いときの挙動が示されている。それぞれの挙動は、先の図４と基本的に同様である。
本図の左側で示したように、直流入力電圧Ｖｉが比較的低いときには、センス電圧Ｖｃｓの傾きが緩やかとなり、ゲート信号Ｇ１のオン幅が広くなる。このとき、第１時間Ｔ１が長くなるので、第２時間Ｔ２も長くなる。
一方、本図の右側で示したように、直流入力電圧Ｖｉが比較的高いときには、センス電圧Ｖｃｓの傾きが鋭くなり、ゲート信号Ｇ１のオン幅が狭くなる。このとき、第１時間Ｔ１が短くなるので、第２時間Ｔ２も短くなる。
上記の可変遅延動作により、過電流検出時に流れる一次電流Ｉｐの上限値が変動しにくくなるので、絶縁型スイッチング電源１の最大入力電力Ｐｉｎが一定に保たれる。このように、本実施例の電流リミッタ２００であれば、可変遅延部２２０を用いて実効閾値電圧Ｖｏｃｐ＿ｅｆｆの入力電圧依存性を効果的に抑制することが可能となる。
また、直流入力電圧Ｖｉに応じてセンス電圧Ｖｃｓ（または閾値電圧Ｖｏｃｐ）をオフセットさせる従来技術と異なり、直流入力電圧Ｖｉの低下時においても、比較信号ＯＣＰのチャタリング等を招来しないので、より正確な過電流検出を行うことが可能となる。
なお、出力スイッチ２２がオンしてから比較信号ＯＣＰがハイレベルに切り替わるまでの第１時間Ｔ１を測定し、これに応じた第２時間Ｔ２だけ比較信号ＯＣＰを遅延して過電流検出信号Ｓｃを生成するという点に着目すると、本発明は、本願出願人による特許文献１の従来技術と類似している。
しかしながら、特許文献１では、第２時間Ｔ２が第１時間Ｔ１に比例するのに対して、本発明では、第２時間Ｔ２が第１時間Ｔ１の「二乗」に比例する点で、両者は大きく異なる。なぜなら、本発明では、Ｔ２＝Ｋ・Ｔ１２という遅延設定がなされているからこそ、先出の（４）式が成立し、延いては、可変遅延部２２０の導入に起因する電流成分と、遅延時間Ｔｄに起因する電流成分が互いに相殺し合うからである。このように、本発明は、特許文献１の従来技術を単純に設計変更して成し得るものではない。
図６は、電流リミッタ２００の第２実施例を示す図である。本実施例の電流リミッタ２００は、先出の第１実施例（図３）をベースとしつつ、タイマ２２３及び２２４の具体化やマスク処理部２３０の追加など、いくつかの変更が加えられている。そこで、第１実施例と同様の構成要素については、先の図３と同一の符号を付すことにより、重複した説明を割愛し、以下では、第２実施例の特徴部分について重点的な説明を行う。
まず、本実施例で追加されたマスク処理部２３０について説明する。マスク処理部２３０は、センス電圧Ｖｃｓに所定のマスク処理を施して第２センス電圧Ｖｃｓ２を生成し、これをコンパレータ２１０の非反転入力端（＋）に出力する回路部であり、Ｎチャネル型ＭＯＳ電界効果トランジスタ２３１と、スイッチ２３２と、インバータ２３３とを含む。
トランジスタ２３１のドレインとスイッチ２３２の第１端は、コンパレータ２１０の非反転入力端（＋）に接続されている。スイッチ２３２の第２端は、センス電圧Ｖｃｓの入力端に接続されている。トランジスタ２３１のソースとバックゲートは、接地端に接続されている。トランジスタ２３１のゲート、スイッチ２３２の反転制御端、及び、インバータ２３３の入力端は、マスク信号ＬＥＢ［leading edge blocking］の入力端に接続されている。インバータ２３３の出力端は、スイッチ２３２の制御端に接続されている。
上記構成から成るマスク処理部２３０において、トランジスタ２３１は、マスク信号ＬＥＢがハイレベルであるときにオンし、マスク信号ＬＥＢがローレベルであるときにオフする。一方、スイッチ２３２は、マスク信号ＬＥＢがハイレベルであるときにオフし、マスク信号ＬＥＢがローレベルであるときにオンする。このように、トランジスタ２３１とスイッチ２３２は、マスク信号ＬＥＢに応じて相補的にオン／オフされる。
従って、マスク処理部２３０では、出力スイッチ２２がオンされてから所定のマスク期間（＝マスク信号ＬＥＢのハイレベル期間）に亘って第２センス電圧Ｖｃｓ２がゼロ値に固定される。このような構成とすることにより、出力スイッチ２２のオン時に生じるセンス電圧Ｖｃｓのリンギングノイズをマスクすることができるので、スイッチング制御動作や過電流検出動作の安定性を高めることが可能となる。
次に、可変遅延部２２０について説明する。本実施例の電流リミッタ２００では、ＲＳフリップフロップ２２２のセット端（Ｓ）に比較信号ＯＣＰではなく反転出力信号Ｑ１Ｂ（＝インバータ２２５を用いて生成される出力信号Ｑ１の論理反転信号）が入力されている。従って、ＲＳフリップフロップ２２２は、反転出力信号Ｑ１Ｂの立上りエッジ（＝出力信号Ｑ１の立下りエッジ）に応じて出力信号Ｑ２をハイレベルにセットする一方、スイッチ制御信号Ｓ１の立上りエッジに応じて出力信号Ｑ２をローレベルにリセットする。
また、本実施例の電流リミッタ２００では、タイマ２２３及び２２４がそれぞれアナログタイマ回路として具現化されている。以下では、本図に即して具体的に説明する。
タイマ２２３は、電流源ＣＳ１と、スイッチＳＷ１と、インバータＩＮＶ１と、キャパシタＣ１と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１と、を含む。
電流源ＣＳ１の第１端は、電源端に接続されている。電流源ＣＳ１の第２端は、スイッチＳＷ１の第１端に接続されている。電流源ＣＳ１の制御端は、鋸波電圧ＳＡＷの入力端に接続されている。スイッチＳＷ１の第２端は、キャパシタＣ１の第１端に接続されている。キャパシタＣ１の第２端は、接地端に接続されている。スイッチＳＷ１の制御端とインバータＩＮＶ１の入力端は、いずれもＲＳフリップフロップ２２１の出力端（Ｑ）に接続されている。インバータＩＮＶ１の出力端は、スイッチＳＷ１の反転制御端に接続されている。トランジスタＮ１のドレインは、キャパシタＣ１の第１端に接続されている。トランジスタＮ１のソースとバックゲートは、キャパシタＣ１の第２端に接続されている。トランジスタＮ１のゲートは、セット信号ＳＥＴの入力端に接続されている。
上記構成から成るタイマ２２３において、キャパシタＣ１は、その両端間から充電電圧ＶＴ１が引き出される第１キャパシタとして機能する。
電流源ＣＳ１は、その制御端に入力される鋸波電圧ＳＡＷに応じて鋸波状の充電電流Ｉ１を生成する。スイッチＳＷ１は、出力信号Ｑ１がハイレベルであるときにオンして、出力信号Ｑ１がローレベルであるときにオフする。従って、電流源ＣＳ１とスイッチＳＷ１は、出力スイッチ２２がオンしてから鋸波状の充電電流Ｉ１を用いてキャパシタＣ１を充電する第１充電部として機能する。
トランジスタＮ１は、セット信号ＳＥＴがハイレベルであるときにオンして、セット信号ＳＥＴがローレベルであるときにオフする。従って、トランジスタＮ１は、キャパシタＣ１の充電前にキャパシタＣ１の両端間を短絡してキャパシタＣ１を放電する第１放電部として機能する。
一方、タイマ２２４は、電流源ＣＳ２と、スイッチＳＷ２と、インバータＩＮＶ２と、キャパシタＣ２と、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ２と、コンパレータＣＭＰと、を含む。
電流源ＣＳ２の第１端は、電源端に接続されている。電流源ＣＳ２の第２端は、スイッチＳＷ２の第１端に接続されている。スイッチＳＷ２の第２端は、キャパシタＣ２の第１端に接続されている。キャパシタＣ２の第２端は、接地端に接続されている。スイッチＳＷ２の制御端とインバータＩＮＶ２の入力端は、いずれもＲＳフリップフロップ２２２の出力端（Ｑ）に接続されている。インバータＩＮＶ２の出力端は、スイッチＳＷ２の反転制御端に接続されている。トランジスタＮ２のドレインは、キャパシタＣ２の第１端に接続されている。トランジスタＮ２のソース及びバックゲートは、キャパシタＣ２の第２端に接続されている。トランジスタＮ２のゲートは、ＲＳフリップフロップ２２１の出力端（Ｑ）に接続されている。コンパレータＣＭＰの反転入力端（−）は、キャパシタＣ１の第１端に接続されている。コンパレータＣＭＰの非反転入力端（＋）は、キャパシタＣ２の第１端に接続されている。コンパレータＣＭＰの出力端は、過電流検出信号Ｓｃの出力端に接続されている。
上記構成から成るタイマ２２４において、キャパシタＣ２は、その両端間から充電電圧ＶＴ２が引き出される第２キャパシタとして機能する。
電流源ＣＳ２は、所定の充電電流Ｉ２を生成する。スイッチＳＷ２は、出力信号Ｑ２がハイレベルであるときにオンし、出力信号Ｑ２がローレベルであるときにオフする。従って、電流源ＣＳ２とスイッチＳＷ２は、比較信号ＯＣＰがハイレベルに切り替わってから所定の充電電流Ｉ２を用いてキャパシタＣ２を充電する第２充電部として機能する。
トランジスタＮ２は、出力信号Ｑ１がハイレベルであるときにオンして、出力信号Ｑ１がローレベルであるときにオフする。従って、トランジスタＮ２は、キャパシタＣ２の充電前にキャパシタＣ２の両端間を短絡してキャパシタＣ２を放電する第２放電部として機能する。
コンパレータＣＭＰは、充電電圧ＶＴ１及びＶＴ２を比較して過電流検出信号Ｓｃを生成する充電電圧比較部として機能する。なお、過電流検出信号Ｓｃは、充電電圧ＶＴ２が充電電圧ＶＴ１よりも低いときにローレベルとなり、充電電圧ＶＴ２が充電電圧ＶＴ１よりも高いときにハイレベルとなる。
図７は、電流源ＣＳ１の一構成例を示す図である。本構成例の電流源ＣＳ１は、Ｐチャネル型ＭＯＳ電界効果トランジスタＰａ及びＰｂと、Ｎチャネル型ＭＯＳ電界効果トランジスタＮａと、抵抗Ｒａと、オペアンプＡＭＰと、を含む。
トランジスタＰａ及びＰｂそれぞれのソースとバックゲートは、いずれも電源端に接続されている。トランジスタＰａ及びＰｂそれぞれのゲートは、いずれもトランジスタＰｂのドレインに接続されている。トランジスタＰａのドレインは、充電電流Ｉ１の出力端に相当する。トランジスタＰｂのドレインは、トランジスタＮａのドレインに接続されている。トランジスタＮａのソースとバックゲートは、抵抗Ｒａの第１端に接続されている。抵抗Ｒａの第２端は、接地端に接続されている。トランジスタＮａのゲートは、オペアンプＡＭＰの出力端に接続されている。オペアンプＡＭＰの非反転入力端（＋）は、鋸波電圧ＳＡＷの入力端に接続されている。オペアンプＡＭＰの反転入力端（−）は、抵抗Ｒａの第１端に接続されている。
上記構成から成る電流源ＣＳ１において、オペアンプＡＭＰは、非反転入力端（＋）と反転入力端（−）がイマジナリショートするように、トランジスタＮａのゲート電圧を制御する。従って、抵抗Ｒａには、鋸波電圧ＳＡＷと等価のノード電圧Ｖａが印加されて、これに応じた鋸波電流Ｉａ（＝Ｖａ／Ｒａ＝ＳＡＷ／Ｒａ）が流れる。すなわち、トランジスタＮａ、抵抗Ｒａ、及び、オペアンプＡＭＰは、鋸波電圧ＳＡＷを鋸波電流Ｉａに変換する電圧／電流変換部として機能する。
また、トランジスタＰａ及びＰｂは、鋸波電流Ｉａを所定のミラー比αでミラーすることにより、充電電流Ｉ１（＝α・Ｉａ）を生成するカレントミラーとして機能する。
図８は、第２実施例の電流リミッタ２００による電流制限動作の一例を示すタイミングチャートであり、上から順に、セット信号ＳＥＴ、ゲート信号Ｇ１、センス電圧Ｖｃｓ、第２センス電圧Ｖｃｓ２、比較信号ＯＣＰ、出力信号Ｑ１、充電電圧ＶＴ１、出力信号Ｑ２、充電電圧ＶＴ２、過電流検出信号Ｓｃ（＝リセット信号ＲＳＴに相当）、及び、出力スイッチ２２のドレイン電圧Ｖｄが描写されている。
時刻ｔ３１において、セット信号ＳＥＴがハイレベルに立ち上がると、ゲート信号Ｇ１がハイレベルとなるので、出力スイッチ２２がオンする。その結果、出力スイッチ２２に一次電流Ｉｐが流れるようになるので、センス電圧Ｖｃｓが上昇し始める。ただし、この時点では、センス電圧Ｖｃｓが閾値電圧Ｖｏｃｐよりも低いので、比較信号ＯＣＰはローレベルに維持されている。なお、第２センス電圧Ｖｃｓ２は、出力スイッチ２２がオンされてから所定のマスク期間に亘ってゼロ値に固定される。従って、センス電圧Ｖｃｓのリンギングノイズの影響で過電流の誤検出が生じることはない。また、出力スイッチ２２のドレイン電圧Ｖｄは、出力スイッチ２２のオンに伴い、ハイレベル（≒Ｖｉ）からローレベル（≒Ｖｃｓ）まで低下する。
また、タイマ２２３では、セット信号ＳＥＴのハイレベル期間にキャパシタＣ１が放電された後、出力信号Ｑ１の立上りエッジに応じてキャパシタＣ１の充電が開始される。従って、充電電圧ＶＴ１は、一旦ゼロ値に立ち下がってから、所定の傾きで上昇し始める。このようなキャパシタＣ１の充電動作は、第１時間Ｔ１のカウント動作に相当する。
一方、タイマ２２４では、出力信号Ｑ１がハイレベルに立ち上げられたことを受けて、キャパシタＣ２の放電が行われるので、充電電圧ＶＴ２がゼロ値に立ち下がる。ただし、反転出力信号Ｑ１Ｂの立上りエッジ（＝出力信号Ｑ１の立下りエッジ）まで、キャパシタＣ２の充電動作（＝第２時間Ｔ２のカウント動作に相当）は待機される。従って、過電流検出信号Ｓｃもローレベルに維持されたままとなる。
時刻ｔ３２において、第２センス電圧Ｖｃｓ２が閾値電圧Ｖｏｃｐよりも高くなると、比較信号ＯＣＰがハイレベルに立ち上がる。その結果、出力信号Ｑ１がローレベルにリセットされるので、タイマ２２３では、キャパシタＣ１の充電動作（＝第１時間Ｔ１のカウント動作）が停止される。一方、タイマ２２４では、反転出力信号Ｑ１Ｂの立上りエッジ（＝出力信号Ｑ１の立下りエッジ）に応じて出力信号Ｑ２がハイレベルにセットされる。その結果、キャパシタＣ２の充電動作が開始されて充電電圧ＶＴ２が上昇し始める。このようなキャパシタＣ２の充電動作は、第２時間Ｔ２のカウント動作に相当する。
その後、時刻ｔ３３において、充電電圧ＶＴ２が充電電圧ＶＴ１に達すると、過電流検出信号Ｓｃがハイレベルに立ち上げられる。その結果、リセット信号ＲＳＴがハイレベルに立ち上がり、ゲート信号Ｇ１がローレベルに立ち下がるので、出力スイッチ２２が強制的にオフされる。従って、一次電流Ｉｐが遮断されるので、センス電圧Ｖｃｓがゼロ値まで低下し、比較信号ＯＣＰがローレベルに立ち下がる。なお、出力スイッチ２２のドレイン電圧Ｖｄは、出力スイッチ２２のオフに伴い、ローレベル（≒Ｖｃｓ）からハイレベル（≒Ｖｉ）まで上昇する。
時刻ｔ３４において、セット信号ＳＥＴが再びハイレベルに立ち上げられると、過電流保護状態（＝出力スイッチ２２の強制停止状態）から自己復帰して、上記と同様の動作を繰り返す。
次に、充電電圧ＶＴ１及びＶＴ２それぞれに着目して、Ｔ２＝Ｋ・Ｔ１２に設定されていることを説明する。
まず、充電電圧ＶＴ１及びＶＴ２は、それぞれ、次の（５ａ）式及び（５ｂ）式で表すことができる。
また、第２時間Ｔ２は、充電電圧ＶＴ２が充電電圧ＶＴ１に達するまでの所要時間であることから、上記の（５ａ）式及び（５ｂ）式を用いて、次の（６）式で表される。
ここで、充電電流Ｉ１は、第１時間Ｔ１に応じて変化する鋸波電流であり、係数ΔＩ１（＝充電電流Ｉ１の傾きに相当）を用いて、次の（７）式で表すことができる。
従って、（６）式に（７）式を代入することにより、第２時間Ｔ２は、次の（８）式で表すことができる。
このように、外部で決定される第１時間Ｔ１から、電源ＩＣ１００の内部パラメータにより第２時間Ｔ２が設定される。なお、第２時間Ｔ２は、上記の（８）式から明らかなように、第１時間Ｔ１の二乗に比例する長さ（＝Ｋ・Ｔ１２）に設定されている。
図９は、交流入力電圧Ｖａｃと最大入力電力Ｐｉｎとの相関図である。なお、本図中において、四角マーカーを結ぶ破線は、実効閾値の入力電圧依存性が補正されていない場合（＝可変遅延部２２０が導入されていない場合）の挙動を示している。一方、菱形マーカーを結ぶ実線は、実効閾値の入力電圧依存性が補正されている場合（＝可変遅延部２２０が導入されている場合）の挙動を示している。
実線と破線を比較すれば明らかなように、先に説明した電流リミッタ２００を採用することにより、交流入力電圧Ｖａｃ（延いては直流入力電圧Ｖｉ）に依ることなく、最大入力電力Ｐｉｎをほぼ一定に維持することが可能となる。
＜用途＞
最後に、絶縁型スイッチング電源１の用途を説明する。絶縁型スイッチング電源１は、ＡＣアダプタや電子機器の電源ブロックとして好適に利用される。
図１０は、絶縁型スイッチング電源１を備えるＡＣアダプタ８００の外観図である。ＡＣアダプタ８００は、プラグ８０２、筐体８０４、及び、コネクタ８０６を備える。プラグ８０２は、図示しない壁面コンセントから商用交流電圧ＶＡＣ（＝図１の交流入力電圧Ｖａｃに相当）の入力を受け付ける。絶縁型スイッチング電源１は、筐体８０４内に実装される。絶縁型スイッチング電源１により生成された直流出力電圧ＶＯＵＴ（＝図１の直流出力電圧Ｖｏに相当）は、コネクタ８０６から電子機器８１０に供給される。電子機器８１０としては、ノートＰＣ、デジタルカメラ、デジタルビデオカメラ、携帯電話、または、携帯オーディオプレイヤなどを例示することができる。
図１１Ａ及び図１１Ｂは、それぞれ、絶縁型スイッチング電源１を備える電子機器９００の外観図（正面図及び背面図）である。図１１Ａ及び図１１Ｂで例に挙げた電子機器９００は、ディスプレイ装置であるが、電子機器９００の種類は特に限定されず、オーディオ機器、冷蔵庫、洗濯機、または、掃除機など、電源装置を内蔵する機器であればよい。
プラグ９０２、図示しない壁面コンセントから商用交流電圧ＶＡＣを受ける。絶縁型スイッチング電源１は、筐体８０４の内部に実装される。絶縁型スイッチング電源１により生成された直流出力電圧ＶＯＵＴは、筐体９０４の内部に実装されているマイコン、ＤＳＰ［digital signal processor］、電源回路、照明機器、アナログ回路、または、デジタル回路などの負荷に供給される。
＜端子配置＞
図１２は、電源ＩＣの端子配置図（上面図）である。本図の電源ＩＣ１００Ａは、先出の電源ＩＣ１００に出力スイッチ２２を内蔵したものであり、外部との電気的な接続を確立するための手段として、７本の外部端子（ＳＯＵＲＣＥ、ＢＲ、ＧＮＤ、ＦＢ、ＺＴ、ＶＣＣ、及び、ＤＲＡＩＮ）を含む。
１ピン（ＳＯＵＲＣＥ）は、出力スイッチ２２のソース端子であり、パッケージの第１辺において、一方の端部（＝本図ではパッケージの左辺上端部）に設けられている。
２ピン（ＢＲ）は、交流入力電圧Ｖａｃ（＝実際には直流入力電圧Ｖｉ）の検出端子であり、パッケージの第１辺において、１ピンと３ピンに隣接して設けられている。
３ピン（ＧＮＤ）は、接地端子であり、パッケージの第１辺において、２ピンと４ピンに隣接して設けられている。
４ピン（ＦＢ）は、フィードバック信号（＝帰還電流Ｉｆｂ）の入力端子であり、パッケージの第１辺において、他方の端部（＝パッケージの左辺下端部）に設けられている。
５ピン（ＺＴ）は、トランス２１の補助巻線が接続される端子であり、パッケージの第２辺において、一方の端部（＝パッケージの右辺下端部）に設けられている。すなわち、５ピン（ＺＴ）は、４ピン（ＦＢ）と相対する位置に設けられている。
６ピン（ＶＣＣ）は、電源端子であり、パッケージの第２辺において、５ピンに隣接して設けられている。すなわち、６ピン（ＶＣＣ）は、３ピン（ＧＮＤ）と相対する位置に設けられている。
７ピン（ＤＲＡＩＮ）は、出力スイッチ２２のドレイン端子であり、パッケージの第２辺において、他方の端部（パッケージの右辺上端部）に設けられている。すなわち、７ピン（ＤＲＡＩＮ）は、１ピン（ＳＯＵＲＣＥ）と相対する位置に設けられている。このように、出力スイッチ２２のソース端子とドレイン端子は、パッケージの第１辺と第２辺に分けて配置することにより、ＰＣＢ［printed ciruit board］上における配線パターンのレイアウトが容易となる。また、パッケージの第２辺において、２ピン（ＢＲ）と相対する位置には、外部端子が設けられていない。従って、６ピン（ＶＣＣ）と７ピン（ＤＲＡＩＮ）とのピン間隔は、他ピン同士のピン間隔よりも長い。このような端子配置により、両ピン間における隣接ピンショートが起こり難くなる。
＜その他の変形例＞
なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で任意の変更を加えることが可能である。例えば、上記実施形態では、電流検出回路を過電流保護に利用した例を挙げたが、その他の用途（ピーク電流モード制御方式の出力帰還制御など）にも利用することも可能である。
このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態に限定されるものではなく、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解すべきである。
本明細書中に開示されている絶縁型スイッチング電源は、例えば、ＡＣアダプタや電子機器の電源手段として利用することが可能である。
１ 絶縁型スイッチング電源
１ｐ 一次回路系（ＧＮＤ１系）
１ｓ 二次回路系（ＧＮＤ２系）
２ 負荷
１０ 整流部
１１ フィルタ
１２ ダイオードブリッジ
１３、１４ キャパシタ
２０ ＤＣ／ＤＣ変換部
２１ トランス
２１１ 一次巻線
２１２ 二次巻線
２２ 出力スイッチ（Ｎチャネル型ＭＯＳ電界効果トランジスタ）
２３ センス抵抗
２４ ダイオード
２５ キャパシタ
１００、１００Ａ 電源ＩＣ
１１０ コントローラ
１１１ ＲＳフリップフロップ
１１２ ＯＲゲート
１２０ ドライバ
１３０ 抵抗
１４０ オシレータ
１５０ 加算器
１６０ コンパレータ
１７０ 最大デューティ設定部
２００ 電流リミッタ（電流検出回路に相当）
２１０ コンパレータ
２２０ 可変遅延部
２２１、２２２ ＲＳフリップフロップ
２２３、２２４ タイマ
２２５ インバータ
２３０ マスク処理部
２３１ Ｎチャネル型ＭＯＳ電界効果トランジスタ
２３２ スイッチ
２３３ インバータ
８００ ＡＣアダプタ
８０２、９０２ プラグ
８０４、９０４ 筐体
８０６ コネクタ
８１０、９００ 電子機器
ＰＷ 商用交流電源
Ｘ 電子機器
ＣＳ１、ＣＳ２ 電流源
ＳＷ１、ＳＷ２ スイッチ
ＩＮＶ１、ＩＮＶ２ インバータ
Ｃ１、Ｃ２ キャパシタ
Ｎ１、Ｎ２ Ｎチャネル型ＭＯＳ電界効果トランジスタ
ＣＭＰ コンパレータ
Ｐａ、Ｐｂ Ｐチャネル型ＭＯＳ電界効果トランジスタ
Ｎａ Ｎチャネル型ＭＯＳ電界効果トランジスタ
Ｒａ 抵抗
ＡＭＰ オペアンプ

Claims (10)

  1. 出力スイッチに流れる監視対象電流が所定の閾値に達したときに比較信号を第１論理レベルから第２論理レベルに切り替えるコンパレータと；
    前記出力スイッチがオンしてから前記比較信号が前記第２論理レベルに切り替わるまでの第１時間を測定し、前記第１時間の二乗に比例する第２時間だけ前記比較信号を遅延して電流検出信号を生成する可変遅延部と；
    を有することを特徴とする電流検出回路。
  2. 前記可変遅延部は、
    前記第１時間を測定する第１タイマと、
    前記第２時間だけ前記比較信号を遅延して前記電流検出信号を生成する第２タイマと、
    を含むことを特徴とする請求項１に記載の電流検出回路。
  3. 前記可変遅延部は、
    その両端間から第１充電電圧が引き出される第１キャパシタと、
    前記出力スイッチがオンしてから鋸波状の第１充電電流を用いて前記第１キャパシタを充電する第１充電部と、
    前記第１キャパシタの充電前に前記第１キャパシタを放電する第１放電部と、
    その両端間から第２充電電圧が引き出される第２キャパシタと、
    前記比較信号が前記第２論理レベルに切り替わってから所定の第２充電電流を用いて前記第２キャパシタを充電する第２充電部と、
    前記第２キャパシタの充電前に前記第２キャパシタを放電する第２放電部と、
    前記第１充電電圧と前記第２充電電圧とを比較して前記電流検出信号を生成する充電電圧比較部と、
    を含むことを特徴とする請求項１または請求項２に記載の電流検出回路。
  4. 前記第１充電部は、
    前記第１充電電流の生成手段として、
    鋸波電圧を鋸波電流に変換する電圧／電流変換部と、
    前記鋸波電流をミラーして前記第１充電電流を生成するカレントミラーと、
    を含むことを特徴とする請求項３に記載の電流検出回路。
  5. 請求項１〜請求項４のいずれか一項に記載の電流検出回路と、
    電流検出信号に応じて出力スイッチを制御するコントローラと、
    を集積化して成ることを特徴とする電源ＩＣ。
  6. 請求項５に記載の電源ＩＣと、
    前記電源ＩＣにより制御される出力スイッチと、
    を有することを特徴とするスイッチング電源。
  7. トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部を有し、
    前記電源ＩＣと前記出力スイッチは、いずれも前記ＤＣ／ＤＣ変換部の構成要素として機能することを特徴とする請求項６に記載のスイッチング電源。
  8. 交流入力電圧から前記直流入力電圧を生成する整流部をさらに有することを特徴とする請求項７に記載のスイッチング電源。
  9. 請求項８に記載のスイッチング電源を有することを特徴とするＡＣアダプタ。
  10. 請求項８に記載のスイッチング電源と、
    前記スイッチング電源から電力供給を受けて動作する負荷と、
    を有することを特徴とする電子機器。
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