JPWO2018163631A1 - 電源装置及び電源装置の制御方法 - Google Patents

Abstract

電源装置は、第１のスイッチング素子がオンの期間での入力電圧を取得する電圧取得部と、第１のスイッチング素子がオンの第１の期間で取得した入力電圧及び第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、トランスが磁気飽和するか否かを判定する判定部とを備え、制御部は、判定部の判定結果に基づいて第１のスイッチング素子のオン／オフを制御する。

Description

本発明は、電源装置及び電源装置の制御方法に関する。
本出願は、２０１７年３月９日出願の日本出願第２０１７−０４５２５７号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。

直流電圧を変換するＤＣ／ＤＣコンバータが産業用機器及び車載装置に用いられている。ＤＣ／ＤＣコンバータには、アクティブクランプ型のＤＣ／ＤＣコンバータがある。アクティブクランプ型のＤＣ／ＤＣコンバータは、トランスの一次巻線と主スイッチング素子との直列回路が直流電源に接続され、一次巻線の両端にキャパシタと補助スイッチング素子とからなるアクティブクランプ回路が接続されている。そして、主スイッチング素子と補助スイッチング素子とを所要のデューティ比で交互にオン／オフすることによって、トランスの磁化エネルギー及び漏れエネルギーをアクティブクランプ回路のキャパシタを介して循環させ、電源変換効率を向上させることができる。

入力電圧の変動等によりデューティ比の追従に遅延が生ずると、トランスに過大な励磁電流が流れ、トランスが磁気飽和になり、励磁電流が急激に増加するおそれがある。そこで、トランスの一次側電流の瞬時値を検出し、検出した瞬時値と過去の瞬時値の平均値との差分を求め、その差分が所定値以上である場合、トランスの励磁動作を停止させて磁気リセットを行うＤＣ／ＤＣコンバータが開示されている（特許文献１参照）。

特開２００８−１９９８７８号公報

本開示の電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置であって、前記第１のスイッチング素子がオンの期間での入力電圧を取得する電圧取得部と、前記第１のスイッチング素子がオンの第１の期間で取得した入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定する判定部とを備え、前記制御部は、前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する。

本開示の電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置の制御方法であって、前記第１のスイッチング素子がオンの期間での入力電圧を電圧取得部が取得し、前記第１のスイッチング素子がオンの第１の期間で取得された入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得された入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定部が判定し、前記制御部は、前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する。

本実施の形態の電源装置の回路構成の一例を示す説明図である。 本実施の形態の電圧検出部の回路構成の一例を示す説明図である。 本実施の形態の電源装置の各部の波形の一例を示すタイムチャートである。 本実施の形態の電源装置の期間Ｄ１での動作状態の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ２での動作状態の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ３での動作状態の一例を示す説明図である。 本実施の形態の電源装置の期間Ｄ４での動作状態の一例を示す説明図である。 本実施の形態の電源装置の入力電圧と出力電圧との関係を示す模式図である。 本実施の形態の電源装置のＦＥＴのデューティ比を決定する方法の一例を示すタイムチャートである。 入力電圧が急激に増加する場合のデューティ比の追従の一例を示すタイムチャートである。 入力電圧が急激に減少する場合のデューティ比の追従の一例を示すタイムチャートである。 本実施の形態の電源装置による入力電圧が急激に増加する場合の制御方法の一例を示すタイムチャートである。 本実施の形態の電源装置による入力電圧が急激に減少する場合の制御方法の一例を示すタイムチャートである。 本実施の形態の電源装置の回路構成の他の例を示す説明図である。 本実施の形態の電圧検出部の回路構成の一例を示す説明図である。 本実施の形態の電源装置の制御方法の処理手順の一例を示すフローチャートである。

[本開示が解決しようとする課題]
しかし、特許文献１のような従来のＤＣ／ＤＣコンバータでは、電流の瞬時値と平均値とを比較しているため、瞬時値に至る前の電流値がトランスの磁気飽和となる電流であっても、電流のピーク値に至るまでトランスの励磁動作は停止されない。このため、結果としてトランスが磁気飽和状態になった後で磁気リセットが行われることになり、トランスの磁気飽和を未然に防止することができない。

そこで、トランスの磁気飽和を未然に防止することができる電源装置及び電源装置の制御方法を提供することを目的とする。

[本開示の効果]
本開示によれば、トランスの磁気飽和を未然に防止することができる。

［本願発明の実施形態の説明］
本実施の形態に係る電源装置は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置であって、前記第１のスイッチング素子がオンの期間での入力電圧を取得する電圧取得部と、前記第１のスイッチング素子がオンの第１の期間で取得した入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定する判定部とを備え、前記制御部は、前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する。

本実施の形態に係る電源装置の制御方法は、トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置の制御方法であって、前記第１のスイッチング素子がオンの期間での入力電圧を電圧取得部が取得し、前記第１のスイッチング素子がオンの第１の期間で取得された入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得された入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定部が判定し、前記制御部は、前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する。

電圧取得部は、第１のスイッチング素子がオンの期間での入力電圧を取得する。なお、具体的には、電圧取得部で取得する入力電圧は、電源装置に印加される実際の入力電圧に対応する（相当する）電圧であり、実際の入力電圧よりも低い電圧とすることができる。

判定部は、第１のスイッチング素子がオンの第１の期間で取得した入力電圧及び第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、トランスが磁気飽和するか否かを判定する。所定周期は、例えば、第１のスイッチング素子及び第２のスイッチング素子のスイッチング周期とすることができる。第１の期間をｎ周期とすると、第２の期間を（ｎ−１）周期とすることができる。

電源装置に印加される入力電圧が急激に変動（例えば、急激に増加または急激に減少）すると、デューティ比の追従に遅延が生ずる場合がある。デューティ比の追従が遅延する過渡期間では、トランスの正極及び負極の磁気エネルギーにアンバランスが生じ、過大な励磁電流が流れ、トランスが磁気飽和になるおそれがある。そこで、入力電圧の急激な変動を、第１の期間及び第２の期間で取得した入力電圧に基づいて判定する。例えば、第２の期間（例えば、（ｎ−１）周期）で取得した電圧に対して、第１の期間（例えば、ｎ周期）で取得した電圧の変化率（あるいは変化量）が大きいときは、トランスが磁気飽和に至る前に、トランスが磁気飽和すると判定することができる。

制御部は、判定部の判定結果に基づいて第１のスイッチング素子のオン／オフを制御する。例えば、判定部で磁気飽和となると判定した場合、制御部は、磁気飽和となる前に第１のスイッチング素子のオン／オフを制御することができる。これにより、トランスの磁気飽和を未然に防止することができる。

本実施の形態に係る電源装置において、前記判定部は、前記第２の期間で取得された入力電圧に対する前記第１の期間で取得された入力電圧の比率が所定の上限値以上である場合又は前記比率が所定の下限値以下である場合、前記トランスが磁気飽和すると判定する。

判定部は、第２の期間で取得された入力電圧に対する第１の期間で取得された入力電圧の比率が所定の上限値以上である場合又は比率が所定の下限値以下である場合、トランスが磁気飽和すると判定する。

第２の期間を（ｎ−１）周期とし、第２の期間で取得された入力電圧をＶ（ｎ−１）とし、第１の期間をｎ周期とし、第１の期間で取得された入力電圧をＶ（ｎ）とする。上限値をＸ１とすると、判定部は、Ｖ（ｎ）≧Ｘ１・Ｖ（ｎ−１）となる場合、トランスが磁気飽和すると判定することができる。なお、上限値Ｘ１は、トランスが磁気飽和に至る前に磁気飽和になると判定することができる閾値とすることができる。すなわち、Ｖ（ｎ）を取得した時点ではトランスは磁気飽和に至っていないが、当該時点よりも後の時点でトランスが磁気飽和すると判定することができる閾値とすればよい。

また、下限値をＸ２とすると、判定部は、Ｖ（ｎ）≦Ｘ２・Ｖ（ｎ−１）となる場合、トランスが磁気飽和すると判定することができる。なお、下限値Ｘ２は、トランスが磁気飽和に至る前に磁気飽和になると判定することができる閾値とすることができる。

上述の構成により、入力電圧が急激に変動（例えば、急激に増加または急激に減少）した場合でも、トランスが磁気飽和に至る前に、トランスが磁気飽和すると判定することができる。

本実施の形態に係る電源装置において、前記制御部は、前記比率が前記上限値以上である場合、前記第１のスイッチング素子のオンの期間が前記所要のデューティ比に基づくオンの期間よりも短くなるように前記第１のスイッチング素子のオン／オフを制御する。

制御部は、比率が上限値以上である場合、第１のスイッチング素子のオンの期間が所要のデューティ比に基づくオンの期間よりも短くなるように第１のスイッチング素子のオン／オフを制御する。

比率が上限値以上である場合、すなわち、Ｖ（ｎ）≧Ｘ１・Ｖ（ｎ−１）となる場合、第１のスイッチング素子のオンの期間においてトランスに印加される電圧（例えば、正極の電圧）が過剰となり、正極での励磁電流が増加するので、正極及び負極での磁気エネルギーがアンバランス状態（正極の磁気エネルギー＞負極の磁気エネルギー）となり、磁気飽和となる可能性がある。

そこで、第１のスイッチング素子のオンの期間が所要のデューティ比に基づくオンの期間よりも短くなるように第１のスイッチング素子のオン／オフを制御する。これにより、第１のスイッチング素子のオンの期間においてトランスに印加される電圧（例えば、正極の電圧）が過剰となることを防止して、正極での励磁電流の増加を抑制することができるので、正極及び負極での磁気エネルギーをバランス状態に近づけてトランスが磁気飽和することを防止することができる。

本実施の形態に係る電源装置において、前記制御部は、前記比率が前記下限値以下である場合、前記第１のスイッチング素子のオンの期間が前記所要のデューティ比に基づくオンの期間よりも長くなるように前記第１のスイッチング素子のオン／オフを制御する。

制御部は、比率が下限値以下である場合、第１のスイッチング素子のオンの期間が所要のデューティ比に基づくオンの期間よりも長くなるように第１のスイッチング素子のオン／オフを制御する。

比率が下限値以下である場合、すなわち、Ｖ（ｎ）≦Ｘ２・Ｖ（ｎ−１）となる場合、第１のスイッチング素子のオンの期間においてトランスに印加される電圧（例えば、正極の電圧）が過不足となり、正極での励磁電流が減少するので、正極及び負極での磁気エネルギーがアンバランス状態（正極の磁気エネルギー＜負極の磁気エネルギー）となり、磁気飽和となる可能性がある。

そこで、第１のスイッチング素子のオンの期間が所要のデューティ比に基づくオンの期間よりも長くなるように第１のスイッチング素子のオン／オフを制御する。これにより、第１のスイッチング素子のオンの期間においてトランスに印加される電圧（例えば、正極の電圧）が過不足となることを防止して、正極での励磁電流の減少を抑制することができるので、正極及び負極での磁気エネルギーをバランス状態に近づけてトランスが磁気飽和することを防止することができる。

本実施の形態に係る電源装置は、前記比率が前記上限値以上であるか否か又は前記比率が前記下限値以下であるか否かに応じて二値のいずれかを出力する二値出力部と、該二値出力部が出力する二値を伝達する絶縁型伝達素子とを備え、前記判定部は、前記絶縁型伝達素子の出力に応じて前記トランスが磁気飽和するか否かを判定する。

二値出力部は、比率が上限値以上であるか否か又は比率が下限値以下であるか否かに応じて二値のいずれかを出力する。二値出力部は、例えば、コンパレータを含む回路で構成することができ、比率と上限値とをそれぞれ入力とする一のコンパレータ、及び比率と下限値とをそれぞれ入力とする他のコンパレータを含めることができる。

絶縁型伝達素子は、二値出力部が出力する二値を伝達する。絶縁型伝達素子は、例えば、フォトカップラで構成することができ、入力側と出力側とを電気的に絶縁することができる。判定部は、絶縁型伝達素子の出力に応じてトランスが磁気飽和するか否かを判定する。

二値出力部及び絶縁型伝達素子を用いることにより、入力電圧の変動をデジタル信号によって判定部へ伝達することができる。一般的に入力電圧の変動をアナログ信号のままで伝達する場合、電源装置の一次側（入力電圧が印加される回路など）と判定部との間の電気的絶縁を確保するために別個の絶縁トランス等が必要となり、高価となる。二値出力部及び絶縁型伝達素子を用いることにより、入力電圧の変動を電気的に絶縁されたデジタル信号によって判定部へ伝達することができるので、安価に実現することができる。

本実施の形態に係る電源装置は、入力電圧が印加される入力端子間に接続され、複数の抵抗が直列に接続された第１分圧回路と、前記入力端子間に接続され、抵抗とキャパシタとが直列に接続された第２分圧回路とを備え、前記電圧取得部は、前記第１分圧回路から前記第１の期間での入力電圧を取得し、前記第２分圧回路から前記第２の期間での入力電圧を取得する。

第１分圧回路は、入力電圧が印加される入力端子間に接続され、複数の抵抗が直列に接続されている。第２分圧回路は、入力端子間に接続され、抵抗とキャパシタとが直列に接続されている。

電圧取得部は、第１分圧回路から第１の期間（例えば、ｎ周期）での入力電圧を取得する。具体的には、第１分圧回路に印加される電圧ＶＩＮ（ｎ）とし、第１分圧回路の複数の抵抗で分圧される電圧をＶ（ｎ）とすると、電圧取得部は、電圧Ｖ（ｎ）を取得する。

電圧取得部は、第２分圧回路から第２の期間（例えば、（ｎ−１）周期）での入力電圧を取得する。具体的には、電圧取得部は、抵抗とキャパシタとの接続点の電圧を取得することができる。抵抗を介してキャパシタに充電又はキャパシタから放電する時定数を所定周期（すなわち、（ｎ−１）周期からｎ周期までの時間）と同程度にすることにより、電圧取得部は、第１分圧回路から電圧Ｖ（ｎ）を取得するタイミングで、第２分圧回路から電圧Ｖ（ｎ−１）を取得することができる。

本実施の形態に係る電源装置は、前記トランスの二次巻線の一端側と所定の接地レベルとの間に接続され、複数の抵抗が直列に接続された第１分圧回路と、前記一端側と接地レベルとの間に接続され、抵抗とキャパシタとが直列に接続された第２分圧回路とを備え、前記電圧取得部は、前記第１分圧回路から前記第１の期間での入力電圧を取得し、前記第２分圧回路から前記第２の期間での入力電圧を取得する。

第１分圧回路は、トランスの二次巻線の一端側と所定の接地レベルとの間に接続され、複数の抵抗が直列に接続されている。第２分圧回路は、トランスの二次巻線の一端側と所定の接地レベルとの間に接続され、抵抗とキャパシタとが直列に接続されている。

電圧取得部は、第１分圧回路から第１の期間（例えば、ｎ周期）での入力電圧を取得する。具体的には、トランスの一次巻線と二次巻線の巻線比を１：Ｎとし、第１分圧回路に印加される電圧をＮ・ＶＩＮ（ｎ）とし、第１分圧回路の複数の抵抗で分圧される電圧をＶ（ｎ）とすると、電圧取得部は、電圧Ｖ（ｎ）を取得する。

電圧取得部は、第２分圧回路から第２の期間（例えば、（ｎ−１）周期）での入力電圧を取得する。具体的には、電圧取得部は、抵抗とキャパシタとの接続点の電圧を取得することができる。抵抗を介してキャパシタに充電又はキャパシタから放電する時定数を所定周期（すなわち、（ｎ−１）周期からｎ周期までの時間）と同程度にすることにより、電圧取得部は、第１分圧回路から電圧Ｖ（ｎ）を取得するタイミングで、第２分圧回路から電圧Ｖ（ｎ−１）を取得することができる。

［本願発明の実施形態の詳細］
以下、本発明の実施の形態を図面に基づいて説明する。図１は本実施の形態の電源装置１００の回路構成の一例を示す説明図である。本実施の形態の電源装置１００は、入力側の端子Ａ及びＢ、出力側の端子Ｃ及びＤを備え、入力側の端子Ａ及びＢには、直流電源（不図示）が接続され、出力側の端子Ｃ及びＤには負荷が接続される。電源装置１００は、例えば、降圧変換装置である。

電源装置１００は、トランス３０、第１のスイッチング素子としてのＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor、以下、「ＦＥＴ」と称する）１１、第１のキャパシタとしてのキャパシタ２１、第２のスイッチング素子としてのＦＥＴ１２、第２のキャパシタとしてのキャパシタ２２、整流回路を構成するダイオード４１及びダイオード４２、キャパシタ２３、インダクタ６１（出力側のチョークコイル）、及びＦＥＴ１１、ＦＥＴ１２のオン／オフを制御する制御部５０などを備える。ＦＥＴ１１、ＦＥＴ１２は、それぞれボディダイオードを有する。端子Ａ、Ｂ間には、電圧検出部７０が接続されている。

端子Ａには、トランス３０の一次巻線３１の一端が接続されている。一次巻線３１の他端には、ＦＥＴ１１のドレインが接続されている。ＦＥＴ１１のソースは、端子Ｂに接続されている。ＦＥＴ１１のドレイン・ソース間には、キャパシタ２１（共振用のキャパシタ）が接続されている。

一次巻線３１の両端には、ＦＥＴ１２とキャパシタ２２との直列回路が接続されている。ＦＥＴ１２とキャパシタ２２との直列回路は、アクティブクランプ回路を構成する。

図１の例では、一次巻線３１の一端にキャパシタ２２の一端が接続され、キャパシタ２２の他端にはＦＥＴ１２のドレインが接続されている。ＦＥＴ１２のソースは、一次巻線３１の他端に接続されている。

トランス３０の二次巻線３２の一端にはダイオード４１のカソードが接続され、ダイオード４１のアノードは端子Ｄ（接地レベル）に接続されている。二次巻線３２の他端には、ダイオード４２のカソード及びインダクタ６１の一端が接続されている。ダイオード４２のアノードは、ダイオード４１のアノードに接続されている。なお、図１の例では、ダイオード４１、ダイオード４２それぞれのアノード同士が接続された構成となっているが、これに限定されるものではなく、ダイオード４１、ダイオード４２それぞれのカソード同士が接続された構成にしてもよい。

インダクタ６１の他端は端子Ｃに接続されている。端子Ｃ及びＤ間にはキャパシタ２３が接続されている。制御部５０は、ＦＥＴ１１、ＦＥＴ１２のゲートへゲート電圧を出力する。

制御部５０は、判定部５１などを備える。

図２は本実施の形態の電圧検出部７０の回路構成の一例を示す説明図である。電圧検出部７０は、抵抗７１１、７１２、７２１、キャパシタ７２２、乗算回路７３、７４、コンパレータ７５、７６、ＮＡＮＤ回路７７、フォトカプッラ７８などを備える。コンパレータ７５、７６、乗算回路７３、７４は、電圧取得部としての機能を有する。

より具体的には、端子Ａ、Ｂ間には、抵抗７１１、７１２が直列に接続されている。抵抗７１１、７１２の接続点と端子Ｂとの間には、抵抗７２１とキャパシタ７２２とが直列に接続されている。抵抗７１１、７１２の接続点は、コンパレータ７５の反転入力端及びコンパレータ７６の非反転入力端にそれぞれ接続されている。抵抗７２１とキャパシタ７２２の接続点は、乗算回路７３、７４の入力端にそれぞれ接続されている。乗算回路７３は、入力された電圧をＸ１倍して出力端から出力する。乗算回路７３の出力端は、コンパレータ７５の非反転入力端に接続されている。また、乗算回路７４は、入力された電圧をＸ２倍して出力端から出力する。乗算回路７４の出力端は、コンパレータ７６の反転入力端に接続されている。コンパレータ７５、７６の出力端は、ＮＡＮＤ回路７７の入力端に接続されている。ＮＡＮＤ回路７７の出力端は、フォトカップラ７８の入力側に接続され、フォトカップラ７８の出力側は制御部５０に接続されている。

端子Ａ、Ｂ間に接続された抵抗７１１、７１２の直列回路は、第１分圧回路７１を構成する。すなわち、第１分圧回路７１は、端子Ａ、Ｂ間に印加された入力電圧ＶＩＮを分圧した電圧Ｖをコンパレータ７５の反転入力端及びコンパレータ７６の非反転入力端へ出力する。

端子Ａ、Ｂ間に接続された抵抗７１１、７２１、キャパシタ７２２の直列回路は、第２分圧回路７２を構成する。すなわち、第２分圧回路７２は、端子Ａ、Ｂ間に印加された入力電圧ＶＩＮを分圧した電圧Ｖを乗算回路７３、７４へ出力する。

第２分圧回路７２において、抵抗７２１を介してキャパシタ７２２に充電又はキャパシタ７２２から放電する時定数を、電源装置１００のスイッチング周期（所定周期）程度とすることにより、第１分圧回路７１で検出する電圧Ｖに対して、第２分圧回路７２で検出する電圧を所定周期（電源装置１００のＦＥＴ１１、１２のスイッチング周期）だけ遅らせることができる。すなわち、図２に示すように、第１分圧回路７１から電圧Ｖ（ｎ）を取得するタイミングで、第２分圧回路７２から電圧Ｖ（ｎ−１）を取得することができる。ここで、電圧Ｖ（ｎ）はｎ周期の電圧であり、電圧Ｖ（ｎ−１）は（ｎ−１）周期の電圧を表す。

乗算回路７３は、電圧Ｖ（ｎ−１）をＸ１倍した電圧Ｘ１・Ｖ（ｎ−１）を出力する。ここで、係数Ｘ１は上限値である。また、乗算回路７４は、電圧Ｖ（ｎ−１）をＸ２倍した電圧Ｘ２・Ｖ（ｎ−１）を出力する。ここで、係数Ｘ２は下限値である。

コンパレータ７５は、電圧取得部及び二値出力部としての機能を有し、電圧Ｖ（ｎ）≧電圧Ｘ１・Ｖ（ｎ−１）である場合、０（ローレベル）を出力し、電圧Ｖ（ｎ）＜電圧Ｘ１・Ｖ（ｎ−１）である場合、１（ハイレベル）を出力する。すなわち、コンパレータ７５は、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が上限値Ｘ１以上である場合、０を出力する。

コンパレータ７６は、電圧取得部及び二値出力部としての機能を有し、電圧Ｖ（ｎ）≦電圧Ｘ２・Ｖ（ｎ−１）である場合、０（ローレベル）を出力し、電圧Ｖ（ｎ）＞電圧Ｘ２・Ｖ（ｎ−１）である場合、１（ハイレベル）を出力する。すなわち、コンパレータ７６は、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が下限値Ｘ２以下である場合、０を出力する。

ＮＡＮＤ回路７７は、コンパレータ７５、７６のいずれかが０を出力した場合、１（ハイレベル）を出力してフォトカップラ７８を駆動し、フォトカップラ７８は、１（ハイレベル）を制御部５０へ出力する。

すなわち、制御部５０は、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が上限値Ｘ１以上である場合、あるいは、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が下限値Ｘ２以下である場合、電圧検出部７０から１（ハイレベル）を取得することができる。

なお、図示していないが、ＮＡＮＤ回路７７に代えて、コンパレータ７５、７６それぞれの出力段に別個のＮＯＴ回路を接続し、各ＮＯＴ回路の出力に別個のフォトカップをそれぞれ接続することにより、制御部５０は、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が上限値Ｘ１以上となったのか、あるいは、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が下限値Ｘ２以下となったのかを区別して判定することができる。

次に、本実施の形態の電源装置１００の動作について説明する。

図３は本実施の形態の電源装置１００の各部の波形の一例を示すタイムチャートである。図３では、上から、ＦＥＴ１１のゲート電圧、ＦＥＴ１２のゲート電圧、トランス３０の電圧（トランス電圧とも称する）、トランス３０の励磁電流（以下、励磁電流とも称する）の各波形を模式的に示す。便宜上各部の波形を模式的に図示するので、実際の各部の波形は異なる場合がある。

図３に示すように、周期Ｔを期間Ｄ１、Ｄ２、Ｄ３及びＤ４の４つの期間に区分する。周期Ｔは、所定周期であり、ＦＥＴ１１、１２のスイッチング周期である。スイッチング周期は、例えば、１００ｋＨｚ程度であるが、これに限定されない。期間Ｄ１は、ＦＥＴ１１のオン期間であり、ＦＥＴ１１は、所定のデューティ比（Ｄ１／Ｔ）でオン／オフを繰り返す。期間Ｄ１では、トランス３０の正極の電圧Ｖ１が印加されている。また、励磁電流は直線的に増加する。

また、期間Ｄ３は、ＦＥＴ１２のオン期間であり、ＦＥＴ１２は、所定のデューティ比（Ｄ３／Ｔ）でオン／オフを繰り返す。期間Ｄ３では、トランス３０の負極の電圧Ｖ２が印加されている。また、励磁電流は直線的に減少する。なお、トランス３０の磁気エネルギーがバランスされている状態では、Ｖ１×Ｄ１≒Ｖ２×Ｄ３という式が成り立つ。

期間Ｄ２、Ｄ４は、ＦＥＴ１１及びＦＥＴ１２の両方がオフとなる期間である。次に、各期間Ｄ１〜Ｄ４における電源装置１００の動作状態について順に説明する。

図４は本実施の形態の電源装置１００の期間Ｄ１での動作状態の一例を示す説明図である。図３に示すように、期間Ｄ１においては、制御部５０の制御により、ＦＥＴ１１がオンとなり、ＦＥＴ１２はオフとなる。期間Ｄ１では、トランス３０の一次巻線には、入力側の電源電圧が印加され、一次巻線の電圧は正となる。二次巻線の電圧も正となり、ダイオード４１が導通して負荷に負荷電流が流れる。トランス３０の一次巻線３１には、負荷電流及び励磁電流の合計が流れる。図３に示すように、励磁電流は直線的に増加する。図４中、符号Ｌｍはトランス３０の励磁インダクタンスを表し、Ｌｓは漏れインダクタンスを表す。なお、便宜上、図４において、一次巻線及び二次巻線の下端に対して上端の電位が高い場合を正極の電圧とする。

なお、トランス３０の一次側と二次側それぞれに流れる負荷電流による磁束はお互いに打消し合うのに対し、励磁電流は磁束を作るので、トランス３０が磁気飽和するか否かの要因の一つは励磁電流となる。

図５は本実施の形態の電源装置１００の期間Ｄ２での動作状態の一例を示す説明図である。期間Ｄ２では、ＦＥＴ１１がオフとなる。ＦＥＴ１２はオフのままである。期間Ｄ２では、ＦＥＴ１１をオフにすることにより、キャパシタＣｓ（２１）が充電され、励磁電流が維持される。なお、キャパシタ２１が共振用のキャパシタであることを表すため、キャパシタ２１をキャパシタＣｓとも称する。キャパシタＣｓの充電に伴ってトランス３０（一次巻線及び二次巻線）の電圧は減少して負になると、ダイオード４１は逆バイアスとなり、非導通となる。ダイオード４１に流れていた負荷電流はダイオード４２を介して流れるようになる。

図６は本実施の形態の電源装置１００の期間Ｄ３での動作状態の一例を示す説明図である。期間Ｄ３では、ＦＥＴ１２がオンとなる。ＦＥＴ１１はオフのままである。期間Ｄ３では、ＦＥＴ１２がオンになるので、トランス３０には、キャパシタ２２の電圧が逆方向（負の電圧の方向）に印加され、トランス３０の励磁電流は減少し、トランス３０の励磁をリセットする状態に移行する。そして、トランス３０の励磁電流が逆転し（負になる、電流方向が逆になる）、キャパシタ２２に蓄えられたエネルギーが放出され、トランス３０の漏れインダクタンスＬｓにエネルギーが蓄積される。

図７は本実施の形態の電源装置１００の期間Ｄ４での動作状態の一例を示す説明図である。期間Ｄ４では、ＦＥＴ１２をオフにし、ＦＥＴ１１はオフのままである。期間Ｄ４では、トランス３０（より具体的には、漏れインダクタンスＬｓ）及びキャパシタＣｓによる共振が発生する。ダイオード４２には、負荷に流れる負荷電流Ｉｌ（図中、実線で示す）、トランス３０の励磁電流Ｉｍ（図中、破線で示す）、トランス３０（トランス３０の漏れインダクタンスＬｓ）及びキャパシタＣｓの共振による共振電流Ｉｒ（図中、一点鎖線で示す）が流れる。

負荷電流Ｉｌは、ダイオード４２、インダクタ６１、負荷の閉ループを流れる。負荷電流Ｉｌは、例えば、インダクタ６１のインダクタンスを比較的大きくすることにより、一定の値となる。

励磁電流Ｉｍは、トランス３０、ダイオード４２、４１の閉ループを流れる。期間Ｄ４において、励磁インダクタンスＬｍに印加される電圧がほぼゼロであるため、励磁電流Ｉｍは維持される。

図８は本実施の形態の電源装置１００の入力電圧と出力電圧との関係を示す模式図である。図中、スイッチング周期をＴとし、ＦＥＴ１１がオンの期間をＤ（図３の期間Ｄ１に相当）とする。横軸は時間を示す。トランス３０の一次巻線と二次巻線の巻線比を１：Ｎとする。入力電圧ＶＩＮを二次側に変換した電圧は、Ｎ・ＶＩＮとなるので、損失等を無視すれば、Ｄ・Ｎ・ＶＩＮ＝Ｔ・ＶＯＵＴという関係が成立する。すなわち、ＦＥＴ１１のデューティ比（「デューティ」とも称する）Ｄｔは、Ｄｔ＝Ｄ／Ｔ＝（ＶＯＵＴ／ＶＩＮ）・（１／Ｎ）で求めることができる。

本実施の形態の電源装置１００は、スイッチング周期（所定周期）Ｔのうち、ＦＥＴ１１がオンである期間Ｄにおいて、トランス３０に磁気エネルギーが投入され、期間Ｄにおいてトランス３０に印加された電力によって出力電力が負荷へ供給される。図８には図示していないが、ＦＥＴ１２がオンの期間（図３の期間Ｄ３に相当）において、磁気エネルギーが放出されて磁気リセットが行われる。

図９は本実施の形態の電源装置１００のＦＥＴ１１のデューティ比を決定する方法の一例を示すタイムチャートである。上段の図は入力電圧ＶＩＮを示し、下段の図はＦＥＴ１１のデューティ比を示す。横軸は時間を示す。

まず、（ｎ−１）周期でのデューティ比をＤｔ（ｎ−１）とすると、ＦＥＴ１１は、Ｄｔ（ｎ−１）に相当する期間だけオンとなり、（ｎ−１）周期での入力電圧がＶＩＮ（ｎ−１）であるとする。制御部５０は、ｎ周期でのデューティ比Ｄｔ（ｎ）を、Ｄｔ（ｎ）＝（ＶＯＵＴ／ＶＩＮ（ｎ−１））・（１／Ｎ）によって求める。ここで、ＶＯＵＴは所定の出力電圧であり、一定値とする。

ｎ周期では、ＦＥＴ１１は、Ｄｔ（ｎ）に相当する期間だけオンとなり、ｎ周期での入力電圧がＶＩＮ（ｎ）であるとする。制御部５０は、（ｎ＋１）周期でのデューティ比Ｄｔ（ｎ＋１）を、Ｄｔ（ｎ＋１）＝（ＶＯＵＴ／ＶＩＮ（ｎ））・（１／Ｎ）によって求める。このように、制御部５０は、ある周期におけるＦＥＴ１１のデューティ比を、１つ前の周期での入力電圧に基づいて決定する。従って、入力電圧ＶＩＮが許容範囲内で変動しても、ＦＥＴ１１のデューティ比を調整することによって所要の出力電圧を出力することができる。

なお、各デューティ比Ｄｔ（ｎ−１）、Ｄｔ（ｎ）、Ｄｔ（ｎ＋１）は、所定の出力電圧（出力電力）を出力するために予め定められた所要のデューティ比を基準として、入力電圧の変動によって、微調整されたデューティ比であり、所要のデューティ比ということができる。

次に、入力電圧が急激に変動する場合について説明する。入力電圧が急激に変動する場合とは、例えば、デューティ比の追従に遅延が生じる場合である。

図１０は入力電圧が急激に増加する場合のデューティ比の追従の一例を示すタイムチャートである。上段の図は入力電圧ＶＩＮを示し、下段の図はＦＥＴ１１のデューティ比を示す。横軸は時間を示す。まず、（ｎ−１）周期でのデューティ比をＤｔ（ｎ−１）とすると、ＦＥＴ１１は、Ｄｔ（ｎ−１）に相当する期間だけオンとなり、（ｎ−１）周期での入力電圧がＶＩＮ（ｎ−１）であるとする。

ｎ周期でのデューティ比Ｄｔ（ｎ）は、Ｄｔ（ｎ）＝（ＶＯＵＴ／ＶＩＮ（ｎ−１））・（１／Ｎ）によって求められ、ｎ周期での入力電圧は、破線で示す程度、すなわち、（ｎ−１）周期での入力電圧ＶＩＮ（ｎ−１）から比較的小さい変動であると想定したとする。しかし、実際には、入力電圧ＶＩＮ（ｎ−１）よりも大きく増加した入力電圧ＶＩＮ（ｎ）が印加されたとする。そうすると、模様を付した領域に相当する電圧が過剰に印加されたことになり、デューティ比の追従に遅延が生じる。なお、この場合には、トランス３０に投入される磁気エネルギーが放出される磁気エネルギーよりも大きくなり、磁気エネルギーのアンバランス状態となる。

図１１は入力電圧が急激に減少する場合のデューティ比の追従の一例を示すタイムチャートである。上段の図は入力電圧ＶＩＮを示し、下段の図はＦＥＴ１１のデューティ比を示す。横軸は時間を示す。まず、（ｎ−１）周期でのデューティ比をＤｔ（ｎ−１）とすると、ＦＥＴ１１は、Ｄｔ（ｎ−１）に相当する期間だけオンとなり、（ｎ−１）周期での入力電圧がＶＩＮ（ｎ−１）であるとする。

ｎ周期でのデューティ比Ｄｔ（ｎ）は、Ｄｔ（ｎ）＝（ＶＯＵＴ／ＶＩＮ（ｎ−１））・（１／Ｎ）によって求められ、ｎ周期での入力電圧は、破線で示す程度、すなわち、（ｎ−１）周期での入力電圧ＶＩＮ（ｎ−１）から比較的小さい変動であると想定したとする。しかし、実際には、入力電圧ＶＩＮ（ｎ−１）よりも急激に減少した入力電圧ＶＩＮ（ｎ）が印加されたとする。そうすると、模様を付した領域に相当する電圧が過不足となり、デューティ比の追従に遅延が生じる。なお、この場合には、トランス３０に投入される磁気エネルギーが放出される磁気エネルギーよりも小さくなり、磁気エネルギーのアンバランス状態となる。

次に、本実施の形態の電源装置１００によるトランス３０が磁気飽和するか否かの判定方法について説明する。

判定部５１は、ＦＥＴ１１がオンの第１の期間で取得した入力電圧及び第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、トランス３０が磁気飽和するか否かを判定する。所定周期は、例えば、ＦＥＴ１１、１２のスイッチング周期とすることができる。第１の期間をｎ周期とすると、第２の期間を（ｎ−１）周期とすることができる。

コンパレータ７５、７６で取得する入力電圧は、電源装置１００に印加される実際の入力電圧に対応する（相当する）電圧であり、実際の入力電圧よりも低い電圧とすることができる。

電源装置１００に印加される入力電圧が急激に変動（例えば、急激に増加または急激に減少）すると、図１０及び図１１に示したように、デューティ比の追従に遅延が生ずる場合がある。デューティ比の追従が遅延する過渡期間では、トランス３０の正極及び負極の磁気エネルギーにアンバランスが生じ、過大な励磁電流が流れ、トランス３０が磁気飽和になるおそれがある。

そこで、入力電圧の急激な変動を、第１の期間及び第２の期間で取得した入力電圧に基づいて判定する。例えば、第２の期間（例えば、（ｎ−１）周期）で取得した電圧に対して、第１の期間（例えば、ｎ周期）で取得した電圧の変化率（あるいは変化量）が大きいときは、トランス３０が磁気飽和に至る前に、トランス３０が磁気飽和すると判定することができる。

制御部５０は、判定部５１の判定結果に基づいてＦＥＴ１１のオン／オフを制御する。例えば、判定部５１で磁気飽和となると判定した場合、制御部５０は、磁気飽和となる前にＦＥＴ１１のオン／オフを制御することができる。これにより、トランス３０の磁気飽和を未然に防止することができる。

より具体的には、判定部５１は、第２の期間で取得された入力電圧に対する第１の期間で取得された入力電圧の比率が所定の上限値以上である場合又は比率が所定の下限値以下である場合、トランスが磁気飽和すると判定する。

第２の期間を（ｎ−１）周期とし、第２の期間で取得された入力電圧をＶ（ｎ−１）とし、第１の期間をｎ周期とし、第１の期間で取得された入力電圧をＶ（ｎ）とする。上限値をＸ１とすると、判定部５１は、Ｖ（ｎ）≧Ｘ１・Ｖ（ｎ−１）となる場合、すなわち、電圧検出部７０（コンパレータ７５経由）から１（ハイレベル）を取得した場合、トランス３０が磁気飽和すると判定することができる。なお、上限値Ｘ１は、トランス３０が磁気飽和に至る前に磁気飽和になると判定することができる閾値とすることができる。すなわち、Ｖ（ｎ）を取得した時点ではトランス３０は磁気飽和に至っていないが、当該時点よりも後の時点でトランス３０が磁気飽和すると判定することができる閾値とすればよい。上限値は、例えば、１．５程度とすることができるが、これに限定されるものではない。

また、下限値をＸ２とすると、判定部５１は、Ｖ（ｎ）≦Ｘ２・Ｖ（ｎ−１）となる場合、すなわち、電圧検出部７０（コンパレータ７６経由）から１（ハイレベル）を取得した場合、トランス３０が磁気飽和すると判定することができる。なお、下限値Ｘ２は、トランス３０が磁気飽和に至る前に磁気飽和になると判定することができる閾値とすることができる。下限値は、例えば、０．５程度とすることができるが、これに限定されるものではない。

上述の構成により、入力電圧が急激に変動（例えば、急激に増加または急激に減少）した場合でも、トランス３０が磁気飽和に至る前に、トランス３０が磁気飽和すると判定することができる。

図１２は本実施の形態の電源装置１００による入力電圧が急激に増加する場合の制御方法の一例を示すタイムチャートである。上段の図は入力電圧ＶＩＮを示し、下段の図はＦＥＴ１１のデューティ比を示す。横軸は時間を示す。便宜上、周期をＴ（１）、Ｔ（２）、Ｔ（３）、Ｔ（４）で表す。まず、周期Ｔ（１）でのデューティ比をＤｔ（１）とすると、ＦＥＴ１１は、Ｄｔ（１）に相当する期間だけオンとなり、周期Ｔ（１）での入力電圧がＶＩＮ（１）であるとする。

制御部５０は、周期Ｔ（２）でのデューティ比Ｄｔ（２）を、周期Ｔ（１）での入力電圧ＶＩＮ（１）に基づいて決定する。ＦＥＴ１１は、Ｄｔ（２）に相当する期間だけオンとなり、周期Ｔ（２）での入力電圧がＶＩＮ（２）であるとする。

周期Ｔ（２）において、入力電圧ＶＩＮ（１）に対する入力電圧ＶＩＮ（２）の比率が上限値Ｘ１以上でないので、制御部５０は、周期Ｔ（３）でのデューティ比Ｄｔ（３）を、周期Ｔ（２）での入力電圧ＶＩＮ（２）に基づいて決定する。ＦＥＴ１１は、Ｄｔ（３）に相当する期間だけオンとなり、周期Ｔ（３）での入力電圧がＶＩＮ（３）であるとする。

周期Ｔ（３）において、入力電圧ＶＩＮ（２）に対する入力電圧ＶＩＮ（３）の比率が上限値Ｘ１以上となるので、制御部５０は、周期Ｔ（４）でのデューティ比Ｄｔ（４）を、所定のデューティ比よりも小さく（例えば、ΔＤだけ小さい）する。

周期Ｔ（４）において、ＦＥＴ１１は、Ｄｔ（４）に相当する期間だけオンとなるが、デューティ比を小さくしているので、周期Ｔ（４）において、入力電圧ＶＩＮ（４）が、さらに増加したとしても、デューティ比を小さくしている分だけ、トランス３０に投入される磁気エネルギーを小さくすることができ、磁気エネルギーのアンバランス状態を抑制して、トランス３０が磁気飽和することを防止できる。

上述のように、制御部５０は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が上限値Ｘ１以上である場合、ＦＥＴ１１のオンの期間が所要のデューティ比に基づくオンの期間よりも短くなるようにＦＥＴ１１のオン／オフを制御する。

比率が上限値以上である場合、すなわち、Ｖ（ｎ）≧Ｘ１・Ｖ（ｎ−１）となる場合、ＦＥＴ１１のオンの期間においてトランス３０に印加される電圧（例えば、正極の電圧）が過剰となり、正極での励磁電流が増加するので、正極及び負極での磁気エネルギーがアンバランス状態（正極の磁気エネルギー＞負極の磁気エネルギー）となり、磁気飽和となる可能性がある。

そこで、図１２に示すように、ＦＥＴ１１のオンの期間が所要のデューティ比に基づくオンの期間よりも短くなるようにＦＥＴ１１のオン／オフを制御する。これにより、ＦＥＴ１１のオンの期間においてトランス３０に印加される電圧（例えば、正極の電圧）が過剰となることを防止して、正極での励磁電流の増加を抑制することができるので、正極及び負極での磁気エネルギーをバランス状態に近づけてトランス３０が磁気飽和することを防止することができる。

図１３は本実施の形態の電源装置１００による入力電圧が急激に減少する場合の制御方法の一例を示すタイムチャートである。上段の図は入力電圧ＶＩＮを示し、下段の図はＦＥＴ１１のデューティ比を示す。横軸は時間を示す。便宜上、周期をＴ（１１）、Ｔ（１２）、Ｔ（１３）、Ｔ（１４）で表す。まず、周期Ｔ（１１）でのデューティ比をＤｔ（１１）とすると、ＦＥＴ１１は、Ｄｔ（１１）に相当する期間だけオンとなり、周期Ｔ（１１）での入力電圧がＶＩＮ（１１）であるとする。

制御部５０は、周期Ｔ（１２）でのデューティ比Ｄｔ（１２）を、周期Ｔ（１１）での入力電圧ＶＩＮ（１１）に基づいて決定する。ＦＥＴ１１は、Ｄｔ（１２）に相当する期間だけオンとなり、周期Ｔ（１２）での入力電圧がＶＩＮ（１２）であるとする。

周期Ｔ（１２）において、入力電圧ＶＩＮ（１１）に対する入力電圧ＶＩＮ（１２）の比率が下限値Ｘ２以下でないので、制御部５０は、周期Ｔ（１３）でのデューティ比Ｄｔ（１３）を、周期Ｔ（１２）での入力電圧ＶＩＮ（１２）に基づいて決定する。ＦＥＴ１１は、Ｄｔ（１３）に相当する期間だけオンとなり、周期Ｔ（１３）での入力電圧がＶＩＮ（１３）であるとする。

周期Ｔ（１３）において、入力電圧ＶＩＮ（１２）に対する入力電圧ＶＩＮ（１３）の比率が下限値Ｘ２以下となるので、制御部５０は、周期Ｔ（１４）でのデューティ比Ｄｔ（１４）を、所定のデューティ比よりも大きく（例えば、ΔＤだけ大きい）する。

周期Ｔ（１４）において、ＦＥＴ１１は、Ｄｔ（１４）に相当する期間だけオンとなるが、デューティ比を大きくしているので、周期Ｔ（１４）において、入力電圧ＶＩＮ（１４）が、さらに減少したとしても、デューティ比を大きくしている分だけ、トランス３０に投入される磁気エネルギーを大きくすることができ、磁気エネルギーのアンバランス状態を抑制して、トランス３０が磁気飽和することを防止できる。

上述のように、制御部５０は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が下限値Ｘ２以下である場合、ＦＥＴ１１のオンの期間が所要のデューティ比に基づくオンの期間よりも長くなるようにＦＥＴ１１のオン／オフを制御する。

比率が下限値Ｘ２以下である場合、すなわち、Ｖ（ｎ）≦Ｘ２・Ｖ（ｎ−１）となる場合、ＦＥＴ１１のオンの期間においてトランス３０に印加される電圧（例えば、正極の電圧）が過不足となり、正極での励磁電流が減少するので、正極及び負極での磁気エネルギーがアンバランス状態（正極の磁気エネルギー＜負極の磁気エネルギー）となり、磁気飽和となる可能性がある。

そこで、図１３に示すように、ＦＥＴ１１のオンの期間が所要のデューティ比に基づくオンの期間よりも長くなるようにＦＥＴ１１のスイッチング素子のオン／オフを制御する。これにより、ＦＥＴ１１のオンの期間においてトランス３０に印加される電圧（例えば、正極の電圧）が過不足となることを防止して、正極での励磁電流の減少を抑制することができるので、正極及び負極での磁気エネルギーをバランス状態に近づけてトランス３０が磁気飽和することを防止することができる。

なお、図１２、図１３の例では、ＦＥＴ１１のオンからオフするタイミングを調整しているが、これに限定されるものでなく、ＦＥＴ１１のオフからオンするタイミングを調整してもよい。

コンパレータ７５は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が上限値Ｘ１以上であるか否かに応じて二値のいずれかを出力する。また、コンパレータ７６は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が下限値Ｘ２以下であるか否かに応じて二値のいずれかを出力する。

フォトカップラ７８は、コンパレータ７５、７６が出力する二値を伝達する。フォトカップラ７８によって、入力側と出力側とを電気的に絶縁することができる。

フォトカップラ７８、コンパレータ７５、７６などを用いることにより、入力電圧の変動をデジタル信号によって制御部５０（判定部５１）へ伝達することができる。一般的に入力電圧の変動をアナログ信号のままで伝達する場合、電源装置の一次側（入力電圧が印加される回路など）と制御回路との間の電気的絶縁を確保するために別個の絶縁トランス等が必要となり、高価となる。フォトカップラ７８、コンパレータ７５、７６などを用いることにより、入力電圧の変動を電気的に絶縁されたデジタル信号によって制御部５０（判定部５１）へ伝達することができるので、安価に実現することができる。

第１分圧回路７１は、入力電圧が印加される入力側の端子Ａ、Ｂ間に接続され、複数の抵抗７１１、７１２が直列に接続されている。第２分圧回路７２は、端子Ａ、Ｂ間に接続され、抵抗７１１、７２１とキャパシタ７２２とが直列に接続されている。

コンパレータ７５（電圧取得部）は、第１分圧回路７１から第１の期間（例えば、ｎ周期）での入力電圧を取得する。具体的には、第１分圧回路７１に印加される電圧ＶＩＮ（ｎ）とし、第１分圧回路７１の複数の抵抗７１１、７１２で分圧される電圧をＶ（ｎ）とすると、コンパレータ７５は、電圧Ｖ（ｎ）を取得する。コンパレータ７６についても同様である。

乗算回路７３（電圧取得部）は、第２分圧回路７２から第２の期間（例えば、（ｎ−１）周期）での入力電圧を取得する。具体的には、乗算回路７３は、抵抗７２１とキャパシタ７２２との接続点の電圧を取得することができる。抵抗７２１を介してキャパシタ７２２に充電又はキャパシタ７２２から放電する時定数を所定周期（すなわち、（ｎ−１）周期からｎ周期までの時間）と同程度にすることにより、乗算回路７３は、第１分圧回路７１から電圧Ｖ（ｎ）を取得するタイミングで、第２分圧回路７２から電圧Ｖ（ｎ−１）を取得することができる。乗算回路７４についても同様である。

上述の実施の形態では、電圧検出部７０を入力側の端子Ａ、Ｂ間に接続する構成であったが、かかる構成に限定されるものではない。例えば、電圧検出部をトランス３０の二次側に設けることもできる。

図１４は本実施の形態の電源装置１００の回路構成の他の例を示す説明図である。図１に示した例との相違点は、電圧検出部１７０を、トランス３０の二次巻線３２の一端側と所定の接地レベルとの間に接続した点である。より具体的には、トランス３０の二次巻線の一端側とダイオード４２のカソードとの接続点と、トランス３０の二次側の接地レベルとの間に電圧検出部１７０を接続している。トランス３０の一次巻線と二次巻線の巻線比を１：Ｎとすると、電圧検出部７０には、電圧ＶＩＮが印加されるが、電圧検出部１７０には、電圧（Ｎ・ＶＩＮ）が印加される。この場合にも、第１分圧回路７１の複数の抵抗で分圧される電圧をＶ（ｎ）と表すことにする。

図１５は本実施の形態の電圧検出部１７０の回路構成の一例を示す説明図である。図２に示す電圧検出部７０との相違点は、電圧検出部１７０は、フォトカップラ７８を具備しない点である。電圧検出部１７０は、トランス３０の二次側に設けられているので、トランス３０の一次側と二次側とを絶縁する必要がないからである。これにより、部品コストをさらに低減することができる。なお、電圧検出部１７０の機能、動作は図２に示す電圧検出部７０と同様であるので説明は省略する。

図１５において、ＮＡＮＤ回路７７は、コンパレータ７５、７６のいずれかが０を出力した場合、１（ハイレベル）を制御部５０へ出力する。

制御部５０は、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が上限値Ｘ１以上である場合、あるいは、（ｎ−１）周期で検出された電圧Ｖ（ｎ−１）に対するｎ周期で検出された電圧Ｖ（ｎ）の比率が下限値Ｘ２以下である場合、電圧検出部７０から１（ハイレベル）を取得することができる。

図１６は本実施の形態の電源装置１００の制御方法の処理手順の一例を示すフローチャートである。制御部５０は、所定周期ＴでＦＥＴ１１、ＦＥＴ１２のオン／オフを行う（Ｓ１１）。制御部５０は、ＦＥＴ１１がオン期間であるか否かを判定し（Ｓ１２）、ＦＥＴ１１がオン期間でない場合（Ｓ１２でＮＯ）、ステップＳ１２の処理を続ける。

ＦＥＴ１１がオン期間である場合（Ｓ１２でＹＥＳ）、制御部５０は、ｎ周期（例えば、現時点の周期）及び（ｎ−１）周期（一つ前の周期）での入力電圧を取得する（Ｓ１３）。なお、取得する入力電圧は、第１分圧回路７１、第２分圧回路７２で分圧された電圧（入力電圧に対応する電圧）である。

制御部５０は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が上限値Ｘ１以上であるか否かを判定する（Ｓ１４）。比率が上限値Ｘ１以上である場合（Ｓ１４でＹＥＳ）、制御部５０は、（ｎ＋１）周期でのＦＥＴ１１のデューティ比を所要のデューティ比よりも小さくし（Ｓ１５）、後述のステップＳ１９の処理を行う。

比率が上限値Ｘ１以上でない場合（Ｓ１４でＮＯ）、制御部５０は、（ｎ−１）周期において取得された入力電圧に対するｎ周期において取得された入力電圧の比率が下限値Ｘ２以下であるか否かを判定する（Ｓ１６）。比率が下限値Ｘ２以下である場合（Ｓ１６でＹＥＳ）、制御部５０は、（ｎ＋１）周期でのＦＥＴ１１のデューティ比を所要のデューティ比よりも大きくし（Ｓ１７）、後述のステップＳ１９の処理を行う。

比率が下限値Ｘ２以下でない場合（Ｓ１６でＮＯ）、制御部５０は、（ｎ＋１）周期でのＦＥＴ１１のデューティ比を所定値（所要のデューティ比を基準に微調整した値）にする（Ｓ１８）。制御部５０は、処理を終了するか否かを判定し（Ｓ１９）、処理を終了しない場合（Ｓ１９でＮＯ）、ステップＳ１１以降の処理を繰り返す。処理を終了する場合（Ｓ１９でＹＥＳ）、制御部５０は、ＦＥＴ１１、ＦＥＴ１２のスイッチングを停止して処理を終了する。

本実施の形態の電源装置１００の制御方法は、制御部５０を、例えば、ＣＰＵ（プロセッサ）、ＲＡＭ（メモリ）などで構成し、図１６に示すような、各処理の手順を定めたコンピュータプログラムをＲＡＭ（メモリ）にロードし、コンピュータプログラムをＣＰＵ（プロセッサ）で実行することにより、コンピュータ上で電源装置５０の制御方法を実現することができる。

本実施の形態において、ＦＥＴ１１がオン状態において、各周期で取得する電圧は、瞬時値でもよく、あるいは平均値などでもよい。電圧を取得するタイミングは、ＦＥＴ１１のオン期間の中央時点でもよい。また、オン直後及びオフ直前それぞれで取得した電圧の平均値を取得するようにしてもよい。

スイッチング素子はＭＯＳＦＥＴに限定されるものではなく、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などのデバイスであってもよい。本実施の形態のように、スイッチング素子が、ＭＯＳＦＥＴの場合には、ドレイン・ソース間には等価的に内蔵されたボディダイオードが存在する。また、スイッチング素子として、バイポーラトランジスタを用いる場合には、トランジスタのコレクタ・エミッタ間にダイオードを逆並列に接続すればよい。

本実施の形態では、電源装置として、図１に示したようなＤＣ／ＤＣコンバータの構成を例に挙げて説明したが、ＤＣ／ＤＣコンバータの構成は図１に例示した構成に限定されるものではなく、トランスの一次巻線に直列にスイッチング素子が接続され、トランスの磁気リセットが行われるような構成であればよい。

以上に開示された実施の形態及び実施例は、全ての点で例示であって制限的なものではないと考慮されるべきである。本発明の範囲は、以上の実施の形態及び実施例ではなく、請求の範囲によって示され、請求の範囲と均等の意味及び範囲内での全ての修正や変形を含むものと意図される。

１１、１２ ＦＥＴ
２１、２２、２３ キャパシタ
３０ トランス
３１ 一次巻線
３２ 二次巻線
４１、４２ ダイオード
５０ 制御部
５１ 判定部
６１ インダクタ
７０、１７０ 電圧検出部
７１ 第１分圧回路
７２ 第２分圧回路
７３、７４ 乗算回路
７５、７６ コンパレータ
７７ ＮＡＮＤ回路
７８ フォトカップラ
７１１、７１２、７２１ 抵抗
７２２ キャパシタ

Claims (8)

1. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置であって、
   前記第１のスイッチング素子がオンの期間での入力電圧を取得する電圧取得部と、
   前記第１のスイッチング素子がオンの第１の期間で取得した入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得した入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定する判定部と
   を備え、
   前記制御部は、
   前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する電源装置。
2. 前記判定部は、
   前記第２の期間で取得された入力電圧に対する前記第１の期間で取得された入力電圧の比率が所定の上限値以上である場合又は前記比率が所定の下限値以下である場合、前記トランスが磁気飽和すると判定する請求項１に記載の電源装置。
3. 前記制御部は、
   前記比率が前記上限値以上である場合、前記第１のスイッチング素子のオンの期間が前記所要のデューティ比に基づくオンの期間よりも短くなるように前記第１のスイッチング素子のオン／オフを制御する請求項２に記載の電源装置。
4. 前記制御部は、
   前記比率が前記下限値以下である場合、前記第１のスイッチング素子のオンの期間が前記所要のデューティ比に基づくオンの期間よりも長くなるように前記第１のスイッチング素子のオン／オフを制御する請求項２又は請求項３に記載の電源装置。
5. 前記比率が前記上限値以上であるか否か又は前記比率が前記下限値以下であるか否かに応じて二値のいずれかを出力する二値出力部と、
   該二値出力部が出力する二値を伝達する絶縁型伝達素子と
   を備え、
   前記判定部は、
   前記絶縁型伝達素子の出力に応じて前記トランスが磁気飽和するか否かを判定する請求項２から請求項４のいずれか一項に記載の電源装置。
6. 入力電圧が印加される入力端子間に接続され、複数の抵抗が直列に接続された第１分圧回路と、
   前記入力端子間に接続され、抵抗とキャパシタとが直列に接続された第２分圧回路と
   を備え、
   前記電圧取得部は、
   前記第１分圧回路から前記第１の期間での入力電圧を取得し、
   前記第２分圧回路から前記第２の期間での入力電圧を取得する請求項１から請求項５のいずれか一項に記載の電源装置。
7. 前記トランスの二次巻線の一端側と所定の接地レベルとの間に接続され、複数の抵抗が直列に接続された第１分圧回路と、
   前記一端側と接地レベルとの間に接続され、抵抗とキャパシタとが直列に接続された第２分圧回路と
   を備え、
   前記電圧取得部は、
   前記第１分圧回路から前記第１の期間での入力電圧を取得し、
   前記第２分圧回路から前記第２の期間での入力電圧を取得する請求項１から請求項５のいずれか一項に記載の電源装置。
8. トランスと、該トランスの一次巻線に直列に接続された第１のスイッチング素子と、該第１のスイッチング素子に並列に接続された第１のキャパシタと、前記一次巻線に並列に接続された第２のスイッチング素子及び第２のキャパシタの直列回路と、所要のデューティ比に基づいて前記第１のスイッチング素子及び第２のスイッチング素子のオン／オフを制御する制御部とを備え、前記トランスの一次巻線に入力電圧が印加される電源装置の制御方法であって、
   前記第１のスイッチング素子がオンの期間での入力電圧を電圧取得部が取得し、
   前記第１のスイッチング素子がオンの第１の期間で取得された入力電圧及び前記第１の期間よりも所定周期前の第２の期間で取得された入力電圧に基づいて、前記トランスが磁気飽和するか否かを判定部が判定し、
   前記制御部は、
   前記判定部の判定結果に基づいて前記第１のスイッチング素子のオン／オフを制御する電源装置の制御方法。
   

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