JPWO2018066143A1 - 光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法 - Google Patents

光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法 Download PDF

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Abstract

本発明の課題の一つは、産業の更なる発展やより安心・安全な社会の実現に大いに貢献する光センサと固体撮像装置並びにそれらの信号読み出し方法駆動を提供することである。本発明の解決手段の一つは、受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を有する光センサにおいて、前記蓄積容量は、フローティングディフュージョン容量と横型オーバーフロー蓄積容量であり、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、且つそのドレイン領域における不純物濃度を特定の濃度にしたことである。

Description

本発明は、光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法に関するものである。
科学技術の進展、ネット社会の浸透に伴って、光センサや固体撮像装置の需要は飛躍的に拡大している。一方で、高感度・高速・広ダイナミックレンジ・広光波長帯域対応の光センサや静止画・動画対応の固体撮像装置は新市場開拓の必須アイテムとして市場より強く求められている。殊に、ダイナミックレンジのより広い光センサや固体撮像装置は、医用・医薬・健康・介護の市場、ライフサイエンス市場、安心・安全社会形成に必須の防災・防犯市場等で切望されている。
ダイナミックレンジの広い光センサ・固体撮像装置の例としては、例えば、特許文献１に記載されている。
しかしながら、特許文献１に記載の光センサ・固体撮像装置は、確かに、従前のものに比べて広いダイナミックレンジを有しているが、ダイナミックレンジの拡大領域は、高照度側であって、低照度側は、従前の域を出ていない。従って、微光量域での対応も要求されることがある市場対応が未開拓となっている。そのために、産業の更なる発展や、より安心・安全な社会の実現が依然として国際社会における大きな課題である。
この課題を解決するための光センサ・固体撮像装置を我々発明者らは既に提示した（特許文献２）。
特開２００５−３２８４９３号公報 国際公開第２０１６／０８０３３７号公報
しかしながら、その後の量産プロセスの検討、プロセス設計、プロセス実施を帰納法的に繰り返し行う過程で、特許文献２に記載の光センサ・固体撮像装置（以後、光センサと固体撮像装置の何れか一方若しくは両者を意味するのに「光デバイス」）と記すこともある）の場合、LDD（ Lightly Doped Drain）構造を有するトランジスタと非LDD構造を有するトランジスタ（LDD構造を有さないトランジスタ）が混在するために、光デバイスの量産プロセスの工程数が多くなると共に量産プロセスも煩雑になりやすくなるために、製造コストを押し上げる要因にもなり兼ねないという課題があることを見出した。更に、この課題は、有効画素数が多くなるにつれて、また、画素密度が高まるにつれて、画素間の光センシング特性の均一性・安定性の確保が難しくなる課題も誘引される懸念があることが分かった。
本明細書においては、「ＬＤＤ」なる語は、ＭＯＳトランジスタの構造からしてソース（電極）領域・ドレイン（電極）領域が左右対称となることから、ドレイン（電極）領域に限らず、ソース（電極）領域についても使用することがある。このことは、半導体業界において一般的なことである。
本発明は、上記の点に鑑みて鋭意努力して研究開発した結果なされたのであり、その主たる目的は、通常の量産プロセスと比べても製造コストアップにならずに量産でき、産業の更なる発展やより安心・安全な社会の実現に大いに貢献する光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明の別な目的は、通常の量産プロセスと遜色なく量産でき、一光子から検出が可能な広ダイナミックレンジ性能を備えた光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明の更に別な目的は、通常の量産プロセスで量産でき、一光子光量域から高照度光量域までのダイナミックレンジを備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらのその信号読み出し方法を提供することである。
本発明の更にもう一つの別な目的は、通常の量産プロセスで量産でき、一光子検出が可能な高感度性能と十分な高飽和性能を両立した広範のダイナミックレンジ性能を備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明は、上記目的を達成するために、特許文献２に記載の光センサを構成する転送スイッチ用の非ＬＤＤ・ＭＯＳトランジスタの代わりにＬＤＤ・ＭＯＳトランジスを使用した光センサについて、設計・試作・特性／性能検査・検討を帰納法的に繰り返し実施することで、後述するように特定の構造とサイズ・半導体不純物の特定含有量とすれば、特許文献２に記載の光センサと少なくとも同等のセンサ性能を有する光センサを通常の量産プロセスと比べても製造コストアップにならずに量産できることを見出したことに基づいている。
本発明の側面の一つは、
受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと画素信号出力線、を有し、前記画素信号出力線に信号読出経路が接続されていて、
前記蓄積容量は、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあり、
前記信号読出経路には、前記ＣFD容量によって電荷電圧変換された第１の画素出力信号と前記ＣFD容量と前記CLOFIC容量とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅することを特徴とする光センサにある。
本発明の別な側面は、
受光素子と、電荷を蓄積する蓄積容量と、前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を有する画素部が平面的に複数配されていて、
前記蓄積容量が、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある画素部列；
前記画素部の夫々が順次結線されている画素信号出力線；、
前記画素信号出力線の前記画素部列における配列最後の画素部が結線されている位置より下流の位置で前記画素信号出力線に結線されているとともに、１より大きい増幅率とこれとは異なる増幅率を使い分けて増幅する機能を備えている信号読出経路部；
を有し、
前記信号読出経路部には、前記フローティングディフュージョン（ＣFD）容量によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン(ＣFD)容量と横型オーバーフロー蓄積(CLOFIC)容量とを結合して電荷電圧変換された第２の画素出力信号と、が入力される、ことを特徴とするマルチ画素の光センサにある。
本発明の更に別な側面は、
受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を画素部毎に有し、
前記蓄積容量は、フローティングディフュージョン容量と横型オーバーフロー蓄積容量であり、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
そのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあり、
各画素部が、結線されている画素信号出力線と、
該画素信号出力線に結線されている信号読出経路と、
を具備する光センサを用い、
前記フローティングディフュージョン容量によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量と前記横型オーバーフロー蓄積容量とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を前記信号読出経路に入力し、
前記第１の画素出力信号は、前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする光センサの信号読出し方法。
本発明のもう一つの側面は、
受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
複数の画素部；
を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
前記複数の画素部が順次結線されている画素列出力信号線；
を有し、
該画素列出力信号線に結線された読取部；
を有し、該読取部には、前記フローティングディフュージョン容量（ＣＦＤ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量（ＣＦＤ）と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号は前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅されることを特徴とする撮像装置にある。
本発明の更にもう一つの側面は、
受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
複数の画素部；
を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
前記複数の画素部が順次結線されている画素列出力信号線、
該画素列出力信号線に結線された読取部；
と、を具備した撮像装置を用意し、
前記フローティングディフュージョン容量によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量と横型オーバーフロー蓄積容量とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を前記信号読出し経路に入力し、
前記第１の画素出力信号は、前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする撮像装置の信号読出し方法にある。
本発明の更に別な側面は、
（１）光電変換機能を備えた画素部；
該画素部は、光電変換された電荷を蓄積する蓄積容量と前記電荷を前記蓄積容量に転送するための転送スイッチとを備え、
前記蓄積容量は、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
（２）前記画素部に結線されている画素信号出力線；
（３）前記画素信号出力線に接続されている信号読出経路；
該信号読出経路には、前記ＣFD容量によって電荷電圧変換された第１の画素出力信号と前記ＣFD容量と前記CLOFIC容量とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅する、
ことを特徴とする光センサにある。
本発明によれば、通常の量産プロセスと比べても製造コストアップにならずに量産でき、一光子光量域から高照度光量域までの広範囲なダイナミックレンジ性能を備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらの駆動方法を提供することが出来、産業の更なる発展やより安心・安全な社会の実現に大いに貢献することが出来る。
図１は、本発明に係るＣＭＯＳイメージセンサの画素回路と１列分の読み出し回路の好適な実施態様の一例を示す回路図である。 図２は、図１に示す回路図から画素回路部を抜き出して示した等価回路図である。 図３Ａは、通常のＭＯＳＴｒの構造を説明するための模式的構造切断面図である。 図３Ｂは、本発明に係るＭＯＳＴｒの構造を説明するための模式的構造切断面図である。 図４Ａは、通常の不純物濃度の拡散層を設けた場合の形成される空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。 図４Ｂは、本発明のように通常よりも不純物濃度を低濃度化した拡散層を設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。 図５は、図２に示す画素回路部１０１を有するデバイスにＬＤＤ形成の省略と拡散層の低濃度化を適用した場合のデバイス構造レイアウトを説明するための模式的変形切断面図である。 図６は、好適な製造工程の一つにより製造される光入力センサ部５００の模式的構造図である。 図７は、第１−１信号、第１−２信号、第２信号の光電変換特性を説明するための模式的説明概念図である。 図８はフローティングディフュージョン入力換算のノイズ電子数と、誤読出し確率との関係を示すグラフである。 図９は入力換算ノイズ電子数と電荷電圧変換ゲインとの関係を示すグラフでる。 図１０は、１画素の信号を読み出す場合のタイミング図である。 図１１は、１画素の信号を読み出す場合の手順を説明するためのフロー図である。 図１１Ａは、１画素の信号を読み出す場合の別の手順を説明するためのフロー図である。 図１１Ｂは、１画素の信号を読み出す場合の更に別の手順を説明するためのフロー図である。 図１２は、発明に係わるＣＭＯＳイメージセンサを撮像装置に適用した場合のセンサ部の好適な実施態様の一例を示すもので、第１列のＮ個分の画素部列と１列分の信号読出経路部を示す回路図である。 図１２Ａは、図１２の変形例を示す回路図である。 図１２Ｂは、図１２の更に別の変形例を示す回路図である。 図１３は、図１２に示す撮像装置のセンサ部全体を模式的に示す全体ブロック図である。 図１４Ａは、画素部１０１の模式的なレイアウトパターンの一例を示す図。 図１４Ｂは、図１４Ａの断面線Ａで切断した場合の模式的切断面図である。 図１４Ｃは、図１４Ａの断面線Ｂで切断した場合の模式的切断面図である。 図１５は、実験結果を示すグラフである。
図１には、本発明に係わるＣＭＯＳ光入力センサの画素回路と１列分の読み出し回路を示す好適な実施態様の一例（実施態様例１）としての回路図が示される。
図１の回路構成とし、且つ後述するデバイス構造とすることで、光子検出の高感度と高飽和を両立することが出来る。
図１は、図と説明が複雑になることを避けて、本発明の特徴が端的に理解されるように必要最小限の説明で済むように必要最小限の部分を図示化してある。
図１の光センサ部１００は、画素部１０１と読出部１０２で構成されている。
画素部１０１と読出部１０２は、画素列出力信号線１０３を介して電気的に接続されている。画素列出力信号線１０３の下方には、電流源１０８が設けてある。電流源１０８は、例えばMOSトランジスタで構成される。
画素部１０１の等価回路図は、特許文献１の図２１の画素等価回路図と同等である。図１の例では、列回路部１０２は、３つの列読出部（１０ＨＧ，１０２ＬＧ，１０２Ｎ）で構成されている。
第１−１信号１０２Ｓ１を出力するめの第一列読出部１０２ＨＧは、上流側より、第１−１信号１０２Ｓ１読み出し用のスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、高ゲインアンプ１０５ＨＧ、アナログメモリ回路部１０６ＨＧがこの順で配列され信号線１０７ＨＧと電気的に接続されている構成となっている。
アナログメモリ回路部１０６ＨＧは、第１−１信号１０２Ｓ１用のスイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１と容量（Ｎ１Ｈ）１０６ＨＧ−２が、また、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３と容量（Ｓ１Ｈ）１０６ＨＧ−４が、其々電気的に直列に接続されて、信号線１０７ＨＧに図示のごとく結線されている。
第１−２信号１０２Ｓ２を出力するための第二列読出部１０２ＬＧも、上流側より、第１−２信号１０２Ｓ２読み出し用のスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧ、低ゲインアンプ１０５ＬＧ、アナログメモリ回路部１０６ＬＧの順で配列され信号線１０７ＬＧと電気的に接続されている構成となっている。
アナログメモリ回路部１０６ＬＧは、スイッチ手段（ＮＳ１）１０６ＬＧ−１と容量（Ｎ１）１０６ＬＧ−２が、また、スイッチ手段（ＳＳ１）１０６ＬＧ−３と容量（Ｓ１）１０６ＬＧ−４が、其々電気的に直列に接続されて、信号線１０７ＬＧに図示のごとく結線されている。
第２信号１０２ＳＮを出力する第三列読出部１０２Ｎは、前記第一列読出部１０２ＨＧおよび前記第二列読出部１０２ＬＧとは異なり、アナログメモリ回路部１０６Ｎが、信号線１０７Ｎ１を介して、画素出力信号線１０３に電気的に直結している。
アナログメモリ回路部１０６Ｎは、スイッチ手段（ＮＳ２）１０６Ｎ−１と容量（Ｎ２）１０６Ｎ−２が、また、スイッチ手段（ＳＳ２）１０６Ｎ−３と容量（Ｓ２）１０６Ｎ−４が、其々電気的に直列に接続されて、信号線１０７Ｎ２に図示のごとく結線されている。
読出部１０２は、一つの列の各画素部に共通である。
図１の回路構成とすることで、１光子検出の高感度特性と高飽和特性の両立が可能で、広範のダイナクミックレンジ性能を有する高感度イメージセンサを提供出来る。
読出部１０２に配置した２つのゲインアンプ（１０５ＨＧ、１０５ＬＧ）は画素部１０１から高感度な第一信号を読み出している際に使用し、振幅を増大して後段のノイズを低減した第１−１ 信号（１０２Ｓ１）と「１」以下の増幅率で増幅された信号振幅の第１−２ 信号（１０２Ｓ２）を生成することにより、超高感度信号と高感度信号を得ることができる。
また、画素部１０１から出力される高飽和な第二信号は、画素信号出力線を直接につないだ信号読出経路部に入力される。入力された第二信号に応じて該信号読出経路部から前記入力された第二信号の信号振幅で高飽和信号（「第２信号（１０２ＳＮ）」）が読み出される。
即ち、上記に説明した３つの信号から極低照度な画素では超高感度な第１−１信号（１０２Ｓ１）、高照度な画素では第２信号（１０２ＳＮ）、その中間の照度の画素では第１−２信号（１０２Ｓ２）を読み出すことで、極低照度領域から高照度まで単一の露光期間を用いてリニアに映像（又は撮像）信号を得ることができる。
図１の説明において符番の前の「（）」の中の英文字は、以下の技術的意味を示す。
ＡＭＰＥＮ・・・「第１−１信号」および「第１−２信号」読出し用スイッチ
ＮＳ１Ｈ・・・・「第１−１ＢＧ信号」サンプリング用スイッチ
ＳＳ１Ｈ・・・・「第１−１光信号」サンプリング用スイッチ
Ｎ１Ｈ・・・・・「第１−１ＢＧ信号」ホールド用容量
Ｓ１Ｈ・・・・・「第１−１光信号」ホールド用容量
ＮＳ１・・・・・「第１−２ＢＧ信号」サンプリング用スイッチ
ＳＳ１・・・・・「第１−２光信号」サンプリング用スイッチ
Ｎ１・・・・・・「第１−２ＢＧ信号」ホールド用容量
Ｓ１・・・・・・「第１−２光信号」ホールド用容量
ＮＳ２・・・・・「第２ＢＧ信号」サンプリング用スイッチ
ＳＳ２・・・・・「第２光信号」サンプリング用スイッチ
Ｎ２・・・・・・「第２ＢＧ信号」ホールド用容量
Ｓ２・・・・・・「第２光信号」ホールド用容量
次に、本発明の特徴を図２、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５に従って更に説明する。
図２は、図１に示す光センサ部１００の中の画素部１０１を示したものである。
画素部１０１は、フォトダイオード（ＰＤ）２０１、転送用スイッチ手段（Ｔ）２０２、電荷電圧変換を行うフローティングディフュージョン容量（ＣＦＤ）（非固定浮遊容量：Floating Diffusion Capacitor、「ＣＦＤ容量」と記すこともある）２０３、横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）（Lateral Overflow Integration Capacitor）２０４、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６、画素選択スイッチ手段（Ｘ）２０７、ソースフォロア型スイッチ手段（ＳＦ）２０８から構成される。
オーバーフロー用スイッチ手段（Ｓ）２０５は、ＣＦＤ容量２０３と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４のポテンシャルを結合または分割するオーバーフロー用のスイッチである。
図２において、「ＶＲ」は、リセット電圧、「ＶＤＤ」は、電源電圧を意味する。
本発明においては、画素部１０１にＣＬＯＦＩＣ容量２０４を有しているので、画素部１０１は、以後、「ＬＯＦＩＣ画素部」とも呼ぶことがある。
本発明における画素部１０１中の各スイッチ手段は、好ましくは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＭＯＳＴｒ）等のＦＥＴ（Field Effect Transistor）で構成されるのが望ましい。
図２においては、転送用スイッチ手段（Ｔ）２０２、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６、画素選択スイッチ手段（Ｘ）２０７、ソース・フォロアースイッチ手段（ＳＦ）２０８の各スイッチ手段は、ＭＯＳＴｒで構成されている。
本発明における基本的信号経路は、以下の通りである。
即ち、ＰＤ２０１に入力された光は、光電荷を発生し、発生した光電荷は、ＣＦＤ２０３およびＣＦＤ２０３とＣＬＯＦＩＣ２０４との合計の容量のそれぞれで電荷電圧変換されＳＦ２０８を介してアナログメモリ回路部１０６ＨＧ、１０６ＬＧ、１０６Ｎの中の該当するアナログメモリ回路部に読み出し、そのアナログメモリ回路部のアナログメモリに電圧信号として保持される。その後、電圧信号は、アナログメモリから容量分割され、出力バッファ（不図示）を介してデバイス外部へ読み出され、ＡＤＣ（Analog-Digital Convertor）（不図示）によりデジタル信号へと変換される。
この一連の信号経路においては、読み出しの後段になればなる程ノイズが重畳されてＳ／Ｎが低下するので、本発明においては、読み出し経路の出来るだけ前段、特にＣＦＤ２０３における電荷電圧変換ゲインを出来るだけ高ゲイン化することで読み出し経路後段のノイズを相対的に小さくし、高Ｓ／Ｎ化を図っている。
本発明は、図２に示す画素部１０１に基づいて、実際に入力センサ・デバイスとしてデバイス設計・製造してセンサの感度特性を測定し、その結果を分析・検討し、その検討結果を設計・製造にフィードバックするということを繰り返し、繰り返し行う過程において、図２に破線○で示すところの（ゲート）オーバーラップ容量（２００−１、２００−２，２００−３）の最適化を図れば、本発明の目的が達成されることを見出したことに基づいてなされた。
容量（ＣＦＤ）２０３を構成する容量は、デバイスの配線部に形成される配線寄生容量（１）、ＦＤ拡散層部５０４(図５)において形成されるＰＮ接合容量（２）、画素ＳＦ部５０５において形成されるゲート・基板寄生容量（３）、チャネル容量（４）、ＦＤ拡散層部と画素ＳＦ部において形成されるゲートオーバーラップ容量（５）の５つに大別できる。
容量（ＣＦＤ）２０３を構成する５種類の容量の中、配線寄生容量（１）は、FD拡散層部５０４と画素SF部５０５(図５)を近くに配置して配線の距離を短くし、隣接するメタル配線を出来る限り離して配置することにより、ある程度は縮小することが出来る。しかし、デバイスの高密度化の要求から画素部１０１のサイズ（以後、「画素サイズ」ともいう）ダウンをしなければならないことを考慮すると、配線寄生容量（１）の低容量化にも限界がある。
ゲート・基板寄生容量（３）の改善方法としては、「Well in Well」という特殊プロセスを画素SF部５０５に適用することで、ゲート・基板寄生容量（３）を低減することが出来る。しかし、プロセスが複雑化し、しかも、画素サイズが大きくなるという課題が存在するので、「Well in Well」プロセスの採用では、画素サイズダウンと低容量化の両立は適わない。
加えて、本願の発明者らの検討によると、現時点ではゲート・基板寄生容量（３）は他の容量と比較して小さい容量であるので、ゲート・基板寄生容量（３）の改善は、今のところ必要ないという結論に至っている。
チャネル容量（４）は、画素SF部５０５に一定電流を流すためのチャネルが必要なことから容量低減化の期待は実質出来ない。
ソースフォロア型のスイッチ手段２０８のチャネル容量を、「Ｃchl」で表記すると、容量（Ｃchl）が容量（ＣＦＤ）２０３に影響を与えるのは、ミラー効果によるもので、実効的にチャネル容量（４）が、「１／（ソースフォロア型のスイッチ手段２０８のゲイン）」倍となる。
従って、前述と同様に「Well in Well」プロセスを採用して基板バイアス効果を排除しソースフォロワ型のスイッチ手段２０８のゲインを「１」にすれば、チャネル容量（４）は抑制できる。しかし、「Well in Well」プロセスの採用では、画素サイズダインと低容量化の両立は適わない。
一方、PN接合容量（２）とゲートオーバーラップ容量（３）とはデバイスのレイアウトや読み出し方法の工夫では低減することが期待できない容量であるため、本発明においては、以下に説明するように製造プロセスを変更して低減を図る。即ち、本発明では、ゲートオーバーラップ容量（５）形成のプロセスとその条件を以後に説明する様に従来法を大幅に変更することにより、ＣＦＤ２０３の容量の低減最適化を図るものである。
本発明の特徴を説明するに際し、先ず、ゲートオーバーラップ容量低減のために行う、ＬＤＤ（ Lightly Doped Drain）の省略について、図３Ａ、図３Ｂを用いて説明する。
図３Ａは、本発明に係るLDD構造を有するＭＯＳＴｒ３０１Ａ１、３０１Ａ２の構造を説明するための模式的構造切断面図である。
図３Ｂは、本発明者等による先の出願（特許文献２）の発明に係る非LDD構造のＭＯＳＴｒ３０１Ｂ１、３０１Ｂ２の構造を説明するための模式的構造切断面図である。
通常、ゲート電極３０３Ａ、３０３Ｂの作成とサイドウォール３０４Ａ、３０４Ｂ１、３０４Ｂ２の作成の間に、先ずＬＤＤ３０５の形成が行われる。
次いで、サイドウォール３０４Ａ、３０４Ｂ１、３０４Ｂ２の形成、拡散層３０２の形成の順で、形成される。
ＬＤＤ３０５を設ける理由は、形成されるＭＯＳＴｒのホットキャリア劣化防止である。即ち、ソースからドレインに走行する電子の一部がドレイン近傍の高い電界によって加速され、高いエネルギー有するホットキャリアとなる。ホットキャリアは、インパクトイオン化によって高いエネルギーを有する電子・正孔を発生させたり、ゲート絶縁膜と半導体との界面付近に欠陥を生成させたり、あるいはゲート絶縁膜中に注入され、ゲート絶縁膜中の欠陥に捉えられて固定電荷となり、トランジスタ電気的特性の経時劣化をもたらす。このホットキャリアの発生は、チャネル長が１μm以下のトランジスタで顕著であり、一般的なロジックＬＳＩの微細化における大きな課題である。
このホットキャリアの発生を抑制するために，ドレイン近傍の電界を緩和するための濃度の薄い拡散層でＬＤＤ３０５を構成する。このタイプのトランジスタは「ＬＤＤ構造のトランジスタ」と一般的に呼ばれている。又、本願では、ＬＤＤ構造を有しないトランジスタを「「非ＬＤＤ構造トランジスタ」と呼ぶ場合がある。
このようなＬＤＤ構造のトランジスタの場合は、以下のような課題が発生する。
図３Ａに示されるように、拡散層部分（拡散層３０２とＬＤＤ３０５の部分）のうちゲート電極３０３Ａ、３０３Ｂ側にせり出したＬＤＤ３０５による部分（拡散層３０２の両サイドにＬＤＤ３０５のせり出した部分が示される）が、ゲートオーバーラップ容量を大きくする要因になっている。
そこで特許文献２（前記先願）では、ＬＤＤ３０５の形成を省略することで、オーバーラップ容量を大幅に軽減する要因の一つとすることが出来たものである。さらに、ＬＤＤ３０５形成を省略したとしても、光センサの動作電圧条件下では、前述のホットキャリアによる影響が十分に小さく、問題を生じさせないことをトランジスタの試作と測定の実験を通して見出したものである。
図３ＢにＬＤＤ３０５の形成を省略した場合のゲートオーバーラップ部の容量関係を図３Ａと同様模式的に示す。
図から明らかなように、図３Ａの場合に比べて図３Ｂの場合の方がゲートオーバーラップ部の容量が低減されている。
図３Ｂの場合のトランジスタ（３０１Ｂ１若しくは３０１Ｂ２）のドレイン若しくはソースは、拡散層３０２の端部領域が担っている。
以下に、容量低減のために行うプロセス変更について述べる。
PN接合容量は、p-epi層３００とn+層（拡散層）３０２に亘って形成される空乏層の幅によって決まる。即ち、空乏層の幅Ｗが大きくなればなるほど、PN接合の容量はより小さくなる。この空乏層の幅Ｗは、p-epi層３００とn+層３０２の不純物の濃度によって決まる。
本発明においては、n+層３０２の不純物の濃度を小さくすることで空乏層の幅Ｗを大きくしてPN接合容量を減らす。
図４Ａに、通常の不純物濃度の拡散層４０２Ａを設けた場合の、図４Ｂに、本発明のように通常よりも不純物濃度を低濃度化した拡散層４０２Ｂを設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した。
図４Ａは、ＬＤＤ・ＭＯＳＴｒに通常の不純物濃度の拡散層を設けた場合の形成される空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。
図４Ｂは、本発明のようにＬＤＤ・ＭＯＳＴｒに通常よりも不純物濃度を低濃度化した拡散層を設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。
図４Ａには、ＭＯＳＴｒ４０１Ａ１とＭＯＳＴｒ４０１Ａ２の構造の一部が示される。
拡散層４０２Ａは、ＭＯＳＴｒ４０１Ａ１のドレイン領域（図において拡散層４０２Ａの左側部分）とＭＯＳＴｒ４０１Ａ２のソース領域（図において拡散層４０２Ａの右側部）を兼ね備えている。
通常のように拡散層４０２Ａ中の不純物の濃度が高いと図４Ａに示すように空乏層の幅ＷＡは小さくなり、本願のように拡散層４０２Ｂ中の不純物の濃度が低いと図４Ｂに示すように空乏層の幅ＷＢは大きくなる。
n+層（拡散層）の不純物の低濃度化は、ＰＮ接合の空乏層幅を広げることができるためＰＮ接合容量を低減する効果がある。さらに、n+層中の電荷とゲート電極の距離が大きくなるため、ＬＤＤ形成の省略と同様にゲートオーバーラップ容量を低減する効果がある。
以上、図３Ａ乃至図４Ｂでの説明に関連して、ＬＤＤと拡散層の低濃度化を適用した場合の本発明の実施態様の好適な例の一つを図５に示す。
図５は、図２に示す画素回路部１０１の回路構成と同等の回路構成を有する光入力センサ部５００のデバイス構造の形成に際しＬＤＤと拡散層の低濃度化を適用した場合のデバイス構造レイアウトを説明するための模式的構造切断面図である。
図５において、引き出し電極（実線で示してある）は、仮想電極として記載してある。又、図１、図２と同じものを示す場合は、図１、図２の符番で示してある。
光入力センサ部５００は、ｎ-型シリコン（n-Si）基体５００−１の上にｐ型シリコン層５００−２をエピタキシャル成長させ、該ｐ型シリコン層５００−２を利用して、図２に示す回路設計に基づいて、受光ダイドード、トランジスタ、容量素子等の各電子素子と配線を作成したものである。
図５において、ｎ型不純物がそれぞれの濃度でド−ピングされているのは、
ｎ型領域５０１−１，５０１−２、５０３―１〜５０３−１１、ｎ+型領域５０２−１〜５０２−５、ｎ―型領域５０８，５１１、５１２、ｎ型シリコン（n-Si）基体５００−１である。
各領域におけるｎ型不純物のド−ピング濃度は、
（ｎ―型領域の濃度）＜（ｎ型領域の濃度）＜（ｎ+型領域の濃度）・・・（１）
の関係にある。
ｐ型不純物がそれぞれの濃度でド−ピングされているのは、ｐ型シリコン層５００−２、STI周辺ｐ+型領域５１０である。
各領域におけるｐ型不純物のド−ピング濃度は、
（ｐ型領域の濃度）＜（ｐ+型領域の濃度）・・・（２）
の関係にある。
図５の場合においては、ｎ型領域５０３−１〜５０３−１１がＬＤＤである。
低容量FDを形成するために、不純物のド−ピング量を従前に比べて低減化したｎ型領域が、符番５０１−１、５０１−２，５０１−３で示される。
従前通り高濃度で不純物量がドーピングされているのが、ｎ+型領域５０２−１，５０２−２，５０２−３，５０２−４，５０２−５である。
従来通りＬＤＤとして形成されているのが、ｎ型領域５０３−１，５０３−２，５０３−３，５０３−４，５０３−５，５０３−６、５０３−７である。
本発明においては、上記のｎ型領域（５０３−１〜５０３−７）、ｎ+型領域（５０２−１〜５０２−５）は、「拡散層」と記すこともある。
各電子素子の内、素子分離を確実にする方が高デバイス性能化の実現に貢献する該当の電子素子には、それぞれ、必要な性能特性の素子分離領域５０６−１，５０６−２，５０６−３，５０６−４が設けてある。
ｐ型シリコン層５００−２の所定の位置には、ｐ型埋め込み領域５０７−１，５０７−２，５０７−３が設けてある。
図５においては、フォトダイオード（ＰＤ）２０１は、ｎ-領域５０８とｐ+領域５０９が積層されたダイオード構造を有している。
図５において、横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４におけるｎ-型領域５１１とソースフォロア型のスイッチ手段（ＳＦ）２０８におけるｎ-型領域５１２は、以下の技術的理由から設けるのが望ましいものである。
横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）においては、ゲート絶縁膜を誘電体とするキャパシタとして使用するので出来るだけ広い電圧範囲で一定の容量値が得られることが望ましいために、n-型で示した埋め込みN型層を形成するのが好ましい。
この様に、ｎ-型領域を設けることで、動作電圧範囲でSi領域とゲート絶縁膜の界面に常に電子をためることができ、一定の容量値が得やすくなる。
ソースフォロア型のスイッチ手段（ＳＦ）においては、低周波ノイズを低減する目的でn-型で示した埋め込みチャネル層を形成するのが好ましい。
ｎ-型領域を設けることでチャネルがSi深さ方向に広く形成されるため、ゲート絶縁膜中のトラップに電子が捕獲されづらくなるとともに、電子を捕獲し帯電したトラップの影響も低減することが出来るので、低い低周波ノイズを得ることが出来る。
本発明においては、フォトダイオード（ＰＤ）２０１は、フォトトランジスタに変えることも可能である。
転送用スイッチ手段Ｔ２０２の電極２０２−１には、配線ΦTが結線され、オーバーフロー用スイッチ手段(Ｓ)２０５の電極２０５−１には、配線ΦSが結線され、リセット用スイッチ手段(Ｒ)２０６の電極２０６−１には、配線ΦRが結線され、画素選択スイッチ手段（Ｘ）２０７の電極２０７−１には、配線ΦXが結線されている。
n＋型領域５０２−１は、リセット用スイッチ手段（Ｒ）２０６のドレインとして機能し、リセット電圧を与える配線ＶＲに結線されている。
ソース・フォロアースイッチ手段（ＳＦ）２０８の電極２０８−１は、ｎ型領域５０１−１に電気的に接続されている。
横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４の電極２０４−１は、容量（CLOFIC）２０４の一方の電極として機能し、ｎ型領域５０１−２に電気的に接続されている。
ｎ＋型領域５０２−２，５０２−３は、配線GNDに電気的に直接接続されている。
ｎ+型領域５０２−５は、画素出力信号線１０３に電気的に直接接続されている。
図５に記載される各スイッチ手段は、ＭＯＳＴｒで構成されている。
本発明においての特徴の一つは、
転送用スイッチ手段（Ｔ）において、そのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあることである。
本発明において、式（１）は、好ましくは、１＜ N／ND ≦５０、より好ましくは、１＜ N／ND ≦１０、であるのが望ましい。式（２）は、好ましくは、1.0×1010 cm-3≦ N ≦ 5.0×1019 cm-3、より好ましくは、5.0×1010 cm-3≦ N ≦ 5.0×1019 cm-3、であるのが望ましい。
更には、好ましくは、更にオーバーフロー用スイッチ手段（Ｓ）、ソースフォロア型スイッチ手段（ＳＦ）のいずれか一方においても上記関係にあることが望ましい。より好ましくは、転送用スイッチ手段（Ｔ），オーバーフロー用スイッチ手段（Ｓ）、ソースフォロア型スイッチ手段（ＳＦ）のすべてにおいて上記関係にあることが望ましい。
本発明においては、ｎ型領域５０１−１、５０１−３の不純物濃度の低減化の程度は、従前の実用素子における不純物含有量（ｎ+型領域５０２−１〜５０２−５の不純物含有量）に対して、通常は５０％減、好ましくは、７０％減、より好ましくは、９０％減であることが望ましい。
具体的には、１×１０２０個／cm3以下、好ましくは、６×１０１９個／cm3以下、より好ましくは、２×１０１９個／cm3以下であるのが望ましい。
本発明においては、上述のように、ｎ型領域５０１−１、５０１−３の不純物濃度の低減化により、容量（CFD）２０３の容量の低減化を効果的に図るものである。しかし、例えば、ｎ型領域５０２−１、５０２−４、５０２−５の不純物濃度の低減化は、直列抵抗の増加を引き起こす。その結果、画素信号出力電圧範囲をせばめてダイナミックレンジを低下させたり、ソースフォロワ回路のゲインを低下させ、Ｓ／Ｎ比を低下させたり、あるいはシェーディングの原因になったりするので、ｎ型領域５０２−１、５０２−４、 ５０２−５の不純物濃度は、従前の実用素子のものより低減することは、デバイスのトータル設計上芳しくない。
このような視点からすると、本発明においては、ｎ型領域５０１−１、５０１−３の不純物濃度は、ｎ+型領域５０２−１乃至５０２−５における不純物濃度より、望ましくは、５０％以下、とするのが好適である。
以上の様なデバイス構成とすることにより、容量（ＣFD）２０３(図２)の低容量化を図り、１光子検出の高感度特性と高飽和特性を両立させ、広範のダイナクミックレンジを有する高感度イメージセンサの提供を可能にしている。
転送用スイッチ手段（Ｔ）２０２、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６は、それぞれフォトダイオード（ＰＤ）２０１に蓄積した電荷の転送と、フォトダイオード（ＰＤ）２０１の容量と容量（CFD）２０３の容量と容量（ＣＬＯＦＩＣ）２０４の容量（容量の合計数10fF程度）のリセットにのみ使用する。
ソースフォロア型のスイッチ手段（ＳＦ）２０８の直列抵抗が大きくなると、ゲインが低下してしまう。そのため、本発明では、図５に示すように、スイッチ手段２０８としてのＭＯＳトランジスタのソース部にはＬＤＤを設けてゲインの低下を阻止している。
次に、図５に示す光センサ部５００の製造例の概略を説明する。
使用される製造技術は、通常の半導体製造技術であるので、当業者ならば容易に理解できる程度の範囲で省略（材料、薬品、製造条件、製造装置等）して説明する。
以下の工程表は、製造工程の主要工程を示すものである。
尚、工程（１２）、（１３）は、容量（CFD）２０３の容量の低減化のための工程である。
『工程表』
工程（１）： 素子分離（Shallow Trench Isolation: STI）（５０６−１〜５０６−４）形成
工程（２）：ウェル/チャネルストップ層（５０７−１〜５０７−３、５１０）形成イオン 注入
工程（３）：活性化アニール
工程（４）：ゲート絶縁膜形成
工程（５）：ゲート電極成膜
工程（６）：ゲート電極パターニング
工程（７）：PD埋め込みn-層（５０８）形成イオン注入
工程（８）：PD表面p+層（５０９）形成イオン注入
工程（９）：Lightly Doped Drain(ＬＤＤ)形成イオン注入
『フォトリソ⇒イオン注入⇒レジスト除去』
工程（１０）：活性化アニール
工程（１１：）サイドウォール形成
工程（１２：）S/D拡散層（５０１−１〜５０１−３、５０２−１〜５０２−５）形成イオン注入（１）
フォトリソ⇒イオン注入⇒レジスト除去
工程（１３）：S/D高濃度拡散層（５０２−１〜５０２−５）形成イオン注入（２）
『フォトリソ⇒イオン注入⇒レジスト除去』
工程（１４）：活性化アニール
工程（１５）：第一層間膜（６０５−１）形成
工程（１６）：コンタクトホール形成
工程（１７）：コンタクト電極（６０６−１〜６０６−３）形成
工程（１８）：メタル電極（６０７−１，６０７−２）形成
工程（１９）：水素シンタリング
上記工程で得られた光センサ部５００の模式的構造図を図６に示す。
図６において、
附番６０５−１〜６０５−２は配線層間絶縁体層、附番６０６−１〜６０６−３はコンタクト電極、附番６０７−１〜６０７−２はメタル配線、附番６０８−１〜６０８−４はＬＤＤ、附番６０９−１，６０９−２は拡散層である。
次に、図１、２を利用して、本発明を画像入力デバイスとしての高感度ＣＭＯＳイメージセンサ（固体撮像装置）に応用した場合の好適な例の一つについて記述する。
ここでは、光電子検出型について記述するが、素子構造の極性が逆極性であっても本発明の範疇に入ることは言うまでもない。
蓄積期間（ＳＴ）（撮像光を受光することで発生する光電荷を所定の容量に蓄積する期間）中に、フォトダイオード（ＰＤ）２０１とフローティングディフュージョン容量（ＣＦＤ）２０３への電荷の蓄積量がそれらの容量を超えて過飽和状態になって流れ出した過飽和電荷はオーバーフロー用スイッチ手段（Ｓ）２０５を介して横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４において蓄積される。
容量値の小さい容量（ＣＦＤ）２０３において蓄積されている電荷量（電荷信号）は相当する電圧値に対応する電圧信号に変換されて、画素部１０１から第一の信号（Ａ１−１））として出力される。
上記出力された第一の信号（Ａ１−１）は、その値の大きさ（電圧値若しくは元の電荷量で示すことができる）に応じて、スイッチ手段１０４ＨＧ若しくはスイッチ手段１０４ＬＧの何れかがＯＮになり、第一列読出部１０２ＨＧ若しくは、第一列読出部１０２ＬＧの何れかに入力される。
即ち、第一の信号（Ａ１−１）は、その値の大きさが所定値を超えている場合（超低照度下での超高感度受光信号の場合）は、スイッチ手段１０４ＨＧがＯＮされて、第一列読出部１０２ＨＧに入力される。該入力された第一の信号（Ａ１−１）は、高ゲインアンプ１０５ＨＧにより「１」を超えた増幅率で増幅されて増幅信号ＡＭ１としてアナログメモリ回路部１０６ＨＧに一旦蓄積される。その後、該増幅信号ＡＭ１に応じた第１−１信号（１０２Ｓ１）が第一列読出部１０２ＨＧから読み出される。
上記出力された第一の信号（Ａ１−１）は、その値の大きさが所定値以下の場合（低照度下での高感度受光信号の場合）は、スイッチ手段１０４ＬＧがＯＮされて、第二列読出部１０２ＬＧに入力される。該入力された第一の信号（A1−１）は、低ゲインアンプ１０５ＬＧにより「１」以下の増幅率で増幅されて増幅信号ＡＭ２としてアナログメモリ回路部１０６ＬＧに一旦蓄積される。その後、該増幅信号ＡＭ２に応じた第１−２信号（１０２Ｓ２）が第二列読出部１０２ＬＧより読み出される。
次に、フローティングディフュージョン容量（ＣＦＤ）２０３の容量と横型オーバーフロー蓄積容量（CＬＯＦＩＣ）２０４の容量とを足し合わせた、容量値の大きい容量において蓄積されている電荷量（電荷信号）は相当する電圧値に対応する電圧信号に変換されて、画素部１０１から第二の信号（Ａ１−２）として出力される。
上記出力された第二の信号（Ａ１−２）は、第三列読出部１０２Ｎに入力される。前記入力された第二の信号（Ａ１−２）は、アナログメモリ回路部１０６Ｎに一旦蓄積される。その後、該蓄積された第二の信号（Ａ１−２）に応じた第２信号（１０２ＳＮ）が第三列読出部１０２Ｎより読み出される。
読出部１０２からの読出信号は水平方向に設置された走査回路（不図示）によって列を順次選択されて読出される。
ここで、各列読出部にADC（Ａ／Ｄ変換手段）を設け、デバイスチップ内で列毎に各信号をアナログ−デジタル変換し、デジタル信号をデバイスチップ外に読出しても良い。
本発明において、第一の信号（Ａ１−１）は、超極微小量の照射光量域で得られた信号（超低照度下での超高感度受光信号）か、該超極微小量の照射光量域の光量を超えた光量の照射光量域で得られた信号（低照度下での高感度受光信号）かによって、増幅される増幅率が異なる。
本発明においては、その増幅率の切換えの基準は、第一の信号（Ａ１−１）の信号の大きさのレベルに合わせて所望に従って適宜決めることができるが、例えば、信号レベルの大きさが電荷量で250電子程度の場合は、１よりも大きいゲインの値（増幅率）は、16倍のゲイン値とするのが好ましい。
本発明の試作デバイスでは、例えば、高ゲインアンプ１０５ＨＧの増幅率は16倍とし、低ゲインアンプ１０５ＬＧの増幅率は1倍とした。
ただし、第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）とを合成する際の信号／ノイズ比が第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）のどちらも一定値以上にするために、高ゲインアンプ１０５ＨＧと低ゲインアンプ１０５ＬＧの増幅率の差を一定以内に保つ範囲であれば、高ゲインアンプ１０５ＨＧの信号増幅率は、読出部１０２の下流の回路で発生するノイズの影響を低減するために高い方が望ましい。本発明においては、「1」より大きい増幅率とするのが望ましい。
以上のことにより、感度の高い第１−１信号（１０２Ｓ１）、次に感度の高い第１−２信号（１０２Ｓ２）、さらに高飽和な第２信号（１０２Ｎ）を合成して第１−１信号（１０２Ｓ１）の高感度信号を得ると共に、広いダイナミックレンジにおける撮像信号を一回の露光期間によって得ることが出来る。
即ち、「第１−１信号（１０２Ｓ１）」「第１−２信号（１０２Ｓ２）」「第２信号（１０２Ｎ）」を合成した信号が「撮像信号」であって、その「撮像信号」は、１回の露光時間内に高感度で広ダイナミックに、詰り、「撮像信号」は、１回の露光期間で、１光子程度の暗部画素からの信号から高照度の画素からの信号まで広範囲に得られる。この点を概念的に説明するための図が、図７、図８である。
図７は、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の光電変換特性を説明するための模式的説明概念図である。
図８はフローティングディフュージョン入力換算のノイズ電子数と、誤読出し確率との関係を示すグラフである。
ここで、フローティングディフュージョンに入力された光電荷を一つずつ読出しできた場合を正しい読出しと定義した。
入力換算ノイズ電子数を０．２６個以下とすると誤読出し確率を５％より小さくすることができ実質的に問題なく１光子毎の精度で信号を読み出せることを見出した。また、さらに、入力換算ノイズ電子数を好適には０．２０個以下とすると誤読出し確率を１％より小さくすることができることも見出した。
これらのことは、デバイス設計・シミュレーション・製造・デバイス駆動・分析・検討を種々繰り返すことで確認された。
図９は入力換算ノイズ電子数と電荷電圧変換ゲインとの関係を示すグラフである。
図１０、図１１を用いて、以下、本発明に係る撮像装置により撮像し、該撮像した画像に基づく画像信号を読み出す方法を説明する。
ここで、以下に記載の本発明におけるデバイスの画素信号出力方法はソースフォロア型のスイッチ（ＳＦ）２０８と列電流源１０８とで構成されるソースフォロア回路による画素信号出力方法である。
本発明においては、この画素信号出力方法に限定されることはなく、画素出力線１０３をリセットした後に浮遊状態にして、ソースフォロア型のスイッチ（ＳＦ）を画素出力線１０３に寄生する容量負荷によって駆動させ画素信号出力を行う浮遊容量負荷読出し方法を用いても良い。
図１０は、１画素の信号を読み出す場合のタイミング図である。図１０において、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＴ１）し、次にＯＮ・ＯＦＦ（パルスＳＴ２）する際、最初のＯＮ・ＯＦＦのＯＦＦ時点から、次のＯＮ・ＯＦＦのＯＮ時点までの期間は、蓄積期間（ＳＴ）である。
Ｔ１〜Ｔ５はアナログメモリへの信号サンプリング終了のタイミングである。
アナログメモリへの信号サンプリング開始は、該当のパルスのＯＮ時である。オーバーフロー用スイッチ手段（Ｓ）２０５、画素選択スイッチ手段（Ｘ）２０７がそれぞれ所定時間（ｔ１、ｔ２）ＯＮ状態を維持している期間に、リセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２が順次ＯＮされ、それぞれの所定時間（ｔ３、ｔ４）ＯＮ状態を維持する。
オーバーフロー用スイッチ手段（Ｓ）２０５、画素選択スイッチ手段（Ｘ）２０７のＯＦＦのタイミングは、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされた後に、画素選択スイッチ手段（Ｘ）２０７がＯＦＦされる。
オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされる前にリセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＲ１，パルスＳＴ１）する。
転送用スイッチ手段（Ｔ）２０２のＯＮ・ＯＦＦのタイミングは、リセット用スイッチ手段（Ｒ）２０６のＯＮ・ＯＦＦ期間（「所定時間（ｔ３）」）内にとられる。
転送用スイッチ手段（Ｔ）２０２、リセット用スイッチ手段（Ｒ）２０６、オーバーフロー用スイッチ手段（Ｓ）２０５が順次ＯＦＦされた後、スイッチ手段（ＮＳ２）１０６Ｎ-１が所定時間（ｔ５）ＯＮされる。該所定時間（ｔ５）経過後、スイッチ手段（ＮＳ２）１０６Ｎ-１はＯＦＦされる。
このスイッチ手段（ＮＳ２）１０６Ｎ-１のＯＦＦのタイミングは、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされる前である。その後、画素選択スイッチ手段（Ｘ）２０７がＯＦＦされる。
画素選択スイッチ手段（Ｘ）２０７が再びＯＮされると、先ず、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧが、ＯＮになる。
次いで、スイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１とスイッチ手段（ＮＳ１）１０６ＬＧ―１が同時にＯＮ・ＯＦＦ（パルスＳＨＧ１，パルスＳＬＧ１）する。
次いで、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＴ２）し、その後、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３とスイッチ手段（ＳＳ１）１０６ＬＧ−３が同時にＯＮする。
スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３とスイッチ手段（ＳＳ１）１０６ＬＧ−３がこのＯＮ状態から同時にＯＦＦした後のタイミングでスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＦＦ（パルスＳＡＭ１，パルスＳＡＭ２）する。
このスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＦＦした後に、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＮ（パルスＳＳ２）し、次にスイッチ手段（ＳＳ２）１０６Ｎ−３がＯＮ・ＯＦＦ（パルスＳＳＳ２）する。
次いで、リセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２が、順次ＯＮになる。
このオーバーフロー用スイッチ手段（Ｓ）２０５がＯＮ状態にある期間（パルスＳＳ２の幅t1）に、転送用スイッチ手段（Ｔ）２０２、リセット用スイッチ手段（Ｒ）２０６が順次ＯＦＦ（パルスＳＴ３、パルスＳＲ２）になる。
次にスイッチ手段（ＮＳ２）１０６Ｎ−１がＯＮ・ＯＦＦ（パルスＳＮＳ２２）する。このスイッチ手段（ＮＳ２）１０６Ｎ−１がＯＦＦ（パルスＳＮＳ２２）した後にオーバフロースイッチ手段（Ｓ）２０５がＯＦＦ（パルスＳＳ２）する。
ここで、蓄積期間（ＳＴ）内に、ＰＤ２０１の飽和電荷量を超える光電荷量がＰＤ２０１で発生した場合には、光電荷はＰＤ２０１から転送用スイッチ手段（Ｔ）２０２のポテンシャル障壁を超えて容量(ＣＦＤ )２０３へオーバーフローされる。さらに、容量(ＣＦＤ )２０３の飽和電荷量を超える光電荷量が容量(ＣＦＤ )２０３へオーバーフローされた場合、光電荷は、容量（ＣＦＤ）２０３からスイッチ手段（Ｓ）２０５のポテンシャル障壁を超えて蓄積容量（ＣＬＯＦＩＣ）２０４へオーバーフローされる。
スイッチ手段（Ｘ）２０７がＯＮしている期間（パルスＳＸ１，パルスＳＸ２のパルス幅t2に相当）は、その画素は列出力線１０３と結合し、以下の信号が順次出力される。
スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ，スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＮしている際に、ゲインアンプ１０５ＨＧおよびゲインアンプ１０５ＬＧがアクティブになる。
転送用スイッチ手段（Ｔ）２０２がＯＮする前で且つ蓄積期間（ＳＴ）内で、
スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ及びスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧをＯＮさせる。
その後、スイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１およびスイッチ手段（ＮＳ１）１０６ＬＧ−１をＯＮ・ＯＦＦ（パルスＳＨＧ１，パルスＳＬＧ１）させて、第１−１ＢＧ信号、第１−２ＢＧ信号をそれぞれ読出し、其々の信号を該当する容量（Ｎ１Ｈ）１０６ＨＧ−２及び容量（Ｎ１）１０６ＬＧ−２に保持する。
ここで、第１−１信号、第１−２信号には、容量（ＣＦＤ）２０３のリセット雑音、スイッチ手段（ＳＦ）２０８の閾値ばらつき及びゲインアンプ１０５ＨＧ、ゲイン１０５ＬＧのオフセット電圧に相当する信号（ノイズ信号）が含まれる。
次に、転送用スイッチ手段（Ｔ）２０２をＯＮ・ＯＦＦ（パルスＳＴ２）させて、受光することによりＰＤ２０１内に発生した電荷（「光電荷」ということもある）をフローティングディフュージョン容量（ＣＦＤ）２０３へ完全転送させる。
この時、光電荷の電荷量が容量（ＣＦＤ）２０３の飽和電荷量よりも大きい場合には、スイッチ手段（Ｓ）２０５のポテンシャルを超えて蓄積容量（ＣＬＯＦＩＣ）２０４に過飽和量の光電荷がオーバーフローする。容量（ＣＦＤ）２０３に転送された電荷量の光電荷は、容量（ＣＦＤ）２０３の容量値に応じて電荷電圧変換される。
転送用スイッチ手段（Ｔ）２０２がＯＦＦした（パルスＳＴ２のＯＦＦ）後に、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３およびスイッチ手段（ＳＳ１）１０６ＬＧ−３をＯＮ・ＯＦＦ（パルスＳＨＧ３，パルスＳＬＧ３）させて、第１−１光信号、第１−２光信号をそれぞれ読出し、其々に該当する容量（Ｓ１Ｈ）１０６ＨＧ−４、容量（Ｓ１）１０６ＬＧ−４に保持する。この信号読み出し終了タイミングＴ３は、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３およびスイッチ手段（ＳＳ１）１０６ＬＧ−３のＯＦＦ時である。
ここで、第１−１光信号、第１−２光信号には、それぞれ第１−１ＢＧ信号、第１−２ＢＧ信号に加えて、容量（ＣＦＤ）２０３に転送された光電荷の電荷量に応じて発生した信号が加算されており、後段の回路で相間二重サンプリング処理、すなわち第１−１光信号から第１−１ＢＧ信号を減算し、第１−２光信号から第１−２ＢＧ信号を減算することで、光電荷の電荷量に応じて発生した信号のみをそれぞれ得る。当然のことながら、ゲインアンプ１０５ＨＧ、１０５ＬＧには相関二重サンプリング機能を有するゲインアンプを用いてもよい。
第１−１光信号を容量（Ｓ１Ｈ）１０６ＨＧ−４に、第１−２光信号を容量（Ｓ１）１０６ＬＧ−４へそれぞれ読出した後、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ，スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧをそれぞれＯＦＦさせて、ゲインアンプ１０５ＨＧおよび１０５ＬＧを非アクティブにする。
その後、スイッチ手段（Ｓ）２０５をＯＮさせて、容量（ＣＦＤ）２０３と蓄積容量（ＣＬＯＦＩＣ）２０４のポテンシャルを結合する。
この時、蓄積期間（ＳＴ）内ないしは蓄積期間（ＳＴ）内と転送期間（ＴＴ）内に、容量（ＣＦＤ）２０３からオーバーフローして蓄積容量（ＣＬＯＦＩＣ）２０４に蓄積されている電荷がある場合には、蓄積容量（ＣＬＯＦＩＣ）２０４に蓄積されている電荷量の電荷と容量（ＣＦＤ）２０３に転送されて蓄積されている電荷量の電荷とがスイッチ手段（Ｓ）２０５を介して混ざり合い、蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３の合計の容量によって電荷電圧変換される。
容量（ＣＦＤ）２０３からオーバーフローがなく蓄積容量（ＣＬＯＦＩＣ）２０４に電荷が蓄積されてない場合には、容量（ＣＦＤ）２０３に転送された電荷量の電荷が蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３の合計の容量によって電荷電圧変換される。
ここで、転送用スイッチ手段（Ｔ）２０２がパルスＳＴ２でＯＮ・ＯＦＦする動作でＯＦＦした時点からフォトダイドード（ＰＤ）２０１に蓄積されている光電荷を容量（ＣＦＤ）２０３と蓄積容量（ＣＬＯＦＩＣ）２０４に転送させるために、スイッチ手段（Ｓ）２０５がＯＮしている状態で転送用スイッチ手段（Ｔ）２０２をＯＮ・ＯＦＦさせる動作を入れても良い。
その後、スイッチ手段（Ｓ）２０５がＯＮとなっている期間（ｔ１）内に、スイッチ手段（ＳＳ２）１０６Ｎ−３をＯＮ・ＯＦＦ（パルスＳＳＳ２）させることで、第２光信号を容量（Ｓ２）１０６Ｎ−４に読出し、保持する。この際の読み出し終了タイミングはＴ４である。
次いで、スイッチ手段（Ｒ）２０６をＯＮさせて蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３のリセットを開始する。
その後、転送用スイッチ手段（Ｔ）２０５をＯＮさせてＰＤ２０１のリセットを開始する。
次いで、スイッチ手段（Ｒ）２０６をＯＦＦさせて蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３のリセットを完了する。
この時、蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３にはそれぞれリセット雑音が取り込まれるが、前述のようにして除去して受光量に応じた信号のみとすることが出来る。
その後、スイッチ手段（ＮＳ２）１０６Ｎ−１をＯＮ・ＯＦＦ（パルスＳＮＳ２２）させることで、第２ＢＧ信号を容量（Ｎ２）１０６Ｎ−２に読出し、保持する。
その後、スイッチ手段（Ｓ）２０５をＯＦＦさせて、蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３のポテンシャルを非結合する。
次いで、スイッチ手段（Ｘ）２０７をＯＦＦさせて、画素を出力線から切り離し、別の行の画素の読出し期間に移る。
図１１は、図１若しくは図１２の例において、１画素の信号を読み出す（撮像する）場合の手順を説明するためのフロー図である。図１１に示された手順は、コンピュータプログラムによって動作する図示しない制御回路によって実行されるものとする。
撮像が開始される（ステップ８０１）と、信号出力の準備前か否か（ステップ８０２）が判断される。信号出力の準備前であれば、第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２Ｎの光電変換特性の取得ステップ８０３に移行する。各信号の光電変換特性の取得が完了すると、ステップ８０４に移行する。ステップ８０で信号出力の準備前でなければ、ステップ８０４に移行する。ステップ８０４では、画素信号の取得開始か否かが判断される。画素信号の取得が開始される、取得された画素信号はステップ８０５において、蓄積される。画素信号の取得開始が否の場合は、再度、ステップ８０４に戻って画素信号の取得開始か否かが判断される。ステップ８０４で蓄積された各信号（第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２Ｎ）は、ステップ８０６で、次段階の回路へ転送されるために出力される。
次いで、第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２Ｎの出力の組み合わせから撮像面の照度を表す信号を導出する（ステップ８０７）。その後、導出された信号を所定の回路に転送するために出力し（ステップ８０８）、一連の読み取り動作を完了する（ステップ８０９）。
本発明に係る試作デバイスＡでは、列回路部１０２に高ゲインアンプを用いることで、フローティングディフュージョン入力換算のノイズ電圧を６０μVにすることが出来た。
電荷電圧変換ゲインを２３０μV/e-とした時に入力換算ノイズ電子数を０．２６個とすることが出来、実質的に問題なく１光子毎の精度で信号を読み出すことが出来た。
また、電荷電圧変換ゲインを３００μV/e-とした時に入力換算ノイズ電子数を０．２０個とすることが出来た。
ここで、電荷電圧変換ゲインとフローティングディフュージョン容量との関係は以下の式で与えられる。
CG=q/CFD・・・・・・（１）
尚、「CG」は電荷電圧変換ゲインを、「q」は素電荷を、「CFD」はフローティン グディフュージョン容量を示す。
上記の試作デバイスAの試作においては、これまでに説明してきた通り、ゲート電極とｎ型拡散層とのオーバーラップを物理的に縮小するために、通常ＬＤＤと呼ばれる、ゲート電極のサイドウォール形成前にｎ型の不純物を注入して形成するｎ型領域(ＬＤＤ)を形成しない作成フローを用いた。
また、サイドウォール形成後にｎ型不純物を1015 cm-2オーダーの高ドーズで打ち込むイオン注入の工程を変更してｎ型不純物のドーズを6×1014 cm-2として低ドーズ化し、所定のｎ型拡散層（n型領域５０１−１，５０１−２，５０１−３）の濃度を低減した。
これによりゲートオーバーラップ容量がさらに低減され、また、PN接合容量も低減することが出来た。即ち、試作デバイスＡにおいては、フローティングディフュージョン容量は、０．５fF、電荷電圧変換ゲインは、３２０μV/e-、入力換算ノイズ電子数は、０．１９個とすることが出来、1光子の精度で信号を読み出せた。また、第１−１信号、第１−２信号、第２信号を合成することで、1回の露光期間で、1電子から74000電子まで線形に撮像信号を得ることが出来た。
次に、図１２、図１３によって、本発明を撮像装置に適用した場合の好適な実施態様の一例を示す。図１２の例は、図1の例と本質的には同じである。
図１２は、発明に係わるＣＭＯＳイメージセンサを撮像装置に適用した場合のセンサ部１２００の好適な実施態様の一例を示す。
図１２においては、便宜上、第１列のＮ個分の画素回路と１列分の読み出し回路を示す回路図として示してあるが、画素回路列は、必要に応じてＭ列設けられ、それに応じて、読み出し回路も画素回路列毎に設けられる。或いは、信号処理がやや遅くはなるが、複数の画素回路列毎に読み出し回路を設けてもよい。この場合、前記複数の画素回路列の中の一つの画素回路列が読み出し動作中は、他の画素回路列と前記読み出し回路との間は転送ＯＮ−ＯＦＦ手段によって画素信号が転送されないように工夫される。
図１２では、第１列目の列画素回路部１２００−１と第一列目の列回路部１０２−１が示されている。
列画素回路部１２００−１は、Ｎ個の画素（回路）部（１０１−１〜１０１−Ｎ）が、図示のごとく配列され、画素（回路）部（１０１−１〜１０１−Ｎ）の夫々は、第１列目の画素列信号線１０３−１に列順に結線されている。
図１２においては、列画素回路部が一列だけ記載されているが、実際は、Ｍ列配列されている（１２００−１〜１２００−Ｍ）（１２００−２〜１２００−Ｍは不図示）。
画素列信号線１０３−１の下流には、図１の場合と同様に、電流源１０８−１が結線されている。
列回路部１０２−１は、図１の場合と同様に、高ゲインアンプを備えた第一列読出回路１０２ＨＧ−１、低ゲインアンプを備えた第二列読出回路１０２ＬＧ−１、第三列読出回路１０２Ｎで構成されている。
又、列読出回路（１０２ＨＧ−１、１０２ＬＧ−１、１０２Ｎ）の夫々には、図１の場合と同様にアナログメモリ回路部（不図示）が設けてある。
図１２の場合の信号の読出し方法は、読出しをN行回繰り返す以外は図１で前述したのと同じである。
図１３は、図１２に示す撮像装置の例のセンサ部全体を模式的に示す全体ブロック図である。
センサ部１３００は、図１に示す画素回路部（一画素に相当する）１０１を備えた画素が「ＮｘＭ」個、２次元配列されている画素アレイ１３０１、垂直（行）シフトレジスタ部１３０２、水平（列）シフトレジスタ部１３０３を備えている。
画素アレイ１３０１の行方向に沿って、電流源１０８がＭ個配されている電流源列部１３０４、画素出力線リセット用スイッチ手段がＭ個配されているリセットスイッチ列部１３０５、アナログメモリ回路部１０６ＨＧがＭ個配されている第１−１信号用アナログメモリ部１３０７、アナログメモリ回路部１０６ＬＧがＭ個配されている第１−２信号用アナログメモリ部１３０９、アナログメモリ回路部１０６ＮがＭ個配されている第２信号用アナログメモリ部１３０９が夫々設けられている。
列リセットスイッチ部１３０５と第１−１信号用アナログメモリ部１３０７との間には、１６倍アンプ部１３０６が、また、第１−１信号用アナログメモリ部１３０７と第２信号用アナログメモリ部１３０９との間には、１倍アンプ列部１３０８が、其々設けられてある。
ここで、１６倍アンプ列部１３０６は、高ゲインアンプとして１６倍の増幅率のアンプを採用し、１倍アンプ列部１３０８は、低ゲインアンプとして増幅率１倍のアンプを採用していることを意味している。
最終段バッファ１３１１は、水平シフトレジスタで順次選択される列におけるアナログメモリの保持信号を低出力インピーダンスでチップ外部に出力するためのバッファである。
図１２の変形例を図１２Ａ，図１２Ｂを参照して説明する。
図１２Ａ，図１２Ｂにおいて、図１２記載の手段と同等の手段には、図１２の付番をそのまま使用している。
図１２Ａには、図１２の第一の変形例が示されている。
図１２Ａに示すセンサ部１２００Ａにおいては、第一列目の列回路部１０２−１Ａ、ゲイン選択手段１２０１、ゲイン切換手段１２０２以外は、図１２に示すセンサ部１２００と同じ構成である。そのため、センサ部１２００Ａにおいもセンサ部１２００と同じ構成要素については同じ付番を使用している。
以下、センサ部１２００Ａについては、センサ部１２００と異なる点のみを説明する。
列回路部１０２−１Ａは、第一列読出回路部１０２Ｈ／ＬＧ−１と第三列読出回路部１０２Ｎ−１を備えている。第一列読出回路部１０２Ｈ／ＬＧ−１は、 高ゲインアンプ（不図示）と低ゲインアンプ（不図示）とを備えており、入力される信号を何れかのアンプで増幅することが出来るようになっている。勿論、第一列読出回路部１０２Ｈ／ＬＧ−１には、図１２のセンサ部１２００の場合と同様にアナログメモリ回路部（不図示）が設けてある。該アナログメモリ回路部には、高ゲインアンプで増幅された信号用のメモリ手段と低ゲインアンプで増幅された信号用のメモリ手段が夫々設けてある。
画素部１０１−１から出力される第一の信号Ａ１−１は、信号線１０３−１を介して列回路部１０２−１Ａに転送される際に、ゲイン選択部１２０１において対応するゲインが選択され、ゲイン切換部１２０２で選択されたゲインに切り替えられることで読出回路部１０２Ｈ／ＬＧ−１において選択されたゲインのアンプで増幅される。
即ち、画素部１０１−１から出力される第一の信号Ａ１−１は、図１２の場合と同様に、超極微小量の照射光量域で得られた信号（超低照度下での超高感度受光信号）である場合は、高ゲインアンプで増幅された後、第１−１信号（１０２Ｓ１）として、前記超極微小量の照射光量域の光量を超えた光量の照射光量域で得られた信号（低照度下での高感度受光信号）の場合は、低ゲインアンプで増幅された後、第１−２信号（１０２Ｓ２）として、それぞれ第一列読出回路部１０２Ｈ／ＬＧ−１から読み出される。
第二の信号Ａ１−２については、図１２の場合と同様である。
図１２Ａの例での撮像手順が図１１Ａに示される。
撮像が開始される（ステップ１１０１Ａ）と、信号出力の準備前か否か（ステップ１１０２Ａ）が判断される。信号出力の準備前であれば、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の光電変換特性の取得及びゲイン切り替え信号レベルの設定のためにステップ１１０３Ａに移行する。各信号の光電変換特性の取得とゲイン切り替え信号レベルの設定が完了すると、ステップ１１０４Ａに移行する。
信号出力の準備とは、この第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の光電変換特性の取得とゲイン切り替え信号レベルの設定を完了することである。
信号出力の準備が既に完了している場合は、ステップ１１０３Ａをスキップしてステップ１１０４Ａに移行する。
ステップ１１０４Ａでは、画素信号の取得開始か否かが判断される。画素信号（「第一の信号（Ａ１−１）」）の取得が開始されると、取得された画素信号はステップ１１０５Ａにおいて、画素部（１０１−１〜１０１−Ｎ）の所定の容量（ＦＤ容量やＣＬＯＦＩＣ容量など）に蓄積される。画素信号の取得開始が否の場合は、再度、ステップ１１０４Ａに戻って画素信号の取得開始か否かが判断される。
第一の信号（Ａ１−１）が蓄積されると、ステップ１１０７Ａにおいて、前記第一の信号（Ａ１−１）の信号レベルに合わせてゲイン選択手段１２０１Ａにより対応のゲイン（増幅率）が選択され、ゲイン切り替え手段１２０２Ａにより該当の選択されたゲインに切り替えられる。このゲインの切り替えに対応して第１−１信号（１０２Ｓ１）か第１−２信号（１０２Ｓ２）の何れかが第一列・第二列兼用読取部１０２Ｈ／ＬＧ−１Ａから読み出される。
本発明においては、第１−１信号（１０２Ｓ１）は超高感度信号として扱い、第１−２信号（１０２Ｓ２）は高感度信号として扱われる。超高感度信号は「１」を超えた増幅率で第一列・第二列兼用読取部１０２Ｈ／Ｌ−１Ａにおいて増幅される。
次に、該当の画素部から出力される第二の信号（Ａ１−２）は、第三列読み取り部１０２Ｎ１一旦蓄積され、その後、第２信号（１０３Ｓ３）として信号読取経路部１２００−２から外部に読み出される（ステップ１１０８Ａ）。
その後、読み出された第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の出力の組み合わせから撮像面の照度を表す信号（光信号）を導出する（ステップ１１０７Ａ）。その後、導出された光信号を所定の回路に転送するために出力し（ステップ１１１０Ａ）、一連の読み取り動作を完了（終了）する（ステップ１１１１Ａ）。
図１２Ｂの例での撮像手順が図１１Ｂに示される。
撮像が開始される（ステップ１１０１Ｂ）と、信号出力の準備前か否か（ステップ１１０２Ｂ）が判断される。信号出力の準備前であれば、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の光電変換特性の取得及びゲイン切り替え信号レベルの設定のためにステップ１１０３Ｂに移行する。各信号の光電変換特性の取得とゲイン切り替え信号レベルの設定が完了すると、ステップ１１０４Ｂに移行する。
信号出力の準備とは、この第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の光電変換特性の取得とゲイン切り替え信号レベルの設定を完了することである。
信号出力の準備が既に完了している場合は、ステップ１１０３Ｂをスキップしてステップ１１０４Ｂに移行する。
ステップ１１０４Ｂでは、画素信号の取得開始か否かが判断される。画素信号（「第一の信号（Ａ１−１）」）の取得が開始されると、取得された画素信号はステップ１１０５Ｂにおいて、画素部（１０１−１〜１０１−Ｎ）の所定の容量（ＦＤ容量やＣＬＯＦＩＣ容量など）に蓄積される。画素信号の取得開始が否の場合は、再度、ステップ１１０４Ｂに戻って画素信号の取得開始か否かが判断される。
第一の信号（Ａ１−１）が蓄積されると、ステップ１１０６Ｂにおいて、前記第一の信号（Ａ１−１）の信号レベルに合わせてゲインを設定する。
設定したゲインを第一の信号（Ａ１−１）に適用して、第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）の何れかの該当する信号を信号読出経路部１２００−１Ｂから出力する（ステップ１１０７Ｂ）。
次いで、該当の画素部から第二の信号（Ａ１−２）の読出し時に、ゲインを「１」に設定する（ステップ１１０８Ｂ）。この設定ゲインを読取部１０２−１Ｂに入力される第二の信号（Ａ１−２）に適用し、読取部１０２−１Ｂから第２信号を出力する（ステップ１１０９Ｂ）。
次いで、読み出された第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２Ｎ）の出力の組み合わせから撮像面の照度を表す信号（光信号）を導出する（ステップ１１１０Ｂ）。その後、導出された光信号を所定の回路に転送するために出力し（ステップ１１１１Ｂ）、一連の読み取り動作を完了（終了）する（ステップ１１１２Ｂ）。
この実施態様例においても、第１−１信号（１０２Ｓ１）は超高感度信号として扱い、第１−２信号（１０２Ｓ２）は高感度信号として扱われる。超高感度信号は「１」を超えた増幅率で第一列・第二列兼用読取部１０２Ｈ／Ｌ−１Ａにおいて増幅される。
次に、図１２Ｂについて説明する。
図１２Ｂには、図１２の第二の変形例が示されている。
図１２Ｂに示すセンサ部１２００Ｂにおいては、第一列目の列回路部１０２−１Ｂ、ゲイン選択手段１２０１Ｂ、ゲイン切換手段１２０２Ｂ以外は、図１２に示すセンサ部１２００と同じ構成である。そのため、センサ部１２００Ａにおいもセンサ部１２００と同じ構成要素については同じ付番を使用している。
以下、センサ部１２００Ｂについては、センサ部１２００と異なる点のみを説明する。
列回路部１０２−１Ｂは、高ゲインアンプ（不図示）と低ゲインアンプ（不図示）とを備えており、入力される信号を何れかのアンプで増幅することが出来るようになっている。更に、列回路部１０２−１Ｂは、上記のアンプを経由しない信号伝達経路（不図示）も備えている。該信号伝達経路を経て各画素部（１−１〜１−Ｎ）から出力される第二の信号Ａ１−１に対応した第２信号（１０２ＳＮ）が読み出される。
画素部（１−１）１０１−１から出力される第一の信号Ａ１−１は、その信号レベルの大きさに応じてゲイン選択部１２０１Ｂにおいて選択されるゲインにゲイン切換部１２０２Ｂにおいて切り換えられることで前記選択されたゲインで増幅されて、第１−１信号（１０２Ｓ１）若しくは第１−２信号（１０２Ｓ２）として列回路部１０２−１Ｂから読み出される。
次に、本発明の光センサ部の最適設計の一例を図１４Ａ乃至図１４Ｃを参照して説明する。
図１４Ａは、画素回路部１０１に相当するデバイス構造の模式的上面レイアウトパターン図である。
図１４Ｂは、図１４Ａに示す断面線Ａで切断した場合の模式的切断面、図１４Ｃは、図１４Ａに示す断面線Ｂで切断した場合の模式的切断面図である。
図１４Ａ乃至図１４Ｃにおける英字記号等は、下記の通りに定義される。
ＬＦＤ・・・・フローティングディフュージョン長さ
ＷＦＤ・・・・フローティングディフュージョン幅
ＬＳＦ・・・・ソースフォロワゲート長さ
ＷＳＦ_Ｄ・・・・ソースフォロワゲートのドレイン側の幅
ＷＳＦ_Ｓ・・・・ソースフォロワゲートのソース側の幅
図１４Ａには、図２の等価回路を備えた画素回路部１０１のデバイス構造の模式的なレイアウトパターンが示される。
図１４Ａでは、図２と同等のものについては図２と同じ符番を使用している。
即ち、画素回路部１０１のデバイスは、フォトダイオード２０１（ＰＤ）、転送用スイッチ手段２０２（Ｔ）、フローティングディフュージョン容量２０３（ＦＤ）、オーバーフロー用のスイッチ手段２０５（Ｓ）、リセット用スイッチ手段２０６（Ｒ）、画素選択スイッチ手段２０７（Ｘ）、ソースフォロワ型スイッチ手段２０８（ＳＦ）を備えている。
図１４Ａには、更に、画素回路部１０１のデバイスの以下の構成要素に関して符番がつけられている。
・フォトダイオード２０１の受光面領域２０１−１４ＡＰＤ、
・転送用スイッチ手段２０２のゲート電極領域２０２−１４ＡＴ、
・フローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤ，
・オーバーフロー用のスイッチ手段２０５のゲート電極領域２０５−１４ＡＳ、
・リセット用スイッチ手段２０６のゲート電極領域２０６−１４ＡＲ、
・画素選択スイッチ手段２０７のゲート電極領域２０７−１４ＡＸ，
・ソースフォロワ型スイッチ手段２０８のゲート電極領域２０８−１４ＡＳＦ、
・転送信号фＴ印加用電極領域１４０１、
・スイッチ信号фＳ印加用電極領域１４０２、
・横型オーバーフロー蓄積容量２０４（ＣＬＯＦＩＣ）へ電荷信号を転送するための電極領域１４０３、
・リセント信号фＲ印加用電極領域１４０４、
・リセット電圧ＶＲ印加用の電極領域１４０５、
・画素信号出力用の電極領域１４０６、
・画素選択スイッチ信号фＸ印加用の電極領域１４０７、
・電源電圧ＡＶＤＤ印加用の電極領域１４０８
フローティングディフュージョン容量２０３の構成因子である転送用スイッチ手段２０２とフローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤとのオーバーラップ容量及びオーバーフロー用のスイッチ手段２０５とフローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤとのオーバーラップ容量は、それぞれフローティングディフュージョン幅（ＷＦＤ）に比例する。また、フローティングディフュージョン容量２０３の構成因子であるフローティングディフュージョン容量２０３の構成要素であるn+拡散層とp型領域とで形成されるPN接合容量は「ＷＦＤ」と「ＬＦＤ」に比例する。
以上からフローティングディフュージョン容量２０３の容量値を低減してコンバージョンゲインを向上させるには「ＷＦＤ」と「ＬＦＤ」は小さくした方が望ましい。
次に、本発明に係わるデバイスの試作と特性測定を行ったので以下に記述する。
「ＷＦＤ」、「ＬＦＤ」の値を変更した画素の設計と試作を繰り返し行って、「ＷＦＤ」、「ＬＦＤ」の値を種々変更した場合のフローティングディフュージョン容量を測定した。
このとき、「ＷＳＦ_Ｄ」、「ＷＳＦ_Ｓ」、「ＬＳＦ」の値はそれぞれ0.30μm, 0.30μm, 0.50μmとし、試作した「ＳＦ」のゲインは0.92とした。
試作した画素のフローティングディフュージョン容量の測定の結果、表１および図１５に示す特性を得た。
図１５に示す傾向から、0.69fF以下のＣＦＤを得る、すなわちコンバージョンゲインが230μV/e-以上となり好適な結果を得るには、「ＷＦＤ」、「ＬＦＤ」が以下の条件式１を満たせばよいことが明らかになった。
Figure 2018066143
また、0.53fF以下のＣＦＤを得る、すなわちコンバージョンゲインが300mV/e-以上となるより好適な結果を得るには、「ＷＦＤ」、「ＬＦＤ」が以下の条件式２を満たせばよいことが明らかになった。
Figure 2018066143
尚、ここで「ＷＦＤ」、「ＬＦＤ」の単位はμmであるが、条件式１，２には、「ＷＦＤ」、「ＬＦＤ」の無名数が用いられる。
図１５において、「○」はより好ましいサンプル、□は好ましいサンプル、◆は比較サンプルを示す。
図１５において、領域Ｘは好ましいサンプルが得られる領域、領域Ｙはより好ましいサンプルが得られる領域を示す。
Figure 2018066143
１００・・・光センサ部
１０１、１０１−１〜１０１−Ｎ・・・・画素部
１０２、１０２−１、１０２−１Ａ，１０２−１Ｂ・・・読出部
１０２ＨＧ、１０２ＨＧ−１・・・第一列読出部
１０２ＬＧ，１０２ＬＧ−１・・・第二列読出部
１０２Ｎ、１０２Ｎ−１・・・第三列読出部
１０２Ｈ／ＬＧ−１Ａ・・・第一列、二列兼用読出部
１０２Ｓ１・・・第１−１信号
１０２Ｓ２・・・第１−２信号
１０２ＳＮ・・・第２信号
１０３、１０３−１・・・画素列出力信号線
１０４ＨＧ・・・スイッチ手段（ＳＷ／ＡＭＰＥＮ）
１０４ＬＧ・・・スイッチ手段（ＳＷ／ＡＭＰＥＮ）
１０５ＨＧ・・・高ゲインアンプ
１０５ＬＧ・・・低ゲインアンプ
１０６ＨＧ・・・アナログメモリ回路部
１０６ＬＧ・・・アナログメモリ回路部
１０６Ｎ・・・アナログメモリ回路部
１０６ＨＧ-１・・・スイッチ手段（NS1H）
１０６ＬＧ-１・・・スイッチ手段（ＮＳ１）
１０６Ｎ-１・・・スイッチ手段（ＮＳ２）
１０６ＨＧ-２・・・容量（N１H）
１０６ＬＧ-２・・・容量（N１）
１０６Ｎ-２・・・容量（N２）
１０６ＨＧ-３・・・スイッチ手段（SS1H）
１０６ＬＧ-３・・・スイッチ手段（ＳＳ１）
１０６Ｎ-３・・・スイッチ手段（ＳＳ２）
１０６ＨＧ-４・・・容量（S1Ｈ）
１０６ＬＧ-４・・・容量（S1）
１０６N-４・・・容量（S２）
１０７ＨＧ・・・第１−１信号用信号線
１０７ＬＧ・・・第１−２信号用信号線
１０７Ｎ１・・・画素列出力信号線から分岐した第２信号用信号線
１０８、１０８−１・・・電流源
２００−１〜２００−３・・・（ゲート）オーバーラップ容量
２０１・・・フォトダイオード（ＰＤ）
２０２・・・転送用スイッチ手段（Ｔ）
２０２−１・・・転送用スイッチ手段（Ｔ）の電極
２０３・・・フローティングディフュージョン容量（ＣＦＤ）
２０４・・・横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）
２０４−１・・・横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）の電極
２０５・・・オーバーフロー用スイッチ手段（Ｓ）
２０５−１・・・オーバーフロー用スイッチ手段（Ｓ）の電極
２０６・・・リセット用スイッチ手段（Ｒ）
２０６−１・・・リセット用スイッチ手段（Ｒ）の電極
２０７・・・画素選択スイッチ手段（Ｘ）
２０７−１・・・画素選択スイッチ手段（Ｘ）の電極
２０８・・・ソースフォロア型のスイッチ手段（ＳＦ）
２０８−１・・・ソースフォロア型のスイッチ手段（ＳＦ）の電極
３００・・・p-型epi基板
３０１Ａ１、３０１Ａ２、３０１Ｂ１、３０１Ｂ２・・・ＭＯＳトランジスタ
３０２・・・拡散層（ｎ+型領域）
３０３Ａ、３０３Ｂ・・・ゲート電極
３０４Ａ、３０４Ｂ１，３０４Ｂ２・・・サイドウォール
３０５・・・ＬＤＤ
３０６・・・絶縁膜層
４００・・・p-型epi基板
４０１Ａ１、４０１Ａ２・・・ＭＯＳトランジスタ
４０２Ａ・・・拡散層（ｎ+型領域）
４０３Ａ，４０３Ｂ・・・ゲート電極
４０４Ａ、４０４Ｂ１，４０３Ｂ２・・・サイドウォール
５００・・・光入力センサ部
５００−１・・・ｎ型シリコン（n-Si）基体
５００−２・・・ｐ型シリコン層
５０１−２〜５０１−３・・・不純物量低減化ｎ型領域
５０２−１〜５０２−５・・・ｎ+型領域
５０３−１〜５０３−６・・・ＬＤＤ
５０４・・・ＦＤ拡散層部
５０５・・・画素ＳＦ部
５０６−１〜５０６−４・・・素子分離領域
５０７−１〜５０７−３・・・ｐ型埋め込み領域
５０８・・・ｎ―型領域
５０９・・・ｐ+型領域
５１０・・・STI周辺ｐ+型領域
５１１、５１２・・・ｎ-型領域
６０１−１〜６０１−３・・・ＬＤＤ形成用フォトレジスト
６０２−１〜６０２−１１・・・サイドウォール
６０３−１〜６０３−２・・・Ｓ／Ｄ拡散層形成用フォトレジスト
６０４−１〜６０４−３・・・Ｓ／Ｄ高濃度拡散層形成用フォトレジスト
６０５−１〜６０５−２・・・配線層間絶縁体層
６０６−１〜６０６−３・・・コンタクト電極
６０７−１〜６０７−２・・・メタル配線
６０８−１〜６０８−４・・・ＬＤＤ
６０９−１，６０９−２・・・拡散層
１２００、１２００Ａ，１２００Ｂ・・・光センサ部
１２００−１・・・画素部列
１２００−２、１２００−２Ａ，１２００−２Ｂ・・・信号読出経路部
１２０１，１２０１Ｂ・・・ゲイン選択手段
１２０２，１２０２Ｂ・・・ゲイン切換手段
１３００・・・光センサ部
１３０１・・・画素アレイ
１３０２・・・垂直シフトレジスタ
１３０３・・・水平シフトレジスタ
１３０４・・・電流源列部
１３０５・・・画素出力線リセットスイッチ列部
１３０６・・・１６倍アンプ部
１３０７・・・第１−１信号用アナログメモリ部
１３０８・・・１倍アンプ列部
１３０９・・・第１−２信号用アナログメモリ部
１３１０・・・第２信号用アナログメモリ部
１３１１・・・最終段バッファ
２０１−１４ＡＰＤ・・・フォトダイオード２０１の受光面領域
２０２−１４ＡＴ・・・転送用スイッチ手段２０２のゲート電極領域
２０３−１４ＡＦＤ・・・フローティングディフュージョン容量２０３のＦＤ領域
２０５−１４ＡＳ・・・オーバーフロー用のスイッチ手段２０５のゲート電極領域
２０６−１４ＡＲ・・・リセット用スイッチ手段２０６のゲート電極領域
２０７−１４ＡＸ・・・画素選択スイッチ手段２０７のゲート電極領域
２０８−１４ＡＳＦ・・・ソースフォロワ型スイッチ手段２０８のゲート電極領域
１４０１・・・転送信号фＴ印加用電極領域
１４０２・・・スイッチ信号фＳ印加用電極領域、
１４０３・・・横型オーバーフロー蓄積容量２０４（ＣＬＯＦＩＣ）へ電荷信号を転送するための電極領域
１４０４・・・リセント信号фＲ印加用電極領域
１４０５・・・リセット電圧ＶＲ印加用の電極領域
１４０６・・・画素信号出力用の電極領域
１４０７・・・画素選択スイッチ信号фＸ印加用の電極領域
１４０８・・・電源電圧ＡＶＤＤ印加用の電極領域
本発明は、光センサ及びその信号読み出し方法並びに固体撮像装置及びその信号読み出し方法に関するものである。
科学技術の進展、ネット社会の浸透に伴って、光センサや固体撮像装置の需要は飛躍的に拡大している。一方で、高感度・高速・広ダイナミックレンジ・広光波長帯域対応の光センサや静止画・動画対応の固体撮像装置は新市場開拓の必須アイテムとして市場より強く求められている。殊に、ダイナミックレンジのより広い光センサや固体撮像装置は、医用・医薬・健康・介護の市場、ライフサイエンス市場、安心・安全社会形成に必須の防災・防犯市場等で切望されている。
ダイナミックレンジの広い光センサ・固体撮像装置の例としては、例えば、特許文献１に記載されている。
しかしながら、特許文献１に記載の光センサ・固体撮像装置は、確かに、従前のものに比べて広いダイナミックレンジを有しているが、ダイナミックレンジの拡大領域は、高照度側であって、低照度側は、従前の域を出ていない。従って、微光量域での対応も要求されることがある市場対応が未開拓となっている。そのために、このような要求に対処することは、産業の更なる発展や、より安心・安全な社会の実現のために、依然として国際社会における大きな課題である。
この課題を解決するための光センサ・固体撮像装置を我々発明者らは既に提示した（特許文献２）。
特開２００５−３２８４９３号公報 国際公開第２０１６／０８０３３７号公報
しかしながら、その後の量産プロセスの検討、プロセス設計、プロセス実施を帰納法的に繰り返し行う過程で、特許文献２に記載の光センサ・固体撮像装置（以後、光センサと固体撮像装置の何れか一方若しくは両者を意味するのに「光デバイス」）と記すこともある）の場合、LDD（ Lightly Doped Drain）構造を有するトランジスタと非LDD構造を有するトランジスタ（LDD構造を有さないトランジスタ）が混在するために、光デバイスの量産プロセスの工程数が多くなると共に量産プロセスも煩雑になりやすくなるために、製造コストを押し上げる要因にもなり兼ねないという課題があることを見出した。更に、この課題は、有効画素数が多くなるにつれて、また、画素密度が高まるにつれて、画素間の光センシング特性の均一性・安定性の確保が難しくなる課題も誘引される懸念があることが分かった。
本明細書においては、「ＬＤＤ」なる語は、ＭＯＳトランジスタの構造からしてソース（電極）領域・ドレイン（電極）領域が左右対称となることから、ドレイン（電極）領域に限らず、ソース（電極）領域についても使用することがある。このことは、半導体業界において一般的なことである。
本発明は、上記の点に鑑みて鋭意努力して研究開発した結果なされたのであり、その主たる目的は、通常の量産プロセスと比べても製造コストアップにならずに量産でき、産業の更なる発展やより安心・安全な社会の実現に大いに貢献する光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明の別な目的は、通常の量産プロセスと遜色なく量産でき、一光子から検出が可能な広ダイナミックレンジ性能を備えた光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明の更に別な目的は、通常の量産プロセスで量産でき、一光子光量域から高照度光量域までのダイナミックレンジを備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらのその信号読み出し方法を提供することである。
本発明の更にもう一つの別な目的は、通常の量産プロセスで量産でき、一光子検出が可能な高感度性能と十分な高飽和性能を両立した広範のダイナミックレンジ性能を備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらの信号読み出し方法を提供することである。
本発明は、上記目的を達成するために、特許文献２に記載の光センサを構成する転送スイッチ用の非ＬＤＤ・ＭＯＳトランジスタの代わりにＬＤＤ・ＭＯＳトランジスタを使用した光センサについて、設計・試作・特性／性能検査・検討を帰納法的に繰り返し実施することで、光センサが、後述するように特定の構造とサイズ・半導体不純物の特定含有量とすれば、特許文献２に記載の光センサと少なくとも同等のセンサ性能を有する光センサを通常の量産プロセスと比べても製造コストアップにならずに量産できることを見出したことに基づいている。
本発明の側面の一つは、
受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと画素信号出力線、を有し、前記画素信号出力線に信号読出経路が接続されていて、
前記蓄積容量は、フローティングディフュージョン容量（Ｃ FD ）と横型オーバーフロー蓄積容量（C LOFIC ）で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあり、
前記信号読出経路には、前記フローティングディフュージョン容量（ＣFD ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量（ＣFD ）と前記横型オーバーフロー蓄積容量（CLOFIC ）とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅することを特徴とする光センサにある。
本発明の別な側面は、
受光素子と、電荷を蓄積する蓄積容量と、前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を有する画素部が平面的に複数配されていて、
前記蓄積容量が、フローティングディフュージョン容量（Ｃ FD ）と横型オーバーフロー蓄積容量（C LOFIC ）で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある画素部列；
前記画素部の夫々が順次結線されている画素信号出力線；、
前記画素信号出力線の前記画素部列における配列最後の画素部が結線されている位置より下流の位置で前記画素信号出力線に結線されているとともに、１より大きい増幅率とこれとは異なる増幅率を使い分けて増幅する機能を備えている信号読出経路部；
を有し、
前記信号読出経路部には、前記フローティングディフュージョン容量（Ｃ FD ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量(Ｃ FD )と横型オーバーフロー蓄積容量(C LOFIC )とを結合して電荷電圧変換された第２の画素出力信号と、が入力される、ことを特徴とするマルチ画素の光センサにある。
本発明の更に別な側面は、
受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を画素部毎に有し、
前記蓄積容量は、フローティングディフュージョン容量と横型オーバーフロー蓄積容量であり、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
そのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあり、
各画素部が、結線されている画素信号出力線と、
該画素信号出力線に結線されている信号読出経路と、
を具備する光センサを用い、
前記フローティングディフュージョン容量によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量と前記横型オーバーフロー蓄積容量とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を前記信号読出経路に入力し、
前記第１の画素出力信号は、前記信号読出経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする光センサの信号読出し方法。
本発明のもう一つの側面は、
受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
複数の画素部；
を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
前記複数の画素部が順次結線されている画素列出力信号線；
を有し、
該画素列出力信号線に結線された読取部；
を有し、該読取部には、前記フローティングディフュージョン容量（ＣＦＤ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量（ＣＦＤ）と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号は信号読出経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅されることを特徴とする撮像装置にある。
本発明の更にもう一つの側面は、
受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
複数の画素部；
を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
前記複数の画素部が順次結線されている画素列出力信号線、
該画素列出力信号線に結線された読取部；
と、を具備した撮像装置を用意し、
前記フローティングディフュージョン容量によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量と横型オーバーフロー蓄積容量とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を信号読出経路に入力し、
前記第１の画素出力信号は、前記信号読出経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする撮像装置の信号読出し方法にある。
本発明の更に別な側面は、
（１）光電変換機能を備えた画素部；
該画素部は、光電変換された電荷を蓄積する蓄積容量と前記電荷を前記蓄積容量に転送するための転送スイッチとを備え、
前記蓄積容量は、フローティングディフュージョン容量（Ｃ FD ）と横型オーバーフロー蓄積容量（C LOFIC ）で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にある、
（２）前記画素部に結線されている画素信号出力線；
（３）前記画素信号出力線に接続されている信号読出経路；
該信号読出経路には、前記フローティングディフュージョン容量（ＣFD ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量（ＣFD ）と前記横型オーバーフロー蓄積容量（CLOFIC ）とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅する、
ことを特徴とする光センサにある。
本発明によれば、通常の量産プロセスと比べても製造コストアップにならずに量産でき、一光子光量域から高照度光量域までの広範囲なダイナミックレンジ性能を備えた、高感度・高速・広光波長帯域対応の光センサと固体撮像装置並びにそれらの信号読出し方法を提供することが出来、産業の更なる発展やより安心・安全な社会の実現に大いに貢献することが出来る。
図１は、本発明に係るＣＭＯＳイメージセンサの画素回路と１列分の読み出し回路の好適な実施態様の一例を示す回路図である。 図２は、図１に示す回路図から画素回路部を抜き出して示した等価回路図である。 図３Ａは、通常のＭＯＳＴｒの構造を説明するための模式的構造切断面図である。 図３Ｂは、本発明に係るＭＯＳＴｒの構造を説明するための模式的構造切断面図である。 図４Ａは、通常の不純物濃度の拡散層を設けた場合の形成される空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。 図４Ｂは、本発明のように通常よりも不純物濃度を低濃度化した拡散層を設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。 図５は、図２に示す画素回路部１０１を有するデバイスにＬＤＤ形成の省略と拡散層の不純物低濃度化を適用した場合のデバイス構造レイアウトを説明するための模式的変形切断面図である。 図６は、好適な製造工程の一つにより製造される光入力センサ部５００の模式的構造図である。 図７は、第１−１信号、第１−２信号、第２信号の光電変換特性を説明するための模式的説明概念図である。 図８はフローティングディフュージョン入力換算のノイズ電子数と、誤読出し確率との関係を示すグラフである。 図９は入力換算ノイズ電子数と電荷電圧変換ゲインとの関係を示すグラフである。 図１０は、１画素の信号を読み出す場合のタイミング図である。 図１１は、１画素の信号を読み出す場合の手順を説明するためのフロー図である。 図１１Ａは、１画素の信号を読み出す場合の別の手順を説明するためのフロー図である。 図１１Ｂは、１画素の信号を読み出す場合の更に別の手順を説明するためのフロー図である。 図１２は、発明に係わるＣＭＯＳイメージセンサを撮像装置に適用した場合のセンサ部の好適な実施態様の一例を示すもので、第１列のＮ個分の画素部列と１列分の信号読出経路部を示す回路図である。 図１２Ａは、図１２の変形例を示す回路図である。 図１２Ｂは、図１２の更に別の変形例を示す回路図である。 図１３は、図１２に示す撮像装置のセンサ部全体を模式的に示す全体ブロック図である。 図１４Ａは、画素部１０１の模式的なレイアウトパターンの一例を示す図である。 図１４Ｂは、図１４Ａの断面線Ａで切断した場合の模式的切断面図である。 図１４Ｃは、図１４Ａの断面線Ｂで切断した場合の模式的切断面図である。 図１５は、実験結果を示すグラフである。
図１には、本発明に係わるＣＭＯＳ光入力センサの画素回路と１列分の読み出し回路を示す好適な実施態様の一例（実施態様例１）としての回路図が示される。
図１の回路構成とし、且つ後述するデバイス構造とすることで、光子検出の高感度と高飽和を両立することが出来る。
図１は、図と説明が複雑になることを避けて、本発明の特徴が端的に理解されるように必要最小限の説明で済むように必要最小限の部分を図示化してある。
図１の光センサ部１００は、画素部１０１と読出部１０２で構成されている。
画素部１０１と読出部１０２は、画素列出力信号線１０３を介して電気的に接続されている。画素列出力信号線１０３の下方には、電流源１０８が設けてある。電流源１０８は、例えばMOSトランジスタで構成される。
画素部１０１の等価回路図は、特許文献１の図２１の画素等価回路図と同等である。図１の例では、読出部すなわち列回路部１０２は、３つの列読出部（１０２ＨＧ，１０２ＬＧ，１０２Ｎ）で構成されている。
第１−１信号１０２Ｓ１を出力するための第一列読出部１０２ＨＧは、上流側より、第１−１信号１０２Ｓ１読み出し用のスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、高ゲインアンプ１０５ＨＧ、アナログメモリ回路部１０６ＨＧがこの順で配列され信号線１０７ＨＧと電気的に接続されている構成となっている。
アナログメモリ回路部１０６ＨＧは、第１−１信号１０２Ｓ１用のスイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１と容量（Ｎ１Ｈ）１０６ＨＧ−２が、また、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３と容量（Ｓ１Ｈ）１０６ＨＧ−４が、其々電気的に直列に接続されて、信号線１０７ＨＧに図示のごとく結線されている。
第１−２信号１０２Ｓ２を出力するための第二列読出部１０２ＬＧも、上流側より、第１−２信号１０２Ｓ２読み出し用のスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧ、低ゲインアンプ１０５ＬＧ、アナログメモリ回路部１０６ＬＧの順で配列され信号線１０７ＬＧと電気的に接続されている構成となっている。
アナログメモリ回路部１０６ＬＧは、スイッチ手段（ＮＳ１）１０６ＬＧ−１と容量（Ｎ１）１０６ＬＧ−２が、また、スイッチ手段（ＳＳ１）１０６ＬＧ−３と容量（Ｓ１）１０６ＬＧ−４が、其々電気的に直列に接続されて、信号線１０７ＬＧに図示のごとく結線されている。
第２信号１０２ＳＮを出力する第三列読出部１０２Ｎは、前記第一列読出部１０２ＨＧおよび前記第二列読出部１０２ＬＧとは異なり、アナログメモリ回路部１０６Ｎが、信号線１０７Ｎ１を介して、画素出力信号線１０３に電気的に直結している。
アナログメモリ回路部１０６Ｎは、スイッチ手段（ＮＳ２）１０６Ｎ−１と容量（Ｎ２）１０６Ｎ−２が、また、スイッチ手段（ＳＳ２）１０６Ｎ−３と容量（Ｓ２）１０６Ｎ−４が、其々電気的に直列に接続されて、信号線１０７Ｎ２に図示のごとく結線されている。
読出部１０２は、一つの列の各画素部に共通である。
図１の回路構成とすることで、１光子検出の高感度特性と高飽和特性の両立が可能で、広範のダイナクミックレンジ性能を有する高感度イメージセンサを提供出来る。
読出部１０２に配置した２つのゲインアンプ（１０５ＨＧ、１０５ＬＧ）は画素部１０１から高感度な第一信号を読み出している際に使用し、振幅を増大して後段のノイズを低減した第１−１ 信号（１０２Ｓ１）と「１」以下の増幅率で増幅された信号振幅の第１−２ 信号（１０２Ｓ２）を生成することにより、超高感度信号と高感度信号を得ることができる。
また、画素部１０１から出力される高飽和な第二信号は、画素信号出力線を直接につないだ信号読出経路部に入力される。入力された第二信号に応じて該信号読出経路部から前記入力された第二信号の信号振幅で高飽和信号（「第２信号（１０２ＳＮ）」）が読み出される。
即ち、上記に説明した３つの信号から極低照度な画素では超高感度な第１−１信号（１０２Ｓ１）、高照度な画素では第２信号（１０２ＳＮ）、その中間の照度の画素では第１−２信号（１０２Ｓ２）を読み出すことで、極低照度領域から高照度領域まで単一の露光期間を用いてリニアに映像（又は撮像）信号を得ることができる。
図１の説明において符番の前の「（）」の中の英文字は、以下の技術的意味を示す。
ＡＭＰＥＮ・・・「第１−１信号」および「第１−２信号」読出し用スイッチ
ＮＳ１Ｈ・・・・「第１−１ＢＧ信号」サンプリング用スイッチ
ＳＳ１Ｈ・・・・「第１−１光信号」サンプリング用スイッチ
Ｎ１Ｈ・・・・・「第１−１ＢＧ信号」ホールド用容量
Ｓ１Ｈ・・・・・「第１−１光信号」ホールド用容量
ＮＳ１・・・・・「第１−２ＢＧ信号」サンプリング用スイッチ
ＳＳ１・・・・・「第１−２光信号」サンプリング用スイッチ
Ｎ１・・・・・・「第１−２ＢＧ信号」ホールド用容量
Ｓ１・・・・・・「第１−２光信号」ホールド用容量
ＮＳ２・・・・・「第２ＢＧ信号」サンプリング用スイッチ
ＳＳ２・・・・・「第２光信号」サンプリング用スイッチ
Ｎ２・・・・・・「第２ＢＧ信号」ホールド用容量
Ｓ２・・・・・・「第２光信号」ホールド用容量
次に、本発明の特徴を図２、図３Ａ、図３Ｂ、図４Ａ、図４Ｂ、図５に従って更に説明する。
図２は、図１に示す光センサ部１００の中の画素部１０１を示したものである。
画素部１０１は、フォトダイオード（ＰＤ）２０１、転送用スイッチ手段（Ｔ）２０２、電荷電圧変換を行うフローティングディフュージョン容量（ＣＦＤ）（非固定浮遊容量：Floating Diffusion Capacitor、「ＣＦＤ容量」と記すこともある）２０３、横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）（Lateral Overflow Integration Capacitor）２０４、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６、画素選択スイッチ手段（Ｘ）２０７、ソースフォロア型スイッチ手段（ＳＦ）２０８から構成される。
オーバーフロー用スイッチ手段（Ｓ）２０５は、ＣＦＤ容量２０３と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４のポテンシャルを結合または分割するオーバーフロー用のスイッチである。
図２において、「ＶＲ」は、リセット電圧、「ＶＤＤ」は、電源電圧を意味する。
本発明においては、画素部１０１にＣＬＯＦＩＣ容量２０４を有しているので、画素部１０１は、以後、「ＬＯＦＩＣ画素部」とも呼ぶことがある。
本発明における画素部１０１中の各スイッチ手段は、好ましくは、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＭＯＳＴｒ）等のＦＥＴ（Field Effect Transistor）で構成されるのが望ましい。
図２においては、転送用スイッチ手段（Ｔ）２０２、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６、画素選択スイッチ手段（Ｘ）２０７、ソース・フォロアースイッチ手段（ＳＦ）２０８の各スイッチ手段は、ＭＯＳＴｒで構成されている。
本発明における基本的信号経路は、以下の通りである。
即ち、ＰＤ２０１に入力された光は、光電荷を発生し、発生した光電荷は、ＣＦＤ２０３およびＣＦＤ２０３とＣＬＯＦＩＣ２０４との合計の容量のそれぞれで電荷電圧変換されＳＦ２０８を介してアナログメモリ回路部１０６ＨＧ、１０６ＬＧ、１０６Ｎの中の該当するアナログメモリ回路部に読み出し、そのアナログメモリ回路部のアナログメモリに電圧信号として保持される。その後、電圧信号は、アナログメモリから容量分割され、出力バッファ（不図示）を介してデバイス外部へ読み出され、ＡＤＣ（Analog-Digital Convertor）（不図示）によりデジタル信号へと変換される。
この一連の信号経路においては、読み出しの後段になればなる程ノイズが重畳されてＳ／Ｎが低下するので、本発明においては、読み出し経路の出来るだけ前段、特にＣＦＤ２０３における電荷電圧変換ゲインを出来るだけ高ゲイン化することで読み出し経路後段のノイズを相対的に小さくし、高Ｓ／Ｎ化を図っている。
本発明は、図２に示す画素部１０１に基づいて、実際に入力センサ・デバイスとしてデバイス設計・製造してセンサの感度特性を測定し、その結果を分析・検討し、その検討結果を設計・製造にフィードバックするということを繰り返し、繰り返し行う過程において、図２に破線○で示すところの（ゲート）オーバーラップ容量（２００−１、２００−２，２００−３）の最適化を図れば、本発明の目的が達成されることを見出したことに基づいてなされた。
容量（ＣＦＤ）２０３を構成する容量は、デバイスの配線部に形成される配線寄生容量（１）、ＦＤ拡散層部５０４(図５)において形成されるＰＮ接合容量（２）、画素ＳＦ部５０５において形成されるゲート・基板寄生容量（３）、チャネル容量（４）、ＦＤ拡散層部と画素ＳＦ部において形成されるゲートオーバーラップ容量（５）の５つに大別できる。
容量（ＣＦＤ）２０３を構成する５種類の容量の中、配線寄生容量（１）は、FD拡散層部５０４と画素SF部５０５(図５)を近くに配置して配線の距離を短くし、隣接するメタル配線を出来る限り離して配置することにより、ある程度は縮小することが出来る。しかし、デバイスの高密度化の要求から画素部１０１のサイズ（以後、「画素サイズ」ともいう）ダウンをしなければならないことを考慮すると、配線寄生容量（１）の低容量化にも限界がある。
ゲート・基板寄生容量（３）の改善方法としては、「Well in Well」という特殊プロセスを画素SF部５０５に適用することで、ゲート・基板寄生容量（３）を低減することが出来る。しかし、プロセスが複雑化し、しかも、画素サイズが大きくなるという課題が存在するので、「Well in Well」プロセスの採用では、画素サイズダウンと低容量化の両立は適わない。
加えて、本願の発明者らの検討によると、現時点ではゲート・基板寄生容量（３）は他の容量と比較して小さい容量であるので、ゲート・基板寄生容量（３）の改善は、今のところ必要ないという結論に至っている。
チャネル容量（４）は、画素SF部５０５に一定電流を流すためのチャネルが必要なことから容量低減化の期待は実質出来ない。
ソースフォロア型のスイッチ手段２０８のチャネル容量を、「Ｃchl」で表記すると、容量（Ｃchl）が容量（ＣＦＤ）２０３に影響を与えるのは、ミラー効果によるもので、実効的にチャネル容量（４）が、「１／（ソースフォロア型のスイッチ手段２０８のゲイン）」倍となる。
従って、前述と同様に「Well in Well」プロセスを採用して基板バイアス効果を排除しソースフォロワ型のスイッチ手段２０８のゲインを「１」にすれば、チャネル容量（４）は抑制できる。しかし、「Well in Well」プロセスの採用では、画素サイズダインと低容量化の両立は適わない。
一方、PN接合容量（２）とゲートオーバーラップ容量（３）とはデバイスのレイアウトや読み出し方法の工夫では低減することが期待できない容量であるため、本発明においては、以下に説明するように製造プロセスを変更して低減を図る。即ち、本発明では、ゲートオーバーラップ容量（５）形成のプロセスとその条件を以後に説明する様に従来法を大幅に変更することにより、ＣＦＤ２０３の容量の低減最適化を図るものである。
本発明の特徴を説明するに際し、先ず、ゲートオーバーラップ容量低減のために行う、ＬＤＤ（ Lightly Doped Drain）の省略について、図３Ａ、図３Ｂを用いて説明する。
図３Ａは、本発明に係るLDD構造を有するＭＯＳＴｒ３０１Ａ１、３０１Ａ２の構造を説明するための模式的構造切断面図である。
図３Ｂは、本発明者等による先の出願（特許文献２）の発明に係る非LDD構造のＭＯＳＴｒ３０１Ｂ１、３０１Ｂ２の構造を説明するための模式的構造切断面図である。
通常、ゲート電極３０３Ａ、３０３Ｂの作成とサイドウォール３０４Ａ、３０４Ｂ１、３０４Ｂ２の作成の間に、先ずＬＤＤ３０５の形成が行われる。
次いで、サイドウォール３０４Ａ、３０４Ｂ１、３０４Ｂ２の形成、拡散層３０２の形成の順で、形成される。
ＬＤＤ３０５を設ける理由は、形成されるＭＯＳＴｒのホットキャリア劣化防止である。即ち、ソースからドレインに走行する電子の一部がドレイン近傍の高い電界によって加速され、高いエネルギー有するホットキャリアとなる。ホットキャリアは、インパクトイオン化によって高いエネルギーを有する電子・正孔を発生させたり、ゲート絶縁膜と半導体との界面付近に欠陥を生成させたり、あるいはゲート絶縁膜中に注入され、ゲート絶縁膜中の欠陥に捉えられて固定電荷となり、トランジスタ電気的特性の経時劣化をもたらす。このホットキャリアの発生は、チャネル長が１μm以下のトランジスタで顕著であり、一般的なロジックＬＳＩの微細化における大きな課題である。
このホットキャリアの発生を抑制するために，ドレイン近傍の電界を緩和するための濃度の薄い拡散層でＬＤＤ３０５を構成する。このタイプのトランジスタは「ＬＤＤ構造のトランジスタ」と一般的に呼ばれている。又、本願では、ＬＤＤ構造を有しないトランジスタを「「非ＬＤＤ構造トランジスタ」と呼ぶ場合がある。
このようなＬＤＤ構造のトランジスタの場合は、以下のような課題が発生する。
図３Ａに示されるように、拡散層部分（拡散層３０２とＬＤＤ３０５の部分）のうちゲート電極３０３Ａ、３０３Ｂ側にせり出したＬＤＤ３０５による部分（拡散層３０２の両サイドにＬＤＤ３０５のせり出した部分が示される）が、ゲートオーバーラップ容量を大きくする要因になっている。
そこで特許文献２（前記先願）では、ＬＤＤ３０５の形成を省略することで、ゲートオーバーラップ容量を大幅に軽減する要因の一つとすることが出来たものである。さらに、ＬＤＤ３０５形成を省略したとしても、光センサの動作電圧条件下では、前述のホットキャリアによる影響が十分に小さく、問題を生じさせないことをトランジスタの試作と測定の実験を通して見出したものである。
図３ＢにＬＤＤ３０５の形成を省略した場合のゲートオーバーラップ部の容量関係を図３Ａと同様模式的に示す。
図から明らかなように、図３Ａの場合に比べて図３Ｂの場合の方がゲートオーバーラップ部の容量が低減されている。
図３Ｂの場合のトランジスタ（３０１Ｂ１若しくは３０１Ｂ２）のドレイン若しくはソースは、拡散層３０２の端部領域が担っている。
以下に、容量低減のために行うプロセス変更について述べる。
PN接合容量は、p-epi層３００とn+層（拡散層）３０２に亘って形成される空乏層の幅によって決まる。即ち、空乏層の幅Ｗが大きくなればなるほど、PN接合の容量はより小さくなる。この空乏層の幅Ｗは、p-epi層３００とn+層３０２の不純物の濃度によって決まる。
本発明においては、n+層３０２の不純物の濃度を小さくすることで空乏層の幅Ｗを大きくしてPN接合容量を減らす。
図４Ａに、通常の不純物濃度の拡散層４０２Ａを設けた場合の、図４Ｂに、本発明のように通常よりも不純物濃度を低濃度化した拡散層４０２Ｂを設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した。
図４Ａは、ＬＤＤ・ＭＯＳＴｒに通常の不純物濃度の拡散層を設けた場合の形成される空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。
図４Ｂは、本発明のようにＬＤＤ・ＭＯＳＴｒに通常よりも不純物濃度を低濃度化した拡散層を設けた場合の空乏層の幅Ｗの広がり具合を模式的に示した模式的構造断面図である。
図４Ａには、ＭＯＳＴｒ４０１Ａ１とＭＯＳＴｒ４０１Ａ２の構造の一部が示される。
拡散層４０２Ａは、ＭＯＳＴｒ４０１Ａ１のドレイン領域（図において拡散層４０２Ａの左側部分）とＭＯＳＴｒ４０１Ａ２のソース領域（図において拡散層４０２Ａの右側部）を兼ね備えている。
通常のように拡散層４０２Ａ中の不純物の濃度が高いと図４Ａに示すように空乏層の幅ＷＡは小さくなり、本願のように拡散層４０２Ｂ中の不純物の濃度が低いと図４Ｂに示すように空乏層の幅ＷＢは大きくなる。
n+層（拡散層）の不純物の低濃度化は、ＰＮ接合の空乏層幅を広げることができるためＰＮ接合容量を低減する効果がある。さらに、n+層中の電荷とゲート電極の距離が大きくなるため、ＬＤＤ形成の省略と同様にゲートオーバーラップ容量を低減する効果がある。
以上、図３Ａ乃至図４Ｂでの説明に関連して、ＬＤＤの省略と拡散層の不純物低濃度化を適用した場合の本発明の実施態様の好適な例の一つを図５に示す。
図５は、図２に示す画素回路部１０１の回路構成と同等の回路構成を有する光入力センサ部５００のデバイス構造の形成に際しＬＤＤの省略と拡散層の不純物低濃度化を適用した場合のデバイス構造レイアウトを説明するための模式的構造切断面図である。
図５において、引き出し電極（実線で示してある）は、仮想電極として記載してある。又、図１、図２と同じものを示す場合は、図１、図２の符番で示してある。
光入力センサ部５００は、ｎ-型シリコン（n-Si）基体５００−１の上にｐ型シリコン層５００−２をエピタキシャル成長させ、該ｐ型シリコン層５００−２を利用して、図２に示す回路設計に基づいて、受光ダイドード、トランジスタ、容量素子等の各電子素子と配線を作成したものである。
図５において、ｎ型不純物がそれぞれの濃度でド−ピングされているのは、
ｎ型領域５０１−１，５０１−２、５０３―１〜５０３−１１、ｎ+型領域５０２−１〜５０２−５、ｎ―型領域５０８，５１１、５１２、ｎ型シリコン（n-Si）基体５００−１である。
各領域におけるｎ型不純物のド−ピング濃度は、
（ｎ―型領域の濃度）＜（ｎ型領域の濃度）＜（ｎ+型領域の濃度）・・・（１）
の関係にある。
ｐ型不純物がそれぞれの濃度でド−ピングされているのは、ｐ型シリコン層５００−２、STI周辺ｐ+型領域５１０である。
各領域におけるｐ型不純物のド−ピング濃度は、
（ｐ型領域の濃度）＜（ｐ+型領域の濃度）・・・（２）
の関係にある。
図５の場合においては、ｎ型領域５０３−１〜５０３−１１がＬＤＤである。
低容量FDを形成するために、不純物のド−ピング量を従前に比べて低減化したｎ型領域が、符番５０１−１、５０１−２，５０１−３で示される。
従前通り高濃度で不純物量がドーピングされているのが、ｎ+型領域５０２−１，５０２−２，５０２−３，５０２−４，５０２−５である。
従来通りＬＤＤとして形成されているのが、ｎ型領域５０３−１，５０３−２，５０３−３，５０３−４，５０３−５，５０３−６、５０３−７である。
本発明においては、上記のｎ型領域（５０３−１〜５０３−７）、ｎ+型領域（５０２−１〜５０２−５）は、「拡散層」と記すこともある。
各電子素子の内、素子分離を確実にする方が高デバイス性能化の実現に貢献する該当の電子素子には、それぞれ、必要な性能特性の素子分離領域５０６−１，５０６−２，５０６−３，５０６−４が設けてある。
ｐ型シリコン層５００−２の所定の位置には、ｐ型埋め込み領域５０７−１，５０７−２，５０７−３が設けてある。
図５においては、フォトダイオード（ＰＤ）２０１は、ｎ-領域５０８とｐ+領域５０９が積層されたダイオード構造を有している。
図５において、横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４におけるｎ-型領域５１１とソースフォロア型のスイッチ手段（ＳＦ）２０８におけるｎ-型領域５１２は、以下の技術的理由から設けるのが望ましいものである。
横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）においては、ゲート絶縁膜を誘電体とするキャパシタとして使用するので出来るだけ広い電圧範囲で一定の容量値が得られることが望ましいために、n-型で示した埋め込みN型層を形成するのが好ましい。
この様に、ｎ-型領域を設けることで、動作電圧範囲でSi領域とゲート絶縁膜の界面に常に電子をためることができ、一定の容量値が得やすくなる。
ソースフォロア型のスイッチ手段（ＳＦ）においては、低周波ノイズを低減する目的でn-型で示した埋め込みチャネル層を形成するのが好ましい。
ｎ-型領域を設けることでチャネルがSi深さ方向に広く形成されるため、ゲート絶縁膜中のトラップに電子が捕獲されづらくなるとともに、電子を捕獲し帯電したトラップの影響も低減することが出来るので、低い低周波ノイズを得ることが出来る。
本発明においては、フォトダイオード（ＰＤ）２０１は、フォトトランジスタに変えることも可能である。
転送用スイッチ手段Ｔ２０２の電極２０２−１には、配線ΦTが結線され、オーバーフロー用スイッチ手段(Ｓ)２０５の電極２０５−１には、配線ΦSが結線され、リセット用スイッチ手段(Ｒ)２０６の電極２０６−１には、配線ΦRが結線され、画素選択スイッチ手段（Ｘ）２０７の電極２０７−１には、配線ΦXが結線されている。
n＋型領域５０２−１は、リセット用スイッチ手段（Ｒ）２０６のドレインとして機能し、リセット電圧を与える配線ＶＲに結線されている。
ソース・フォロアースイッチ手段（ＳＦ）２０８の電極２０８−１は、ｎ型領域５０１−１に電気的に接続されている。
横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４の電極２０４−１は、容量（CLOFIC）２０４の一方の電極として機能し、ｎ型領域５０１−２に電気的に接続されている。
ｎ＋型領域５０２−２，５０２−３は、配線GNDに電気的に直接接続されている。
ｎ+型領域５０２−５は、画素出力信号線１０３に電気的に直接接続されている。
図５に記載される各スイッチ手段は、ＭＯＳＴｒで構成されている。
本発明においての特徴の一つは、
転送用スイッチ手段（Ｔ）において、そのドレイン領域における半導体不純物の濃度（N D ）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
１＜ N／ND ≦１００・・・・・（１）
０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
の関係にあることである。
本発明において、式（１）は、好ましくは、１＜ N／ND ≦５０、より好ましくは、１＜ N／ND ≦１０、であるのが望ましい。式（２）は、好ましくは、1.0×1010 cm-3≦ N ≦ 5.0×1019 cm-3、より好ましくは、5.0×1010 cm-3≦ N ≦ 5.0×1019 cm-3、であるのが望ましい。
更には、好ましくは、更にオーバーフロー用スイッチ手段（Ｓ）、ソースフォロア型スイッチ手段（ＳＦ）のいずれか一方においても上記関係にあることが望ましい。より好ましくは、転送用スイッチ手段（Ｔ），オーバーフロー用スイッチ手段（Ｓ）、ソースフォロア型スイッチ手段（ＳＦ）のすべてにおいて上記関係にあることが望ましい。
本発明においては、ｎ型領域５０１−１、５０１−３の不純物濃度の低減化の程度は、従前の実用素子における不純物含有量（ｎ+型領域５０２−１〜５０２−５の不純物含有量）に対して、通常は５０％減、好ましくは、７０％減、より好ましくは、９０％減であることが望ましい。
具体的には、１×１０２０個／cm3以下、好ましくは、６×１０１９個／cm3以下、より好ましくは、２×１０１９個／cm3以下であるのが望ましい。
本発明においては、上述のように、ｎ型領域５０１−１、５０１−３の不純物濃度の低減化により、容量（CFD）２０３の容量の低減化を効果的に図るものである。しかし、例えば、ｎ型領域５０２−１、５０２−４、５０２−５の不純物濃度の低減化は、直列抵抗の増加を引き起こす。その結果、画素信号出力電圧範囲をせばめてダイナミックレンジを低下させたり、ソースフォロワ回路のゲインを低下させ、Ｓ／Ｎ比を低下させたり、あるいはシェーディングの原因になったりするので、ｎ型領域５０２−１、５０２−４、５０２−５の不純物濃度は、従前の実用素子のものより低減することは、デバイスのトータル設計上芳しくない。
このような視点からすると、本発明においては、ｎ型領域５０１−１、５０１−３の不純物濃度は、ｎ+型領域５０２−１乃至５０２−５における不純物濃度より、望ましくは、５０％以下、とするのが好適である。
以上の様なデバイス構成とすることにより、容量（ＣFD）２０３(図２)の低容量化を図り、１光子検出の高感度特性と高飽和特性を両立させ、広範のダイナクミックレンジを有する高感度イメージセンサの提供を可能にしている。
転送用スイッチ手段（Ｔ）２０２、オーバーフロー用スイッチ手段（Ｓ）２０５、リセット用スイッチ手段（Ｒ）２０６は、それぞれフォトダイオード（ＰＤ）２０１に蓄積した電荷の転送と、フォトダイオード（ＰＤ）２０１の容量と容量（CFD）２０３の容量と容量（ＣＬＯＦＩＣ）２０４の容量（容量の合計数10fF程度）のリセットにのみ使用する。
ソースフォロア型のスイッチ手段（ＳＦ）２０８の直列抵抗が大きくなると、ゲインが低下してしまう。そのため、本発明では、図５に示すように、スイッチ手段２０８としてのＭＯＳトランジスタのソース部にはＬＤＤを設けてゲインの低下を阻止している。
次に、図５に示す光センサ部５００の製造例の概略を説明する。
使用される製造技術は、通常の半導体製造技術であるので、当業者ならば容易に理解できる程度の範囲で省略（材料、薬品、製造条件、製造装置等）して説明する。
以下の工程表は、製造工程の主要工程を示すものである。
尚、工程（１２）、（１３）は、容量（CFD）２０３の容量の低減化のための工程である。
『工程表』
工程（１）： 素子分離（Shallow Trench Isolation: STI）（５０６−１〜５０６−４）形成
工程（２）：ウェル/チャネルストップ層（５０７−１〜５０７−３、５１０）形成イオン 注入
工程（３）：活性化アニール
工程（４）：ゲート絶縁膜形成
工程（５）：ゲート電極成膜
工程（６）：ゲート電極パターニング
工程（７）：PD埋め込みn-層（５０８）形成イオン注入
工程（８）：PD表面p+層（５０９）形成イオン注入
工程（９）：Lightly Doped Drain(ＬＤＤ)形成イオン注入
『フォトリソ⇒イオン注入⇒レジスト除去』
工程（１０）：活性化アニール
工程（１１：）サイドウォール形成
工程（１２：）S/D拡散層（５０１−１〜５０１−３、５０２−１〜５０２−５）形成イオン注入（１）
フォトリソ⇒イオン注入⇒レジスト除去
工程（１３）：S/D高濃度拡散層（５０２−１〜５０２−５）形成イオン注入（２）
『フォトリソ⇒イオン注入⇒レジスト除去』
工程（１４）：活性化アニール
工程（１５）：第一層間膜（６０５−１）形成
工程（１６）：コンタクトホール形成
工程（１７）：コンタクト電極（６０６−１〜６０６−３）形成
工程（１８）：メタル電極（６０７−１，６０７−２）形成
工程（１９）：水素シンタリング
上記工程で得られた光センサ部５００の模式的構造図を図６に示す。
図６において、
附番６０５−１〜６０５−２は配線層間絶縁体層、附番６０６−１〜６０６−３はコンタクト電極、附番６０７−１〜６０７−２はメタル配線、附番６０８−１〜６０８−４はＬＤＤ、附番６０９−１，６０９−２は拡散層である。
次に、図１、２を利用して、本発明を画像入力デバイスとしての高感度ＣＭＯＳイメージセンサ（固体撮像装置）に応用した場合の好適な例の一つについて記述する。
ここでは、光電子検出型について記述するが、素子構造の極性が逆極性であっても本発明の範疇に入ることは言うまでもない。
蓄積期間（ＳＴ）（撮像光を受光することで発生する光電荷を所定の容量に蓄積する期間）中に、フォトダイオード（ＰＤ）２０１とフローティングディフュージョン容量（ＣＦＤ）２０３への電荷の蓄積量がそれらの容量を超えて過飽和状態になって流れ出した過飽和電荷はオーバーフロー用スイッチ手段（Ｓ）２０５を介して横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）２０４において蓄積される。
容量値の小さい容量（ＣＦＤ）２０３において蓄積されている電荷量（電荷信号）は相当する電圧値に対応する電圧信号に変換されて、画素部１０１から第一の信号（Ａ１−１）として出力される。
上記出力された第一の信号（Ａ１−１）は、その値の大きさ（電圧値若しくは元の電荷量で示すことができる）に応じて、スイッチ手段１０４ＨＧ若しくはスイッチ手段１０４ＬＧの何れかがＯＮになり、第一列読出部１０２ＨＧ若しくは、第二列読出部１０２ＬＧの何れかに入力される。
即ち、第一の信号（Ａ１−１）は、その値の大きさが所定値を超えている場合（超低照度下での超高感度受光信号の場合）は、スイッチ手段１０４ＨＧがＯＮされて、第一列読出部１０２ＨＧに入力される。該入力された第一の信号（Ａ１−１）は、高ゲインアンプ１０５ＨＧにより「１」を超えた増幅率で増幅されて増幅信号ＡＭ１としてアナログメモリ回路部１０６ＨＧに一旦蓄積される。その後、該増幅信号ＡＭ１に応じた第１−１信号（１０２Ｓ１）が第一列読出部１０２ＨＧから読み出される。
上記出力された第一の信号（Ａ１−１）は、その値の大きさが所定値以下の場合（低照度下での高感度受光信号の場合）は、スイッチ手段１０４ＬＧがＯＮされて、第二列読出部１０２ＬＧに入力される。該入力された第一の信号（A1−１）は、低ゲインアンプ１０５ＬＧにより「１」以下の増幅率で増幅されて増幅信号ＡＭ２としてアナログメモリ回路部１０６ＬＧに一旦蓄積される。その後、該増幅信号ＡＭ２に応じた第１−２信号（１０２Ｓ２）が第二列読出部１０２ＬＧより読み出される。
次に、フローティングディフュージョン容量（ＣＦＤ）２０３の容量と横型オーバーフロー蓄積容量（CＬＯＦＩＣ）２０４の容量とを足し合わせた、容量値の大きい容量において蓄積されている電荷量（電荷信号）は相当する電圧値に対応する電圧信号に変換されて、画素部１０１から第二の信号（Ａ１−２）として出力される。
上記出力された第二の信号（Ａ１−２）は、第三列読出部１０２Ｎに入力される。前記入力された第二の信号（Ａ１−２）は、アナログメモリ回路部１０６Ｎに一旦蓄積される。その後、該蓄積された第二の信号（Ａ１−２）に応じた第２信号（１０２ＳＮ）が第三列読出部１０２Ｎより読み出される。
読出部１０２からの読出信号は水平方向に設置された走査回路（不図示）によって列を順次選択されて読出される。
ここで、各列読出部にADC（Ａ／Ｄ変換手段）を設け、デバイスチップ内で列毎に各信号をアナログ−デジタル変換し、デジタル信号をデバイスチップ外に読出しても良い。
本発明において、第一の信号（Ａ１−１）は、超極微小量の照射光量域で得られた信号（超低照度下での超高感度受光信号）か、該超極微小量の照射光量域の光量を超えた光量の照射光量域で得られた信号（低照度下での高感度受光信号）かによって、増幅される増幅率が異なる。
本発明においては、その増幅率の切換えの基準は、第一の信号（Ａ１−１）の信号の大きさのレベルに合わせて所望に従って適宜決めることができるが、例えば、信号レベルの大きさが電荷量で250電子程度の場合は、１よりも大きいゲインの値（増幅率）は、16倍のゲイン値とするのが好ましい。
本発明の試作デバイスでは、例えば、高ゲインアンプ１０５ＨＧの増幅率は16倍とし、低ゲインアンプ１０５ＬＧの増幅率は1倍とした。
ただし、第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）とを合成する際の信号／ノイズ比が第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）のどちらも一定値以上にするために、高ゲインアンプ１０５ＨＧと低ゲインアンプ１０５ＬＧの増幅率の差を一定以内に保つ範囲であれば、高ゲインアンプ１０５ＨＧの信号増幅率は、読出部１０２の下流の回路で発生するノイズの影響を低減するために高い方が望ましい。本発明においては、「1」より大きい増幅率とするのが望ましい。
以上のことにより、感度の高い第１−１信号（１０２Ｓ１）、次に感度の高い第１−２信号（１０２Ｓ２）、さらに高飽和な第２信号（１０２ＳＮ）を合成して第１−１信号（１０２Ｓ１）の高感度信号を得ると共に、広いダイナミックレンジにおける撮像信号を一回の露光期間によって得ることが出来る。
即ち、「第１−１信号（１０２Ｓ１）」「第１−２信号（１０２Ｓ２）」「第２信号（１０２ＳＮ）」を合成した信号が「撮像信号」であって、その「撮像信号」は、１回の露光時間内に高感度で広ダイナミックに、詰り、「撮像信号」は、１回の露光期間で、１光子程度の暗部画素からの信号から高照度の画素からの信号まで広範囲に得られる。この点を概念的に説明するための図が、図７、図８である。
図７は、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の光電変換特性を説明するための模式的説明概念図である。
図８はフローティングディフュージョン入力換算のノイズ電子数と、誤読出し確率との関係を示すグラフである。
ここで、フローティングディフュージョンに入力された光電荷を一つずつ読出しできた場合を正しい読出しと定義した。
入力換算ノイズ電子数を０．２６個以下とすると誤読出し確率を５％より小さくすることができ実質的に問題なく１光子毎の精度で信号を読み出せることを見出した。また、さらに、入力換算ノイズ電子数を好適には０．２０個以下とすると誤読出し確率を１％より小さくすることができることも見出した。
これらのことは、デバイス設計・シミュレーション・製造・デバイス駆動・分析・検討を種々繰り返すことで確認された。
図９は入力換算ノイズ電子数と電荷電圧変換ゲインとの関係を示すグラフである。
図１０、図１１を用いて、以下、本発明に係る撮像装置により撮像し、該撮像した画像に基づく画像信号を読み出す方法を説明する。
ここで、以下に記載の本発明におけるデバイスの画素信号出力方法はソースフォロア型のスイッチ（ＳＦ）２０８と列電流源１０８とで構成されるソースフォロア回路による画素信号出力方法である。
本発明においては、この画素信号出力方法に限定されることはなく、画素出力線１０３をリセットした後に浮遊状態にして、ソースフォロア型のスイッチ（ＳＦ）を画素出力線１０３に寄生する容量負荷によって駆動させ画素信号出力を行う浮遊容量負荷読出し方法を用いても良い。
図１０は、１画素の信号を読み出す場合のタイミング図である。図１０において、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＴ１）し、次にＯＮ・ＯＦＦ（パルスＳＴ２）する際、最初のＯＮ・ＯＦＦのＯＦＦ時点から、次のＯＮ・ＯＦＦのＯＮ時点までの期間は、蓄積期間（ＳＴ）である。
Ｔ１〜Ｔ５はアナログメモリへの信号サンプリング終了のタイミングである。
アナログメモリへの信号サンプリング開始は、該当のパルスのＯＮ時である。オーバーフロー用スイッチ手段（Ｓ）２０５、画素選択スイッチ手段（Ｘ）２０７がそれぞれ所定時間（ｔ１、ｔ２）ＯＮ状態を維持している期間に、リセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２が順次ＯＮされ、それぞれの所定時間（ｔ３、ｔ４）ＯＮ状態を維持する。
オーバーフロー用スイッチ手段（Ｓ）２０５、画素選択スイッチ手段（Ｘ）２０７のＯＦＦのタイミングは、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされた後に、画素選択スイッチ手段（Ｘ）２０７がＯＦＦされる。
オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされる前にリセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＲ１，パルスＳＴ１）する。
転送用スイッチ手段（Ｔ）２０２のＯＮ・ＯＦＦのタイミングは、リセット用スイッチ手段（Ｒ）２０６のＯＮ・ＯＦＦ期間（「所定時間（ｔ３）」）内にとられる。
転送用スイッチ手段（Ｔ）２０２、リセット用スイッチ手段（Ｒ）２０６、オーバーフロー用スイッチ手段（Ｓ）２０５が順次ＯＦＦされた後、スイッチ手段（ＮＳ２）１０６Ｎ-１が所定時間（ｔ５）ＯＮされる。該所定時間（ｔ５）経過後、スイッチ手段（ＮＳ２）１０６Ｎ-１はＯＦＦされる。
このスイッチ手段（ＮＳ２）１０６Ｎ-１のＯＦＦのタイミングは、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＦＦされる前である。その後、画素選択スイッチ手段（Ｘ）２０７がＯＦＦされる。
画素選択スイッチ手段（Ｘ）２０７が再びＯＮされると、先ず、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧが、ＯＮになる。
次いで、スイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１とスイッチ手段（ＮＳ１）１０６ＬＧ―１が同時にＯＮ・ＯＦＦ（パルスＳＨＧ１，パルスＳＬＧ１）する。
次いで、転送用スイッチ手段（Ｔ）２０２がＯＮ・ＯＦＦ（パルスＳＴ２）し、その後、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３とスイッチ手段（ＳＳ１）１０６ＬＧ−３が同時にＯＮする。
スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３とスイッチ手段（ＳＳ１）１０６ＬＧ−３がこのＯＮ状態から同時にＯＦＦした後のタイミングでスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＦＦ（パルスＳＡＭ１，パルスＳＡＭ２）する。
このスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＦＦした後に、オーバーフロー用スイッチ手段（Ｓ）２０５がＯＮ（パルスＳＳ２）し、次にスイッチ手段（ＳＳ２）１０６Ｎ−３がＯＮ・ＯＦＦ（パルスＳＳＳ２）する。
次いで、リセット用スイッチ手段（Ｒ）２０６、転送用スイッチ手段（Ｔ）２０２が、順次ＯＮになる。
このオーバーフロー用スイッチ手段（Ｓ）２０５がＯＮ状態にある期間（パルスＳＳ２の幅t1）に、転送用スイッチ手段（Ｔ）２０２、リセット用スイッチ手段（Ｒ）２０６が順次ＯＦＦ（パルスＳＴ３、パルスＳＲ２）になる。
次にスイッチ手段（ＮＳ２）１０６Ｎ−１がＯＮ・ＯＦＦ（パルスＳＮＳ２２）する。このスイッチ手段（ＮＳ２）１０６Ｎ−１がＯＦＦ（パルスＳＮＳ２２）した後にオーバフロースイッチ手段（Ｓ）２０５がＯＦＦ（パルスＳＳ２）する。
ここで、蓄積期間（ＳＴ）内に、ＰＤ２０１の飽和電荷量を超える光電荷量がＰＤ２０１で発生した場合には、光電荷はＰＤ２０１から転送用スイッチ手段（Ｔ）２０２のポテンシャル障壁を超えて容量(ＣＦＤ )２０３へオーバーフローされる。さらに、容量(ＣＦＤ )２０３の飽和電荷量を超える光電荷量が容量(ＣＦＤ )２０３へオーバーフローされた場合、光電荷は、容量（ＣＦＤ）２０３からスイッチ手段（Ｓ）２０５のポテンシャル障壁を超えて蓄積容量（ＣＬＯＦＩＣ）２０４へオーバーフローされる。
スイッチ手段（Ｘ）２０７がＯＮしている期間（パルスＳＸ１，パルスＳＸ２のパルス幅t2に相当）は、その画素は列出力線１０３と結合し、以下の信号が順次出力される。
スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ，スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧがＯＮしている際に、ゲインアンプ１０５ＨＧおよびゲインアンプ１０５ＬＧがアクティブになる。
転送用スイッチ手段（Ｔ）２０２がＯＮする前で且つ蓄積期間（ＳＴ）内で、
スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ及びスイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧをＯＮさせる。
その後、スイッチ手段（ＮＳ１Ｈ）１０６ＨＧ−１およびスイッチ手段（ＮＳ１）１０６ＬＧ−１をＯＮ・ＯＦＦ（パルスＳＨＧ１，パルスＳＬＧ１）させて、第１−１ＢＧ信号、第１−２ＢＧ信号をそれぞれ読出し、其々の信号を該当する容量（Ｎ１Ｈ）１０６ＨＧ−２及び容量（Ｎ１）１０６ＬＧ−２に保持する。
ここで、第１−１信号、第１−２信号には、容量（ＣＦＤ）２０３のリセット雑音、スイッチ手段（ＳＦ）２０８の閾値ばらつき及びゲインアンプ１０５ＨＧ、ゲイン１０５ＬＧのオフセット電圧に相当する信号（ノイズ信号）が含まれる。
次に、転送用スイッチ手段（Ｔ）２０２をＯＮ・ＯＦＦ（パルスＳＴ２）させて、受光することによりＰＤ２０１内に発生した電荷（「光電荷」ということもある）をフローティングディフュージョン容量（ＣＦＤ）２０３へ完全転送させる。
この時、光電荷の電荷量が容量（ＣＦＤ）２０３の飽和電荷量よりも大きい場合には、スイッチ手段（Ｓ）２０５のポテンシャルを超えて蓄積容量（ＣＬＯＦＩＣ）２０４に過飽和量の光電荷がオーバーフローする。容量（ＣＦＤ）２０３に転送された電荷量の光電荷は、容量（ＣＦＤ）２０３の容量値に応じて電荷電圧変換される。
転送用スイッチ手段（Ｔ）２０２がＯＦＦした（パルスＳＴ２のＯＦＦ）後に、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３およびスイッチ手段（ＳＳ１）１０６ＬＧ−３をＯＮ・ＯＦＦ（パルスＳＨＧ３，パルスＳＬＧ３）させて、第１−１光信号、第１−２光信号をそれぞれ読出し、其々に該当する容量（Ｓ１Ｈ）１０６ＨＧ−４、容量（Ｓ１）１０６ＬＧ−４に保持する。この信号読み出し終了タイミングＴ３は、スイッチ手段（ＳＳ１Ｈ）１０６ＨＧ−３およびスイッチ手段（ＳＳ１）１０６ＬＧ−３のＯＦＦ時である。
ここで、第１−１光信号、第１−２光信号には、それぞれ第１−１ＢＧ信号、第１−２ＢＧ信号に加えて、容量（ＣＦＤ）２０３に転送された光電荷の電荷量に応じて発生した信号が加算されており、後段の回路で相間二重サンプリング処理、すなわち第１−１光信号から第１−１ＢＧ信号を減算し、第１−２光信号から第１−２ＢＧ信号を減算することで、光電荷の電荷量に応じて発生した信号のみをそれぞれ得る。当然のことながら、ゲインアンプ１０５ＨＧ、１０５ＬＧには相関二重サンプリング機能を有するゲインアンプを用いてもよい。
第１−１光信号を容量（Ｓ１Ｈ）１０６ＨＧ−４に、第１−２光信号を容量（Ｓ１）１０６ＬＧ−４へそれぞれ読出した後、スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＨＧ，スイッチ手段（ＳＷ／ＡＭＰＥＮ）１０４ＬＧをそれぞれＯＦＦさせて、ゲインアンプ１０５ＨＧおよび１０５ＬＧを非アクティブにする。
その後、スイッチ手段（Ｓ）２０５をＯＮさせて、容量（ＣＦＤ）２０３と蓄積容量（ＣＬＯＦＩＣ）２０４のポテンシャルを結合する。
この時、蓄積期間（ＳＴ）内ないしは蓄積期間（ＳＴ）内と転送期間（ＴＴ）内に、容量（ＣＦＤ）２０３からオーバーフローして蓄積容量（ＣＬＯＦＩＣ）２０４に蓄積されている電荷がある場合には、蓄積容量（ＣＬＯＦＩＣ）２０４に蓄積されている電荷量の電荷と容量（ＣＦＤ）２０３に転送されて蓄積されている電荷量の電荷とがスイッチ手段（Ｓ）２０５を介して混ざり合い、蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３の合計の容量によって電荷電圧変換される。
容量（ＣＦＤ）２０３からオーバーフローがなく蓄積容量（ＣＬＯＦＩＣ）２０４に電荷が蓄積されてない場合には、容量（ＣＦＤ）２０３に転送された電荷量の電荷が蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３の合計の容量によって電荷電圧変換される。
ここで、転送用スイッチ手段（Ｔ）２０２がパルスＳＴ２でＯＮ・ＯＦＦする動作でＯＦＦした時点からフォトダイドード（ＰＤ）２０１に蓄積されている光電荷を容量（ＣＦＤ）２０３と蓄積容量（ＣＬＯＦＩＣ）２０４に転送させるために、スイッチ手段（Ｓ）２０５がＯＮしている状態で転送用スイッチ手段（Ｔ）２０２をＯＮ・ＯＦＦさせる動作を入れても良い。
その後、スイッチ手段（Ｓ）２０５がＯＮとなっている期間（ｔ１）内に、スイッチ手段（ＳＳ２）１０６Ｎ−３をＯＮ・ＯＦＦ（パルスＳＳＳ２）させることで、第２光信号を容量（Ｓ２）１０６Ｎ−４に読出し、保持する。この際の読み出し終了タイミングはＴ４である。
次いで、スイッチ手段（Ｒ）２０６をＯＮさせて蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３のリセットを開始する。
その後、転送用スイッチ手段（Ｔ）２０５をＯＮさせてＰＤ２０１のリセットを開始する。
次いで、スイッチ手段（Ｒ）２０６をＯＦＦさせて蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３のリセットを完了する。
この時、蓄積容量（ＣＬＯＦＩＣ）２０４および容量（ＣＦＤ）２０３にはそれぞれリセット雑音が取り込まれるが、前述のようにして除去して受光量に応じた信号のみとすることが出来る。
その後、スイッチ手段（ＮＳ２）１０６Ｎ−１をＯＮ・ＯＦＦ（パルスＳＮＳ２２）させることで、第２ＢＧ信号を容量（Ｎ２）１０６Ｎ−２に読出し、保持する。
その後、スイッチ手段（Ｓ）２０５をＯＦＦさせて、蓄積容量（ＣＬＯＦＩＣ）２０４と容量（ＣＦＤ）２０３のポテンシャルを非結合する。
次いで、スイッチ手段（Ｘ）２０７をＯＦＦさせて、画素を出力線から切り離し、別の行の画素の読出し期間に移る。
図１１は、図１若しくは図１２の例において、１画素の信号を読み出す（撮像する）場合の手順を説明するためのフロー図である。図１１に示された手順は、コンピュータプログラムによって動作する図示しない制御回路によって実行されるものとする。
撮像が開始される（ステップ８０１）と、信号出力の準備前か否か（ステップ８０２）が判断される。信号出力の準備前であれば、第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２ＳＮの光電変換特性の取得ステップ８０３に移行する。各信号の光電変換特性の取得が完了すると、ステップ８０４に移行する。ステップ８０２で信号出力の準備前でなければ、ステップ８０４に移行する。ステップ８０４では、画素信号の取得開始か否かが判断される。画素信号の取得が開始される、取得された画素信号はステップ８０５において、蓄積される。画素信号の取得開始が否の場合は、再度、ステップ８０４に戻って画素信号の取得開始か否かが判断される。ステップ８０４で蓄積された各信号（第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２ＳＮ）は、ステップ８０６で、次段階の回路へ転送されるために出力される。
次いで、第１−１信号１０２Ｓ１、第１−２信号１０２Ｓ２、第２信号１０２ＳＮの出力の組み合わせから撮像面の照度を表す信号を導出する（ステップ８０７）。その後、導出された信号を所定の回路に転送するために出力し（ステップ８０８）、一連の読み取り動作を完了する（ステップ８０９）。
本発明に係る試作デバイスＡでは、列回路部１０２に高ゲインアンプを用いることで、フローティングディフュージョン入力換算のノイズ電圧を６０μVにすることが出来た。
電荷電圧変換ゲインを２３０μV/e-とした時に入力換算ノイズ電子数を０．２６個とすることが出来、実質的に問題なく１光子毎の精度で信号を読み出すことが出来た。
また、電荷電圧変換ゲインを３００μV/e-とした時に入力換算ノイズ電子数を０．２０個とすることが出来た。
ここで、電荷電圧変換ゲインとフローティングディフュージョン容量との関係は以下の式で与えられる。
CG=q/CFD・・・・・・（１）
尚、「CG」は電荷電圧変換ゲインを、「q」は素電荷を、「CFD」はフローティン グディフュージョン容量を示す。
上記の試作デバイスAの試作においては、これまでに説明してきた通り、ゲート電極とｎ型拡散層とのオーバーラップを物理的に縮小するために、通常ＬＤＤと呼ばれる、ゲート電極のサイドウォール形成前にｎ型の不純物を注入して形成するｎ型領域(ＬＤＤ)を形成しない作成フローを用いた。
また、サイドウォール形成後にｎ型不純物を1015 cm-2オーダーの高ドーズで打ち込むイオン注入の工程を変更してｎ型不純物のドーズを6×1014 cm-2として低ドーズ化し、所定のｎ型拡散層（n型領域５０１−１，５０１−２，５０１−３）の濃度を低減した。
これによりゲートオーバーラップ容量がさらに低減され、また、PN接合容量も低減することが出来た。即ち、試作デバイスＡにおいては、フローティングディフュージョン容量は、０．５fF、電荷電圧変換ゲインは、３２０μV/e-、入力換算ノイズ電子数は、０．１９個とすることが出来、1光子の精度で信号を読み出せた。また、第１−１信号、第１−２信号、第２信号を合成することで、1回の露光期間で、1電子から74000電子まで線形に撮像信号を得ることが出来た。
次に、図１２、図１３によって、本発明を撮像装置に適用した場合の好適な実施態様の一例を示す。図１２の例は、図1の例と本質的には同じである。
図１２は、発明に係わるＣＭＯＳイメージセンサを撮像装置に適用した場合のセンサ部１２００の好適な実施態様の一例を示す。
図１２においては、便宜上、第１列のＮ個分の画素回路と１列分の読み出し回路を示す回路図として示してあるが、画素回路列は、必要に応じてＭ列設けられ、それに応じて、読み出し回路も画素回路列毎に設けられる。或いは、信号処理がやや遅くはなるが、複数の画素回路列毎に読み出し回路を設けてもよい。この場合、前記複数の画素回路列の中の一つの画素回路列が読み出し動作中は、他の画素回路列と前記読み出し回路との間は転送ＯＮ−ＯＦＦ手段によって画素信号が転送されないように工夫される。
図１２では、第１列目の列画素回路部１２００−１と第一列目の列回路部１０２−１が示されている。
列画素回路部１２００−１は、Ｎ個の画素（回路）部（１０１−１〜１０１−Ｎ）が、図示のごとく配列され、画素（回路）部（１０１−１〜１０１−Ｎ）の夫々は、第１列目の画素列信号線１０３−１に列順に結線されている。
図１２においては、列画素回路部が一列だけ記載されているが、実際は、Ｍ列配列されている（１２００−１〜１２００−Ｍ）（１２００−２〜１２００−Ｍは不図示）。
画素列信号線１０３−１の下流には、図１の場合と同様に、電流源１０８−１が結線されている。
列回路部１０２−１は、図１の場合と同様に、高ゲインアンプを備えた第一列読出回路１０２ＨＧ−１、低ゲインアンプを備えた第二列読出回路１０２ＬＧ−１、第三列読出回路１０２Ｎで構成されている。
又、列読出回路（１０２ＨＧ−１、１０２ＬＧ−１、１０２Ｎ）の夫々には、図１の場合と同様にアナログメモリ回路部（不図示）が設けてある。
図１２の場合の信号の読出し方法は、読出しをN行回繰り返す以外は図１で前述したのと同じである。
図１３は、図１２に示す撮像装置の例のセンサ部全体を模式的に示す全体ブロック図である。
センサ部１３００は、図１に示す画素回路部（一画素に相当する）１０１を備えた画素が「ＮｘＭ」個、２次元配列されている画素アレイ１３０１、垂直（行）シフトレジスタ部１３０２、水平（列）シフトレジスタ部１３０３を備えている。
センサ部１３００には、画素アレイ１３０１の行方向に沿って、電流源１０８がＭ個配されている電流源列部１３０４、画素出力線リセット用スイッチ手段がＭ個配されているリセットスイッチ列部１３０５、アナログメモリ回路部１０６ＨＧがＭ個配されている第１−１信号用アナログメモリ部１３０７、アナログメモリ回路部１０６ＬＧがＭ個配されている第１−２信号用アナログメモリ部１３０９、アナログメモリ回路部１０６ＮがＭ個配されている第２信号用アナログメモリ部１３１０が夫々設けられている。
列リセットスイッチ部１３０５と第１−１信号用アナログメモリ部１３０７との間には、１６倍アンプ部１３０６が、また、第１−１信号用アナログメモリ部１３０７と第１−２信号用アナログメモリ部１３０９との間には、１倍アンプ列部１３０８が、其々設けられてある。
ここで、１６倍アンプ列部１３０６は、高ゲインアンプとして１６倍の増幅率のアンプを採用し、１倍アンプ列部１３０８は、低ゲインアンプとして増幅率１倍のアンプを採用していることを意味している。
最終段バッファ１３１１は、水平シフトレジスタで順次選択される列におけるアナログメモリの保持信号を低出力インピーダンスでチップ外部に出力するためのバッファである。
図１２の変形例を図１２Ａ，図１２Ｂを参照して説明する。
図１２Ａ，図１２Ｂにおいて、図１２記載の手段と同等の手段には、図１２の付番をそのまま使用している。
図１２Ａには、図１２の第一の変形例が示されている。
図１２Ａに示すセンサ部１２００Ａにおいては、第一列目の列回路部１０２−１Ａ、ゲイン選択手段１２０１、ゲイン切換手段１２０２以外は、図１２に示すセンサ部１２００と同じ構成である。そのため、センサ部１２００Ａにおいてもセンサ部１２００と同じ構成要素については同じ付番を使用している。
以下、センサ部１２００Ａについては、センサ部１２００と異なる点のみを説明する。
列回路部１０２−１Ａは、第一列読出回路部１０２Ｈ／ＬＧ−１と第三列読出回路部１０２Ｎ−１を備えている。第一列読出回路部１０２Ｈ／ＬＧ−１は、 高ゲインアンプ（不図示）と低ゲインアンプ（不図示）とを備えており、入力される信号を何れかのアンプで増幅することが出来るようになっている。勿論、第一列読出回路部１０２Ｈ／ＬＧ−１には、図１２のセンサ部１２００の場合と同様にアナログメモリ回路部（不図示）が設けてある。該アナログメモリ回路部には、高ゲインアンプで増幅された信号用のメモリ手段と低ゲインアンプで増幅された信号用のメモリ手段が夫々設けてある。
画素部１０１−１から出力される第一の信号Ａ１−１は、信号線１０３−１を介して列回路部１０２−１Ａに転送される際に、ゲイン選択部１２０１において対応するゲインが選択され、ゲイン切換部１２０２で選択されたゲインに切り替えられることで読出回路部１０２Ｈ／ＬＧ−１Ａにおいて選択されたゲインのアンプで増幅される。
即ち、画素部１０１−１から出力される第一の信号Ａ１−１は、図１２の場合と同様に、超極微小量の照射光量域で得られた信号（超低照度下での超高感度受光信号）である場合は、高ゲインアンプで増幅された後、第１−１信号（１０２Ｓ１）として、前記超極微小量の照射光量域の光量を超えた光量の照射光量域で得られた信号（低照度下での高感度受光信号）の場合は、低ゲインアンプで増幅された後、第１−２信号（１０２Ｓ２）として、それぞれ第一列読出回路部１０２Ｈ／ＬＧ−１Ａから読み出される。
第二の信号Ａ１−２については、図１２の場合と同様である。
図１２Ａの例での撮像手順が図１１Ａに示される。
撮像が開始される（ステップ１１０１Ａ）と、信号出力の準備前か否か（ステップ１１０２Ａ）が判断される。信号出力の準備前であれば、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の光電変換特性の取得及びゲイン切り替え信号レベルの設定のためにステップ１１０３Ａに移行する。各信号の光電変換特性の取得とゲイン切り替え信号レベルの設定が完了すると、ステップ１１０４Ａに移行する。
信号出力の準備とは、この第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の光電変換特性の取得とゲイン切り替え信号レベルの設定を完了することである。
信号出力の準備が既に完了している場合は、ステップ１１０３Ａをスキップしてステップ１１０４Ａに移行する。
ステップ１１０４Ａでは、画素信号の取得開始か否かが判断される。画素信号（「第一の信号（Ａ１−１）」）の取得が開始されると、取得された画素信号はステップ１１０５Ａにおいて、画素部（１０１−１〜１０１−Ｎ）の所定の容量（ＦＤ容量やＣＬＯＦＩＣ容量など）に蓄積される。画素信号の取得開始が否の場合は、再度、ステップ１１０４Ａに戻って画素信号の取得開始か否かが判断される。
第一の信号（Ａ１−１）が蓄積されると、ステップ１１０７Ａにおいて、前記第一の信号（Ａ１−１）の信号レベルに合わせてゲイン選択手段１２０１Ａにより対応のゲイン（増幅率）が選択され、ゲイン切り替え手段１２０２Ａにより該当の選択されたゲインに切り替えられる。このゲインの切り替えに対応して第１−１信号（１０２Ｓ１）か第１−２信号（１０２Ｓ２）の何れかが第一列・第二列兼用読取部１０２Ｈ／ＬＧ−１Ａから読み出される。
本発明においては、第１−１信号（１０２Ｓ１）は超高感度信号として扱い、第１−２信号（１０２Ｓ２）は高感度信号として扱われる。超高感度信号は「１」を超えた増幅率で第一列・第二列兼用読取部１０２Ｈ／ＬＧ−１Ａにおいて増幅される。
次に、該当の画素部から出力される第二の信号（Ａ１−２）は、第三列読み取り部１０２Ｎ１に一旦蓄積され、その後、第２信号（１０２ＳＮ）として信号読取経路部１２００−２から外部に読み出される（ステップ１１０８Ａ）。
その後、読み出された第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の出力の組み合わせから撮像面の照度を表す信号（光信号）を導出する（ステップ１１０７Ａ）。その後、導出された光信号を所定の回路に転送するために出力し（ステップ１１１０Ａ）、一連の読み取り動作を完了（終了）する（ステップ１１１１Ａ）。
図１２Ｂの例での撮像手順が図１１Ｂに示される。
撮像が開始される（ステップ１１０１Ｂ）と、信号出力の準備前か否か（ステップ１１０２Ｂ）が判断される。信号出力の準備前であれば、第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の光電変換特性の取得及びゲイン切り替え信号レベルの設定のためにステップ１１０３Ｂに移行する。各信号の光電変換特性の取得とゲイン切り替え信号レベルの設定が完了すると、ステップ１１０４Ｂに移行する。
信号出力の準備とは、この第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の光電変換特性の取得とゲイン切り替え信号レベルの設定を完了することである。
信号出力の準備が既に完了している場合は、ステップ１１０３Ｂをスキップしてステップ１１０４Ｂに移行する。
ステップ１１０４Ｂでは、画素信号の取得開始か否かが判断される。画素信号（「第一の信号（Ａ１−１）」）の取得が開始されると、取得された画素信号はステップ１１０５Ｂにおいて、画素部（１０１−１〜１０１−Ｎ）の所定の容量（Ｃ ＦＤ 容量やＣ ＬＯＦＩＣ 容量など）に蓄積される。画素信号の取得開始が否の場合は、再度、ステップ１１０４Ｂに戻って画素信号の取得開始か否かが判断される。
第一の信号（Ａ１−１）が蓄積されると、ステップ１１０６Ｂにおいて、前記第一の信号（Ａ１−１）の信号レベルに合わせてゲインを設定する。
設定したゲインを第一の信号（Ａ１−１）に適用して、第１−１信号（１０２Ｓ１）と第１−２信号（１０２Ｓ２）の何れかの該当する信号を信号読出経路部１２００−１Ｂから出力する（ステップ１１０７Ｂ）。
次いで、該当の画素部から第二の信号（Ａ１−２）の読出し時に、ゲインを「１」に設定する（ステップ１１０８Ｂ）。この設定ゲインを読取部１０２−１Ｂに入力される第二の信号（Ａ１−２）に適用し、読取部１０２−１Ｂから第２信号を出力する（ステップ１１０９Ｂ）。
次いで、読み出された第１−１信号（１０２Ｓ１）、第１−２信号（１０２Ｓ２）、第２信号（１０２ＳＮ）の出力の組み合わせから撮像面の照度を表す信号（光信号）を導出する（ステップ１１１０Ｂ）。その後、導出された光信号を所定の回路に転送するために出力し（ステップ１１１１Ｂ）、一連の読み取り動作を完了（終了）する（ステップ１１１２Ｂ）。
この実施態様例においても、第１−１信号（１０２Ｓ１）は超高感度信号として扱い、第１−２信号（１０２Ｓ２）は高感度信号として扱われる。超高感度信号は「１」を超えた増幅率で第一列・第二列兼用読取部１０２Ｈ／ＬＧ−１Ａにおいて増幅される。
次に、図１２Ｂについて説明する。
図１２Ｂには、図１２の第二の変形例が示されている。
図１２Ｂに示すセンサ部１２００Ｂにおいては、第一列目の列回路部１０２−１Ｂ、ゲイン選択手段１２０１Ｂ、ゲイン切換手段１２０２Ｂ以外は、図１２に示すセンサ部１２００と同じ構成である。そのため、センサ部１２００Ｂにおいてもセンサ部１２００と同じ構成要素については同じ付番を使用している。
以下、センサ部１２００Ｂについては、センサ部１２００と異なる点のみを説明する。
列回路部１０２−１Ｂは、高ゲインアンプ（不図示）と低ゲインアンプ（不図示）とを備えており、入力される信号を何れかのアンプで増幅することが出来るようになっている。更に、列回路部１０２−１Ｂは、上記のアンプを経由しない信号伝達経路（不図示）も備えている。該信号伝達経路を経て各画素部（１−１〜１−Ｎ）から出力される第二の信号Ａ１−２に対応した第２信号（１０２ＳＮ）が読み出される。
画素部（１−１）１０１−１から出力される第一の信号Ａ１−１は、その信号レベルの大きさに応じてゲイン選択部１２０１Ｂにおいて選択されるゲインにゲイン切換部１２０２Ｂにおいて切り換えられることで前記選択されたゲインで増幅されて、第１−１信号（１０２Ｓ１）若しくは第１−２信号（１０２Ｓ２）として列回路部１０２−１Ｂから読み出される。
次に、本発明の光センサ部の最適設計の一例を図１４Ａ乃至図１４Ｃを参照して説明する。
図１４Ａは、画素回路部１０１に相当するデバイス構造の模式的上面レイアウトパターン図である。
図１４Ｂは、図１４Ａに示す断面線Ａで切断した場合の模式的切断面、図１４Ｃは、図１４Ａに示す断面線Ｂで切断した場合の模式的切断面図である。
図１４Ａ乃至図１４Ｃにおける英字記号等は、下記の通りに定義される。
ＬＦＤ・・・・フローティングディフュージョン長さ
ＷＦＤ・・・・フローティングディフュージョン幅
ＬＳＦ・・・・ソースフォロワゲート長さ
ＷＳＦ_Ｄ・・・・ソースフォロワゲートのドレイン側の幅
ＷＳＦ_Ｓ・・・・ソースフォロワゲートのソース側の幅
図１４Ａには、図２の等価回路を備えた画素回路部１０１のデバイス構造の模式的なレイアウトパターンが示される。
図１４Ａでは、図２と同等のものについては図２と同じ符番を使用している。
即ち、画素回路部１０１のデバイスは、フォトダイオード２０１（ＰＤ）、転送用スイッチ手段２０２（Ｔ）、フローティングディフュージョン容量２０３（ＦＤ）、オーバーフロー用のスイッチ手段２０５（Ｓ）、リセット用スイッチ手段２０６（Ｒ）、画素選択スイッチ手段２０７（Ｘ）、ソースフォロワ型スイッチ手段２０８（ＳＦ）を備えている。
図１４Ａには、更に、画素回路部１０１のデバイスの以下の構成要素に関して符番がつけられている。
・フォトダイオード２０１の受光面領域２０１−１４ＡＰＤ、
・転送用スイッチ手段２０２のゲート電極領域２０２−１４ＡＴ、
・フローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤ，
・オーバーフロー用のスイッチ手段２０５のゲート電極領域２０５−１４ＡＳ、
・リセット用スイッチ手段２０６のゲート電極領域２０６−１４ＡＲ、
・画素選択スイッチ手段２０７のゲート電極領域２０７−１４ＡＸ，
・ソースフォロワ型スイッチ手段２０８のゲート電極領域２０８−１４ＡＳＦ、
・転送信号фＴ印加用電極領域１４０１、
・スイッチ信号фＳ印加用電極領域１４０２、
・横型オーバーフロー蓄積容量２０４（ＣＬＯＦＩＣ）へ電荷信号を転送するための電極領域１４０３、
・リセット信号фＲ印加用電極領域１４０４、
・リセット電圧ＶＲ印加用の電極領域１４０５、
・画素信号出力用の電極領域１４０６、
・画素選択スイッチ信号фＸ印加用の電極領域１４０７、
・電源電圧ＡＶＤＤ印加用の電極領域１４０８
フローティングディフュージョン容量２０３の構成因子である転送用スイッチ手段２０２とフローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤとのゲートオーバーラップ容量及びオーバーフロー用のスイッチ手段２０５とフローティングディフュージョン容量２０３のＦＤ領域２０３−１４ＡＦＤとのゲートオーバーラップ容量は、それぞれフローティングディフュージョン幅（ＷＦＤ）に比例する。また、フローティングディフュージョン容量２０３の構成因子であるフローティングディフュージョン容量２０３の構成要素であるn+拡散層とp型領域とで形成されるPN接合容量は「ＷＦＤ」と「ＬＦＤ」に比例する
以上からフローティングディフュージョン容量２０３の容量値を低減してコンバージョンゲインを向上させるには「ＷＦＤ」と「ＬＦＤ」は小さくした方が望ましい。
次に、本発明に係わるデバイスの試作と特性測定を行ったので以下に記述する。
「ＷＦＤ」、「ＬＦＤ」の値を変更した画素の設計と試作を繰り返し行って、「ＷＦＤ」、「ＬＦＤ」の値を種々変更した場合のフローティングディフュージョン容量を測定した。
このとき、「ＷＳＦ_Ｄ」、「ＷＳＦ_Ｓ」、「ＬＳＦ」の値はそれぞれ0.30μm, 0.30μm, 0.50μmとし、試作した「ＳＦ」のゲインは0.92とした。
試作した画素のフローティングディフュージョン容量の測定の結果、表１および図１５に示す特性を得た。
図１５に示す傾向から、0.69fF以下のＣＦＤを得る、すなわちコンバージョンゲインが230μV/e-以上となり好適な結果を得るには、「ＷＦＤ」、「ＬＦＤ」が以下の条件式１を満たせばよいことが明らかになった。
Figure 2018066143
また、0.53fF以下のＣＦＤを得る、すなわちコンバージョンゲインが300mV/e-以上となるより好適な結果を得るには、「ＷＦＤ」、「ＬＦＤ」が以下の条件式２を満たせばよいことが明らかになった。
Figure 2018066143
尚、ここで「ＷＦＤ」、「ＬＦＤ」の単位はμmであるが、条件式１，２には、「ＷＦＤ」、「ＬＦＤ」の無名数が用いられる。
図１５において、「○」はより好ましいサンプル、□は好ましいサンプル、◆は比較サンプルを示す。
図１５において、領域Ｘは好ましいサンプルが得られる領域、領域Ｙはより好ましいサンプルが得られる領域を示す。
Figure 2018066143
１００・・・光センサ部
１０１、１０１−１〜１０１−Ｎ・・・・画素部
１０２、１０２−１、１０２−１Ａ，１０２−１Ｂ・・・読出部
１０２ＨＧ、１０２ＨＧ−１・・・第一列読出部
１０２ＬＧ，１０２ＬＧ−１・・・第二列読出部
１０２Ｎ、１０２Ｎ−１・・・第三列読出部
１０２Ｈ／ＬＧ−１Ａ・・・第一列、二列兼用読出部
１０２Ｓ１・・・第１−１信号
１０２Ｓ２・・・第１−２信号
１０２ＳＮ・・・第２信号
１０３、１０３−１・・・画素列出力信号線
１０４ＨＧ・・・スイッチ手段（ＳＷ／ＡＭＰＥＮ）
１０４ＬＧ・・・スイッチ手段（ＳＷ／ＡＭＰＥＮ）
１０５ＨＧ・・・高ゲインアンプ
１０５ＬＧ・・・低ゲインアンプ
１０６ＨＧ・・・アナログメモリ回路部
１０６ＬＧ・・・アナログメモリ回路部
１０６Ｎ・・・アナログメモリ回路部
１０６ＨＧ-１・・・スイッチ手段（NS1H）
１０６ＬＧ-１・・・スイッチ手段（ＮＳ１）
１０６Ｎ-１・・・スイッチ手段（ＮＳ２）
１０６ＨＧ-２・・・容量（N１H）
１０６ＬＧ-２・・・容量（N１）
１０６Ｎ-２・・・容量（N２）
１０６ＨＧ-３・・・スイッチ手段（SS1H）
１０６ＬＧ-３・・・スイッチ手段（ＳＳ１）
１０６Ｎ-３・・・スイッチ手段（ＳＳ２）
１０６ＨＧ-４・・・容量（S1Ｈ）
１０６ＬＧ-４・・・容量（S1）
１０６N-４・・・容量（S２）
１０７ＨＧ・・・第１−１信号用信号線
１０７ＬＧ・・・第１−２信号用信号線
１０７Ｎ１・・・画素列出力信号線から分岐した第２信号用信号線
１０８、１０８−１・・・電流源
２００−１〜２００−３・・・（ゲート）オーバーラップ容量
２０１・・・フォトダイオード（ＰＤ）
２０２・・・転送用スイッチ手段（Ｔ）
２０２−１・・・転送用スイッチ手段（Ｔ）の電極
２０３・・・フローティングディフュージョン容量（ＣＦＤ）
２０４・・・横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）
２０４−１・・・横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）の電極
２０５・・・オーバーフロー用スイッチ手段（Ｓ）
２０５−１・・・オーバーフロー用スイッチ手段（Ｓ）の電極
２０６・・・リセット用スイッチ手段（Ｒ）
２０６−１・・・リセット用スイッチ手段（Ｒ）の電極
２０７・・・画素選択スイッチ手段（Ｘ）
２０７−１・・・画素選択スイッチ手段（Ｘ）の電極
２０８・・・ソースフォロア型のスイッチ手段（ＳＦ）
２０８−１・・・ソースフォロア型のスイッチ手段（ＳＦ）の電極
３００・・・p-型epi基板
３０１Ａ１、３０１Ａ２、３０１Ｂ１、３０１Ｂ２・・・ＭＯＳトランジスタ
３０２・・・拡散層（ｎ+型領域）
３０３Ａ、３０３Ｂ・・・ゲート電極
３０４Ａ、３０４Ｂ１，３０４Ｂ２・・・サイドウォール
３０５・・・ＬＤＤ
３０６・・・絶縁膜層
４００・・・p-型epi基板
４０１Ａ１、４０１Ａ２・・・ＭＯＳトランジスタ
４０２Ａ・・・拡散層（ｎ+型領域）
４０３Ａ，４０３Ｂ・・・ゲート電極
４０４Ａ、４０４Ｂ１，４０３Ｂ２・・・サイドウォール
５００・・・光入力センサ部
５００−１・・・ｎ型シリコン（n-Si）基体
５００−２・・・ｐ型シリコン層
５０１−２〜５０１−３・・・不純物量低減化ｎ型領域
５０２−１〜５０２−５・・・ｎ+型領域
５０３−１〜５０３−６・・・ＬＤＤ
５０４・・・ＦＤ拡散層部
５０５・・・画素ＳＦ部
５０６−１〜５０６−４・・・素子分離領域
５０７−１〜５０７−３・・・ｐ型埋め込み領域
５０８・・・ｎ―型領域
５０９・・・ｐ+型領域
５１０・・・STI周辺ｐ+型領域
５１１、５１２・・・ｎ-型領域
６０１−１〜６０１−３・・・ＬＤＤ形成用フォトレジスト
６０２−１〜６０２−１１・・・サイドウォール
６０３−１〜６０３−２・・・Ｓ／Ｄ拡散層形成用フォトレジスト
６０４−１〜６０４−３・・・Ｓ／Ｄ高濃度拡散層形成用フォトレジスト
６０５−１〜６０５−２・・・配線層間絶縁体層
６０６−１〜６０６−３・・・コンタクト電極
６０７−１〜６０７−２・・・メタル配線
６０８−１〜６０８−４・・・ＬＤＤ
６０９−１，６０９−２・・・拡散層
１２００、１２００Ａ，１２００Ｂ・・・光センサ部
１２００−１・・・画素部列
１２００−２、１２００−２Ａ，１２００−２Ｂ・・・信号読出経路部
１２０１，１２０１Ｂ・・・ゲイン選択手段
１２０２，１２０２Ｂ・・・ゲイン切換手段
１３００・・・光センサ部
１３０１・・・画素アレイ
１３０２・・・垂直シフトレジスタ
１３０３・・・水平シフトレジスタ
１３０４・・・電流源列部
１３０５・・・画素出力線リセットスイッチ列部
１３０６・・・１６倍アンプ部
１３０７・・・第１−１信号用アナログメモリ部
１３０８・・・１倍アンプ列部
１３０９・・・第１−２信号用アナログメモリ部
１３１０・・・第２信号用アナログメモリ部
１３１１・・・最終段バッファ
２０１−１４ＡＰＤ・・・フォトダイオード２０１の受光面領域
２０２−１４ＡＴ・・・転送用スイッチ手段２０２のゲート電極領域
２０３−１４ＡＦＤ・・・フローティングディフュージョン容量２０３のＦＤ領域
２０５−１４ＡＳ・・・オーバーフロー用のスイッチ手段２０５のゲート電極領域
２０６−１４ＡＲ・・・リセット用スイッチ手段２０６のゲート電極領域
２０７−１４ＡＸ・・・画素選択スイッチ手段２０７のゲート電極領域
２０８−１４ＡＳＦ・・・ソースフォロワ型スイッチ手段２０８のゲート電極領域
１４０１・・・転送信号фＴ印加用電極領域
１４０２・・・スイッチ信号фＳ印加用電極領域、
１４０３・・・横型オーバーフロー蓄積容量２０４（ＣＬＯＦＩＣ）へ電荷信号を転送するための電極領域
１４０４・・・リセット信号фＲ印加用電極領域
１４０５・・・リセット電圧ＶＲ印加用の電極領域
１４０６・・・画素信号出力用の電極領域
１４０７・・・画素選択スイッチ信号фＸ印加用の電極領域
１４０８・・・電源電圧ＡＶＤＤ印加用の電極領域

Claims (6)

  1. 受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと画素信号出力線、を有し、前記画素信号出力線に信号読出経路が接続されていて、
    前記蓄積容量は、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
    該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にあり、
    前記信号読出経路には、前記ＣFD容量によって電荷電圧変換された第１の画素出力信号と前記ＣFD容量と前記CLOFIC容量とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
    前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅することを特徴とする光センサ。
  2. 受光素子と、電荷を蓄積する蓄積容量と、前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を有する画素部が平面的に複数配されていて、
    前記蓄積容量が、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にある画素部列；
    前記画素部の夫々が順次結線されている画素信号出力線；、
    前記画素信号出力線の前記画素部列における配列最後の画素部が結線されている位置より下流の位置で前記画素信号出力線に結線されているとともに、１より大きい増幅率とこれとは異なる増幅率を使い分けて増幅する機能を備えている信号読出経路部；
    を有し、
    前記信号読出経路部には、前記フローティングディフュージョン（ＣFD）容量によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン(ＣFD)容量と横型オーバーフロー蓄積(CLOFIC)容量とを結合して電荷電圧変換された第２の画素出力信号と、が入力される、ことを特徴とするマルチ画素の光センサ。
  3. 受光素子と電荷を蓄積する蓄積容量と前記受光素子に入力する光によって発生する電荷を前記蓄積容量に転送するための転送スイッチと、を画素部毎に有し、
    前記蓄積容量は、フローティングディフュージョン容量と横型オーバーフロー蓄積容量であり、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
    そのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にあり、
    各画素部が、結線されている画素信号出力線と、
    該画素信号出力線に結線されている信号読出経路と、
    を具備する光センサを用い、
    前記フローティングディフュージョン容量によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量と前記横型オーバーフロー蓄積容量とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を前記信号読出経路に入力し、
    前記第１の画素出力信号は、前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする光センサの信号読み出し方法。
  4. 受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
    前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
    前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にある、
    複数の画素部；
    を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
    前記複数の画素部が順次結線されている画素列出力信号線；
    を有し、
    該画素列出力信号線に結線された読取部；
    を有し、該読取部には、前記フローティングディフュージョン容量（ＣＦＤ）によって電荷電圧変換された第１の画素出力信号と前記フローティングディフュージョン容量（ＣＦＤ）と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
    前記第１の画素出力信号は前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅されることを特徴とする撮像装置。
  5. 受光素子（ＰＤ）、転送用のスイッチ（Ｔ）、オーバーフロー用のスイッチ（Ｓ）、リセット用のスイッチ（Ｒ）がこの順で直列に結線されており、前記転送用のスイッチ（Ｔ）と前記オーバーフロー用のスイッチ（Ｓ）との間の結線に結線されたフローティングディフュージョン容量（ＣＦＤ）とソースフォロア型のスイッチ（ＳＦ）と、前記オーバーフロー用のスイッチ（Ｓ）と前記リセット用のスイッチ（Ｒ）との間の結線に結線された横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）と、を有し、
    前記ソースフォロア型のスイッチ（ＳＦ）は、ＭＯＳトランジスタであり、
    前記転送用のスイッチ（Ｔ）は、ドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にある、
    複数の画素部；
    を有し、該複数の画素部の前記受光素子（ＰＤ）は、２次元的に配されて画素アレイを構成し、
    前記複数の画素部が順次結線されている画素列出力信号線と、
    該画素列出力信号線に結線された読取部；
    と、を具備した撮像装置を用意し、
    前記フローティングディフュージョン容量（ＣＦＤ）によって読出しに寄与する電荷量の電荷を電荷電圧変換して第１の画素出力信号を形成し、前記フローティングディフュージョン容量（ＣＦＤ）と横型オーバーフロー蓄積容量（ＣＬＯＦＩＣ）とを結合し読出しに寄与する電荷量の電荷を電荷電圧変換して第２の画素出力信号を形成し、これら２つの画素出力信号を前記信号読出し経路に入力し、
    前記第１の画素出力信号は、前記信号読出し経路において１より大きい増幅率のアンプの少なくとも１つを含む複数のアンプによって増幅する、ことを特徴とする撮像装置の信号読み出し方法。
  6. （１）光電変換機能を備えた画素部；
    該画素部は、光電変換された電荷を蓄積する蓄積容量と前記電荷を前記蓄積容量に転送するための転送スイッチとを備え、
    前記蓄積容量は、フローティングディフュージョン（ＣFD）容量と横型オーバーフロー蓄積（CLOFIC）容量で、前記転送スイッチは、ＬＤＤ・ＭＯＳトランジスタであり、
    該ＬＤＤ・ＭＯＳトランジスタのドレイン領域における半導体不純物の濃度（ND）と該ドレイン領域に隣接して設けられた拡散領域における半導体不純物の濃度（N）とが、
    １＜ N／ND ≦１００・・・・・（１）
    ０＜ N ≦ 1.0×1020 cm-3・・・・・（２）
    の関係にある、
    （２）前記画素部に結線されている画素信号出力線；
    （３）前記画素信号出力線に接続されている信号読出経路；
    該信号読出経路には、前記ＣFD容量によって電荷電圧変換された第１の画素出力信号と前記FD容量と前記CLOFIC容量とを結合して電荷電圧変換された第２の画素出力信号とが入力され、
    前記第１の画素出力信号が、超高感度信号の場合は、１より大きい増幅率で増幅する、
    ことを特徴とする光センサ。
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