JPWO2017175376A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

半導体装置は、第１の半導体基板と、第２の半導体基板と、複数の接続部と、第１の絶縁部と、遮蔽部と、第２の絶縁部とを有する。前記第２の半導体基板は、前記第１の半導体基板に積層されている。前記複数の接続部は、前記第１の半導体基板と前記第２の半導体基板との間に配置され、かつ前記第１の回路と前記第２の回路とを電気的に接続する。前記第１の絶縁部は前記複数の前記接続部の各々の周囲に配置されている。前記遮蔽部は、前記第１の絶縁部の内部に配置され、かつ導電体で構成されている。前記第２の遮蔽部は、前記接続部と前記第１の絶縁部との間に配置されている。

Description

本発明は、半導体装置および半導体装置の製造方法に関する。
半導体デバイスの小型化に適した半導体チップの積層構造が注目されている。例えば、特許文献１に開示されたイメージャは、積層された複数の基板を有し、かつ第１の基板の表面のほぼ全体に画素アレイが配置されている。近年、電子機器の小型化の要求のために、半導体チップの更なる小型化が要求されている。
積層型の半導体チップにおいて、２つの要求がある。
第１の要求：２枚の半導体基板を接続するバンプ（接続部）は、微細に形成される。バンプは、高密度に配置される。２枚の半導体基板が貼り合わされるときにバンプが倒れるまたはつぶれることによるバンプのショートが発生しない。
第２の要求：第１の半導体基板から出力された信号に、第２の半導体基板に配置された回路に起因するノイズが重畳しない。例えば、積層型イメージャにおいて、第１の半導体基板に配置された光電変換部から出力された信号に、第２の半導体基板に配置された回路に起因するノイズが重畳しない。
上記の２つの要求に対して、特許文献２および特許文献３で開示された技術により解決が試みられている。特許文献２には、第１の要求に対する技術が開示されている。特許文献２に開示された技術において、バンプの間に絶縁物が配置されることによりバンプとバンプとの短絡が回避される。特許文献３に開示された技術において、２枚の基板の間に導体が配置される。これにより、第１の半導体基板から出力された信号に、第２の半導体基板に配置された回路に起因するノイズが重畳することが回避される。
日本国特許第４３４９２３２号公報 日本国特開平６−２３６９８１号公報 日本国特開２０１５−６０９０９号公報
第１の要求を満たすために、絶縁物を配置する方法が特許文献２に開示されている。第２の要求を満たすために、導体を配置すること方法が特許文献３に開示されている。しかし、第１の要求および第２の要求を同時に満たす試みはなされていない。
本発明は、接続部のショートを低減し、かつノイズによる信号の劣化を低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
本発明の第１の態様によれば、半導体装置は、第１の半導体基板と、第２の半導体基板と、複数の接続部と、第１の絶縁部と、遮蔽部と、第２の絶縁部とを有する。前記第１の半導体基板は、第１の回路を含む。前記第２の半導体基板は、前記第１の半導体基板に積層され、かつ第２の回路を含む。前記複数の接続部は、前記第１の半導体基板と前記第２の半導体基板との間に配置され、かつ前記第１の回路と前記第２の回路とを電気的に接続する。前記第１の絶縁部は、前記複数の前記接続部の各々の周囲に配置されている。前記遮蔽部は、前記第１の絶縁部の内部に配置され、かつ導電体で構成されている。前記第２の絶縁部は、前記接続部と前記第１の絶縁部との間に配置されている。
本発明の第２の態様によれば、第１の態様において、前記遮蔽部は、前記第１の半導体基板、前記第２の半導体基板、および前記複数の前記接続部のいずれとも電気的に絶縁されてもよい。
本発明の第３の態様によれば、第１の態様において、前記遮蔽部は、前記第１の半導体基板および前記第２の半導体基板のいずれか１つのみと電気的に接続されてもよい。前記遮蔽部は、前記遮蔽部が接続された前記第１の半導体基板または前記第２の半導体基板内の固定された電位に接続されてもよい。
本発明の第４の態様によれば、第１から第３の態様のいずれか１つにおいて、前記半導体装置は、複数の前記第１の絶縁部および複数の前記遮蔽部を有してもよい。前記複数の前記第１の絶縁部の間に間隙が設けられてもよい。前記複数の前記第１の絶縁部の各々と前記複数の前記接続部の各々との間に間隙が設けられてもよい。
本発明の第５の態様によれば、第４の態様において、前記複数の前記接続部の各々に対応して２以上の前記第１の絶縁部および前記遮蔽部が配置されてもよい。
本発明の第６の態様によれば、第１から第５の態様のいずれか１つにおいて、前記遮蔽部は、前記第１の半導体基板および前記第２の半導体基板のいずれか１つのみと電気的に接続されてもよい。前記第１の半導体基板および前記第２の半導体基板のうち前記遮蔽部が接続された半導体基板と異なる半導体基板と前記第１の絶縁部との間に間隙が設けられてもよい。
本発明の第７の態様によれば、第１の態様において、前記第２の絶縁部は、前記接続部と前記第１の絶縁部との間に設けられた空隙であってもよい。
本発明の第８の態様によれば、第１から第７の態様のいずれか１つにおいて、前記接続部は、第１の材料で構成されてもよい。前記遮蔽部は、前記第１の材料と異なる第２の材料で構成されてもよい。
本発明の第９の態様によれば、第１から第８の態様のいずれか１つにおいて、前記第１の半導体基板と前記第２の半導体基板との積層方向に対する直交方向における前記遮蔽部の厚さは、前記直交方向における前記接続部の厚さよりも小さくてもよい。
本発明の第１０の態様によれば、半導体装置の製造方法は、第１の工程と、第２の工程と、第３の工程とを有する。前記第１の工程により、第１の半導体基板の第１の主面において、複数の接続部の各々が配置される第１の領域の周囲に第１の絶縁部が形成され、かつ前記第１の絶縁部の内部に遮蔽部が形成される。前記第１の半導体基板は第１の回路を含む。前記遮蔽部は導電体で構成されている。前記第２の工程により、第２の半導体基板の第２の主面において、前記第１の領域と対応する第２の領域に前記複数の前記接続部が形成される。前記第２の半導体基板は第２の回路を含む。前記第３の工程により、前記第１の主面と前記第２の主面とが対向した状態で前記第１の半導体基板と前記第２の半導体基板とが貼り合わされ、かつ前記接続部と前記第１の絶縁部との間に空隙が設けられる。前記複数の前記接続部は、前記第１の回路と前記第２の回路とを電気的に接続する。
本発明の第１１の態様によれば、第１０の態様において、前記半導体装置の製造方法は、前記第１の半導体基板と前記第２の半導体基板とが貼り合わされた後、絶縁性の樹脂を前記空隙に充填する第４の工程をさらに有してもよい。
上記の各態様によれば、第１の絶縁部が配置されることにより、接続部のショートが低減する。遮蔽部が配置されることにより、ノイズによる信号の劣化が低減する。
本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の半導体装置の断面図である。 本発明の第１の実施形態の第１の基板の構成を示すブロック図である。 本発明の第１の実施形態の第２の基板の構成を示すブロック図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の半導体装置の製造方法を説明するための断面図である。 本発明の第１の実施形態の変形例の半導体装置の断面図である。 本発明の第１の実施形態の変形例の半導体装置の断面図である。 本発明の第２の実施形態の半導体装置の断面図である。 本発明の第３の実施形態の半導体装置の断面図である。
図面を参照し、本発明の実施形態を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態の半導体装置１の構成を示している。図１において、半導体装置１の断面が示されている。
半導体装置１を構成する部分の寸法は、図１に示される寸法に従うとは限らない。半導体装置１を構成する部分の寸法は任意であってよい。図１以外の断面図における寸法についても同様である。
図１に示すように、半導体装置１は、第１の基板１０と、第２の基板２０と、複数の接続部２５と、遮蔽部１２と、第１の絶縁部１４と、複数の第２の絶縁部２６とを有する。図１において、代表として１つの接続部２５と１つの第２の絶縁部２６との符号が示されている。図１に示す断面において、１つの遮蔽部１２および１つの第１の絶縁部１４は、複数の部分で構成されている。第１の基板１０および第２の基板２０は、第１の基板１０と第２の基板２０との積層方向Ｄｒ１に積層されている。積層方向Ｄｒ１は、第１の基板１０の面１００に垂直な方向である。積層方向Ｄｒ１は、第１の基板１０の厚さ方向である。
第１の基板１０は、半導体材料で構成されている。例えば、第１の基板１０を構成する半導体材料は、シリコン（Ｓｉ）とゲルマニウム（Ｇｅ）との少なくとも１つである。したがって、第１の基板１０は、半導体基板である。第１の基板１０は、面１００と面１０１とを有する。面１００および面１０１は、第１の基板１０の主面である。第１の基板１０の主面は、第１の基板１０の表面を構成する複数の面のうち相対的に広い面である。面１００および面１０１は、互いに反対方向を向く。
第１の基板１０は、複数の第１の電極１１を有する。図１において、代表として１つの第１の電極１１の符号が示されている。第１の電極１１は、導電材料（導電体）で構成されている。例えば、第１の電極１１を構成する導電材料は、金（Ａｕ）、銀（Ａｇ）、または銅（Ｃｕ）のような金属である。第１の電極１１は、面１００の第１の領域Ｒ１に配置されている。第１の電極１１は、第１の基板１０に含まれる第１の回路と電気的に接続されている。
第２の基板２０は、第１の基板１０を構成する半導体材料と同様の半導体材料で構成されている。したがって、第２の基板２０は、半導体基板である。第２の基板２０は、面２００と面２０１とを有する。面２００および面２０１は、第２の基板２０の主面である。第２の基板２０の主面は、第２の基板２０の表面を構成する複数の面のうち相対的に広い面である。面２００および面２０１は、互いに反対方向を向く。面１００および面２０１は、対向する。
第２の基板２０は、複数の第２の電極２１を有する。図１において、代表として１つの第２の電極２１の符号が示されている。第２の電極２１は、第１の電極１１を構成する導電材料と同様の導電材料で構成されている。第２の電極２１は、面２０１の第２の領域Ｒ２に配置されている。第１の領域Ｒ１および第２の領域Ｒ２は、対向する。第２の電極２１は、第２の基板２０に含まれる第２の回路と電気的に接続されている。
接続部２５は、導電材料で構成されている。例えば、接続部２５を構成する導電材料は、金（Ａｕ）、銀（Ａｇ）、または銅（Ｃｕ）のような金属である。接続部２５は、柱状の構造体である。接続部２５は、第１の基板１０と第２の基板２０との間に配置されている。接続部２５は、第１の領域Ｒ１に配置され、かつ第２の領域Ｒ２に配置されている。接続部２５は、第１の電極１１および第２の電極２１に接続されている。これによって、接続部２５は、第１の基板１０および第２の基板２０に接続されている。接続部２５は、第１の基板１０に含まれる第１の回路と、第２の基板２０に含まれる第２の回路とを電気的に接続する。
遮蔽部１２は、導電材料で構成されている。例えば、遮蔽部１２を構成する導電材料は、アルミニウム（Ａｌ）または銅（Ｃｕ）のような金属である。第１の絶縁部１４は、絶縁材料（絶縁体）で構成されている。例えば、第１の絶縁部１４を構成する絶縁材料は、酸化シリコン（ＳｉＯ２）である。第１の絶縁部１４は、壁状の構造体である。遮蔽部１２および第１の絶縁部１４は、第１の基板１０と第２の基板２０との間に配置されている。第１の絶縁部１４は、第１の基板１０および第２の基板２０に接触する。第１の絶縁部１４は、第１の基板１０のみに接触してもよい。つまり、第１の絶縁部１４と第２の基板２０との間に間隙が設けられてもよい。第１の基板１０および第２の基板２０の主面に垂直な断面において、遮蔽部１２は第１の絶縁部１４の内部に配置されている。つまり、第１の絶縁部１４は、遮蔽部１２を覆う。遮蔽部１２および第１の絶縁部１４は、接続部２５の周囲に配置されている。遮蔽部１２は、ノイズを遮蔽する。第１の絶縁部１４は、遮蔽部１２を絶縁する。
第２の絶縁部２６は、空隙（空間）である。第２の絶縁部２６は、第１の基板１０と第２の基板２０との間に配置されている。第２の絶縁部２６は、接続部２５と第１の絶縁部１４との間に配置されている。第２の絶縁部２６は、固形物によって充填されていない。接続部２５および第１の絶縁部１４は、互いに接触していない。第２の絶縁部２６は、接続部２５を絶縁する。
図２は、図１の線Ａ１−Ａ２を含む半導体装置１の断面図である。図１に示す断面と図２に示す断面とは、直交する。図２において、代表として１つの接続部２５と１つの遮蔽部１２と１つの第２の絶縁部２６との符号が示されている。複数の接続部２５と複数の第２の絶縁部２６とは、行列状に配置されている。図２において第１の絶縁部１４は複数の部分で構成されている。第１の絶縁部１４の複数の部分は、図示していない位置で互いに接続されている。したがって、半導体装置１は、１つの第１の絶縁部１４と１つの遮蔽部１２とを有する。隣接する２つの接続部２５の間に、遮蔽部１２と第１の絶縁部１４と第２の絶縁部２６とが配置されている。
図２において、接続部２５の断面は円である。接続部２５の断面は多角形であってもよい。図２において、４つの接続部２５が示されている。接続部２５の数は２以上であればよい。
半導体装置１がイメージャ（イメージセンサ）である例について、詳細に説明する。図３は、第１の基板１０の構成を示している。図３に示すように、第１の基板１０は、画素部３０と、垂直読み出し回路４０とを有する。図３において、複数の接続部２５の位置が示されている。図３において、複数の接続部２５の大きさは示されていない。図３において、代表として１つの接続部２５の符号が示されている。
画素部３０は、複数の画素３１を有する。図３において、代表として１つの画素３１の符号が示されている。複数の画素３１は行列状に配置されている。図３において、４つの画素３１が示されている。画素３１の数は２以上であればよい。画素３１は、光電変換素子と、転送トランジスタと、リセットトランジスタと、選択トランジスタとを有する。光電変換素子は、画素３１に入射した光に応じた画素信号を生成する。転送トランジスタは、光電変換素子から画素信号を読み出す。リセットトランジスタは、画素３１をリセットする。選択トランジスタは、画素信号を出力する画素３１を選択する。
垂直読み出し回路４０は、画素信号の読み出しを制御するための制御信号を出力する。これによって、垂直読み出し回路４０は、複数の画素３１からの画素信号の読み出しを制御する。垂直読み出し回路４０から出力された制御信号は、複数の画素３１に転送される。この制御信号によって、複数の画素３１の配列における同一の行に配置された２つ以上の画素３１から同時に画素信号が読み出される。
図３において、３つの制御信号が示されている。３つの制御信号は、制御信号φＴＸと、制御信号φＲＳＴと、制御信号φＳＥＬとである。制御信号φＴＸは、転送トランジスタを制御するための信号である。制御信号φＲＳＴは、リセットトランジスタを制御するための信号である。制御信号φＳＥＬは、選択トランジスタを制御するための信号である。
複数の画素３１は、制御信号に応じて画素信号を出力する。複数の画素３１の各々は、１つの接続部２５に接続されている。つまり、複数の接続部２５の各々は、複数の画素３１の各々と対応するように配置されている。２つ以上の画素３１が１つの接続部２５に接続されてもよい。接続部２５は、画素３１から出力された画素信号を第２の基板２０に転送する。
画素３１は、第１の基板１０に配置された第１の回路を構成する。
図４は、第２の基板２０の構成を示している。図４に示すように、第２の基板２０は、水平読み出し回路４１と、メモリ部５０と、信号処理回路６０と、出力部７０とを有する。図４において、複数の接続部２５の位置が示されている。図４において、複数の接続部２５の大きさは示されていない。図４において、代表として１つの接続部２５の符号が示されている。
接続部２５は、複数の画素３１から出力された画素信号を第２の基板２０に出力する。接続部２５は、メモリ部５０に接続されている。メモリ部５０は、複数の画素３１から出力された画素信号を保持する。メモリ部５０に保持された画素信号は、信号処理回路６０に出力される。信号処理回路６０は、水平読み出し回路４１による制御に従って、画素信号に対して信号処理を行う。例えば、信号処理回路６０は、ＣＤＳ（Ｃｏｒｒｅｌａｔｅｄ Ｄｏｕｂｌｅ Ｓａｍｐｌｉｎｇ：相関二重サンプリング）によるノイズ抑圧などの処理を行う。
水平読み出し回路４１は、信号処理回路６０によって処理された画素信号を水平信号線８０に読み出す。より具体的には、水平読み出し回路４１は、信号処理回路６０による信号処理と、画素信号の読み出しとを制御するための制御信号を信号処理回路６０に出力する。この制御によって、複数の画素３１の配列における同一の行に配置された２つ以上の画素３１から出力された画素信号が水平信号線８０に順次読み出される。
出力部７０は、信号処理回路６０によって処理された画素信号を半導体装置１の外部に出力する。より具体的には、出力部７０は、信号処理回路６０によって処理された画素信号に対して、増幅処理などの処理を行う。出力部７０は、処理された画素信号を半導体装置１の外部に出力する。
メモリ部５０と、信号処理回路６０と、出力部７０とは、第２の基板２０に配置された第２の回路を構成する。
上記のように、半導体装置１は、第１の基板１０（第１の半導体基板）と、第２の基板２０（第２の半導体基板）と、複数の接続部２５と、第１の絶縁部１４と、遮蔽部１２と、第２の絶縁部２６とを有する。第１の基板１０は、第１の回路を含む。第２の基板２０は、第１の基板１０に積層され、かつ第２の回路を含む。複数の接続部２５は、第１の基板１０と第２の基板２０との間に配置され、かつ第１の回路と第２の回路とを電気的に接続する。第１の絶縁部１４は、複数の接続部２５の各々の周囲に配置されている。遮蔽部１２は、第１の絶縁部１４の内部に配置され、かつ導電体で構成されている。第２の絶縁部２６は、接続部２５と第１の絶縁部１４との間に配置されている。
接続部２５または第１の絶縁部１４が形成されるときに接続部２５または第１の絶縁部１４に位置ずれが発生しうる。第１の基板１０と第２の基板２０とが貼り合わされるときに第１の基板１０と第２の基板２０との位置ずれが発生しうる。これらの位置ずれにより、接続部２５と第１の絶縁部１４とが接触する可能性がある。しかし、遮蔽部１２が第１の絶縁部１４により囲まれているため、接続部２５と遮蔽部１２とは接触しない。このため、接続部２５のショートは低減される。遮蔽部１２が第１の基板１０と第２の基板２０との間に配置されているため、第１の基板１０から出力された信号に重畳する、第２の基板２０に配置された第２の回路に起因するノイズは低減される。つまり、ノイズによる信号の劣化は低減される。
図５から図１３を参照し、半導体装置１の製造方法を説明する。図５から図１３は、半導体装置１を構成する部分の断面を示している。
（第１の準備工程）
図５に示すように、第１の基板１０が準備される。図示されていない第１の回路が第１の基板１０に配置されている。第１の回路は、周知の半導体製造プロセスにより形成される。第１の基板１０に必要な回路に対応する拡散層が形成された後、パターニング、エッチング、ビアの形成、および配線の形成が行われる。これらのプロセスを繰り返すことにより、第１の回路が形成される。
（遮蔽部１２および第１の絶縁部１４の形成工程）
図６に示すように、第１の基板１０の面１００に絶縁層１３が形成され、かつ絶縁層１３の内部に遮蔽部１２が形成される。具体的には、面１００に絶縁層が形成された後、絶縁層の表面をエッチングすることにより、溝が形成される。例えば、メッキにより、溝に遮蔽部１２が形成される。絶縁層の表面が平坦化された後、絶縁材料を堆積することにより、絶縁層１３が形成される。
（エッチング工程）
図７に示すように、絶縁層１３および第１の基板１０がエッチングされ、かつ溝１５が形成される。これによって、第１の絶縁部１４が形成される。絶縁層１３のうちエッチングによって残った部分が第１の絶縁部１４である。溝１５は、第１の基板１０の第１の領域Ｒ１に形成された凹部を含む。つまり、溝１５は、第１の領域Ｒ１と対応する位置に形成される。隣接する第１の絶縁部１４の間隔は、Ｄ１である。間隔Ｄ１は、第１の基板１０と第２の基板２０との積層方向Ｄｒ１に対する直交方向Ｄｒ２（図１）の距離である。直交方向Ｄｒ２は、面１００ａに水平な方向である。図６および図７に示す工程により、第１の領域Ｒ１の周囲に第１の絶縁部１４が形成され、かつ第１の絶縁部１４の内部に遮蔽部１２が形成される。
（電極形成工程）
図８に示すように、溝１５において、第１の基板１０の第１の領域Ｒ１の凹部に第１の電極１１が形成される。例えば、メッキまたは蒸着により第１の電極１１が形成される。
（第２の準備工程）
図９に示すように、第２の電極２１が形成された第２の基板２０が準備される。図示されていない第２の回路が第２の基板２０に配置されている。第２の回路の形成方法は、第１の基板１０の第１の回路の形成方法と同様である。第２の電極２１は、第２の基板２０の面２０１において、第１の基板１０の第１の領域Ｒ１と対応する第２の領域Ｒ２に配置されている。第２の電極２１の形成方法は、第１の電極１１の形成方法と同様である。
（レジスト形成工程）
図１０に示すように、第２の基板２０の面２０１にレジスト２３が形成される。レジスト２３において、第２の電極２１が配置された第２の領域Ｒ２と対応する位置に溝２４が形成される。溝２４は、レジスト２３をエッチングすることにより形成される。つまり、レジスト２３において、第２の領域Ｒ２と対応する部分は除去される。
（接続部形成工程）
図１１に示すように、溝２４を導電材料で埋めることにより、柱状の接続部２５が形成される。例えば、メッキまたは蒸着により接続部２５が形成される。接続部２５の厚さは、Ｄ２である。厚さＤ２は、第１の基板１０と第２の基板２０との積層方向Ｄｒ１に対する直交方向Ｄｒ２（図１）の幅である。厚さＤ２は、間隔Ｄ１よりも小さい。
（レジスト除去工程）
図１２に示すように、レジスト２３が除去される。
（貼り合わせ工程）
図１３に示すように、第１の基板１０と第２の基板２０とが貼り合わされる。このとき、第１の基板１０の面１００と第２の基板２０の面２０１とが対向する。このとき、第１の基板１０の第１の領域Ｒ１と第２の基板２０の第２の領域Ｒ２とが対向するように、第１の基板１０および第２の基板２０の位置が制御される。例えば、加熱圧縮により第１の基板１０と第２の基板２０とが貼り合わされる。第１の基板１０と第２の基板２０とが貼り合わされた後、図１に示す半導体装置１が完成する。第１の基板１０と第２の基板２０とが貼り合わされることにより、図１に示す第２の絶縁部２６が形成される。
上記のように、半導体装置１の製造方法は、第１の工程（図６および図７）と、第２の工程（図１０、図１１、および図１２）と、第３の工程（図１３）とを有する。第１の工程により、第１の基板１０の面１００（第１の主面）において、複数の接続部２５の各々が配置される第１の領域Ｒ１の周囲に第１の絶縁部１４が形成され、かつ第１の絶縁部１４の内部に遮蔽部１２が形成される。第１の基板１０は第１の回路を含む。遮蔽部１２は導電体で構成されている。第２の工程により、第２の基板２０の面２０１（第２の主面）において、第１の領域Ｒ１と対応する第２の領域Ｒ２に複数の接続部２５が形成される。第２の基板２０は第２の回路を含む。第３の工程により、面１００と面２０１とが対向した状態で第１の基板１０と第２の基板２０とが貼り合わされ、かつ接続部２５と第１の絶縁部１４との間に空隙が設けられる。複数の接続部２５は、第１の回路と第２の回路とを電気的に接続する。
本発明の各態様の半導体装置は、第１の電極１１および第２の電極２１の少なくとも１つに対応する構成を有していなくてもよい。本発明の各態様の半導体装置は、接続部２５によって電気的に接続される第１の回路および第２の回路以外の回路を有していなくてもよい。本発明の各態様の半導体装置は、イメージャ以外の装置であってもよい。本発明の各態様の半導体装置の製造方法は、上記の第１から第３の工程以外の工程を有していなくてもよい。
第１の実施形態の半導体装置１およびその製造方法において、第１の絶縁部１４が配置されることにより、接続部２５のショートが低減する。遮蔽部１２が配置されることにより、ノイズによる信号の劣化が低減する。
遮蔽部１２は、第１の基板１０、第２の基板２０、および複数の接続部２５のいずれとも電気的に絶縁されていてもよい。遮蔽部１２がフローティングである場合、遮蔽部１２を固定電位に接続するための構造を形成する必要がない。このため、遮蔽部１２を微細化することができる。この結果、接続部２５の間隔を小さくすることができる。このため、接続部２５の高密度化が実現される。
接続部２５は、第１の材料で構成され、かつ遮蔽部１２は、第１の材料と異なる第２の材料で構成されてもよい。つまり、接続部２５と遮蔽部１２とは、互いに異なる材料で構成されてもよい。微細加工しやすい材料で遮蔽部１２が構成された場合、第１の絶縁部１４が占める面積が低減される。このため、接続部２５の高密度化が実現される。
接続部２５と第１の絶縁部１４との間に空隙が設けられているため、半導体装置１の製造コストは、その空隙に樹脂が充填される場合の製造コストよりも抑制される。半導体装置１において、樹脂の膨張により接続部２５が第１の基板１０または第２の基板２０から剥がれることが回避される。
（第１の実施形態の変形例）
図１４は、本発明の第１の実施形態の変形例の半導体装置１ａの構成を示している。図１４において、半導体装置１ａの断面が示されている。図１４において、図１と異なる点を説明する。
半導体装置１ａにおいて、図１に示す半導体装置１における第２の絶縁部２６が第２の絶縁部２６ａに変更される。第２の絶縁部２６ａは、絶縁材料で構成されている。例えば、第２の絶縁部２６ａを構成する絶縁材料は、樹脂である。第２の絶縁部２６ａは、接続部２５と第１の絶縁部１４との間に配置されている。第２の絶縁部２６ａは、接続部２５および第１の絶縁部１４に接触する。接続部２５および第１の絶縁部１４は、互いに接触していない。第２の絶縁部２６ａは、接続部２５を絶縁する。
半導体装置１ａは、複数の第１の絶縁部１４および複数の遮蔽部１２を有する。複数の第１の絶縁部１４の間に間隙が設けられている。複数の第１の絶縁部１４の各々と複数の接続部２５の各々との間に間隙が設けられている。つまり、隣接する２つの第１の絶縁部１４の間に間隙が設けられている。複数の第１の絶縁部１４は互いに離間している。複数の第１の絶縁部１４の各々と複数の接続部２５の各々とは互いに離間している。その間隙に第２の絶縁部２６ａが配置されている。複数の遮蔽部１２の各々は、複数の第１の絶縁部１４の各々の内部に配置されている。
接続部２５の厚さは、Ｄ２ａである。厚さＤ２ａは、第１の基板１０と第２の基板２０との積層方向Ｄｒ１に対する直交方向Ｄｒ２の幅である。厚さＤ２ａは、図１に示す半導体装置１における接続部２５の厚さＤ２（図１１）よりも大きい。
上記以外の点については、図１４に示す構成は、図１に示す構成と同様である。
図１５は、図１４の線Ｂ１−Ｂ２を含む半導体装置１ａの断面図である。図１４に示す断面と図１５に示す断面とは、直交する。図１５において、代表として１つの接続部２５と１つの遮蔽部１２と１つの第１の絶縁部１４との符号が示されている。図１５において、図２と異なる点を説明する。
複数の接続部２５の各々に対応して２以上の第１の絶縁部１４および遮蔽部１２が配置されている。つまり、１つの接続部２５の周囲に２以上の第１の絶縁部１４および遮蔽部１２が配置されている。図１５に示すように、１つの接続部２５の周囲に４つの第１の絶縁部１４および遮蔽部１２が配置されている。１つの接続部２５は、２以上の第１の絶縁部１４および遮蔽部１２によって囲まれている。
第１の基板１０と第２の基板２０との積層方向Ｄｒ１に対する直交方向Ｄｒ２における遮蔽部１２の厚さＤ３は、直交方向Ｄｒ２における接続部２５の厚さＤ２ａよりも小さい。
上記以外の点については、図１５に示す構成は、図２に示す構成と同様である。
半導体装置１ａの製造方法は、図５から図１３に示す工程と、樹脂充填工程とを有する。図５から図１３に示す工程については説明したので、これらの工程についての説明を省略する。図１４を参照し、樹脂充填工程を説明する。
（樹脂充填工程）
図１３に示す工程により、第１の絶縁部１４および接続部２５の周囲に空隙が設けられる。図１４に示すように、この空隙に樹脂が充填されることにより、第２の絶縁部２６ａが形成される。
半導体装置１ａの製造方法は、第１から第３の工程に加えて、第４の工程を有する。第１の基板１０と第２の基板２０とが貼り合わされた後、第４の工程において絶縁性の樹脂が空隙に充填される。
半導体装置１ａにおいて、遮蔽部１２の厚さＤ３は、接続部２５の厚さＤ２ａ以上であってもよい。図１に示す半導体装置１において、第２の絶縁部２６が樹脂で構成されてもよい。
遮蔽部１２の厚さＤ３が接続部２５の厚さＤ２ａよりも小さいことにより、接続部２５の間隔を小さくすることができる。このため、接続部２５の高密度化が実現される。あるいは、遮蔽部１２の厚さＤ３が接続部２５の厚さＤ２ａよりも小さいことにより、接続部２５の厚さＤ２ａを大きくすることができる。このため、第１の基板１０および第２の基板２０と接続部２５との接続の信頼性が向上する。
複数の第１の絶縁部１４が配置されることにより、複数の第１の絶縁部１４の間に樹脂の注入経路が形成される。樹脂の充填時にボイドが発生しにくいため、第２の絶縁部２６ａの形成が容易である。
第２の絶縁部２６ａが配置されているため、半導体装置１ａに対する外部からの衝撃により接続部２５が第１の基板１０または第２の基板２０から剥がれることが低減される。
（第２の実施形態）
図１６は、本発明の第２の実施形態の半導体装置２の構成を示している。図１６において、半導体装置２の断面が示されている。図１６において、図１４と異なる点を説明する。
半導体装置２において、図１４に示す半導体装置１ａにおける第１の基板１０が第１の基板１０ａに変更される。第１の基板１０ａは、第１の基板１０を構成する半導体材料と同様の半導体材料で構成されている。第１の基板１０ａは、面１００ａと面１０１ａとを有する。面１００ａおよび面１０１ａは、第１の基板１０ａの主面である。面１００ａおよび面１０１ａは、互いに反対方向を向く。
第１の基板１０ａは、複数の第１の電極１１と、複数の第３の電極１７とを有する。図１６において、代表として１つの第３の電極１７の符号が示されている。第３の電極１７は、導電材料で構成されている。例えば、第３の電極１７を構成する導電材料は、金（Ａｕ）、銀（Ａｇ）または銅（Ｃｕ）のような金属である。第３の電極１７は、面１００ａの第３の領域Ｒ３に配置されている。固定電位が第３の電極１７に印加されている。例えば、固定電位は、電源またはグランドである。第３の電極１７は、第１の基板１０ａが有する第１の回路に電気的に接続されてもよい。第３の電極１７はパッド形状であってもよいし、ビア形状であってもよい。
遮蔽部１２は、第１の基板１０ａおよび第２の基板２０のいずれか１つのみと電気的に接続されている。遮蔽部１２は、遮蔽部１２が接続された第１の基板１０ａまたは第２の基板２０内の固定された電位に接続されている。
図１６に示す半導体装置２において、遮蔽部１２は、第３の電極１７と接続されている。したがって、遮蔽部１２は、第１の基板１０ａと電気的に接続され、かつ第２の基板２０とは絶縁されている。遮蔽部１２は、第２の基板２０と電気的に接続され、かつ第１の基板１０ａとは絶縁されてもよい。
図１６における接続部２５の厚さと、図１４における接続部２５の厚さとは、異なる。しかし、図１６における接続部２５の厚さと、図１４における接続部２５の厚さとが同一であってもよい。半導体装置２において、図１に示す半導体装置１と同様に１つの第１の絶縁部１４が配置されてもよい。
上記以外の点については、図１６に示す構成は、図１４に示す構成と同様である。図１６の線Ｃ１−Ｃ２を含む半導体装置２の断面は、図１５に示す半導体装置１ａの断面と同様である。
遮蔽部１２が固定電位に接続されることにより、ノイズに対する遮蔽効果が向上する。
（第３の実施形態）
図１７は、本発明の第３の実施形態の半導体装置３の構成を示している。図１７において、半導体装置３の断面が示されている。図１７において、図１６と異なる点を説明する。
半導体装置３において、図１６に示す半導体装置２における第１の基板１０ａが第１の基板１０ｂに変更される。第１の基板１０ｂは、第１の基板１０ａを構成する半導体材料と同様の半導体材料で構成されている。第１の基板１０ｂは、面１００ｂと面１０１ｂとを有する。面１００ｂおよび面１０１ｂは、第１の基板１０ｂの主面である。面１００ｂおよび面１０１ｂは、互いに反対方向を向く。
図１６に示す半導体装置２における第１の基板１０ａは複数の第３の電極１７を有するが、図１７に示す半導体装置３における第１の基板１０ｂは１つの第３の電極１７を有する。図１に示す半導体装置１と同様に、半導体装置３は１つの遮蔽部１２を有する。遮蔽部１２は、１つの第３の電極１７と接続されている。
遮蔽部１２は、第１の基板１０ｂおよび第２の基板２０のいずれか１つのみと電気的に接続されている。第１の基板１０ｂおよび第２の基板２０のうち遮蔽部１２が接続された半導体基板と異なる半導体基板と第１の絶縁部１４との間に間隙が設けられている。
図１７に示す半導体装置３において、遮蔽部１２は、第３の電極１７と接続されている。したがって、遮蔽部１２は、第１の基板１０ｂと電気的に接続され、かつ第２の基板２０とは絶縁されている。第２の基板２０と第１の絶縁部１４との間に間隙が設けられている。その間隙に第２の絶縁部２６ａが配置されている。遮蔽部１２は、第２の基板２０と電気的に接続され、かつ第１の基板１０ｂとは絶縁されてもよい。第１の基板１０ｂと第１の絶縁部１４との間に間隙が設けられてもよい。
上記以外の点については、図１７に示す構成は、図１６に示す構成と同様である。図１７の線Ｄ１−Ｄ２を含む半導体装置３の断面は、図２に示す半導体装置１の断面と同様である。
第１の絶縁部１４と第２の基板２０との間の間隙が樹脂の注入経路になる。したがって、複数の第１の絶縁部１４を配置する必要がない。遮蔽部１２が固定電位に接続される場合、複数の第３の電極１７を配置する必要がない。このため、第１の電極１１の間隔を小さくする、すなわち接続部２５の間隔を小さくすることができる。このため、接続部２５の高密度化が実現される。
以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更が可能である。また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
本発明の各実施形態によれば、第１の絶縁部が配置されることにより、接続部のショートが低減する。遮蔽部が配置されることにより、ノイズによる信号の劣化が低減する。
１，１ａ，２，３ 半導体装置
１０，１０ａ，１０ｂ 第１の基板
１１ 第１の電極
１２ 遮蔽部
１４ 第１の絶縁部
１７ 第３の電極
２０ 第２の基板
２１ 第２の電極
２５ 接続部
２６，２６ａ 第２の絶縁部
３０ 画素部
３１ 画素
４０ 垂直読み出し回路
４１ 水平読み出し回路
５０ メモリ部
６０ 信号処理回路
７０ 出力部

Claims (11)

  1. 第１の回路を含む第１の半導体基板と、
    前記第１の半導体基板に積層され、かつ第２の回路を含む第２の半導体基板と、
    前記第１の半導体基板と前記第２の半導体基板との間に配置され、かつ前記第１の回路と前記第２の回路とを電気的に接続する複数の接続部と、
    前記複数の前記接続部の各々の周囲に配置された第１の絶縁部と、
    前記第１の絶縁部の内部に配置され、かつ導電体で構成された遮蔽部と、
    前記接続部と前記第１の絶縁部との間に配置された第２の絶縁部と、
    を有する半導体装置。
  2. 前記遮蔽部は、前記第１の半導体基板、前記第２の半導体基板、および前記複数の前記接続部のいずれとも電気的に絶縁されている
    請求項１に記載の半導体装置。
  3. 前記遮蔽部は、前記第１の半導体基板および前記第２の半導体基板のいずれか１つのみと電気的に接続され、
    前記遮蔽部は、前記遮蔽部が接続された前記第１の半導体基板または前記第２の半導体基板内の固定された電位に接続されている
    請求項１に記載の半導体装置。
  4. 複数の前記第１の絶縁部および複数の前記遮蔽部を有し、
    前記複数の前記第１の絶縁部の間に間隙が設けられ、
    前記複数の前記第１の絶縁部の各々と前記複数の前記接続部の各々との間に間隙が設けられている
    請求項１から請求項３のいずれか一項に記載の半導体装置。
  5. 前記複数の前記接続部の各々に対応して２以上の前記第１の絶縁部および前記遮蔽部が配置されている
    請求項４に記載の半導体装置。
  6. 前記遮蔽部は、前記第１の半導体基板および前記第２の半導体基板のいずれか１つのみと電気的に接続され、
    前記第１の半導体基板および前記第２の半導体基板のうち前記遮蔽部が接続された半導体基板と異なる半導体基板と前記第１の絶縁部との間に間隙が設けられている
    請求項１から請求項５のいずれか一項に記載の半導体装置。
  7. 前記第２の絶縁部は、前記接続部と前記第１の絶縁部との間に設けられた空隙である
    請求項１に記載の半導体装置。
  8. 前記接続部は、第１の材料で構成され、
    前記遮蔽部は、前記第１の材料と異なる第２の材料で構成されている
    請求項１から請求項７のいずれか一項に記載の半導体装置。
  9. 前記第１の半導体基板と前記第２の半導体基板との積層方向に対する直交方向における前記遮蔽部の厚さは、前記直交方向における前記接続部の厚さよりも小さい
    請求項１から請求項８のいずれか一項に記載の半導体装置。
  10. 第１の半導体基板の第１の主面において、複数の接続部の各々が配置される第１の領域の周囲に第１の絶縁部を形成し、かつ前記第１の絶縁部の内部に遮蔽部を形成し、前記第１の半導体基板は第１の回路を含み、前記遮蔽部は導電体で構成された第１の工程と、
    第２の半導体基板の第２の主面において、前記第１の領域と対応する第２の領域に前記複数の前記接続部を形成し、前記第２の半導体基板は第２の回路を含む第２の工程と、
    前記第１の主面と前記第２の主面とが対向した状態で前記第１の半導体基板と前記第２の半導体基板とを貼り合わせ、かつ前記接続部と前記第１の絶縁部との間に空隙を設け、前記複数の前記接続部は、前記第１の回路と前記第２の回路とを電気的に接続する第３の工程と、
    を有する半導体装置の製造方法。
  11. 前記第１の半導体基板と前記第２の半導体基板とが貼り合わされた後、絶縁性の樹脂を前記空隙に充填する第４の工程をさらに有する
    請求項１０に記載の半導体装置の製造方法。
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