JPWO2017029748A1 - Semiconductor device, power module, power conversion device, automobile and railway vehicle - Google Patents
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Abstract
基板上面のソース領域と、基板底面のドレイン領域と、基板上に絶縁膜を介して形成されたゲート電極とを有するＭＯＳＦＥＴのスイッチング速度を制御するために、ゲート電極に抵抗素子を接続する場合において、抵抗素子の形成に起因する半導体チップの大型化を防ぎ、半導体装置の小型化を実現する。その手段として、基板上に形成されたゲート電極を貫通する開口部を、ゲート電極上のゲートパッドの直下に形成し、当該開口部の側壁から延在するゲート電極の一部である細いパターンとゲートパッドとを電気的に接続し、当該パターンを上記抵抗素子として用いる。In the case of connecting a resistive element to a gate electrode in order to control the switching speed of a MOSFET having a source region on the top surface of the substrate, a drain region on the bottom surface of the substrate, and a gate electrode formed on the substrate via an insulating film The semiconductor device can be prevented from being enlarged due to the formation of the resistance element, and the semiconductor device can be reduced in size. As the means, an opening that penetrates the gate electrode formed on the substrate is formed immediately below the gate pad on the gate electrode, and a thin pattern that is a part of the gate electrode extending from the side wall of the opening and A gate pad is electrically connected, and the pattern is used as the resistance element.
Description
本発明は半導体装置、パワーモジュール、電力変換装置、自動車および鉄道車両に関し、特に、炭化ケイ素を用いたパワーデバイスの構造に関する。 The present invention relates to a semiconductor device, a power module, a power conversion device, an automobile and a railway vehicle, and more particularly to a structure of a power device using silicon carbide.
半導体パワー素子には高耐圧のほか、低オン抵抗、低スイッチング損失が要求されるが、現在の主流であるケイ素（Ｓｉ）パワー素子は理論的な性能限界に近づいている。炭化ケイ素（ＳｉＣ）はＳｉと比較して絶縁破壊電界強度が約１桁大きいため、耐圧を保持するドリフト層を約１／１０に薄く、不純物濃度を約１００倍高くすることで、素子抵抗を理論上３桁以上低減できる。また、Ｓｉに対してバンドギャップが約３倍大きいことから高温動作も可能であり、ＳｉＣ半導体素子は、Ｓｉ半導体素子を超える性能が期待されている。 Semiconductor power devices are required to have high breakdown voltage, low on-resistance, and low switching loss, but silicon (Si) power devices, which are currently mainstream, are approaching theoretical performance limits. Since silicon carbide (SiC) has a breakdown electric field strength that is about an order of magnitude higher than that of Si, the element resistance can be reduced by thinning the drift layer holding the breakdown voltage to about 1/10 and increasing the impurity concentration by about 100 times. Theoretically, it can be reduced by 3 digits or more. Further, since the band gap is about three times larger than that of Si, high-temperature operation is possible, and the SiC semiconductor element is expected to have performance exceeding that of the Si semiconductor element.
ＳｉＣの上記の利点に着目し、ＳｉＣ基板を用いたスイッチング素子として、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）、接合ＦＥＴ、またはＩＧＢＴ（Insulated Gate Bipolar Transistor）などの研究開発が進められている。 Focusing on the above advantages of SiC, research and development of MOSFETs (Metal-Oxide-Semiconductor Field Effect Transistors), junction FETs, or IGBTs (Insulated Gate Bipolar Transistors) are being promoted as switching elements using SiC substrates. .
特許文献１（特開２０１０−１５３６３６号公報）および特許文献２（特開２０１４−１５０２７５号公報）には、シリコン基板上にＩＧＢＴを設け、他の領域のシリコン基板上面に形成した拡散層からなる抵抗素子をＩＧＢＴのゲート電極に電気的に接続することが記載されている。 Patent Document 1 (Japanese Patent Laid-Open No. 2010-153636) and Patent Document 2 (Japanese Patent Laid-Open No. 2014-150275) include an IGBT provided on a silicon substrate and a diffusion layer formed on the upper surface of the silicon substrate in another region. It is described that the resistance element is electrically connected to the gate electrode of the IGBT.
ＳｉＣ基板上にＭＯＳＦＥＴまたはＩＧＢＴなどを形成した場合、それらのトランジスタのスイッチング速度を制御するために、ゲート電極に抵抗素子を接続する必要がある。 When a MOSFET, IGBT, or the like is formed on a SiC substrate, it is necessary to connect a resistance element to the gate electrode in order to control the switching speed of those transistors.
そこで、ゲート電極に接続する抵抗素子を当該トランジスタが搭載されたチップ外に設けることが考えられるが、部品数が増加するため、装置の微細化が困難となる問題が生じる。 Therefore, it is conceivable to provide a resistance element connected to the gate electrode outside the chip on which the transistor is mounted. However, since the number of components increases, there arises a problem that miniaturization of the device becomes difficult.
また、ゲート電極に接続する抵抗素子を、当該トランジスタが形成された半導体基板の主面に拡散層などにより構成することが考えられるが、この場合、半導体装置の微細化が困難となる問題、および、抵抗素子の抵抗値の制御が困難である問題が生じる。このような問題は、当該半導体基板がＳｉＣからなる場合に特に顕著となる。 In addition, it is conceivable that the resistance element connected to the gate electrode is configured by a diffusion layer or the like on the main surface of the semiconductor substrate on which the transistor is formed. In this case, the problem that miniaturization of the semiconductor device is difficult, and There arises a problem that it is difficult to control the resistance value of the resistance element. Such a problem becomes particularly prominent when the semiconductor substrate is made of SiC.
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。 The above and other objects and novel features of the present invention will be apparent from the description of this specification and the accompanying drawings.
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。 Of the embodiments disclosed in the present application, the outline of typical ones will be briefly described as follows.
代表的な実施の形態による半導体装置は、ＳｉＣ基板の主面に形成されたソース領域、ＳｉＣ基板の底面に形成されたドレイン領域、および、ＳｉＣ基板上に形成されたゲート電極を含むＭＯＳＦＥＴと、ゲート電極上のゲートパッドとを有し、ゲートパッドの直下にはゲート電極を貫通する開口部の全体が形成され、ゲートパッドとゲート電極との間には、当該開口部の側壁から延在するゲート電極の一部であって幅が小さいパターンを有する抵抗素子が接続されているものである。 A semiconductor device according to a representative embodiment includes a MOSFET including a source region formed on a main surface of a SiC substrate, a drain region formed on a bottom surface of the SiC substrate, and a gate electrode formed on the SiC substrate; A gate pad on the gate electrode, and an entire opening penetrating the gate electrode is formed immediately below the gate pad, and extends from a sidewall of the opening between the gate pad and the gate electrode. A resistance element that is a part of the gate electrode and has a pattern with a small width is connected.
代表的な実施の形態によれば、ＳｉＣ素子を微細化することができるため、半導体装置の性能を向上させることができる。ひいては、パワーモジュール、電力変換装置、自動車、および鉄道車両の性能を向上させることができる。 According to the typical embodiment, since the SiC element can be miniaturized, the performance of the semiconductor device can be improved. As a result, the performance of a power module, a power converter, a car, and a railway vehicle can be improved.
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。また、実施の形態を説明する図面においては、構成を分かりやすくするために、平面図であってもハッチングを付す場合がある。 Hereinafter, embodiments of the present invention will be described in detail with reference to the drawings. Note that components having the same function are denoted by the same reference symbols throughout the drawings for describing the embodiments, and the repetitive description thereof will be omitted. In the embodiments, the description of the same or similar parts will not be repeated in principle unless particularly necessary. In the drawings describing the embodiments, hatching may be given even in plan views in order to make the configuration easy to understand.
また、符号「−」および「＋」は、導電型がｎ型またはｐ型の不純物の相対的な濃度を表しており、例えばｎ型不純物の場合は、「ｎ−」、「ｎ」、「ｎ＋」の順に不純物濃度が高くなる。また、本願では、ＳｉＣ（炭化ケイ素）を含む半導体基板をＳｉＣ基板と呼ぶ場合がある。また、本願では、ＳｉＣ基板とその上に形成されたエピタキシャル層とをまとめて基板と呼ぶ場合がある。
（実施の形態１）The symbols “ − ” and “ + ” represent the relative concentrations of impurities of n-type or p-type conductivity. For example, in the case of n-type impurities, “n − ”, “n”, “ The impurity concentration increases in the order of “n + ”. Moreover, in this application, the semiconductor substrate containing SiC (silicon carbide) may be called a SiC substrate. In the present application, the SiC substrate and the epitaxial layer formed thereon may be collectively referred to as a substrate.
(Embodiment 1)
以下、本実施の形態の半導体装置である半導体チップの構造について、図１〜図５を用いて説明する。図１は、本実施の形態の半導体装置である半導体チップの平面図である。図２は、図１において破線で囲んだ領域を拡大して示す平面図である。図３は、図２のＡ−Ａ線における断面図である。図４は、図２のＢ−Ｂ線における断面図である。図５は、図２のＣ−Ｃ線における断面図である。 Hereinafter, the structure of the semiconductor chip which is the semiconductor device of the present embodiment will be described with reference to FIGS. FIG. 1 is a plan view of a semiconductor chip which is a semiconductor device of the present embodiment. FIG. 2 is an enlarged plan view showing a region surrounded by a broken line in FIG. 3 is a cross-sectional view taken along line AA in FIG. 4 is a cross-sectional view taken along line BB in FIG. FIG. 5 is a cross-sectional view taken along line CC in FIG.
図１に示すように、本実施の形態の半導体装置である半導体チップＣＰは、セル構造からなる複数のＭＯＳＦＥＴ（ＭＯＳ型の電界効果トランジスタ）をＳｉＣ基板上に搭載したものであり、平面視において矩形の形状を有している。平面視において、半導体チップＣＰの中央部の活性領域上には、外部の制御回路（図示しない）からゲート電圧が印加されるゲートパッドＧＰと、ソース電圧が印加されるソースパッドＳＰとが形成されている。ソースパッドＳＰの下の活性領域には、図示はしていないが、ＭＯＳＦＥＴを構成するユニットが複数配置されている。 As shown in FIG. 1, a semiconductor chip CP, which is a semiconductor device of the present embodiment, has a plurality of MOSFETs (MOS type field effect transistors) having a cell structure mounted on a SiC substrate. It has a rectangular shape. In plan view, a gate pad GP to which a gate voltage is applied from an external control circuit (not shown) and a source pad SP to which a source voltage is applied are formed on the active region at the center of the semiconductor chip CP. ing. Although not shown, a plurality of units constituting the MOSFET are arranged in the active region below the source pad SP.
半導体チップＣＰは、平面視において、活性領域を囲む終端領域を有している。終端領域は、半導体チップＣＰの４辺に沿う環状の領域である。終端領域内には、平面視において活性領域の外側を囲み、ガードリング、ＦＬＲ（Field Limiting Ring）またはＪＴＥ（Junction Termination Extension）などを含む電界緩和領域１９を有している。
The semiconductor chip CP has a termination region surrounding the active region in plan view. The termination region is an annular region along the four sides of the semiconductor chip CP. The termination region has an electric
図２に、ゲートパッドＧＰと、ゲートパッドＧＰの近傍のソースパッドＳＰを含む領域の平面図を拡大して示す。図２に示すように、半導体チップＣＰ（図１参照）は、ドリフト層を含むエピタキシャル層２を半導体基板（図示しない）上に有している。図２では、主にエピタキシャル層２の上面を示しており、エピタキシャル層２上のゲート絶縁膜（後述する絶縁膜１１）、シリサイド層、層間絶縁膜およびパッシベーション膜などの図示を省略している。図２に示す構造は、ゲート電極１２、ゲートパッドＧＰ、ソースパッドＳＰおよびコンタクトプラグ（接続部）８を除き、全てエピタキシャル層２およびエピタキシャル層２の上面に形成された各種の半導体領域である。図２では、ゲート電極１２の輪郭を破線で示している。
FIG. 2 is an enlarged plan view of a region including the gate pad GP and the source pad SP in the vicinity of the gate pad GP. As shown in FIG. 2, the semiconductor chip CP (see FIG. 1) has an
図２では、図の左側にゲートパッドＧＰを示し、図の右側に、平面視においてソースパッドＳＰと重なる活性領域を示している。活性領域内には、ＭＯＳＦＥＴを構成するユニットセル２０が複数並んで配置されている。ユニットセル２０は、エピタキシャル層２内に形成され、エピタキシャル層２の上面に露出する各種の半導体領域、すなわち、ボディ領域４、ソース領域７および電位固定領域９を有している。各ユニットセル２０内では、平面視において、電位固定領域９の周囲を囲むようにソース領域７が形成され、電位固定領域９およびソース領域７の周囲を囲むようにボディ領域４が形成されている。
In FIG. 2, the gate pad GP is shown on the left side of the drawing, and the active region overlapping the source pad SP in plan view is shown on the right side of the drawing. In the active region, a plurality of
ユニットセル２０内に示す破線で囲まれた領域の内側には、ゲート電極１２が形成されておらず、電位固定領域９およびソース領域７に給電するためのコンタクトプラグ（図示しない）が、ゲート電極１２から離間して形成されている。各ユニットセル２０同士の間には、ボディ領域４などが形成されていないエピタキシャル層２が介在している。電位固定領域９およびソース領域７は、当該コンタクトプラグを介して、活性領域の上面を覆うソースパッドＳＰに電気的に接続されている。
The
ソースパッドＳＰとゲートパッドＧＰとは、互いに離間して配置されており、互いに絶縁されている。ゲートパッドＧＰとソースパッドＳＰとの間において、ゲート電極１２はゲートパッドＧＰおよびソースパッドＳＰから露出している。ゲートパッドＧＰは、平面視において矩形の形状を有しており、ソースパッドＳＰは、ゲートパッドＧＰの４辺のうち３辺を囲むように配置されている。なお、ソースパッドＳＰは、平面視においてゲートパッドＧＰを完全に囲うようにゲートパッドＧＰの外側に環状に形成されていてもよい。
The source pad SP and the gate pad GP are spaced apart from each other and insulated from each other. Between the gate pad GP and the source pad SP, the
ゲートパッドＧＰは、その上面に接続されるボンディングワイヤ（図示しない）などを介して、半導体チップＣＰにゲート電圧を供給するために設けられた接続部である。ソースパッドＳＰは、その上面に接続されるボンディングワイヤなどを介して、半導体チップＣＰにソース電圧を供給するために設けられた接続部である。 The gate pad GP is a connection portion provided for supplying a gate voltage to the semiconductor chip CP via a bonding wire (not shown) connected to the upper surface of the gate pad GP. The source pad SP is a connection portion provided for supplying a source voltage to the semiconductor chip CP via a bonding wire or the like connected to the upper surface of the source pad SP.
ゲート電極１２は、平面視におけるゲートパッドＧＰとソースパッドＳＰとの間において、いずれの領域においても終端していない。つまり、平面視におけるゲートパッドＧＰとソースパッドＳＰとの間において、いずれの領域においてもボディ領域４はゲート電極１２により覆われている。ゲート電極１２は、ゲート電極１２を貫通する開口部１０を有している。すなわち、ゲート電極１２はポリシリコン膜（導電膜）からなり、開口部１０は当該ポリシリコン膜（導電膜）を貫通している。
The
開口部１０は、ゲートパッドＧＰの直下にのみ形成されている。つまり、開口部１０および開口部１０の底部においてゲートパッドＧＰから露出するボディ領域４は、平面視において、平面視におけるゲートパッドＧＰとソースパッドＳＰとの間の領域と重なっていない。つまり、平面視において、開口部１０はゲートパッドＧＰの外側には形成されていない。言い換えれば、平面視において、開口部１０は全てゲートパッドＧＰの内側に収まっており、開口部１０の面積はゲートパッドＧＰの面積よりも小さい。
The
ゲート電極１２は、電界緩和領域１９（図１参照）の内側の領域のエピタキシャル層２の上面の殆どの領域を、開口部１０が形成された領域と、電位固定領域９の直上の開口部が形成された領域とを除き、覆っている。ゲート電極１２は、ゲートパッドＧＰの直下においてゲートパッドＧＰとゲート電極１２との間に形成されたコンタクトプラグ８により電気的に接続されている。ボンディングワイヤなどからゲートパッドＧＰに供給されたゲート電圧は、コンタクトプラグ８を介してゲート電極１２に供給される。
The
ここで、開口部１０に隣接するゲート電極１２は、ゲートパッドＧＰの直下に形成された突出部（延在部）ＰＰを有しており、上記コンタクトプラグ８は、突出部ＰＰの上面に接続されている。つまり、平面視においてほぼ矩形の形状を有する開口部１０の２辺であって、上記半導体基板の主面に沿うｘ方向（第１方向）に対して並行な２辺のうち、一方から他方に向かって、ゲート電極１２の一部である突出部ＰＰが延在している。突出部ＰＰは、上記半導体基板の主面に沿う方向であってｘ方向に対して直交するｙ方向（第２方向）に延在している。つまり、開口部１０の所定の側壁は、平面視において、突出部ＰＰを含む凸形状を有している。また、突出部ＰＰは、ｘ方向に並んで複数形成されている。
Here, the
言い換えれば、開口部の１辺に相当するゲート電極１２の第１側壁から、第１側壁に対して対向する他方の第２側壁に向かって、複数の突出部ＰＰが延在している。ただし、突出部ＰＰは、第２側壁に達していない。つまり、突出部ＰＰのｙ方向における一方の端部は、ゲート電極１２の第１側壁に接続されており、他方の端部は、ゲート電極１２の第１側壁と第２側壁との間の領域で終端している。
In other words, the plurality of protruding portions PP extend from the first side wall of the
なお、平面視における開口部１０の形状は、突出部ＰＰの輪郭も含めれば櫛型の形状を有している。したがって、第１側壁は開口部１０ｘ方向における端部からもう一方の端部までの領域において一直線に延在しているのではなく、複数の突出部ＰＰにより寸断されている。しかし、ここでは説明を分かりやすくするため、第１側壁は、開口部１０ｘ方向における端部からもう一方の端部までの領域において一直線に延在し、第２側壁と同じ長さを有しているものとして説明する。すなわち、ｘ方向における幅が第２側壁と同様に長い第１側壁に対し、ｘ方向における幅が第１側壁よりも小さい突出部ＰＰが複数接続されている。
Note that the shape of the
つまり、ゲート電極１２は、ゲートパッドＧＰの直下において、ｘ方向における幅が小さい第１部分（突出部、延在部）と、ｘ方向における幅が第１部分よりも大きい第２部分を有している。ゲートパッドＧＰの直下において、突出部ＰＰに相当する第１部分は、第２部分の第１側壁に接続されており、第１部分と第２部分とは一体となっている。ゲートパッドＧＰの直下において、ゲート電極１２の第１部分の上面にはコンタクトプラグ８が形成され、ゲート電極１２とゲートパッドＧＰとを接続している。なお、コンタクトプラグ８は、ゲートパッドＧＰと一体となっている。なお、ここでいう第２部分は、突出部ＰＰ以外の部分のゲート電極１２を指す。
That is, the
ゲート電極１２の一部である第１部分（突出部ＰＰ）は、ゲート電極１２の一部である第２部分よりも幅が小さい。このため、第１部分の抵抗値は、第２部分の抵抗値よりも大きい。本願の主な特徴の１つは、ゲート電極１２を構成する部分のうち、ゲートパッドＧＰの直下において第２部分に接続された細い第１部分を、ゲート電極１２に対しゲート電圧を供給する経路に設けられた抵抗素子として用いることにある。すなわち、突出部ＰＰはゲート電極１２を構成するポリシリコン膜の一部であるが、ゲート電極１２に接続された抵抗素子として用いることができる。
The first portion (projecting portion PP) that is a part of the
図３は、図２におけるＡ−Ａ線と重なる領域、つまり、突出部ＰＰと、突出部ＰＰに接続されたコンタクトプラグ８と、開口部１０と、活性領域の複数のＭＯＳＦＥＴとを含む領域における半導体チップの断面を示すものである。
3 shows a region overlapping the line AA in FIG. 2, that is, a region including the projecting portion PP, the
図３に示すように、本実施の形態の半導体装置である半導体チップは、ＳｉＣ（炭化ケイ素）からなる半導体基板であるＳｉＣ基板１を有している。ＳｉＣ基板１は、ｎ型の半導体基板である。ＳｉＣ基板１の上面上には、ＳｉＣを含み、ドリフト層を含むエピタキシャル層２が形成されている。エピタキシャル層２は、ＳｉＣ基板１よりも不純物濃度が低いｎ−型の半導体層である。エピタキシャル層２は、ＳｉＣ基板１上にエピタキシャル成長法により形成された層である。As shown in FIG. 3, the semiconductor chip that is the semiconductor device of the present embodiment has a
ＳｉＣ基板１の下面には、不純物濃度がＳｉＣ基板１よりも高いｎ＋型の半導体領域であるドレイン領域３が形成されている。ＳｉＣ基板１、エピタキシャル層２およびドレイン領域３に導入されたｎ型の不純物は、例えばＮ（窒素）である。A
ＳｉＣ基板１のｎ型の不純物濃度は例えば１×１０１７〜１×１０１９ｃｍ−３であり、エピタキシャル層２のｎ型の不純物濃度は例えば１×１０１４〜１×１０１７ｃｍ−３である。ドレイン領域３のｎ型の不純物濃度は例えば１×１０１９〜１×１０２１ｃｍ−３である。The n-type impurity concentration of the
ＳｉＣ基板１の下面に接して、ドレイン電極１７が形成されている。ドレイン電極１７はドレイン領域３に電気的に接続されている。図示はしていないが、ドレイン領域３とドレイン電極１７との間には、シリサイド層が形成されている。ドレイン電極１７は、ＳｉＣ基板１の下面側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した積層膜により構成されている。当該積層膜の厚さは、例えば０．５〜１μｍである。
A
エピタキシャル層２の上面には、ｐ−型の半導体領域である複数のボディ領域４が、互いに離間して並んで形成されている。ボディ領域４は、ソースパッドＳＰの直下の活性領域、および、ゲートパッドＧＰの直下の領域のそれぞれに形成されている。On the upper surface of the
活性領域の複数のボディ領域４のそれぞれの上面の中心部には、ｎ＋型の半導体領域であるソース領域７が形成されており、ボディ領域４の上面であって、ソース領域７の中心部には、ｐ＋型の半導体領域である電位固定領域９が形成されている。ボディ領域４は、エピタキシャル層２の途中深さまで形成されており、互いに同等の深さで形成されている。電位固定領域９はボディ領域４よりも浅く形成され、ソース領域７は電位固定領域９よりも浅く形成されている。A
電位固定領域９はボディ領域４の電位を固定するために設けられた領域である。つまり、ボディ領域４には、エピタキシャル層２上のソースパッドＳＰから、電位固定領域９を介してソース電位が供給される。
The
ボディ領域４、電位固定領域９に導入されたｐ型の不純物は、例えばアルミニウム（Ａｌ）である。電位固定領域９の不純物濃度は、ボディ領域４よりも高い。具体的には、ボディ領域４のｐ型の不純物濃度は例えば１×１０１６〜１×１０１９ｃｍ−３であり、電位固定領域９のｐ型の不純物濃度は例えば１×１０１９〜１×１０２１ｃｍ−３である。また、ソース領域７に導入されたｎ型の不純物は、例えば窒素（Ｎ）である。ソース領域７のｎ型の不純物濃度は例えば１×１０１９〜１×１０２１ｃｍ−３である。ソース領域７の不純物濃度は、エピタキシャル層２よりも高い。The p-type impurity introduced into the
エピタキシャル層２上には、例えば酸化シリコン（ＳｉＯ２）からなる絶縁膜１１が形成されており、絶縁膜１１上には、例えばポリシリコン膜からなるゲート電極１２が形成されている。ゲート電極１２はソースパッドＳＰの直下の活性領域およびゲートパッドＧＰの直下の領域に形成されている。ゲート電極１２は、ソースパッドＳＰの直下では、ソース領域７に隣接するエピタキシャル層２の上面に形成されたボディ領域４の直上と、隣り合う複数のボディ領域４同士の間のエピタキシャル層２の直上とに亘って形成されている。An insulating
ソース領域７の近傍のゲート電極１２の直下の絶縁膜１１は、ＭＯＳＦＥＴのゲート絶縁膜として機能する。絶縁膜１１の厚さは、例えば０．０５〜０．１５μｍ程度である。ゲート電極１２の厚さは、例えば、０．３〜０．５μｍ程度である。
The insulating
ゲートパッドＧＰの直下において形成され、ゲート電極１２を貫通する開口部１０の底面には、ゲート電極１２から絶縁膜１１が露出している。また、開口部１０の直下に位置するエピタキシャル層２の上面、つまりボディ領域４の上面は、ゲート電極１２に覆われていない。ゲートパッドＧＰの一方の端部に近い開口部１０の側壁と、ゲートパッドＧＰの他方の端部に近い開口部１０の側壁との間には、ゲート電極１２の一部である突出部ＰＰが複数並んで形成されている。
The insulating
ゲート電極１２の側壁および上面、並びに絶縁膜１１の上面は、層間絶縁膜１４により覆われている。層間絶縁膜１４は、例えば酸化シリコンからなる。活性領域の絶縁膜１１および層間絶縁膜１４からなる積層膜には、当該積層膜の上面から下面まで貫通する複数のコンタクトホールが開口されている。また、ゲートパッドＧＰの直下の層間絶縁膜１４には、層間絶縁膜１４の上面から下面まで貫通し、突出部ＰＰの上面を露出する複数のコンタクトホールが開口されている。活性領域のコンタクトホールの底部には、ソース領域７および電位固定領域９のそれぞれの上面が露出している。
The sidewall and upper surface of the
層間絶縁膜１４上にはゲートパッドＧＰおよびソースパッドＳＰが形成され、複数のコンタクトホール内にはコンタクトプラグ８が形成されている。ゲートパッドＧＰと、ゲートパッドＧＰの直下の複数のコンタクトプラグ８とは、一体になっており、互いに同一金属膜により構成されている。ソースパッドＳＰと、ソースパッドＳＰの直下の複数のコンタクトプラグ８とは、一体になっており、互いに同一金属膜により構成されている。ゲートパッドＧＰとソースパッドＳＰとは分離されており、別々の金属膜により構成されている。
A gate pad GP and a source pad SP are formed on the
活性領域の各コンタクトホール内に埋め込まれたコンタクトプラグ８は、ソース領域７および電位固定領域９に電気的に接続されており、ソース領域７および電位固定領域９に所定の電位、つまりソース電圧を供給する機能を有する。
The
当該金属膜は、例えば、層間絶縁膜１４上に、金属（例えばチタン（Ｔｉ））膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜が順に積層された積層構造を有している。また、図示はしていないが、コンタクトプラグ８とエピタキシャル層２の上面との間には、シリサイド層が形成されている。当該金属膜の膜厚、つまり、ゲートパッドＧＰおよびソースパッドＳＰのそれぞれの膜厚は、例えば５μｍである。
The metal film has, for example, a stacked structure in which a metal (for example, titanium (Ti)) film, a titanium nitride (TiN) film, and an aluminum (Al) film are sequentially stacked on the
ゲートパッドＧＰの上面は、開口部１０の直上において凹んでいる。つまり、開口部１０の直上において、ゲートパッドＧＰの上面には凹部が形成されている。これは、ゲートパッドＧＰが形成されていない開口部を覆う層間絶縁膜１４の上面が、ゲート電極１２および開口部１０の表面からなる形状に沿って凹み、層間絶縁膜１４上に形成されたゲート電極１２を構成する金属膜の上面が、層間絶縁膜１４の当該凹みに沿って凹むためである。
The upper surface of the gate pad GP is recessed immediately above the
開口部１０の直上に形成されたゲートパッドＧＰの凹部の上面の高さは、ゲートパッドＧＰの端部の上面の高さよりも低い。言い換えれば、開口部１０の直上のゲートパッドＧＰの上面には、いずれの領域のゲートパッドＧＰの端部、つまり外周部の上面よりも高さが低い箇所がある。なお、ここでいう高さとは、ＳｉＣ基板１およびエピタキシャル層２を含む基板の主面から上に向かう方向における、当該主面から所定の位置までの距離を指す。
The height of the upper surface of the concave portion of the gate pad GP formed immediately above the
開口部１０が形成されていることに起因して、開口部１０の側壁の上部では、層間絶縁膜１４の上面に段差が形成されている。ただし、開口部１０はゲートパッドＧＰの直下にのみ形成されているため、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下において、層間絶縁膜１４の上面に段差は形成されていない。つまり、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下では、ゲート電極１２は加工されておらず、平面視において、当該領域の全面にゲート電極１２が形成されているため、当該領域においてゲート電極１２の上面を覆う層間絶縁膜１４の上面は平坦である。このように、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下において、いずれの箇所においても、エピタキシャル層２の上面および絶縁膜１１の上面はゲート電極１２により覆われている。
Due to the formation of the
複数のユニットセル２０（図１参照）のＭＯＳＦＥＴのそれぞれのソース領域７および電位固定領域９は、ソースパッドＳＰに対し電気的に並列に接続されている。つまり、１個のソースパッドＳＰが、複数のソース領域７に電気的に接続されている。また、ソースパッドＳＰと同じ高さに形成されたゲートパッドＧＰが、コンタクトプラグ８および抵抗素子である突出部ＰＰを順に介してゲート電極１２に電気的に接続されている。
The
本実施の形態の半導体チップに形成されたｎチャネル型のＭＯＳＦＥＴは、少なくともゲート電極１２と、ソース領域７と、ドレイン領域３とを有している。ＭＯＳＦＥＴを動作させる際には、ゲート電極１２に所定の電圧を印加してＭＯＳＦＥＴをオンさせることで、電位が高いドレインから電位の低いソースに電流を流す。当該ＭＯＳＦＥＴのチャネル領域は、ｐ−型の半導体領域であるボディ領域４内の上部に形成される。The n-channel MOSFET formed in the semiconductor chip of this embodiment has at least a
つまり、ＭＯＳＦＥＴを駆動させた際の電流は、ドレイン電極１７から、ドレイン領域３、ＳｉＣ基板１、エピタキシャル層２、ボディ領域４、ソース領域７を順に流れた後、ソース電極であるソースパッドＳＰに流れる。エピタキシャル層２内では、電流はエピタキシャル層２の膜厚方向において、エピタキシャル層２の上面に向かって流れ、その後チャネル領域であるボディ領域４の上面近傍を通ってソース領域７側に流れる。すなわち、ソース領域７に隣接するボディ領域４であって、ゲート電極１２の直下においてエピタキシャル層２の上面に露出するボディ領域４は、ゲート電極１２をオン状態にした際にチャネルが形成されるチャネル領域である。
That is, the current when the MOSFET is driven flows from the
図４は、図２におけるＢ−Ｂ線と重なる領域、つまり、開口部１０を含み、突出部ＰＰを含まない領域における半導体チップの断面を示すものである。図４に示す構造は図３を用いて説明した構造のうち、ゲートパッドＧＰの近傍の構造と概ね同様であるが、突出部ＰＰおよびその上のコンタクトプラグ８が含まれていない点で、図３に示す構造と異なる。
FIG. 4 shows a cross section of the semiconductor chip in a region overlapping the line BB in FIG. 2, that is, a region including the
図５は、図２におけるＣ−Ｃ線と重なる領域、つまり、開口部１０、突出部ＰＰおよび突出部ＰＰ上のコンタクトプラグ８を含む領域における半導体チップの断面を示すものである。図５に示す構造は図３を用いて説明した構造のうち、ゲートパッドＧＰの近傍の構造と概ね同様である。
FIG. 5 shows a cross section of the semiconductor chip in a region overlapping the CC line in FIG. 2, that is, a region including the
図４および図５に示すように、開口部１０はゲートパッドＧＰの直下にのみ形成されており、開口部１０の直上のゲートパッドＧＰの上面には、凹部が形成されている。このため、ゲート電極１２の直上の部分であるゲートパッドＧＰの外周部の上面の高さ（位置）は、当該凹部の底面よりも高さ（位置）が高い。
As shown in FIGS. 4 and 5, the
以下では、図２８〜図３０を用いて、本実施の形態の半導体装置の効果について説明する。図２８は、比較例の半導体装置であるＳｉＣ半導体チップを示す平面図であって、ゲートパッドＧＰ近傍の構造を示すものである。図２９は、他の比較例である半導体装置であるＳｉＣ半導体チップを示す平面図であって、ゲートパッドＧＰ近傍の構造を示すものである。図３０は、図２９のＤ−Ｄ線における断面図である。 Hereinafter, the effects of the semiconductor device of the present embodiment will be described with reference to FIGS. FIG. 28 is a plan view showing a SiC semiconductor chip which is a semiconductor device of a comparative example, and shows a structure in the vicinity of the gate pad GP. FIG. 29 is a plan view showing a SiC semiconductor chip which is a semiconductor device as another comparative example, and shows a structure in the vicinity of the gate pad GP. 30 is a cross-sectional view taken along the line DD of FIG.
ＳｉＣ基板上に形成したＭＯＳＦＥＴでは、スイッチング速度が速すぎると、リンギングおよびノイズが発生する。したがって、スイッチング速度を制御するため、当該ＭＯＳＦＥＴのゲート電極に抵抗素子を接続する必要がある。そこで、ゲート電極に接続する抵抗素子を当該ＭＯＳＦＥＴが設けられたチップの外に設け、ボンディングワイヤなどを用いて抵抗素子とチップのゲートパッドとを接続することが考えられる。しかし、この場合、部品数が増加するため、当該チップおよび当該抵抗素子を含む装置の微細化が困難となる問題が生じる。 In the MOSFET formed on the SiC substrate, if the switching speed is too high, ringing and noise are generated. Therefore, in order to control the switching speed, it is necessary to connect a resistance element to the gate electrode of the MOSFET. Therefore, it is conceivable that a resistance element connected to the gate electrode is provided outside the chip provided with the MOSFET, and the resistance element and the gate pad of the chip are connected using a bonding wire or the like. However, in this case, since the number of components increases, there arises a problem that it is difficult to miniaturize the device including the chip and the resistance element.
また、当該ＭＯＳＦＥＴが形成された半導体基板の主面に不純物を導入し、これにより形成した拡散層により、ゲート電極に接続する抵抗素子を構成することが考えられる。しかし、この場合、半導体装置の微細化が困難となる問題、および、抵抗素子の抵抗値の制御が困難である問題がある。 In addition, it is conceivable that an impurity is introduced into the main surface of the semiconductor substrate on which the MOSFET is formed, and a resistance element connected to the gate electrode is constituted by a diffusion layer formed thereby. However, in this case, there are a problem that it is difficult to miniaturize the semiconductor device and a problem that it is difficult to control the resistance value of the resistance element.
Ｓｉ（シリコン）からなる半導体基板（Ｓｉ基板）を用いたチップは比較的面積が大きいため、拡散層からなる抵抗素子を設けても、半導体チップ内においてＭＯＳＦＥＴを設ける面積の割合は殆ど減らない。しかし、ＳｉＣ基板を用いた半導体チップは、チップ自体の大きさがＳｉ基板を用いたチップに比べて小さいため、ＳｉＣ基板の主面に拡散層からなる抵抗素子を設けると、チップ内においてＭＯＳＦＥＴを設ける面積の割合が大きく減る。したがって、半導体チップの微細化が困難となるため、半導体装置の性能が低下する問題が生じる。 Since a chip using a semiconductor substrate (Si substrate) made of Si (silicon) has a relatively large area, even if a resistance element made of a diffusion layer is provided, the ratio of the area where the MOSFET is provided in the semiconductor chip is hardly reduced. However, since a semiconductor chip using an SiC substrate is smaller in size than a chip using an Si substrate, if a resistive element made of a diffusion layer is provided on the main surface of the SiC substrate, a MOSFET is formed in the chip. The ratio of the area to be provided is greatly reduced. Therefore, it becomes difficult to miniaturize the semiconductor chip, which causes a problem that the performance of the semiconductor device is degraded.
また、Ｓｉ基板はＳｉＣ基板に比べて抵抗値が小さいため、Ｓｉ基板の主面に形成した拡散層からなる抵抗素子の抵抗値を制御することは比較的容易であるが、ＳｉＣ基板は抵抗値が大きいため、ＳｉＣ基板の主面に拡散層からなる抵抗素子を形成した場合、その抵抗値を精度よく制御することは困難である。したがって、抵抗素子を接続したゲート電極を有するＭＯＳＦＥＴのスイッチング速度にばらつきが生じやすくなる。これによりＭＯＳＦＥＴのスイッチング動作によってリンギングおよびノイズが生じやすくなるため、半導体装置の性能が低下する問題が生じる。 Moreover, since the resistance value of the Si substrate is smaller than that of the SiC substrate, it is relatively easy to control the resistance value of the resistance element formed of the diffusion layer formed on the main surface of the Si substrate. Therefore, when a resistance element composed of a diffusion layer is formed on the main surface of the SiC substrate, it is difficult to accurately control the resistance value. Accordingly, the switching speed of the MOSFET having the gate electrode connected to the resistance element is likely to vary. As a result, ringing and noise are likely to occur due to the switching operation of the MOSFET, resulting in a problem that the performance of the semiconductor device is degraded.
これに対し、本実施の形態では、抵抗素子を半導体基板の主面に導入した不純物を含む拡散層により形成するのではなく、図１に示すように、ゲート電極１２の一部を細いパターンとすることで、幅の小さい突出部ＰＰを抵抗素子として用いている。すなわち、活性領域のゲート電極（第２部分）１２と、ゲートパッドＧＰからゲート電極１２を構成するポリシリコン膜にゲート電圧が供給される給電部、つまりゲートパッドＧＰの直下において当該ポリシリコン膜にコンタクトプラグ８が接続された部分との間に、活性領域のゲート電極よりも幅が小さい突出部（第１部分）ＰＰを設けている。
On the other hand, in the present embodiment, the resistance element is not formed by a diffusion layer containing impurities introduced into the main surface of the semiconductor substrate, but a part of the
これにより、活性領域のゲート電極（第２部分）１２とゲートパッドＧＰとの間に、抵抗素子として用いられる突出部（第１部分）ＰＰが接続されるため、ＭＯＳＦＥＴのスイッチング速度を制御することができる。よって、リンギングおよびノイズの発生を防ぐことができる。また、ＳｉＣ基板の主面に、拡散層からなる抵抗素子を形成していないため、半導体チップの面積が増大することを防ぐことができる。本実施の形態では、ゲートパッドＧＰの直下のゲート電極１２を加工することで上記抵抗素子を形成しているため、半導体チップ上に、抵抗素子形成用の新たなスペースを設ける必要はない。よって、抵抗素子を追加形成し、かつ、半導体チップの面積増大を防ぐことができる。したがって、半導体装置の性能を向上させることができる。
As a result, the projecting portion (first portion) PP used as a resistance element is connected between the gate electrode (second portion) 12 of the active region and the gate pad GP, so that the switching speed of the MOSFET is controlled. Can do. Thus, ringing and noise can be prevented. Moreover, since the resistance element which consists of a diffused layer is not formed in the main surface of a SiC substrate, it can prevent that the area of a semiconductor chip increases. In the present embodiment, since the resistance element is formed by processing the
また、本実施の形態では、突出部ＰＰを形成するためにゲート電極１２の一部を除去しているが、ゲート電極１２の一部を除去する領域、つまり開口部１０の形成範囲は、ゲートパッドＧＰの直下の領域内に留めている。以下では、開口部１０を平面視においてゲートパッドＧＰと重なる範囲内のみに形成することの効果について、説明する。
In this embodiment, a part of the
本実施の形態のように突出部ＰＰを形成しない場合は、図２８の比較例に示すように、ゲートパッドＧＰの下においてゲート電極１２を形成せず、ゲートパッドＧＰの直下のＳｉＣ基板の主面全面を覆うように形成されたゲート電極１２の上面に対し、複数のコンタクトプラグ８を接続することで、ゲート電極１２とゲートパッドＧＰとを電気的に接続することが考えられる。ゲート電極１２の一部に細い部分を設けて抵抗素子を形成する場合には、比較例として図２９に示すように、ゲート電極１２を貫通する開口部３２を形成することで、ゲートパッドＧＰの直下から、ＭＯＳＦＥＴ（図示しない）が形成された活性領域に向かって延在する突出部ＰＰを形成することが考えられる。
When the projecting portion PP is not formed as in the present embodiment, the
ここで、図２９では、開口部３２の一部は平面視においてゲートパッドＧＰと重なっていない。つまり、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下には、ゲート電極１２が形成された領域と、開口部３２を形成するためにゲート電極１２が除去された領域との両方が存在している。
Here, in FIG. 29, a part of the
このような場合の半導体チップの断面図であって、ゲートパッドＧＰ近傍の構造の断面図を、図３０に示す。図３０に示すように、ゲート電極１２の端部の一部は、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下において終端している。このため、ゲート電極１２から露出する絶縁膜１１の上面と、ゲート電極１２の端部の表面とは段差形状を構成している。よって、ゲート電極１２を覆う層間絶縁膜１４の上面には、ゲート電極１２の端部近傍において段差が形成されている。つまり、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下において、層間絶縁膜１４の上面に段差ＳＴが形成されている。
FIG. 30 is a cross-sectional view of the semiconductor chip in such a case and is a cross-sectional view of the structure in the vicinity of the gate pad GP. As shown in FIG. 30, a part of the end portion of the
ここで、ゲートパッドＧＰおよびソースパッドＳＰは、半導体装置の製造工程において、層間絶縁膜１４上に、主にアルミニウムからなる金属膜を例えばスパッタリング法により形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて当該金属膜を分離加工することで形成される。すなわち、ゲートパッドＧＰおよびソースパッドＳＰは１つの工程で形成された金属膜を分離して形成した膜、つまり同層の膜である。
Here, the gate pad GP and the source pad SP are formed by forming a metal film mainly made of aluminum, for example, by sputtering on the
図２９および図３０に示す比較例の半導体装置の製造工程では、ゲートパッドＧＰおよびソースパッドＳＰを分離するために当該ドライエッチング工程において、層間絶縁膜１４の上面の段差ＳＴ近傍の上記金属膜をエッチングする。しかし、当該ドライエッチング工程は異方性エッチングであるため、層間絶縁膜１４の段差ＳＴの側壁に、サイドウォール状に当該金属膜が残ることが考えられる。図３０では、層間絶縁膜１４の段差ＳＴの側壁に接して残った金属膜２１を示している。
In the manufacturing process of the semiconductor device of the comparative example shown in FIGS. 29 and 30, the metal film in the vicinity of the step ST on the upper surface of the
このような金属膜２１は、ゲートパッドＧＰおよびソースパッドＳＰの間において短絡が生じる原因となる。また、短絡が起きなくても、金属膜２１が残ることにより、ゲートパッドＧＰおよびソースパッドＳＰ間の耐圧が低下する虞がある。これらの場合、半導体装置が正常に動作しなくなり、半導体装置の信頼性が低下する。
Such a
ここで、ＳｉＣ基板を用いた半導体チップは、Ｓｉ基板を用いた半導体チップに比べ、チップサイズの小型化することができる利点がある。しかし、小型化されたＳｉＣ基板を含む半導体チップでは、ゲートパッドＧＰとソースパッドＳＰとを絶縁するために、ゲートパッドＧＰおよびソースパッドＳＰの間隔を大きく確保することが困難である。したがって、Ｓｉ基板を含む半導体装置に比べ、ＳｉＣ基板を用いる半導体装置では、上記短絡および上記耐圧低下が特に問題となる。 Here, the semiconductor chip using the SiC substrate has an advantage that the chip size can be reduced as compared with the semiconductor chip using the Si substrate. However, in a semiconductor chip including a downsized SiC substrate, it is difficult to secure a large interval between the gate pad GP and the source pad SP in order to insulate the gate pad GP and the source pad SP. Therefore, compared with a semiconductor device including a Si substrate, the short circuit and the breakdown voltage decrease are particularly problematic in a semiconductor device using a SiC substrate.
これに対し、本実施の形態では、図１に示すように、突出部ＰＰを形成するためにゲート電極１２の一部を除去することで生じた開口部１０を、ゲートパッドＧＰの直下のみに形成している。したがって、開口部１０の端部において終端するゲート電極１２の形状に起因して生じる層間絶縁膜１４の上面の段差は、ゲートパッドＧＰおよびソースパッドＳＰの間の領域の直下には形成されてない。ここでは、開口部１０の全体が平面視においてゲートパッドＧＰと重なるため、層間絶縁膜１４の上面の当該段差は、ゲートパッドＧＰの直下に形成されている。つまり、層間絶縁膜１４の上面の当該段差は、ゲートパッドＧＰに覆われている。
On the other hand, in the present embodiment, as shown in FIG. 1, the
なお、ゲートパッドＧＰの直下に形成された開口部１０の側壁においてゲート電極１２が終端することに起因して、ゲートパッドＧＰの直下には、開口部１０の側壁上において層間絶縁膜１４の上面に段差が形成されている。これに対し、ゲートパッドＧＰとソースパッドＳＰとの間の領域の層間絶縁膜１４の上面は平坦である。このため、本実施の形態において、ゲートパッドＧＰの直下における層間絶縁膜１４の上面のうちの高さが最も高い面と最も低い面との高低差は、ゲートパッドＧＰとソースパッドＳＰとの間の領域の直下における層間絶縁膜１４の上面のうちの高さが最も高い面と最も低い面との高低差よりも大きい。
Note that due to the termination of the
したがって、ゲートパッドＧＰおよびソースパッドＳＰを分離するエッチング工程において、ゲートパッドＧＰおよびソースパッドＳＰの間に金属膜が残ることを防ぐことができる。よって、ゲートパッドＧＰおよびソースパッドＳＰ間の短絡および耐圧低下を防ぐことができるため、半導体装置の性能を向上させることができる。 Therefore, it is possible to prevent the metal film from remaining between the gate pad GP and the source pad SP in the etching process for separating the gate pad GP and the source pad SP. Therefore, a short circuit between the gate pad GP and the source pad SP and a decrease in breakdown voltage can be prevented, so that the performance of the semiconductor device can be improved.
以下に、本実施の形態における半導体装置の製造方法について、図６〜図１６を用いて説明する。図６は本実施の形態の半導体装置の製造工程のフローである。図７〜図１６は、本実施の形態の半導体装置の製造工程を説明する断面図である。図７〜図１６では、図の左側に第１領域１Ａを示し、図の右側に第２領域１Ｂを示している。第１領域１Ａは、後の工程でゲートパッドを設ける領域である。第２領域１Ｂは、後の工程で複数のＭＯＳＦＥＴおよびソースパッドを設ける活性領域である。
Hereinafter, a method for manufacturing a semiconductor device in the present embodiment will be described with reference to FIGS. FIG. 6 is a flow of the manufacturing process of the semiconductor device of this embodiment. 7 to 16 are cross-sectional views illustrating the manufacturing process of the semiconductor device of the present embodiment. 7 to 16, the
まず、図７に示すように、ｎ型のＳｉＣ基板（半導体ウエハ）１を準備した後、ＳｉＣ基板１の主面上に、エピタキシャル成長法によりＳｉＣのｎ−型の半導体層であり、ドリフト層を含むエピタキシャル層２を形成する（図６のステップＳ１）。また、ＳｉＣ基板の裏面には、ｎ型不純物（例えば窒素（Ｎ））を高い濃度で打ち込むことで、ｎ＋型の半導体領域であるドレイン領域３を形成する。First, as shown in FIG. 7, after preparing an n-type SiC substrate (semiconductor wafer) 1, an SiC n − -type semiconductor layer is formed on the main surface of the
ＳｉＣ基板１にはｎ型の不純物が比較的高い濃度で導入されている。このｎ型不純物は例えば窒素（Ｎ）であり、このｎ型不純物の不純物濃度は例えば、１×１０１７〜１×１０１９ｃｍ−３である。エピタキシャル層２には、ＳｉＣ基板１の不純物濃度よりも低いｎ型不純物（例えば窒素（Ｎ））が導入されている。エピタキシャル層２の不純物濃度は素子の定格耐圧に依存して決められ、当該不純物濃度は例えば１×１０１４〜１×１０１７ｃｍ−３である。ドレイン領域３のｎ型の不純物濃度は例えば１×１０１９〜１×１０２１ｃｍ−３である。また、エピタキシャル層２の厚さは例えば３〜８０μｍである。
次に、各種の不純物注入を行い、第１領域１Ａおよび第２領域１Ｂのエピタキシャル層２の上面に各種の半導体領域を形成する（図６のステップＳ２）。すなわち、まず、図８に示すように、図６のステップＳ２のうちの一工程として、エピタキシャル層２の上面上に、マスク２２を形成した後、エピタキシャル層２の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。
Next, various impurity implantations are performed to form various semiconductor regions on the upper surface of the
マスク２２は、活性領域のエピタキシャル層２の上面の複数の箇所を露出する膜である。マスク２２の材料には、例えばＳｉＯ２（酸化シリコン）またはフォトレジストなどを用いる。ボディ領域４のｐ型の不純物濃度は例えば１×１０１６〜１×１０１９ｃｍ−３である。ここで、第１領域１Ａでは、エピタキシャル層２の上面の全面にボディ領域４を形成し、第２領域１Ｂでは、互いに離間する複数のボディ領域４を形成する。The
次に、図９に示すように、図６のステップＳ２のうちの一工程として、マスク２２を除去した後、エピタキシャル層２の上面上にマスク２３を形成し、続いて、エピタキシャル層２の上面に対し、ｐ型不純物（例えばアルミニウム（Ａｌ））をイオン注入する。これにより、第２領域１Ｂの活性領域のエピタキシャル層２の上面に、ｐ＋型の半導体領域である電位固定領域９を複数形成する。このイオン注入工程において、第１領域１Ａのエピタキシャル層２の上面はマスク２３により覆われているため、第１領域１Ａのエピタキシャル層２の上面に電位固定領域９は形成されない。マスク２３は活性領域のエピタキシャル層２の上面の複数の箇所を露出する膜である。マスク２３の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。Next, as shown in FIG. 9, as one step in step S <b> 2 of FIG. 6, after removing the
電位固定領域９は、ボディ領域４よりも浅く形成する。電位固定領域９のｐ型の不純物濃度は例えば１×１０１９〜１×１０２１ｃｍ−３である。電位固定領域９は、平面視において、矩形の形状を有するボディ領域４の中央部に形成する。なお、第２領域１Ｂの端部であって、第１領域１Ａ近傍の第３領域では、第１領域１Ａから当該第３領域に亘って形成されたボディ領域４の上面に、複数の電位固定領域９を形成する。なお、図では第３領域に形成された複数の電位固定領域９のうち、１つのみを示している。The
次に、図１０に示すように、図６のステップＳ２のうちの一工程として、マスク２３を除去した後、エピタキシャル層２の上面上に、マスク２４を形成し、その後、エピタキシャル層２に対し、ｎ型不純物（例えば窒素（Ｎ））をイオン注入する。これにより、第２領域１Ｂのボディ領域４の上面に、ｎ＋型の半導体領域であるソース領域７を形成する。Next, as shown in FIG. 10, as one step in step S <b> 2 of FIG. 6, after removing the
マスク２４の材料には、例えばＳｉＯ２またはフォトレジストなどを用いる。マスク２４は、第２領域１Ｂの各電位固定領域９の周囲のボディ領域４の上面を露出するパターンである。ソース領域７は、平面視において電位固定領域９を囲むように形成する。なお、上記第３領域では、ソース領域７は電位固定領域９に近接する位置に形成されていればよく、電位固定領域９を囲っていなくてもよい。ソース領域７は、電位固定領域９よりも浅く形成する。For example, SiO 2 or a photoresist is used as the material of the
次に、図示は省略するが、全てのマスクを除去した後、エピタキシャル層２の上面およびＳｉＣ基板１裏面を覆うように、例えばプラズマＣＶＤ（Chemical Vapor Deposition）法を用いて炭素（Ｃ）膜を堆積した後、１５００度以上の温度で、２〜３分程度の熱処理を施す（図６のステップＳ３）。炭素（Ｃ）膜の膜厚は例えば０．０３μｍである。このようにしてアニールを行うことにより、ＳｉＣエピタキシャル層２の上面と、ＳｉＣ基板１の裏面にイオン注入した各不純物の活性化を行う。その後、上記炭素（Ｃ）膜を、例えばプラズマ処理により除去する。
Next, although not shown in the drawing, after removing all the masks, a carbon (C) film is formed using, for example, a plasma CVD (Chemical Vapor Deposition) method so as to cover the upper surface of the
次に、図１１に示すように、エピタキシャル層２の上面上に、絶縁膜１１およびｎ型のポリシリコン膜を順に形成した後、フォトリソグラフィ技術およびドライエッチング法を用いてポリシリコン膜を加工することで、ポリシリコン膜からなるゲート電極１２を形成する（図６のステップＳ４）。ポリシリコン膜は、例えばＣＶＤ法により形成する。絶縁膜１１の厚さは、例えば０．００５〜０．１５μｍ程度である。ゲート電極１２の厚さは、例えば、０．０１〜０．５μｍ程度である。ここでは、ゲート電極１２の厚さを例えば０．５μｍとする。図１１において複数分離して設けられているように示されたゲート電極１２は、図示していない領域において互いに接続され、一体となっている。
Next, as shown in FIG. 11, after an insulating
すなわち、第２領域１Ｂでは、ボディ領域４の上面を覆うようにゲート電極１２を形成する。つまり、第２領域１Ｂでは、ソース領域７に隣接するボディ領域４の直上、およびボディ領域４に隣接するエピタキシャル層２の上面の直上に亘ってゲート電極１２を形成する。言い換えれば、電位固定領域９の直上、および、電位固定領域９に隣接するソース領域７の直上の当該ポリシリコン膜を除去することで、ゲート電極１２を形成する。
That is, the
また、当該ポリシリコン膜の加工工程では、第１領域１Ａにおいて、ゲート電極１２を貫通して絶縁膜１１の上面を露出する開口部１０を形成する。開口部１０は、第１領域１Ａ内にのみ形成されており、第２領域１Ｂには形成されていない。開口部１０は、平面視においてほぼ矩形の形状を有している。ただし、平面視における開口部１０４辺のうちの１辺からは、当該１辺に対向する他の１辺に向かって延在する突出部ＰＰが複数形成されている。つまり、突出部ＰＰは上記ポリシリコン膜をパターニングすることで形成したものであり、ゲート電極１２の一部を構成している。
Further, in the process of processing the polysilicon film, an
突出部ＰＰは、第２方向に延在するゲート電極１２の側壁から、第１方向に向かって延在するパターンであり、複数の突出部ＰＰが、互いに離間して第２方向に並んで配置されており、それらの複数の突出部ＰＰは、いずれも当該側壁から延伸している。つまり、当該側壁を含むゲート電極１２の第２部分は、各突出部ＰＰ、つまりゲート電極１２の第１部分に比べ、第２方向における幅が大きい。
The protrusion PP is a pattern extending in the first direction from the side wall of the
ここでは、上記ポリシリコン膜を、マスク（図示しない）を用いて加工した後、マスクを除去してから、ゲート電極の表面を軽く酸化させる。この酸化工程では、例えば、ドライ酸化法により、９００度の温度化において、３０分程度の加熱を行う。 Here, after the polysilicon film is processed using a mask (not shown), the mask is removed, and then the surface of the gate electrode is lightly oxidized. In this oxidation step, for example, heating is performed for about 30 minutes at a temperature of 900 degrees by a dry oxidation method.
次に、図１２に示すように、エピタキシャル層２の上面上に、ゲート電極１２および絶縁膜１１を覆うように、例えばプラズマＣＶＤ法により層間絶縁膜１４を形成する。その後、フォトリソグラフィ技術およびドライエッチング法を用いて層間絶縁膜１４および絶縁膜１１を加工することで、エピタキシャル層２の上面を露出させる。これにより、加工された絶縁膜１１は、ゲート電極１２の直下においてはゲート絶縁膜として機能する。
Next, as shown in FIG. 12, an
上記エッチング工程により、第２領域１Ｂでは、層間絶縁膜１４および絶縁膜１１を貫通するコンタクトホールが開口され、当該コンタクトホールの底部では、ソース領域７の一部および電位固定領域９のそれぞれの上面が露出する。当該コンタクトホールは、ゲート電極１２の横に、層間絶縁膜１４を介して開口される。つまり、当該コンタクトホールを形成しても、ゲート電極１２は露出しない。また、ここで第１領域１Ａにおいては層間絶縁膜１４の加工を行わない。
By the etching process, a contact hole penetrating the
ここで、層間絶縁膜１４は上面の凹凸形状は、層間絶縁膜１４の下地であるゲート電極１２の表面と、ゲート電極１２から露出する絶縁膜１１の表面とに沿って形成される。したがって、開口部１０の側壁などのゲート電極１２の端部の直上の近傍において、層間絶縁膜１４の上面には段差が形成される。
Here, the unevenness of the upper surface of the
次に、図示は省略するが、活性領域のコンタクトホールの底部に、周知のサリサイド技術を用いてシリサイド層を形成する。すなわち、例えばスパッタリング法によりエピタキシャル層２上に金属（例えばニッケル（Ｎｉ））膜を堆積した後、６００〜１０００℃の熱処理を施すことにより、金属膜とエピタキシャル層２とを反応させて、例えばニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層を形成する。その後、反応しなかった余分な上記金属膜を除去する。
Next, although not shown, a silicide layer is formed at the bottom of the contact hole in the active region using a well-known salicide technique. That is, after depositing a metal (for example, nickel (Ni)) film on the
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、層間絶縁膜１４を加工することで、第１領域１Ａの複数の突出部ＰＰのそれぞれの上面を露出する複数のコンタクトホールを形成する。１つの突出部ＰＰの直上に形成するコンタクトホールの数は、１つであってもよく、複数であってもよい。
Next, as shown in FIG. 13, by using the photolithography technique and the dry etching method, the
次に、図１４に示すように、図６のステップＳ５のうちの一工程として、上記の各コンタクトホールの内部を埋め込むように、層間絶縁膜１４上に、例えばスパッタリング法を用いて金属膜を形成した後、金属膜をフォトリソグラフィ技術およびエッチング法を用いて加工することで、金属膜からなるソースパッドＳＰおよびゲートパッドＧＰを形成する。ゲートパッドＧＰは第１領域１Ａに形成され、ソースパッドＳＰは第２領域１Ｂに形成される。つまり、ゲートパッドＧＰおよびソースパッドＳＰは、同一の金属膜図を加工して分離することで形成された別々の導電膜である。
Next, as shown in FIG. 14, as a step in step S5 of FIG. 6, a metal film is formed on the
ここで、ゲートパッドＧＰは、第１領域１Ａに形成された開口部１０を、平面視において全て覆うようなパターンとして形成する。また、開口部１０に近接する領域の全てのゲート電極１２を覆うようにゲートパッドＧＰを形成する。言い換えれば、平面視において開口部１０を囲む環状のゲート電極１２を覆うようにゲートパッドＧＰを形成する。したがって、突出部ＰＰと、突出部ＰＰが接続されたゲート電極１２とは、ゲートパッドＧＰの直下に位置している。
Here, the gate pad GP is formed as a pattern that covers all the
このように、上記金属膜の加工工程では、図１１を用いて説明した工程においてゲート電極１２が除去された領域が、開口部１０の近傍において、上記金属膜から露出しないように、ゲートパッドＧＰおよびソースパッドＳＰを形成する。このため、ゲートパッドＧＰおよびソースパッドＳＰの間の領域では、層間絶縁膜１４の上面の上記段差が露出しない。
As described above, in the metal film processing step, the gate pad GP is so formed that the region where the
ソースパッドＳＰは、コンタクトホール内に埋め込まれた上記金属膜からなるコンタクトプラグ８を介して、ソース領域７および電位固定領域９に電気的に接続されている。また、ゲートパッドＧＰは、コンタクトホール内に埋め込まれたコンタクトプラグ８および突出部ＰＰを介して、ゲート電極１２に電気的に接続されている。
The source pad SP is electrically connected to the
当該金属膜は、例えばチタン（Ｔｉ）膜、窒化チタン（ＴｉＮ）膜およびアルミニウム（Ａｌ）膜を順に積層することで形成することができる。このアルミニウム膜の膜厚は、例えば５μｍである。 The metal film can be formed, for example, by sequentially stacking a titanium (Ti) film, a titanium nitride (TiN) film, and an aluminum (Al) film. The thickness of this aluminum film is, for example, 5 μm.
次に、図１４に示すように、ＣＶＤ法などを用いて、例えばＳｉＯ２膜またはポリイミド膜などからなる絶縁膜をエピタキシャル層２上に形成した後、フォトリソグラフィ技術およびエッチング法を用いて活性領域の当該絶縁膜を除去することにより、当該絶縁膜からなるパッシベーション膜１６を形成する。Next, as shown in FIG. 14, an insulating film made of, for example, a SiO 2 film or a polyimide film is formed on the
つまり、パッシベーション膜１６は、後に形成する半導体チップの終端領域を覆い、活性領域を含む第２領域において開口している。また、図ではパッシベーション膜１６がゲートパッドＧＰを含む第１領域１Ａを覆っているが、図示していない領域では、平面視において矩形の形状を有するゲートパッドＧＰの中央部は、パッシベーション膜１６から露出している。パッシベーション膜１６から露出するゲートパッドＧＰおよびソースパッドＳＰのそれぞれの上面は、当該半導体チップと外部の装置とを電気的に接続する外部配線（例えばボンディングワイヤ）が接続される面である。
That is, the
続いて、図６のステップＳ５のうちの一工程として、ＳｉＣ基板１の裏面にシリサイド層（図示しない）および裏面電極であるドレイン電極１７を順に形成する。すなわち、ＳｉＣ基板１の裏面に、例えばスパッタリング法により金属膜を成膜し、レーザーシリサイド化熱処理を施すことにより、当該金属膜とＳｉＣ基板１とを反応させて、シリサイド層（図示しない）を形成する。シリサイド層はドレイン領域３の下面と接している。ドレイン電極１７は、上記シリサイド層の下面側から順にチタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜を積層して形成した０．５〜１μｍの積層膜により構成される。
Subsequently, as one step in step S5 of FIG. 6, a silicide layer (not shown) and a
次に、ＳｉＣ基板を含む半導体ウエハをダイシング工程により切削して個片化することで、図１〜図５に示す本実施の形態の導体チップが完成する。 Next, the semiconductor chip including the SiC substrate is cut into pieces by a dicing process, whereby the conductor chip of the present embodiment shown in FIGS. 1 to 5 is completed.
本実施の形態の上記の製造方法によりＳｉＣパワー素子を形成することで、図１〜図５を用いて説明した半導体装置と同様の効果を得ることができる。 By forming the SiC power element by the above manufacturing method of the present embodiment, the same effects as those of the semiconductor device described with reference to FIGS. 1 to 5 can be obtained.
すなわち、図１に示すゲート電極１２の一部である幅が小さい突出部ＰＰを形成している。これにより、ゲートパッドＧＰとゲート電極１２との間に電気的に接続された抵抗素子を半導体チップ上に搭載し、かつ、抵抗素子の追加形成による半導体チップの巨大化を防いでいる。また、ゲートパッドＧＰおよびソースパッドＳＰの間の領域では、層間絶縁膜１４の上面の段差が露出していないため、図１４を用いて説明した金属膜の成膜・加工工程において、当該金属膜が当該段差の側壁にサイドウォール状に残ることを防ぐことができる。よって、残った金属膜に起因して短絡などが起きることを防ぐことができる。
＜変形例について＞That is, the protrusion PP having a small width which is a part of the
<About modification>
以下に、本実施の形態の半導体装置の変形例について、図１７および図１８を用いて説明する。図１７は、本実施の形態の半導体装置の変形例である半導体チップの平面図である。図１８は、図１７において破線で囲んだ領域を拡大して示す平面図である。本変形例は、図１〜図１６を用いて説明した構造に対し、ゲートパッドの位置を変更した一例を説明するものである。 Hereinafter, a modification of the semiconductor device of this embodiment will be described with reference to FIGS. FIG. 17 is a plan view of a semiconductor chip which is a modification of the semiconductor device of the present embodiment. FIG. 18 is an enlarged plan view showing a region surrounded by a broken line in FIG. In this modification, an example in which the position of the gate pad is changed with respect to the structure described with reference to FIGS. 1 to 16 will be described.
図１８では、主にエピタキシャル層２の上面を示しており、エピタキシャル層２上のゲート絶縁膜、シリサイド層、層間絶縁膜およびパッシベーション膜などの図示を省略している。図１８に示す構造は、ゲート電極１２、配線１８、ゲートパッドＧＰ、ソースパッドＳＰおよびコンタクトプラグ８を除き、全てエピタキシャル層２およびエピタキシャル層２の上面に形成された各種の半導体領域である。図１８では、ゲート電極１２の輪郭を破線で示している。
In FIG. 18, the top surface of the
図１では、半導体チップＣＰの１辺の中央部近傍にゲートパッドＧＰを配置する構造を示したが、図１７に示すように、ゲートパッドＧＰを平面視において矩形の形状を有する半導体チップＣＰの角部近傍に配置してもよい。 Although FIG. 1 shows the structure in which the gate pad GP is arranged near the central portion of one side of the semiconductor chip CP, as shown in FIG. 17, the gate pad GP has a rectangular shape in plan view. You may arrange | position near a corner | angular part.
このような場合であっても、図１８に示すように、ゲート電極１２の開口部１０は、全てゲートパッドＧＰの直下に形成する。つまり、ゲートパッドＧＰおよびソースパッドＳＰの間の領域の直下において、ゲート電極１２は除去されていない。言い換えれば、ゲートパッドＧＰおよびソースパッドＳＰの間の領域の直下において、ゲート電極１２は終端していない。
Even in such a case, as shown in FIG. 18, all the
ここで、図１７には、ゲートパッドＧＰおよびソースパッドＳＰの間に、ゲート電極１２に対してゲート電圧を供給するための配線１８を設けている。配線１８は、図１４を用いて説明した金属膜を加工することで形成した導電膜からなり、ゲートパッドＧＰおよびソースパッドＳＰと同じ高さに形成されている。つまり、配線１８は、例えば主にＡｌ（アルミニウム）膜からなる。配線１８は、平面視においてソースパッドＳＰを囲むように環状に形成されている。
Here, in FIG. 17, a
配線１８の直下には、配線１８の延在方向に沿って複数のコンタクトプラグ８が並んで配置されており、それらの複数のコンタクトプラグ８により、配線１８とゲート電極１２とが電気的に接続されている。このように、ポリシリコン膜よりも低抵抗な金属膜からなる配線１８を、ソースパッドＳＰを囲むように半導体チップＣＰの広い範囲に配置することで、ゲート電極１２全体に所望の値で電圧を印加することができる。
A plurality of contact plugs 8 are arranged side by side along the extending direction of the
ゲート電極１２に接続する抵抗素子として用いられる突出部ＰＰは、ゲートパッドＧＰの直下のゲート電極１２を加工して設けるものである。したがって、突出部ＰＰを形成しても、本変形例のように、ゲートパッドＧＰの形成位置を変更することが可能であり、ゲートパッドＧＰのレイアウトの自由度は低下しない。本変形例のように、半導体チップＣＰにおけるゲートパッドＧＰの形成位置の自由度を高めることで、例えば図２１を用いて後述するように、複数の半導体チップＣＰを並べてモジュール内に配置する場合に、ボンディングワイヤによる接続を容易にすることができる。
（実施の形態２）The protrusion PP used as a resistance element connected to the
(Embodiment 2)
本実施の形態２では、前記実施の形態１のＭＯＳＦＥＴとは異なり、半導体チップにＩＧＢＴを形成した半導体装置について、図１９を用いて説明する。例えばＩＧＢＴのターンオフ時のコレクターエミッタ間の電圧変化率が大きいと、ＩＧＢＴが破壊される問題が生じる。ＳｉＣ基板上に搭載する素子がＩＧＢＴである場合にも、このような破壊を防ぐことを目的として、ゲート電極に抵抗素子を接続する場合がある。図１９は、図３と同じく、本実施の形態２の半導体装置を示す断面図である。 In the second embodiment, unlike the MOSFET of the first embodiment, a semiconductor device in which an IGBT is formed on a semiconductor chip will be described with reference to FIG. For example, when the voltage change rate between the collector and the emitter at the turn-off time of the IGBT is large, there is a problem that the IGBT is destroyed. Even when the element mounted on the SiC substrate is an IGBT, a resistance element may be connected to the gate electrode for the purpose of preventing such destruction. FIG. 19 is a cross-sectional view showing the semiconductor device of the second embodiment, as in FIG.
図１９に示すように、本実施の形態の半導体装置は、ドレイン領域３（図３参照）の代わりにコレクタ領域６が形成されており、ドレイン電極１７（図３参照）の代わりにコレクタ電極３３が形成されている点で、前記実施の形態１と異なる。また、本実施の形態の半導体装置は、ソース領域７（図３参照）の代わりにエミッタ領域７ａが形成されており、ソースパッドＳＰ（図３参照）の代わりにエミッタパッドＥＰが形成されている点で、前記実施の形態１と異なる。
As shown in FIG. 19, in the semiconductor device of the present embodiment, a
エミッタパッドＥＰは、ソースパッドＳＰ（図３参照）と同じ構造を有し、同じ平面レイアウトを有している。ＳｉＣ基板１の底面にはドレイン領域３（図３参照）形成されておらず、ｐ＋型の半導体領域であるコレクタ電極３３が形成されている。コレクタ領域６には、ｐ型の不純物（例えばアルミニウム（Ａｌ））が導入されている。ｐ＋型の半導体領域であるコレクタ領域６の底面に接するコレクタ電極３３の構造は、ドレイン電極１７（図３参照）と同様である。エミッタ領域７ａの構造は、ソース領域７（図３参照）と同様である。The emitter pad EP has the same structure as the source pad SP (see FIG. 3) and the same planar layout. The drain region 3 (see FIG. 3) is not formed on the bottom surface of the
本実施の形態の半導体チップに形成されたゲート電極１２、エミッタ領域７ａおよびコレクタ領域６は、ｎチャネル型のＩＧＢＴを構成している。すなわち、前記実施の形態１のＭＯＳＦＥＴの構造と、本実施の形態のＩＧＢＴの構造とは、ｎ＋型のドレイン領域の代わりにｐ＋型のコレクタ領域６が形成されている点以外、同様である。The
半導体装置の製造工程では、例えば、図７を用いて説明したドレイン領域３の形成工程を行わず、イオン注入法などによりＳｉＣ基板１の底面にｐ型の不純物を導入することで、ｐ＋型のコレクタ領域６を形成することができる。In the manufacturing process of the semiconductor device, for example, the p + -type impurity is introduced into the bottom surface of the
本実施の形態のように、半導体チップにＩＧＢＴを形成した場合であっても、図１に示したように、ゲートパッドＧＰの直下に開口部１０および突出部ＰＰを形成することで、前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）Even when the IGBT is formed on the semiconductor chip as in the present embodiment, as shown in FIG. 1, the
(Embodiment 3)
本実施の形態３では、ゲート電極を２層のポリシリコン膜の積層膜により構成する半導体装置について、図２０を用いて説明する。図２０は、図３と同じく、本実施の形態２の半導体装置を示す断面図である。 In the third embodiment, a semiconductor device in which a gate electrode is constituted by a laminated film of two polysilicon films will be described with reference to FIG. FIG. 20 is a cross-sectional view showing the semiconductor device according to the second embodiment, as in FIG.
本実施の形態の半導体装置は、図２０に示すゲート電極１２が、２層のポリシリコン膜２５、２６の積層膜により構成されている点のみ、前記実施の形態１と異なる。すなわち、前記実施の形態１では、ゲート電極１２は１層のポリシリコン膜のみにより構成されており、ゲート電極１２内のシリコンのグレインの粒径はほぼ一定であった。これに対し、本実施の形態では、ゲート電極１２は、ゲート絶縁膜である絶縁膜１１上に形成されたポリシリコン膜２５と、ポリシリコン膜２５上に積層されたポリシリコン膜２６とを含んでおり、ポリシリコン膜２５および２６のそれぞれのシリコンのグレインは大きさが異なる。
The semiconductor device of the present embodiment is different from that of the first embodiment only in that the
具体的には、ポリシリコン膜２５、２６はそれぞれシリコンの複数のグレインにより構成され、ポリシリコン膜２５を構成する複数のグレインの平均粒径は、ポリシリコン膜２６を構成する複数のグレインの平均粒径よりも小さい。つまり、ゲート電極１２は、粒径が小さいポリシリコン膜２５上に粒径が大きいポリシリコン膜２６を積層した積層構造を有する。なお、ポリシリコン膜２５および２６の位置関係は逆であってもよい。つまり、粒径が大きいポリシリコン膜２６上に粒径が小さいポリシリコン膜２５を積層してもよい。
Specifically, the
ポリシリコン膜は、その不純物濃度の違いにより、抵抗値の温度依存性に差異が生じる。例えば、不純物濃度が小さいポリシリコン膜２６は、その結晶粒径が大きく、膜の温度が上がると、抵抗値が高くなる性質を有する。ここでは、このように温度上昇に伴って抵抗値が上がる性質を、正の温度依存性と呼ぶ。不純物濃度が大きいポリシリコン膜２５は、その結晶粒径が小さく、膜の温度が上がると、抵抗値が低くなる性質を有する。ここでは、このように温度上昇に伴って抵抗値が下がる性質を、負の温度依存性と呼ぶ。
In the polysilicon film, the temperature dependency of the resistance value varies depending on the impurity concentration. For example, the
ゲート電極１２を１層のポリシリコン膜により構成する場合、当該ポリシリコン膜は正の温度依存性または負の温度依存性のいずれか一方を有するため、温度変化によりゲート電極１２の抵抗値が変動し、トランジスタのしきい値電圧が変化するなどして半導体装置の性能が低下する問題が生じる。
When the
これに対し、本実施の形態では、ゲート電極１２を負の温度依存性を有するポリシリコン膜２５と、正の温度依存性を有するポリシリコン膜２６との積層膜により構成することにより、ゲート電極１２の抵抗値の温度依存性を調整し、温度変化に対してゲート電極１２の抵抗値が変動することを防ぐことができる。よって、半導体装置の性能を向上させることができる。
（実施の形態４）On the other hand, in the present embodiment, the
(Embodiment 4)
本実施の形態４では、前記実施の形態１に記載したトランジスタを搭載した半導体チップと、ダイオードを搭載した半導体チップとを搭載したモジュールについて、図２１を用いて説明する。図２１は、本実施の形態４のパワーモジュールを示す平面図である。 In the fourth embodiment, a module on which a semiconductor chip on which the transistor described in the first embodiment is mounted and a semiconductor chip on which a diode is mounted will be described with reference to FIG. FIG. 21 is a plan view showing a power module according to the fourth embodiment.
図２１に示すように、本実施の形態のパワーモジュールＭＤは、平面視において矩形の形状を有する基板２７を含んでいる。基板２７は例えば絶縁性物質からなり、その主面上には、ゲート配線２９、ソース配線３０およびドレイン配線３１が、互いに離間して形成されている。ゲート配線２９およびソース配線３０のそれぞれの直上には半導体チップは搭載されていないが、ドレイン配線３１の直上には、前記実施の形態１の半導体チップＣＰと、ダイオードが搭載された半導体チップであるダイオードチップＤＣＰとが搭載されている。ゲート配線２９、ソース配線３０およびドレイン配線３１は、それぞれパワーモジュールＭＤのゲート端子、ソース端子およびドレイン端子として機能する。
As shown in FIG. 21, the power module MD of the present embodiment includes a
ドレイン配線３１上には、複数の半導体チップＣＰと、複数のダイオードチップＤＣＰとが並んで配置されている。ドレイン配線３１の上面には、半導体チップＣＰのドレイン電極１７（図３参照）が電気的に接続されている。また、ドレイン配線３１の上面には、例えばＳｉＣ基板と、当該ＳｉＣ基板上に形成されたショットキーバリアダイオードとを含むダイオードチップＤＣＰの裏面のカソード電極が電気的に接続されている。 On the drain wiring 31, a plurality of semiconductor chips CP and a plurality of diode chips DCP are arranged side by side. A drain electrode 17 (see FIG. 3) of the semiconductor chip CP is electrically connected to the upper surface of the drain wiring 31. Further, a cathode electrode on the back surface of the diode chip DCP including, for example, a SiC substrate and a Schottky barrier diode formed on the SiC substrate is electrically connected to the upper surface of the drain wiring 31.
基板２７上において、ソース配線３０を挟むように一対のドレイン配線３１が配置され、ソース配線３０および一対のドレイン配線３１の周囲の一部を囲むようにゲート配線２９が配置されている。ゲート配線２９、ソース配線３０、ドレイン配線３１、半導体チップＣＰおよびダイオードチップＤＣＰのそれぞれの上には、複数のボンディングワイヤ２８が形成されている。
On the
ソース配線３０には、ボンディングワイヤ２８を介して、半導体チップＣＰのソースパッドＳＰ（図１参照）が電気的に接続されている。また、ソース配線３０には、ボンディングワイヤ２８を介して、ダイオードチップＤＣＰのアノード電極が電気的に接続されている。また、ゲート配線２９には、ボンディングワイヤ２８を介して、半導体チップＣＰのゲートパッドＧＰ（図１参照）が電気的に接続されている。このように、半導体チップＣＰを構成するトランジスタ（ＭＯＳＦＥＴ）に対しては、ダイオードが逆並列に接続されている。なお、図では一部のボンディングワイヤ２８のみを示し、他の一部のボンディングワイヤ２８の図示を省略している。
A source pad SP (see FIG. 1) of the semiconductor chip CP is electrically connected to the
当該ダイオードは、パワーモジュールＭＤがインバータなどに使用された場合において、半導体チップＣＰに搭載されたＭＯＳＦＥＴのオフ時に駆動する還流ダイオードとして機能するものであり、オフ状態のＭＯＳＦＥＴに逆向きの電流が流れてＭＯＳＦＥＴが破壊されることを防ぐ役割を有する。 The diode functions as a free-wheeling diode that is driven when the MOSFET mounted on the semiconductor chip CP is turned off when the power module MD is used for an inverter or the like, and a reverse current flows through the MOSFET in the off state. This prevents the MOSFET from being destroyed.
ゲート配線２９と半導体チップＣＰのゲートパッドＧＰとはボンディングワイヤ２８により直接接続されており、ゲート配線２９と半導体チップＣＰのゲートパッドＧＰとの間には、抵抗素子などの他の半導体素子は介在していない。つまり、１つのボンディングワイヤ２８の一方の端部はゲートパッドＧＰに接続され、もう一方の端部はゲート配線２９に接続されている。
The
ここで、図３１に、比較例であるパワーモジュールＭＤＡの平面図を示す。パワーモジュールＭＤＡは、上述した本実施の形態のパワーモジュールＭＤとほぼ同様の構造を有しているが、比較例においてドレイン配線３１上に搭載している半導体チップＣＰＡは、搭載されたＭＯＳＦＥＴのゲート電極に接続する抵抗素子を、チップ上に設けていないものである。つまり、半導体チップＣＰＡのゲートパッドＧＰの周辺の構造は、例えば図２８を用いて説明した構造と同様である。 Here, in FIG. 31, the top view of power module MDA which is a comparative example is shown. The power module MDA has substantially the same structure as the power module MD of the present embodiment described above. However, in the comparative example, the semiconductor chip CPA mounted on the drain wiring 31 is the gate of the mounted MOSFET. A resistor element connected to the electrode is not provided on the chip. That is, the structure around the gate pad GP of the semiconductor chip CPA is the same as the structure described with reference to FIG.
比較例では、ＭＯＳＦＥＴのスイッチング速度を制御する目的でＭＯＳＦＥＴのゲート電極に抵抗素子が、各半導体チップＣＰＡ内に形成されていないため、当該ゲート電極に接続する抵抗素子ＲＣを半導体チップＣＰＡの外部に設け、基板２７上に複数搭載している。したがって、図３１に示すように、半導体チップＣＰＡのゲートパッドはボンディングワイヤ２８を介して抵抗素子ＲＣに接続され、当該抵抗素子ＲＣは、ボンディングワイヤ２８を介してゲート配線２９に接続されている。つまり、ゲート配線２９と半導体チップＣＰＡのゲートパッドとの間には、半導体チップである抵抗素子ＲＣが直列に接続されている。
In the comparative example, a resistor element is not formed in each semiconductor chip CPA for the purpose of controlling the switching speed of the MOSFET in each semiconductor chip CPA. Therefore, the resistor element RC connected to the gate electrode is provided outside the semiconductor chip CPA. A plurality of them are mounted on the
上記比較例のように、基板２７上に抵抗素子ＲＣを設ける場合、基板２７上に設ける部品数が増大するため、接続不良などに起因してパワーモジュールの信頼性が低下する虞がある。また、基板２７の上面に抵抗素子ＲＣを搭載するための領域を確保する必要があるため、パワーモジュール全体の大きさが大きくなる。つまり、パワーモジュールの小型化が困難となる問題が生じる。
When the resistance element RC is provided on the
これに対し、本実施の形態では、前記実施の形態１において説明したように、ゲートパッドの直下のゲート電極の一部（突出部）を抵抗素子として使用する半導体チップＣＰを、図２１に示す基板２７上に搭載している。つまり、パワーモジュールＭＤに搭載された半導体チップＣＰは、ゲート電極に接続された抵抗素子を内蔵している。このため、上記比較例のように、半導体チップの外部抵抗である抵抗素子をパワーモジュールに搭載する必要はない。
On the other hand, in the present embodiment, as described in the first embodiment, a semiconductor chip CP that uses a part (protrusion) of the gate electrode immediately below the gate pad as a resistance element is shown in FIG. It is mounted on the
よって、基板２７上の部品数の低減により、製品不良の発生を防ぐことができ、また、パワーモジュールＭＤの製造コストを低減することができる。また、ゲート電極に半導体チップＣＰ内の抵抗素子を接続することでＭＯＳＦＥＴのスイッチング速度を制御し、かつ、基板２７上の抵抗素子ＲＣ（図３１参照）を省略によりパワーモジュールＭＤの小型化が可能となるため、パワーモジュールＭＤの性能を向上させることができる。
Therefore, by reducing the number of components on the
なお、ここでは、前記実施の形態１で説明した半導体チップＣＰをパワーモジュールＭＤに搭載することについて説明したが、パワーモジュールＭＤに搭載する半導体チップＣＰは、前記実施の形態２または前記実施の形態３において説明したものであってもよい。
（実施の形態５）Here, it has been described that the semiconductor chip CP described in the first embodiment is mounted on the power module MD. However, the semiconductor chip CP mounted on the power module MD may be the second embodiment or the first embodiment. 3 may be used.
(Embodiment 5)
本実施の形態５では、前記実施の形態１に記載したトランジスタを搭載した半導体チップを搭載した半導体チップを搭載したパワーモジュールについて、図２２を用いて説明する。すなわち、前記実施の形態４と本実施の形態との相違点は、本実施の形態においてパワーモジュールにダイオードチップが搭載されていないことのみである。図２２は、本実施の形態５のパワーモジュールを示す平面図である。 In the fifth embodiment, a power module mounted with a semiconductor chip mounted with a semiconductor chip mounted with the transistor described in the first embodiment will be described with reference to FIG. That is, the only difference between the fourth embodiment and the present embodiment is that no diode chip is mounted on the power module in the present embodiment. FIG. 22 is a plan view showing a power module according to the fifth embodiment.
図２２に示すように、本実施の形態のパワーモジュールＭＤは、基板２７と、基板２７上のゲート配線２９、ソース配線３０およびドレイン配線３１と、ドレイン配線３１上の半導体チップＣＰと、複数のボンディングワイヤ２８とを有している。
As shown in FIG. 22, the power module MD of the present embodiment includes a
前記実施の形態４において説明したように、パワーモジュールＭＤをインバータなどに使用する場合、半導体チップＣＰに搭載されたＭＯＳＦＥＴのオフ時に駆動する還流ダイオードを、当該ＭＯＳＦＥＴに対し逆並列に接続する必要がある。これに対し、本実施の形態のパワーモジュールＭＤは、ダイオードチップＤＣＰ（図２１参照）を有していない。 As described in the fourth embodiment, when the power module MD is used for an inverter or the like, it is necessary to connect the free-wheeling diode that is driven when the MOSFET mounted on the semiconductor chip CP is turned off in reverse parallel to the MOSFET. is there. On the other hand, the power module MD of the present embodiment does not have the diode chip DCP (see FIG. 21).
しかし、半導体チップＣＰ内には、半導体チップＣＰに搭載されたＭＯＳＦＥＴに対して逆並列に接続された内蔵ｐｎダイオードが形成されている。内蔵ｐｎダイオードは、例えば、図３に示す電位固定領域９およびボディ領域４を含むｐ型領域と、ドレイン領域３、ＳｉＣ基板１およびエピタキシャル層２を含むｎ型領域とのｐｎ接合により構成されている。したがって、半導体チップＣＰの外部にダイオードチップＤＣＰを設けなくても、逆方向の電流によるＭＯＳＦＥＴの破壊を防ぐことができる。
However, a built-in pn diode connected in antiparallel to the MOSFET mounted on the semiconductor chip CP is formed in the semiconductor chip CP. The built-in pn diode is configured by, for example, a pn junction between a p-type region including
本実施の形態では、前記実施の形態４と同様の効果を得ることができる。また、ダイオードチップＤＣＰを設けないため、図２２に示す基板２７上に搭載する部品の種類を低減することができる。よって、パワーモジュールＭＤの製造コストを低減することができる。また、ダイオードチップＤＣＰを設けない分、パワーモジュールＭＤの小型化が可能となる。
（実施の形態６）In the present embodiment, the same effect as in the fourth embodiment can be obtained. Further, since no diode chip DCP is provided, the types of components mounted on the
(Embodiment 6)
本実施の形態６では、前記実施の形態１のＳｉＣパワー素子を備えた電力変換装置について説明する。図２３は、本実施の形態の電力変換装置（インバータ）の回路図である。 In the sixth embodiment, a power conversion device including the SiC power element of the first embodiment will be described. FIG. 23 is a circuit diagram of the power conversion device (inverter) of the present embodiment.
図２３に示すように、本実施の形態のインバータは、パワーモジュール３０２内に、スイッチング素子であるＳｉＣパワーＭＩＳＦＥＴ（Metal Insulator Semiconductor FET）３０４と、ダイオード３０５とをそれぞれ複数有する。各単相において、端子３０６〜３１０を介して、電源電圧Ｖｃｃと負荷（例えばモータ）３０１の入力電位との間に、ＳｉＣパワーＭＩＳＦＥＴ３０４とダイオード３０５とが互いに逆並列に接続されており、これらの素子が上アームを構成する。また、負荷３０１の入力電位と接地電位ＧＮＤとの間にも、ＳｉＣパワーＭＩＳＦＥＴ素子３０４とダイオード３０５とが互いに逆並列に接続されており、これらの素子が下アームを構成する。
As shown in FIG. 23, the inverter of the present embodiment includes a plurality of SiC power MISFETs (Metal Insulator Semiconductor FETs) 304 and
つまり、負荷３０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ３０４と２つのダイオード３０５とが設けられており、３相で６つのスイッチング素子３０４と６つのダイオード３０５とが設けられている。前記実施の形態４のパワーモジュールＭＤ（図２１参照）は、各単層のＳｉＣパワーＭＩＳＦＥＴ３０４およびダイオード３０５を搭載したパワーモジュールとして用いることができる。例えば、各単層の下アーム側および上アーム側のそれぞれにパワーモジュールＭＤを用いることができる。
In other words, the
電源電圧Ｖｃｃは、端子３０６を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のドレイン電極に接続されており、接地電位ＧＮＤは、端子３１０を介して、各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のソース電極に接続されている。また、負荷３０１は、端子３０７〜３０９のそれぞれを介して、各単層の上アームの各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のソース電極に接続され、端子３０７〜３０９のそれぞれを介して、各単層の下アームの各単層のＳｉＣパワーＭＩＳＦＥＴ素子３０４のドレイン電極に接続されている。
The power supply voltage Vcc is connected to the drain electrode of each single-layer SiC
また、個々のＳｉＣパワーＭＩＳＦＥＴ３０４のゲート電極には、端子３１１、３１２を介して、制御回路３０３が接続されており、この制御回路３０３によってＳｉＣパワーＭＩＳＦＥＴ３０４が制御されている。したがって、本実施の形態のインバータは、制御回路３０３でパワーモジュール３０２を構成するＳｉＣパワーＭＩＳＦＥＴ３０４を流れる電流を制御することにより、負荷３０１を駆動することができる。
A
ＳｉＣパワーＭＩＳＦＥＴ３０４には、前記実施の形態１において説明した半導体チップに形成されたＭＯＳＦＥＴを用いている。図２３に示すように、ＳｉＣパワーＭＩＳＦＥＴ３０４内には、上記ＭＯＳＦＥＴに含まれる内蔵ｐｎダイオードが形成されている。内蔵ｐｎダイオードは、例えば図３に示す電位固定領域９およびボディ領域４を含むｐ型領域と、ドレイン領域３、ＳｉＣ基板１およびエピタキシャル層２を含むｎ型領域とのｐｎ接合により構成されている。
As the
すなわち、内蔵ｐｎダイオードのアノードはＭＯＳＦＥＴのソース電極に接続されており、カソードはＭＯＳＦＥＴのドレイン電極に接続されている。よって、図２３に示す各単層において、内蔵ｐｎダイオードは、当該ＭＯＳＦＥＴに対し、逆並列に接続されている。したがって、内蔵ｐｎダイオードとダイオード３０５とは並列に接続されている。ダイオード３０５は、例えば、上記ＭＯＳＦＥＴと共に半導体チップに混載されたショットキーバリアダイオードである。
That is, the anode of the built-in pn diode is connected to the source electrode of the MOSFET, and the cathode is connected to the drain electrode of the MOSFET. Therefore, in each single layer shown in FIG. 23, the built-in pn diode is connected in antiparallel to the MOSFET. Therefore, the built-in pn diode and the
パワーモジュール３０２内での、ＳｉＣパワーＭＩＳＦＥＴ３０４の機能について以下に説明する。負荷３０１として、例えばモータを制御駆動させるためには所望の電圧の正弦波を負荷３０１に入力する必要がある。制御回路３０３はＳｉＣパワーＭＩＳＦＥＴ３０４を制御し、矩形波のパルス幅を動的に変化させるパルス幅変調動作を行っている。出力された矩形波はインダクタを経ることで、平滑化され、擬似的な所望の正弦波となる。ＳｉＣパワーＭＩＳＦＥＴ３０４は、このパルス幅変調動作を行うための矩形波を作り出す。
The function of the
前記実施の形態１の半導体装置である半導体チップでは、ゲート電極に接続する抵抗素子をＳｉＣ基板の上面に拡散層として設けるのではなく、ゲートパッドの直下において突出するゲート電極の一部により形成している。このため、ＭＯＳＦＥＴ（ＳｉＣパワーＭＩＳＦＥＴ３０４）のスイッチング速度を制御しつつ、抵抗素子追加による活性領域の縮小およびパワーモジュール３０２の大型化を防ぐことができる。よって、各半導体チップの小型化およびＭＯＳＦＥＴの大電流化が容易となるため、本実施の形態では、パワーモジュール３０２の小型化および軽量化を実現することができる。したがって、パワーモジュール３０２を有する電力変換装置を小型化および軽量化を実現することができる。
In the semiconductor chip which is the semiconductor device of the first embodiment, the resistance element connected to the gate electrode is not provided as a diffusion layer on the upper surface of the SiC substrate, but is formed by a part of the gate electrode protruding directly below the gate pad. ing. For this reason, while controlling the switching speed of the MOSFET (SiC power MISFET 304), it is possible to prevent the active region from being reduced and the
また、ＭＯＳＦＥＴを有する半導体チップの外部に、ゲート電極に接続する抵抗素子を設ける必要がないため、当該半導体チップを含む電力変換装置の製造コストを低減することができる。 Further, since it is not necessary to provide a resistance element connected to the gate electrode outside the semiconductor chip having the MOSFET, the manufacturing cost of the power conversion device including the semiconductor chip can be reduced.
また、本実施の形態の電力変換装置は、３相モータシステムとすることができる。図２３に示した負荷３０１は３相モータであり、スイッチング素子に前記実施の形態１において説明した半導体装置を用いた電力変換装置を用いることにより、３相モータシステムの小型化を実現することができる。
Further, the power conversion device of the present embodiment can be a three-phase motor system. The
なお、ここではＳｉＣパワーＭＩＳＦＥＴ３０４として前記実施の形態１を用いて説明したトランジスタを用いることについて説明したが、ＳｉＣパワーＭＩＳＦＥＴ３０４には、前記実施の形態２または３を用いて説明したトランジスタを用いてもよい。
（実施の形態７）Here, the use of the transistor described in the first embodiment as the
(Embodiment 7)
本実施の形態７では、前記実施の形態１の半導体装置に形成されたＳｉＣパワーＭＩＳＦＥＴを備える電力変換装置を説明する。図２４は、本実施の形態の電力変換装置（インバータ）を示す回路図である。 In the seventh embodiment, a power conversion device including a SiC power MISFET formed in the semiconductor device of the first embodiment will be described. FIG. 24 is a circuit diagram showing the power conversion device (inverter) of the present embodiment.
図２４に示すように、本実施の形態のインバータは、パワーモジュール４０２内にスイッチング素子としてＳｉＣパワーＭＩＳＦＥＴ４０４を備えている。各単相において、端子４０５〜４０９を介して、電源電圧Ｖｃｃと負荷（例えばモータ）４０１の入力電位との間にＳｉＣパワーＭＩＳＦＥＴ４０４が接続されており、これらの素子が上アームを構成する。また、負荷４０１の入力電位と接地電位ＧＮＤとの間にもＳｉＣパワーＭＩＳＦＥＴ素子４０４が接続されており、これらの素子が下アームを構成する。つまり、負荷４０１では各単相に２つのＳｉＣパワーＭＩＳＦＥＴ４０４が設けられており、３相で６つのスイッチング素子４０４が設けられている。
As shown in FIG. 24, the inverter of the present embodiment includes a
また、個々のＳｉＣパワーＭＩＳＦＥＴ４０４のゲート電極には、端子４１０、４１１を介して、制御回路４０３が接続されており、この制御回路４０３によってＳｉＣパワーＭＩＳＦＥＴ４０４が制御されている。したがって、本実施の形態のインバータでは、制御回路４０３でパワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４を流れる電流を制御することにより、負荷４０１を駆動することができる。
A
ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態６において説明したように、内蔵ｐｎダイオードが逆並列に接続されている。これに対し、本実施の形態のパワーモジュール４０２を含むインバータは、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４にダイオード３０５（図２３参照）が接続されていない点で、前記実施の形態６と異なる。なお、前記実施の形態５のパワーモジュールＭＤ（図２２参照）は、各単層のＳｉＣパワーＭＩＳＦＥＴ４０４を搭載したパワーモジュールとして用いることができる。例えば、各単層の下アーム側および上アーム側のそれぞれにパワーモジュールＭＤを用いることができる。
As described in the sixth embodiment, the built-in pn diode is connected to
パワーモジュール４０２内のＳｉＣパワーＭＩＳＦＥＴ４０４の機能について以下に説明する。ＳｉＣパワーＭＩＳＦＥＴの機能の１つとして、本実施の形態でも実施の形態６と同様に、パルス幅変調動作を行うための矩形波を作り出す機能を有している。本実施の形態ではさらに、ＳｉＣパワーＭＩＳＦＥＴ４０４は、前記実施の形態６のダイオード３０５（図２３参照）の役割も担う。
The function of the
例えば、モータのように負荷４０１にインダクタンスを含む場合、ＳｉＣパワーＭＩＳＦＥＴ４０４をＯＦＦしたとき、インダクタンスに蓄えられたエネルギーを必ず放出しなければならない。前記実施の形態６では、ダイオード３０５がこの役割を担う。一方、本実施の形態では、同期整流駆動を用いるので、環流電流を流す役割をＳｉＣパワーＭＩＳＦＥＴ４０４が担う。本実施の形態の同期整流駆動では、還流時にＳｉＣパワーＭＩＳＦＥＴ４０４のゲートをＯＮにし、ＳｉＣパワーＭＩＳＦＥＴ４０４を逆導通させる。
For example, when the
したがって、還流時導通損失はダイオード３０５の特性ではなく、ＳｉＣパワーＭＩＳＦＥＴ４０４の特性で決まる。また、同期整流駆動を行う場合、上下アームが短絡することを防ぐため、上下のＳｉＣパワーＭＩＳＦＥＴが共にＯＦＦとなる不動作時間が必要となる。この不動作時間の間はＳｉＣパワーＭＩＳＦＥＴ４０４のドリフト層とｐ型ボディ層によって形成される内蔵ｐｎダイオードが駆動する。ただし、ＳｉＣはキャリアの走行距離がＳｉより短く、不動作時間の間の損失は小さく、例えば、前記実施の形態６のダイオード３０５をＳｉＣショットキーバリアダイオードとした場合と、同等である。
Therefore, the conduction loss during reflux is determined not by the characteristics of the
本実施の形態では、ＳｉＣパワーＭＩＳＦＥＴ４０４に、前記実施の形態１の半導体装置を用いることにより、前記実施の形態６と同様に、ＭＯＳＦＥＴ（ＳｉＣパワーＭＩＳＦＥＴ４０４）のスイッチング速度を制御しつつ、抵抗素子追加による活性領域の縮小およびパワーモジュール４０２の大型化を防ぐことができる。よって、各半導体チップの小型化およびＭＯＳＦＥＴの大電流化が容易となるため、パワーモジュール４０２の小型化および軽量化を実現することができる。したがって、パワーモジュール４０２を有する電力変換装置の小型化および軽量化を実現することができる。また、ダイオードをＳｉＣパワーＭＩＳＦＥＴ４０４とは別に設けないため、パワーモジュール４０２をさらに小型化することができる。
In the present embodiment, by using the semiconductor device of the first embodiment as the
また、ＭＯＳＦＥＴを有する半導体チップの外部に、ゲート電極に接続する抵抗素子を設ける必要がないため、当該半導体チップを含む電力変換装置の製造コストを低減することができる。 Further, since it is not necessary to provide a resistance element connected to the gate electrode outside the semiconductor chip having the MOSFET, the manufacturing cost of the power conversion device including the semiconductor chip can be reduced.
また、本実施の形態の電力変換装置は、３相モータシステムとすることができる。図２４に示した負荷４０１は３相モータであり、スイッチング素子に前記実施の形態１において説明した半導体装置を用いた電力変換装置を用いることにより、３相モータシステムの小型化を実現することができる。
Further, the power conversion device of the present embodiment can be a three-phase motor system. The
なお、ここではＳｉＣパワーＭＩＳＦＥＴ４０４として前記実施の形態１を用いて説明したトランジスタを用いることについて説明したが、ＳｉＣパワーＭＩＳＦＥＴ４０４には、前記実施の形態２または３を用いて説明したトランジスタを用いてもよい。
（実施の形態８）Here, the use of the transistor described in the first embodiment as the
(Embodiment 8)
前記実施の形態６または前記実施の形態７で説明した３相モータシステムは、ハイブリット自動車、電気自動車、燃料電池自動車などの自動車に用いることができる。本実施の形態では、３相モータシステムを搭載した自動車を、図２５および図２６を用いて説明する。図２５は、本実施の形態の電気自動車の構成を示す概略図である。図２６は、本実施の形態の昇圧コンバータの回路図である。 The three-phase motor system described in the sixth embodiment or the seventh embodiment can be used for a vehicle such as a hybrid vehicle, an electric vehicle, and a fuel cell vehicle. In the present embodiment, an automobile equipped with a three-phase motor system will be described with reference to FIGS. FIG. 25 is a schematic diagram showing the configuration of the electric vehicle of the present embodiment. FIG. 26 is a circuit diagram of the boost converter according to the present embodiment.
図２５に示すように、本実施の形態の電気自動車は、駆動輪５０１ａおよび駆動輪５０１ｂが接続された駆動軸５０２に動力を入出力可能とする３相モータ５０３と、３相モータ５０３を駆動するためのインバータ５０４と、バッテリ５０５とを備える。さらに、本実施の形態の電気自動車は、昇圧コンバータ５０８と、リレー５０９と、電子制御ユニット５１０とを備え、昇圧コンバータ５０８は、インバータ５０４が接続された電力ライン５０６と、バッテリ５０５が接続された電力ライン５０７とに接続されている。
As shown in FIG. 25, the electric vehicle of the present embodiment drives a three-
３相モータ５０３は、永久磁石が埋め込まれたロータと、３相コイルが巻回されたステータとを備えた同期発電電動機である。インバータ５０４には、前記実施の形態６または前記実施の形態７において説明したインバータを用いる。
The three-
昇圧コンバータ５０８は図２６に示すように、インバータ５１３に、リアクトル５１１および平滑用コンデンサ５１２が接続された構成からなる。インバータ５１３は、例えば、前記実施の形態７で説明したインバータと同様であり、インバータ内の素子構成も同じである。本実施の形態でも、前記実施の形態７と同様にスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ５１４とし、同期整流駆動させる。本実施の形態の電気自動車では、電力変換装置である、インバータ５０４および昇圧コンバータ５０８を用いて出力を３相モータ５０３に供給することで、３相モータ５０３により車輪を駆動する。
As shown in FIG. 26,
図２５の電子制御ユニット５１０は、マイクロプロセッサと、記憶装置と、入出力ポートとを備えており、３相モータ５０３のロータ位置を検出するセンサからの信号、またはバッテリ５０５の充放電値などを受信する。電子制御ユニット５１０は、インバータ５０４、昇圧コンバータ５０８、およびリレー５０９を制御するための信号を出力する。
The
本実施の形態によれば、電力変換装置であるインバータ５０４および昇圧コンバータ５０８に、前記実施の形態６または前記実施の形態７の電力変換装置を用いることができる。また、３相モータ５０３、およびインバータ５０４などからなる３相モータシステムに、前記実施の形態６または前記実施の形態７の３相モータシステムを用いることができる。
According to the present embodiment, the power converter of the sixth embodiment or the seventh embodiment can be used for
つまり、ゲート電極に抵抗を接続することでＭＯＳＦＥＴのスイッチング速度の制御を可能とし、かつチップサイズの縮小が可能な半導体チップを使用することができる。これにより昇圧コンバータ５０８および３相モータシステムでのノイズまたはリンギングの発生を防ぎ、かつ、昇圧コンバータ５０８および３相モータシステムの小型化を実現することができる。よって、電気自動車の設計自由度の向上および軽量化を実現することができる。また、ＭＯＳＦＥＴを有する半導体チップの外部に、ゲート電極に接続する抵抗素子を設ける必要がないため、当該半導体チップを含む電気自動車の製造コストを低減することができる。
That is, it is possible to use a semiconductor chip that can control the switching speed of the MOSFET by connecting a resistor to the gate electrode and can reduce the chip size. Thereby, generation of noise or ringing in
なお、本実施の形態では、電気自動車について説明したが、エンジンも併用するハイブリット自動車、バッテリ５０５が燃料電池スタックとなった燃料電池自動車にも同様に上述の３相モータシステムを適用することができる。
（実施の形態９）In the present embodiment, the electric vehicle has been described. However, the above-described three-phase motor system can be similarly applied to a hybrid vehicle that also uses an engine and a fuel cell vehicle in which the
(Embodiment 9)
前記実施の形態６および前記実施の形態７の３相モータシステムは、鉄道車両に用いることができる。本実施の形態では、３相モータシステムを用いた鉄道車両を図２７を用いて説明する。図２７は、本実施の形態の鉄道車両のコンバータおよびインバータを含む回路図である。 The three-phase motor system of the sixth embodiment and the seventh embodiment can be used for a railway vehicle. In the present embodiment, a railway vehicle using a three-phase motor system will be described with reference to FIG. FIG. 27 is a circuit diagram including a converter and an inverter of the railway vehicle according to the present embodiment.
図２７に示すように、鉄道車両には架線ＯＷからパンタグラフＰＧを介して、例えば２５ｋＶの電力が供給される。トランス６０９を介して電圧が１．５ｋＶまで降圧され、コンバータ６０７で交流から直流に変換される。さらに、キャパシタ６０８を介してインバータ６０２で直流から交流に変換されて、負荷６０１である３相モータが駆動される。コンバータ６０７内の素子構成は前記実施の形態６のようにＳｉＣパワーＭＩＳＦＥＴおよびダイオードを併用してもよく、また前記実施の形態７のようにＳｉＣパワーＭＩＳＦＥＴ単独でもよい。
As shown in FIG. 27, for example, 25 kV electric power is supplied to the railway vehicle from the overhead line OW via the pantograph PG. The voltage is stepped down to 1.5 kV via the
本実施の形態では、前記実施の形態７のようにスイッチング素子をＳｉＣパワーＭＩＳＦＥＴ６０４として同期整流駆動させる。なお、図２７では、前記実施の形態７で説明した制御回路の図示を省略している。また、架線ＯＷは、パンタグラフＰＧ、トランス６０９、車輪ＷＨを介して、線路ＲＴに電気的に接続されている。
In the present embodiment, the switching element is synchronously rectified as
本実施の形態によれば、コンバータ６０７に、前記実施の形態６または前記実施の形態４の電力変換装置を用いることができる。また、負荷６０１、インバータ６０２、および制御回路からなる３相モータシステムに、前記実施の形態６または前記実施の形態７の３相モータシステムを用いることができる。
According to the present embodiment, the
つまり、ゲート電極に抵抗を接続することでＭＯＳＦＥＴのスイッチング速度の制御を可能とし、かつチップサイズの縮小が可能な半導体チップを使用することができる。これにより３相モータシステムにおいてノイズまたはリンギングの発生を防ぎ、かつ、３相モータシステムを含む鉄道車両の床下部品の小型化による低床化および軽量化を実現することができる。また、ＭＯＳＦＥＴを有する半導体チップの外部に、ゲート電極に接続する抵抗素子を設ける必要がないため、当該半導体チップを含む鉄道車両の製造コストを低減することができる。 That is, it is possible to use a semiconductor chip that can control the switching speed of the MOSFET by connecting a resistor to the gate electrode and can reduce the chip size. Thereby, generation of noise or ringing can be prevented in the three-phase motor system, and the floor and weight can be reduced by downsizing the underfloor parts of the railway vehicle including the three-phase motor system. In addition, since it is not necessary to provide a resistance element connected to the gate electrode outside the semiconductor chip having the MOSFET, the manufacturing cost of a railway vehicle including the semiconductor chip can be reduced.
以上、本発明者らによってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能である。 As mentioned above, the invention made by the present inventors has been specifically described based on the embodiment. However, the invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. is there.
例えば、前記実施の形態１〜３の半導体基板はＳｉＣ基板に限らず、ダイヤモンド基板、ＧａＮ基板などのワイドバンドギャップ半導体からなる基板であってもよく、また、バルクシリコン（Ｓｉ）基板であってもよい。 For example, the semiconductor substrate of the first to third embodiments is not limited to a SiC substrate, and may be a substrate made of a wide band gap semiconductor such as a diamond substrate or a GaN substrate, or a bulk silicon (Si) substrate. Also good.
本発明は、炭化ケイ素を用いた半導体装置およびその半導体装置の製造方法、ならびにその半導体装置を用いたパワーモジュール、インバータ、自動車および鉄道車両に適用して有効である。 The present invention is effective when applied to a semiconductor device using silicon carbide, a method for manufacturing the semiconductor device, and a power module, an inverter, an automobile, and a railway vehicle using the semiconductor device.
１ ＳｉＣ基板
２ エピタキシャル層
３ ドレイン領域
４ ボディ領域
７ ソース領域
９ 電位固定領域
１０ 開口部
１１ 絶縁膜
１２ ゲート電極
１４ 層間絶縁膜
１６ パッシベーション膜
１７ ドレイン電極
２０ ユニットセル
ＧＰ ゲートパッド
ＰＰ 突出部（延在部、第１部分）
ＳＰ ソースパッドDESCRIPTION OF
SP source pad
Claims (13)
前記第１基板上に第１絶縁膜を介して形成された導電膜からなるゲート電極と、
前記ゲート電極の横の前記第１基板の主面に形成されたソース領域と、
前記第１基板の底面に形成されたドレイン領域と、
前記ゲート電極上に形成され、前記ゲート電極に電気的に接続されたゲートパッドと、
前記ゲート電極上に形成され、前記ソース領域に電気的に接続されたソースパッドと、
前記ゲートパッドの直下に形成され、前記ゲート電極を貫通する開口部と、
前記開口部の側壁から、前記第１基板の前記主面に沿う第１方向に延在する前記導電膜の一部である突出部と、
を有し、
前記ゲートパッドは、前記突出部に接続されたプラグを介して前記突出部に電気的に接続されており、
前記第１方向に直交する第２方向における前記突出部の幅は、前記第２方向における前記開口部の前記側壁の幅よりも小さい、半導体装置。A first substrate;
A gate electrode made of a conductive film formed on the first substrate via a first insulating film;
A source region formed on the main surface of the first substrate next to the gate electrode;
A drain region formed on the bottom surface of the first substrate;
A gate pad formed on the gate electrode and electrically connected to the gate electrode;
A source pad formed on the gate electrode and electrically connected to the source region;
An opening formed directly under the gate pad and penetrating the gate electrode;
A protrusion that is a part of the conductive film extending in the first direction along the main surface of the first substrate from the side wall of the opening;
Have
The gate pad is electrically connected to the protrusion through a plug connected to the protrusion;
The width of the protrusion in the second direction orthogonal to the first direction is smaller than the width of the side wall of the opening in the second direction.
前記開口部の全体は、平面視において前記ゲートパッドと重なる、半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the entire opening overlaps the gate pad in plan view.
前記ゲート電極の直下において、前記開口部の側壁と前記突出部とが接続されている、半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein a sidewall of the opening and the protrusion are connected immediately below the gate electrode.
前記ゲート電極は、第１半導体層と、前記第１半導体層上に形成された第２半導体層との積層膜を含み、
前記第１半導体層および前記第２半導体層は、多結晶シリコンを含み、
前記第１半導体層の平均結晶粒径は、前記第２半導体層の平均結晶粒径と異なる、半導体装置。The semiconductor device according to claim 1,
The gate electrode includes a stacked film of a first semiconductor layer and a second semiconductor layer formed on the first semiconductor layer,
The first semiconductor layer and the second semiconductor layer include polycrystalline silicon,
The semiconductor device, wherein an average crystal grain size of the first semiconductor layer is different from an average crystal grain size of the second semiconductor layer.
前記第１基板は、炭化ケイ素を含む、半導体装置。The semiconductor device according to claim 1,
The first substrate is a semiconductor device containing silicon carbide.
前記ゲート電極の上面および側壁は、第２絶縁膜により覆われ、前記ゲートパッドおよび前記ソースパッドは、前記第２絶縁膜上に形成されており、
前記ゲートパッドの直下において、前記第２絶縁膜の上面のうちの高さが最も高い面と最も低い面との高低差は、前記ゲートパッドと前記ソースパッドとの間の領域の直下における前記第２絶縁膜の上面のうちの高さが最も高い面と最も低い面との高低差よりも大きい、半導体装置。The semiconductor device according to claim 1,
An upper surface and a side wall of the gate electrode are covered with a second insulating film, and the gate pad and the source pad are formed on the second insulating film,
Immediately below the gate pad, the difference in height between the highest surface and the lowest surface of the upper surface of the second insulating film is the first difference immediately below the region between the gate pad and the source pad. (2) A semiconductor device having a larger height difference between the highest surface and the lowest surface of the upper surfaces of the insulating films.
前記ゲート電極、ソース領域およびドレイン領域は、トランジスタを構成する、半導体装置。The semiconductor device according to claim 1,
The gate electrode, the source region and the drain region constitute a transistor.
前記第２基板の主面上に配置された、請求項１に記載の半導体装置と、
前記第２基板の前記主面上に形成されたゲート配線と、
一端が前記ゲート配線に接続され、他方の一端が前記ゲートパッドに接続された配線と、
前記ソース領域に電気的に接続された第１端子と、
前記ドレイン領域に電気的に接続された第２端子と、
を有する、パワーモジュール。A second substrate;
The semiconductor device according to claim 1, wherein the semiconductor device is disposed on a main surface of the second substrate.
A gate wiring formed on the main surface of the second substrate;
One end connected to the gate wiring and the other end connected to the gate pad;
A first terminal electrically connected to the source region;
A second terminal electrically connected to the drain region;
Having a power module.
前記第２基板の前記主面上に配置され、前記ゲート電極、ソース領域およびドレイン領域を含むトランジスタに対して逆並列に接続された第１ダイオードを含む半導体チップをさらに有する、パワーモジュール。The power module according to claim 8, wherein
A power module further comprising: a semiconductor chip including a first diode disposed on the main surface of the second substrate and connected in antiparallel to the transistor including the gate electrode, the source region, and the drain region.
前記第１基板の主面に形成され、前記ソースパッドに電気的に接続された、第１導電型を有する半導体領域をさらに有し、
前記ソース領域および前記ドレイン領域は、前記第１導電型と異なる第２導電型を有し、
前記半導体領域および前記ドレイン領域は、前記ゲート電極、ソース領域およびドレイン領域を含むトランジスタに対して逆並列に接続された第２ダイオードを構成する、パワーモジュール。The power module according to claim 8, wherein
A semiconductor region having a first conductivity type formed on a main surface of the first substrate and electrically connected to the source pad;
The source region and the drain region have a second conductivity type different from the first conductivity type,
The power module, wherein the semiconductor region and the drain region constitute a second diode connected in antiparallel to a transistor including the gate electrode, the source region, and the drain region.
前記第１端子と前記第２端子間に印加される電力を変換する、電力変換装置。A power module according to claim 8,
A power conversion device that converts electric power applied between the first terminal and the second terminal.
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