JPWO2016194216A1 - Semiconductor device, manufacturing method thereof, and power module - Google Patents
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Abstract
電荷量の変動に起因した終端領域における耐圧変動を抑えることのできる、炭化珪素を用いた半導体装置を提供する。上記課題を解決するために、本発明による半導体装置は、アクティブ領域と、アクティブ領域の周囲に形成された終端領域とを備え、終端領域が、アクティブ領域から基板の端部に向かって、p+型半導体領域、p型終端領域、n型終端領域およびn+型半導体領域が形成された終端構造を有する。そして、p型終端領域からn+型半導体領域との間において、n+型半導体領域に接する領域の単位面積当たりの不純物濃度を、p型終端領域に接する領域の単位面積当たりの不純物濃度よりも高くすることにより、n−型SiCドリフト層と絶縁膜との界面付近に蓄積された電荷量の変動に起因した終端領域における耐圧変動を抑える。Provided is a semiconductor device using silicon carbide that can suppress a withstand voltage variation in a termination region due to a variation in charge amount. In order to solve the above problems, a semiconductor device according to the present invention includes an active region and a termination region formed around the active region, and the termination region is p + type from the active region toward the edge of the substrate. It has a termination structure in which a semiconductor region, a p-type termination region, an n-type termination region, and an n + type semiconductor region are formed. Then, between the p-type termination region and the n + -type semiconductor region, the impurity concentration per unit area of the region in contact with the n + -type semiconductor region is set higher than the impurity concentration per unit area of the region in contact with the p-type termination region. This suppresses fluctuations in breakdown voltage in the termination region due to fluctuations in the amount of charge accumulated near the interface between the n − -type SiC drift layer and the insulating film.
Description
本発明は、炭化珪素を用いた半導体装置およびその製造方法、並びにパワーモジュールに関する。 The present invention relates to a semiconductor device using silicon carbide, a method for manufacturing the same, and a power module.
本技術分野の背景技術として、特開2008−227236号公報(特許文献1)および梶直樹、他3名、「空間変調型JTEを有する20kV級SiCPiNダイオードの設計と作製」、第73回応用物理学会学術講演会、講演予稿集(2012年秋)、15−282頁(非特許文献1)がある。 As background arts in this technical field, Japanese Patent Application Laid-Open No. 2008-227236 (Patent Document 1) and Naoki Tsuji and three others, “Design and Fabrication of 20 kV Class SiCPiN Diodes with Spatial Modulation JTE”, 73rd Applied Physics There are academic conference lectures, lecture proceedings (autumn 2012), pages 15-282 (Non-patent Document 1).
特許文献1には、中心領域とその中心領域の周囲に形成された終端領域とを備える半導体装置が記載されており、終端領域は、中心領域から終端領域に亘って連続しているn−型のドリフト領域と、p型のガードリングと、終端領域の周縁に設けられているn+型のチャネルストッパ領域と、隣接するガードリングの間の少なくとも一部に設けられたn型の第1表面半導体領域とを備えている。
また、非特許文献1には、2ゾーンJTE(Junction Termination Extension:接合終端部)と空間変調型JTEとを組み合わせたJTE構造を有するSiCPiNダイオードが記載されている。
Non-Patent
高電圧または大電流で使用される半導体装置では、アクティブ領域(活性領域)の周囲に形成された終端領域において、半導体と半導体の上面を保護する絶縁膜との界面付近に電荷が蓄積する可能性がある。しかし、当該界面付近に電荷が蓄積して、終端領域の電界分布が変動しても、安定的な耐圧特性が得られる半導体装置が要求されている。 In a semiconductor device used at a high voltage or a large current, in the termination region formed around the active region (active region), charges may accumulate near the interface between the semiconductor and the insulating film protecting the upper surface of the semiconductor. There is. However, there is a demand for a semiconductor device that can obtain stable breakdown voltage characteristics even when electric charges accumulate near the interface and the electric field distribution in the termination region varies.
上記課題を解決するために、本発明による半導体装置は、アクティブ領域と、アクティブ領域の周囲に形成された終端領域とを備え、終端領域が、アクティブ領域から基板の端部に向かって、p+型半導体領域、p型終端領域、n型終端領域およびn+型半導体領域が形成された終端構造を有している。そして、p型終端領域とn+型半導体領域との間において、n+型半導体領域に接する領域の単位面積当たりのn型不純物の不純物濃度が、p型終端領域に接する領域の単位面積当たりのn型不純物の不純物濃度よりも高くなっている。In order to solve the above problems, a semiconductor device according to the present invention includes an active region and a termination region formed around the active region, and the termination region is p + toward the end of the substrate from the active region. A termination structure in which a p-type semiconductor region, a p-type termination region, an n-type termination region, and an n + -type semiconductor region are formed. Then, between the p-type termination region and the n + -type semiconductor region, the impurity concentration of the n-type impurity per unit area of the region in contact with the n + -type semiconductor region is determined per unit area of the region in contact with the p-type termination region. It is higher than the impurity concentration of the n-type impurity.
本発明によれば、電荷量の変動に起因した終端領域における耐圧変動を抑えることのできる、炭化珪素を用いた半導体装置を提供することができる。
上記した以外の課題、構成および効果は、以下の実施の形態の説明により明らかにされる。ADVANTAGE OF THE INVENTION According to this invention, the semiconductor device using silicon carbide which can suppress the pressure | voltage resistant fluctuation | variation in the termination | terminus region resulting from the fluctuation | variation of electric charge can be provided.
Problems, configurations, and effects other than those described above will be clarified by the following description of embodiments.
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。 In the following embodiments, when necessary for the sake of convenience, the description will be divided into a plurality of sections or embodiments. However, unless otherwise specified, they are not irrelevant to each other, and one is the other. There are some or all of the modifications, details, supplementary explanations, and the like.
また、以下の実施の形態において、要素の数等(個数、数値、量、範囲等を含む)に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。 Further, in the following embodiments, when referring to the number of elements (including the number, numerical value, quantity, range, etc.), especially when clearly indicated and when clearly limited to a specific number in principle, etc. Except, it is not limited to the specific number, and may be more or less than the specific number.
また、以下の実施の形態において、その構成要素(要素ステップ等も含む)は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。 Further, in the following embodiments, the constituent elements (including element steps) are not necessarily indispensable unless otherwise specified and clearly considered essential in principle. Needless to say.
また、「Aからなる」、「Aよりなる」、「Aを有する」、「Aを含む」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。 In addition, when referring to “consisting of A”, “consisting of A”, “having A”, and “including A”, other elements are excluded unless specifically indicated that only that element is included. It goes without saying that it is not what you do. Similarly, in the following embodiments, when referring to the shapes, positional relationships, etc. of the components, etc., the shapes are substantially the same unless otherwise specified, or otherwise apparent in principle. And the like are included. The same applies to the above numerical values and ranges.
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本実施の形態を図面に基づいて詳細に説明する。 Further, in the drawings used in the following embodiments, hatching may be added to make the drawings easy to see even if they are plan views. In all the drawings for explaining the following embodiments, components having the same function are denoted by the same reference numerals in principle, and repeated description thereof is omitted. Hereinafter, the present embodiment will be described in detail with reference to the drawings.
高電圧または大電流で使用される半導体装置は、主に電流が流れるアクティブ領域と、アクティブ領域の周囲に形成された終端領域とから構成される。そして、終端領域には、電界が集中しないようにする終端構造が形成される。しかし、半導体装置を高電圧で保持する場合、終端領域に高電界が掛かることから、半導体と半導体の上面を保護する絶縁膜との界面付近に電荷が蓄積する可能性がある。当該界面付近に電荷が蓄積すると終端領域の電界分布が変動するため、半導体装置の耐圧特性が変動することがある。 A semiconductor device used at a high voltage or a large current is mainly composed of an active region through which a current flows and a termination region formed around the active region. In the termination region, a termination structure that prevents the electric field from being concentrated is formed. However, when the semiconductor device is held at a high voltage, a high electric field is applied to the termination region, so that charges may accumulate near the interface between the semiconductor and the insulating film protecting the upper surface of the semiconductor. When charge is accumulated near the interface, the electric field distribution in the termination region varies, and the breakdown voltage characteristics of the semiconductor device may vary.
ところで、近年、炭化珪素(SiC)半導体は、シリコン(Si)半導体と比べてバンドギャップが大きく、絶縁破壊電界強度が1桁程度大きいという特徴を持つことから、SiC半導体を用いた半導体装置が、低損失の半導体装置として有望視されている。しかし、SiC半導体は、半導体内部の絶縁破壊電界強度が高くなることから、終端領域に掛かる電界強度もSi半導体と比べて大きくなる。このため、半導体装置を高電圧で保持する場合、SiC半導体は、Si半導体と比べて、多量の電荷が半導体と半導体の上面を保護する絶縁膜との界面付近に蓄積される可能性がある。 By the way, in recent years, silicon carbide (SiC) semiconductors have the characteristics that the band gap is larger than that of silicon (Si) semiconductors, and the electric field strength of dielectric breakdown is about one digit larger. Therefore, semiconductor devices using SiC semiconductors are Promising as a low-loss semiconductor device. However, since the SiC semiconductor has a higher breakdown electric field strength inside the semiconductor, the electric field strength applied to the termination region is larger than that of the Si semiconductor. Therefore, when the semiconductor device is held at a high voltage, the SiC semiconductor may accumulate a large amount of electric charge near the interface between the semiconductor and the insulating film that protects the upper surface of the semiconductor as compared with the Si semiconductor.
上述した電荷の蓄積による半導体装置の耐圧特性の変動を改善する方法としては、例えば特許文献1および非特許文献1に記載された技術がある。特許文献1に開示された終端領域の構造を適用することにより、電荷量が−4×1011〜4×1011cm−2程度の範囲で、安定的な耐圧特性を得ることができる。また、非特許文献1に開示された周辺領域の構造を適用することにより、電荷量が1×1012〜1×1013cm−3程度の範囲で、安定的な耐圧特性を得ることができる。As a method for improving the fluctuation of the breakdown voltage characteristics of the semiconductor device due to the above-described charge accumulation, there are techniques described in
しかし、SiC半導体を用いた半導体装置では、電荷量が−1×1013〜1×1013cm−2程度の範囲で、安定的な耐圧特性が必要となる。このため、さらなる終端領域の構造の検討が必要であった。However, in a semiconductor device using a SiC semiconductor, a stable breakdown voltage characteristic is required when the charge amount is in the range of about −1 × 10 13 to 1 × 10 13 cm −2 . For this reason, it is necessary to further examine the structure of the termination region.
<半導体装置の構造> <Structure of semiconductor device>
本実施例1による半導体装置の構造を、図1を用いて説明する。図1は、本実施例1による半導体装置の終端部の構造を説明する要部断面図である。 The structure of the semiconductor device according to Example 1 will be described with reference to FIG. FIG. 1 is a cross-sectional view of a principal part for explaining the structure of the terminal portion of the semiconductor device according to the first embodiment.
本実施例1による半導体装置(1つの半導体チップ)はダイオードである。図1に示すように、具体的には、n+型SiC基板1の第1面上にn−型SiCドリフト層2が形成されており、n−型SiCドリフト層2の上面には、平面視において半導体チップの中央部に位置するアクティブ領域に、p+型半導体領域3が形成されている。The semiconductor device (one semiconductor chip) according to the first embodiment is a diode. As shown in FIG. 1, specifically, an n − type
さらに、n−型SiCドリフト層2の上面には、平面視において半導体チップの外周部に位置する終端領域に、p+型半導体領域3、p型終端領域4、n型終端領域6およびn+型半導体領域5からなる終端構造10が形成されている。すなわち、p+型半導体領域3を囲むように、p型終端領域4と、p型終端領域4と離間して、p型終端領域4よりも半導体チップの外周(端部)側に配置されたn+型半導体領域(チャネルストッパ領域)5と、p型終端領域4とn+型半導体領域5との間に形成された複数のn型終端領域6と、が形成されている。Furthermore, on the upper surface of n − type
ここで、p型終端領域4とn+型半導体領域5との間において、終端構造10の外側(半導体チップの外周(端部))に近づくに従い、単位面積あたりのn型不純物の不純物濃度が徐々に高くなるように、複数のn型終端領域6のそれぞれの平面形状が設定されている。具体的には、p型終端領域4とn+型半導体領域5との間に複数の環状のn型終端領域6が互いに離間して形成されており、終端構造10の外側(半導体チップの外周(端部))に近づくに従い、n型終端領域6の幅が順次広くなっている。Here, between the p-
すなわち、p型終端領域4とn+型半導体領域5との間において、n+型半導体領域5に接する領域における単位面積当たりのn型不純物の不純物濃度が、p型終端領域4に接する領域における単位面積当たりのn型不純物の不純物濃度よりも高くなっている。That is, between the p-
さらに、p+型半導体領域3に接続するアノード電極(表面電極)7a、およびn+型半導体領域5に接続する外周電極(チャネルストッパ電極)7bが形成され、n+型SiC基板1の第1面と反対側の第2面に接続するカソード電極(裏面電極)8が形成されている。n−型SiCドリフト層2の上面上には絶縁膜9が形成されており、絶縁膜9に形成された開口部を介してアノード電極7aの一部が露出している。Furthermore, an anode electrode (surface electrode) 7a connected to the p +
アノード電極7aは、ショットキー接触またはオーミック接触のどちらでもよい。また、ダイオードのアクティブ領域もショットキーダイオード、PNダイオード、接合障壁ショットキー(Junction Barrier Schottky:JBS)ダイオードなど、どの構造であってもよい。なお、ここでアクティブ領域とは、通電時に電流が流れる活性領域を言う。また、p型終端領域4は、1段または多段の濃度分布を有する接合終端構造(Junction Termination Extension:JTE)からなる。
The
なお、「−」および「+」は、導電型がn型またはp型の相対的な不純物濃度を表記した符号であり、例えば「n−」、「n」、「n+」の順にn型不純物の不純物濃度は高くなり、「p−」、「p」、「p+」の順にp型不純物の不純物濃度は高くなる。
<半導体装置の製造方法>Note that “ − ” and “ + ” are signs representing relative impurity concentrations of n-type or p-type conductivity, for example, n-type in the order of “n − ”, “n”, and “n + ”. The impurity concentration of the impurity increases, and the impurity concentration of the p-type impurity increases in the order of “p − ”, “p”, and “p + ”.
<Method for Manufacturing Semiconductor Device>
本実施例1による半導体装置の製造方法を、図2〜図8を用いて工程順に説明する。図2、図3、図6〜図8は、本実施例1による半導体装置の製造工程を示す要部断面図である。図4(a)および(b)はそれぞれ、本実施例1によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第1例および第2例を説明する要部平面図、図5(a)、(b)および(c)はそれぞれ、本実施例1によるアクティブ領域を形成する際に用いられるマスク材料の平面形状の第3例、第4例および第5例を説明する要部平面図である。 A method for manufacturing a semiconductor device according to the first embodiment will be described in the order of steps with reference to FIGS. 2, 3, and 6 to 8 are cross-sectional views illustrating the main part of the manufacturing process of the semiconductor device according to the first embodiment. FIGS. 4A and 4B are main part plan views for explaining a first example and a second example of a planar shape of a mask material used when forming an active region according to the first embodiment, respectively. a), (b), and (c) are principal planes for explaining a third example, a fourth example, and a fifth example of the planar shape of the mask material used when forming the active region according to the first embodiment, respectively. FIG.
まず、図2に示すように、n+型SiC基板1の第1主面上にn−型SiCドリフト層2をエピタキシャル成長法により形成したSiC基板を準備する。First, as shown in FIG. 2, a SiC substrate in which an n − type
n+型SiC基板1の不純物濃度は、例えば1×1018〜1×1019cm−3程度である。n+型SiC基板1の主面は、(0001)面、(000−1)面または(11−20)面などが用いられる。The impurity concentration of the n + -
n−型SiCドリフト層2の仕様は、設定する耐圧仕様によって異なるが、n−型SiCドリフト層2の不純物濃度は、例えば1×1014〜1×1016cm−3程度、その厚さは、例えば3〜150μm程度である。Although the specifications of the n − type
次に、図3に示すように、n−型SiCドリフト層2の上面にマスク材料11Aを形成し、フォトリソグラフィ技術によりマスク材料11Aをパターニングする。マスク材料11Aは、例えばCVD(Chemical Vapor Deposition)法により形成した酸化シリコン(SiO2)を用いる。Next, as shown in FIG. 3, a
図4(a)および(b)並びに図5(a)、(b)および(c)に、マスク材料11Aの種々の平面形状の一例を示す。図中、符号SCは半導体チップを示す。
FIGS. 4A and 4B and FIGS. 5A, 5B and 5C show examples of various planar shapes of the
マスク材料11Aは、アクティブ領域全開パターン(図4(a))、アクティブ領域の外周部のみ開口するリング状パターン(図4(b))、縞状パターン(図5(a))、島状パターン(図5(b))または格子状パターン(図5(c))などに加工される。本実施例1は、半導体装置の終端構造に関するものであるため、アクティブ領域の平面形状は、特に限定されるものではない。
The
続いて、パターニングされたマスク材料11Aから露出するn−型SiCドリフト層2の上面にp型不純物をイオン注入することにより、終端領域の一部に掛かるように、n−型SiCドリフト層2の上面のアクティブ領域にp+型半導体領域3を形成する。p+型半導体領域3の不純物濃度は、例えば1×1018〜1×1020cm−3程度であり、その接合深さは、例えば0.3〜2.0μm程度である。p型不純物としては、アルミニウム(Al)またはボロン(B)などを用いる。ここでは、p型不純物としてアルミニウム(Al)を用い、加速エネルギーを変えた多段でイオン注入を行い、n−型SiCドリフト層2の上面付近の不純物濃度が9×1018cm−3程度、接合深さが0.7μm程度となるように、p+型半導体領域3を形成した。The p-type impurity by ion implantation on the upper surface of the type
次に、図6に示すように、マスク材料11Aを除去した後、n−型SiCドリフト層2の上面にマスク材料11Bを形成し、フォトリソグラフィ技術によりマスク材料11Bをパターニングする。マスク材料11Bは、例えばCVD法により形成した酸化シリコン(SiO2)を用い、p+型半導体領域3の周囲にリング状パターンの開口部を有するように加工される。Next, as shown in FIG. 6, after removing the
続いて、パターニングされたマスク材料11Bから露出するn−型SiCドリフト層2の上面にp型不純物をイオン注入することにより、n−型SiCドリフト層2の上面のp+型半導体領域3の外周に接して、p+型半導体領域3を囲むように、p型の環状の半導体領域からなるp型終端領域4を形成する。p型終端領域4の不純物濃度は、例えば1×1017〜1×1018cm−3程度であり、その接合深さは、例えば0.3〜2.0μm程度である。p型不純物としては、アルミニウム(Al)またはボロン(B)などを用いる。ここでは、p型不純物としてアルミニウム(Al)を用い、加速エネルギーを変えた多段でイオン注入を行い、n−型SiCドリフト層2の上面付近の不純物濃度が4×1017cm−3程度、接合深さが0.9μm程度となるように、p型終端領域4を形成した。この工程により、p+型半導体領域3はp型終端領域4と接する構造となる。Subsequently, a p-type impurity is ion-implanted into the upper surface of the n − -type
次に、図7に示すように、マスク材料11Bを除去した後、n−型SiCドリフト層2の上面にマスク材料11Cを形成し、フォトリソグラフィ技術によりマスク材料11Cをパターニングする。マスク材料11Cは、例えばCVD法により形成した酸化シリコン(SiO2)を用い、p型終端領域4の周囲にリング状パターンの開口部を有するように加工される。Next, as shown in FIG. 7, after removing the
続いて、パターニングされたマスク材料11Cから露出するn−型SiCドリフト層2の上面にn型不純物をイオン注入することにより、n−型SiCドリフト層2の上面のp型終端領域4の周囲に、p型終端領域4と離間して、p型終端領域4を囲むように、n型の環状の半導体領域からなるn+型半導体領域(チャネルストッパ領域)5を形成する。n+型半導体領域5の不純物濃度は、例えば1×1018〜1×1020cm−3程度であり、その接合深さは、例えば0.3〜1.0μm程度である。n型不純物としては、窒素(N)またはリン(P)などを用いる。ここでは、n型不純物として窒素(N)を用い、加速エネルギーを変えた多段でイオン注入を行い、n−型SiCドリフト層2の上面付近の不純物濃度が1×1020cm−3程度、接合深さが0.6μm程度となるように、n+型半導体領域5を形成した。Subsequently, n-type impurities are ion-implanted into the upper surface of the n − -type
次に、図8に示すように、マスク材料11Cを除去した後、n−型SiCドリフト層2の上面にマスク材料11Dを形成し、フォトリソグラフィ技術によりマスク材料11Dをパターニングする。マスク材料11Dは、例えばCVD法により形成した酸化シリコン(SiO2)を用い、p型終端領域4とn+型半導体領域5との間に、互いに離間する複数のリング状パターンの開口部を有するよう加工される。Next, as shown in FIG. 8, after removing the mask material 11C, a
続いて、パターニングされたマスク材料11Dから露出するn−型SiCドリフト層2の上面にn型不純物をイオン注入することにより、n−型SiCドリフト層2の上面のp型終端領域4とn+型半導体領域5との間に、p型終端領域4を囲むように、互いに離間して複数のn型の環状の半導体領域からなるn型終端領域6を形成する。n型終端領域6の不純物濃度は、例えば1×1017〜1×1018cm−3程度であり、その接合深さは、例えば0.3〜2.0μm程度である。n型不純物としては、窒素(N)またはリン(P)などを用いる。ここでは、n型不純物として窒素(N)を用い、加速エネルギーを変えた多段でイオン注入を行い、n−型SiCドリフト層2の上面付近の不純物濃度が5×1017cm−3程度、接合深さが0.4μm程度となるように、n型終端領域6を形成した。この工程により、最も外側に位置する環状のn型終端領域6はn+型半導体領域5と接する構造となる。但し、この構造は必須ではなく、最も外側に位置する環状のn型終端領域6がn+型半導体領域5と接しない構造であってもよい。
次に、マスク材料11Dを除去した後、イオン注入した不純物の活性化アニールを行う。Subsequently, n-type impurities are ion-implanted into the upper surface of the n − -type
Next, after removing the
上記工程により、図1に示したように、p+型半導体領域3、p型終端領域4、n型終端領域6およびn+型半導体領域5からなる終端構造10が形成される。Through the above steps, as shown in FIG. 1, a
次に、図1に示したように、n+型SiC基板1の第2主面上に、オーミック接触のカソード電極8を形成し、n−型SiCドリフト層2の上面上に、アノード電極7aおよび外周電極7bを形成する。ここで、平面視においてアノード電極7aの端部はp+型半導体領域3と重なるように形成される。Next, as shown in FIG. 1, an ohmic
その後、n−型SiCドリフト層2の上面上を覆うように絶縁膜9を形成した後、アノード電極7aの上面の一部が露出するように、絶縁膜9に開口部を形成する。以上の工程により、本実施例1による半導体装置が略完成する。
<半導体装置および半導体装置の製造方法の変形例>
次に、本実施例1による半導体装置および半導体装置の製造方法の変形例について説明する。Then, after forming the insulating film 9 so as to cover the upper surface of the n − -type
<Modification of Semiconductor Device and Manufacturing Method of Semiconductor Device>
Next, a modification of the semiconductor device and the method for manufacturing the semiconductor device according to the first embodiment will be described.
(1)本実施例1では、n−型SiCドリフト層2は、n+型SiC基板1の第1主面上に形成される単層のSiC層で形成したが、表面付近の不純物濃度が高くなるようにn型不純物の濃度分布を設定した複数層のSiC層で形成してもよい。(1) In Example 1, the n − type
(2)また、本実施例1では、マスク材料11A,11B,11C,11Dに酸化シリコン(SiO2)を適用したが、例えば窒化シリコン(Si3N4)またはレジスト材料でもよく、イオン注入時においてマスクとなる材料であれば、その他の材料でも適用することができる。(2) In the first embodiment, silicon oxide (SiO 2 ) is applied to the
(3)また、本実施例1では、p型終端領域4は、1回の不純物のイオン注入により形成された1段の濃度分布を有するJTE構造としたが、複数回のマスクパターンの形成と複数回の不純物のイオン注入により形成された多段の濃度分布を有するJTE構造としてもよい。
(3) In the first embodiment, the p-
図9に、2段の濃度分布を有するJTE構造を備える、半導体装置の終端部の構造を説明する要部断面図を示す。また、図10に、2段の濃度分布を有するJTE構造を備える、半導体装置の要部上面図を示す。なお、図10では、例えば図9に示すアノード電極7a、外周電極7bおよび絶縁膜9は省略している。
FIG. 9 is a fragmentary cross-sectional view illustrating the structure of the terminal portion of the semiconductor device having a JTE structure having a two-stage concentration distribution. FIG. 10 shows a top view of a principal part of a semiconductor device having a JTE structure having a two-stage concentration distribution. In FIG. 10, for example, the
図9および図10に示すように、JTE構造は、第1p型終端領域4aと第2p型終端領域4bとから構成され、第1p型終端領域4aの不純物濃度が第2p型終端領域4bの不純物濃度よりも高く設定されている。そして、第1p型終端領域4aはp+型半導体領域3の外周に接して、p+型半導体領域3を囲むように環状に形成され、第2p型終端領域4bは第1p型終端領域4aの外側(p+型半導体領域3と反対側)に、第1p型終端領域4aの外周に接して、第1p型終端領域4aを囲むように環状に形成される。As shown in FIGS. 9 and 10, the JTE structure is composed of a first p-
このとき、第1p型終端領域4aと第2p型終端領域4bとは、一部の領域で互いに重なるように形成してもよい。また、マスクパターンの形成の回数と不純物のイオン注入の回数を増やすことにより、任意の段数の濃度分布を有するJTE構造を形成してもよい。
At this time, the first p-
また、第1p型終端領域4aおよび第2p型終端領域4bをリング状パターンとして形成したが、これに限定されるものではない。例えば格子状パターン、島状パターン、ドットパターンまたはこれらの組み合わせなどでもよく、半導体チップSCの外周(端部)に近づくに従い、イオン注入の総ドーズ量(単位面積あたりの不純物濃度)が徐々に低くなる構造となれば、どのような形状にパターニングされていてもよい。
Moreover, although the 1st p-
第1p型終端領域4aおよび第2p型終端領域4bのパターンの種々の例を示した要部上面図を、図11(a)、(b)、(c)および(d)に示す。図11(a)、(b)、(c)および(d)は、図10に一点破線で示す領域Bに該当する領域を拡大した要部上面図である。
FIGS. 11A, 11B, 11C, and 11D are top views of main parts showing various examples of patterns of the first p-
ここでは、第1p型終端領域4aと第2p型終端領域4bとの2段の濃度分布を有するJTE構造を示したが、任意の段数の濃度分布を組み合わせてもよく、半導体チップSCの外周(端部)に近づくに従い、イオン注入の総ドーズ量(単位面積あたりの不純物濃度)が徐々に低くなる構造となればよい。
Here, a JTE structure having a two-stage concentration distribution of the first p-
(4)また、本実施例1では、p+型半導体領域3とp型終端領域4とは互いに重ならずに、互いが接するように、これらを形成する例を示したが、マスクの合わせずれの影響が少なくなるように、マスクパターンを重ねるように設計してもよい。(4) In the first embodiment, an example in which the p + -
(5)また、本実施例1では、n型終端領域6を複数のリング状パターンとして形成したが、これに限定されるものではない。例えば格子状パターン、島状パターン、ドットパターンまたはこれらの組み合わせなどでもよく、半導体チップSCの外周(端部)に近づくに従い、イオン注入における注入面積の割合(単位面積あたりの不純物濃度)が徐々に高くなる構造となれば、どのような形状にパターニングされているもよい。
(5) In the first embodiment, the n-
n型終端領域6のパターンの種々の例を示した要部上面図を、図12(a)、(b)、(c)および(d)に示す。図12(a)、(b)、(c)および(d)は、図10に一点破線で示す領域Bに該当する領域を拡大した要部上面図である。
FIGS. 12A, 12B, 12C, and 12D are top views of essential parts showing various examples of the pattern of the n-
(6)また、本実施例1では、p型終端領域4とn型終端領域6とは、互いに離間して形成したが、一部の領域において互いに重なってもよい。
(6) In Example 1, the p-
(7)また、本実施例1では、p+型半導体領域3、p型終端領域4、n+型半導体領域5、n型終端領域6の順にそれぞれ不純物をイオン注入することにより形成したが、活性化アニールの前にこれらのイオン注入が終了していればよく、これらの形成の順番が変わってもよい。(7) In Example 1, the p +
(8)また、本実施例1では、n−型SiCドリフト層2の上面にイオン注入により不純物を導入して、アクティブ領域および終端領域のそれぞれの構造を形成したが、n+型SiC基板1とカソード電極8との間の接触抵抗を低減する目的で、n+型SiC基板1の第2主面に不純物をイオン注入してもよい。例えば不純物として窒素(N)を用い、加速エネルギーを変えた多段でイオン注入を行い、第2主面付近の不純物濃度が1×1020cm−3程度、n+型SiC基板1の不純物濃度と比べて不純物濃度が高くなる領域の深さが0.5μm程度となるように、不純物を添加する。(8) In the first embodiment, impurities are introduced into the upper surface of the n − -type
(9)また、本実施例1では、イオン注入した不純物の活性化アニールを行った後、すぐにアノード電極7a、外周電極7bおよびカソード電極8を形成したが、イオン注入した不純物の活性化アニールを行った後に酸化処理を行い、n−型SiCドリフト層2の上面に入ったダメージ層を除去する犠牲酸化を行ってもよい。(9) In the first embodiment, the
(10)また、本実施例1では、イオン注入した不純物の活性化アニールを行った後、すぐにアノード電極7a、外周電極7bおよびカソード電極8を形成したが、n−型SiCドリフト層2の上面にCVD法により酸化シリコン(SiO2)などの表面保護膜を形成して、n−型SiCドリフト層2の上面を保護してもよい。(10) In Example 1, the
図13は、本実施例1による表面保護膜を形成した半導体装置の終端部の構造を説明する要部断面図である。 FIG. 13 is a cross-sectional view of a principal part for explaining the structure of the terminal portion of the semiconductor device on which the surface protective film according to the first embodiment is formed.
この場合、図13に示すように、n−型SiCドリフト層2の上面上に表面保護膜12を形成した後、アノード電極7aおよび外周電極7bが形成される領域の表面保護膜12に開口部を形成する。その後、アノード電極7aおよび外周電極7bを表面保護膜12の一部に乗り上がるように形成する。また、前述の犠牲酸化を行った後に、表面保護膜12を形成してもよい。
<効果>
次に、本実施例1による効果を、図14および図15を用いて説明する。In this case, as shown in FIG. 13, after the surface
<Effect>
Next, the effect by the present Example 1 is demonstrated using FIG. 14 and FIG.
図14は、前述の図11(b)に示すA−A線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図である。図14では、イオン注入した不純物のうち活性化アニールによって活性化したシートキャリア濃度の分布を示しており、n−型SiCドリフト層2と絶縁膜9との界面付近に蓄積される電荷が無い場合を想定している。FIG. 14 is a schematic diagram showing the distribution of the sheet carrier concentration at the end portion of the semiconductor device along the line AA shown in FIG. FIG. 14 shows the distribution of the sheet carrier concentration activated by activation annealing among the implanted impurities, and there is no charge accumulated near the interface between the n − -type
図14に示すように、n型終端領域6の幅と間隔との比(幅/(幅+間隔))は、終端構造10の外側(半導体チップの外周(端部))に近づくに従い大きくなっており、n型終端領域6の平均シートキャリア濃度Sa(=シートキャリア濃度×幅/(幅+間隔))も高くなっている。このため、高電圧を印加して保持する際、局所的に電界が集中する領域はなく、また、n−型SiCドリフト層2と第1p型終端領域4aおよび第2p型終端領域4b(またはp型終端領域4)との間の空乏層は、半導体チップの外周(端部)に近づくに従い延びにくくなるため、不純物濃度の高いn+型半導体領域5まで到達することはないので、高耐圧を得ることができる。As shown in FIG. 14, the ratio between the width and the interval of the n-type termination region 6 (width / (width + interval)) increases as it approaches the outside of the termination structure 10 (the outer periphery (end portion) of the semiconductor chip). The average sheet carrier concentration Sa (= sheet carrier concentration × width / (width + interval)) of the n-
図15は、前述の図11(b)に示すA−A線に沿った半導体装置の終端部のシートキャリア濃度の分布を示す模式図である。図15では、イオン注入した不純物のうち活性化アニールによって活性化したシートキャリア濃度の分布を示しており、n−型SiCドリフト層2と絶縁膜9との界面付近に蓄積される負の電荷が有る場合を想定している。FIG. 15 is a schematic diagram showing the distribution of the sheet carrier concentration at the end portion of the semiconductor device along the line AA shown in FIG. FIG. 15 shows the distribution of the sheet carrier concentration activated by activation annealing among the implanted impurities, and negative charges accumulated near the interface between the n − -type
図15に示すように、n−型SiCドリフト層2と絶縁膜9との界面付近に負の電荷が蓄積した場合、n−型SiCドリフト層2の上面には同等量の正の電荷が補償のため誘起され、第1p型終端領域4aおよび第2p型終端領域4b(またはp型終端領域4)では実効的に正のキャリアが増加し、n型終端領域6では実効的に負のキャリアが減少する。これにより、n−型SiCドリフト層2と絶縁膜9との界面付近に電荷が蓄積されていない場合(図14参照)と比較して、pn接合位置が半導体チップの外周(端部)に近づくことになる。As shown in FIG. 15, when negative charges are accumulated near the interface between the n − -type
このとき、n型終端領域6に注入した不純物のドーズ量のうち、活性化アニールによって活性化したシートキャリア濃度を、想定する負の電荷量1×1013cm−2よりも大きくすることにより、n型終端領域6が負の電荷によって実効的に消滅することを防ぎ、終端領域として電界集中を防ぐことができる。一般的に、不純物の活性化率は80〜100%程度であることから、1.25×1013cm−2よりも高いドーズ量でn型終端領域6を形成すれば、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。At this time, by making the sheet carrier concentration activated by the activation annealing out of the dose amount of the impurity implanted into the n-
本実施例2による半導体装置の構造を、図16を用いて説明する。図16は、本実施例2による半導体装置の終端部の構造を説明する要部断面図である。 The structure of the semiconductor device according to Example 2 will be described with reference to FIG. FIG. 16 is a cross-sectional view of a principal part for explaining the structure of the terminal portion of the semiconductor device according to the second embodiment.
本実施例2による半導体装置(1つの半導体チップ)は、アクティブ領域に電界効果トランジスタ、いわゆるプレーナ型のDMOS(Double Diffused Metal Oxide Semiconductor)構造のMOSFET(Metal Oxide Semiconductor Field Effect Transistor)を形成した例である。 The semiconductor device (one semiconductor chip) according to the second embodiment is an example in which a field effect transistor, a so-called planar type DMOS (Double Diffused Metal Oxide Semiconductor) MOSFET (Metal Oxide Semiconductor Field Effect Transistor) is formed in an active region. is there.
図16に示すように、n+型SiC基板1の第1主面上に、n−型SiCドリフト層2が形成されており、アクティブ領域のn−型SiCドリフト層2内には、n−型SiCドリフト層2の上面から第1深さを有して、複数のp型半導体領域(ボディ領域、ウェル領域)14が互いに離間して形成されている。As shown in FIG. 16, on the first major surface of the n + -
p型半導体領域14内には、n−型SiCドリフト層2の上面から第1深さよりも浅い第2深さを有して、n+型半導体領域(ソース領域)15が形成されている。また、p型半導体領域14内には、p型半導体領域14の電位を固定する複数のp+型電位固定領域(図示は省略)が形成されている。互いに隣り合うp型半導体領域14に挟まれた領域は、JFET領域13として機能する部位である。In the p-
また、p型半導体領域14の端部側面(JFET領域13とp型半導体領域14との界面)とn+型半導体領域15の端部側面(p型半導体領域14とn+型半導体領域15との界面)との間に位置するp型半導体領域14がチャネル領域として機能する部位である。また、n+型SiC基板1が、ドレイン層として機能する部位である。Further, the end side surface of the p-type semiconductor region 14 (interface between the
JFET領域13上およびチャネル領域上にはゲート絶縁膜16が形成され、ゲート絶縁膜16上にはゲート電極7cが形成されている。ゲート絶縁膜16およびゲート電極7cは絶縁膜(図示は省略)により覆われている。絶縁膜には複数の接続孔が形成されており、接続孔の底面に露出するn+型半導体領域15の一部およびp+型電位固定領域が、金属シリサイド層を介してソース配線用電極(図示は省略)と電気的に接続されている。A
また、n+型SiC基板1の第2主面は、ドレイン配線用電極(裏面電極)8Aと電気的に接続されている。同様に、ゲート電極7cは、ゲート配線用電極(図示は省略)に電気的に接続されている。ソース配線用電極には外部からソース電位が印加され、ドレイン配線用電極8Aには外部からドレイン電位が印加され、ゲート配線用電極には外部からゲート電位が印加される。The second main surface of n +
さらに、前述の実施例1と同様に、本実施例2による半導体装置は、p型終端領域4とn+型半導体領域5との間に複数のn型終端領域6を有しており、終端構造10の外側(半導体チップの外周(端部))に近づくに従い、単位面積あたりのn型不純物の不純物濃度が徐々に高くなるように、複数のn型終端領域6のそれぞれの平面形状が設定されている。Further, similarly to the above-described first embodiment, the semiconductor device according to the second embodiment has a plurality of n-
このように、本実施例2によれば、アクティブ領域にMOSFETを形成した場合でも、前述の実施例1と同様の効果を得ることができる。すなわち、終端構造10の外側(半導体チップの外周(端部))に近づくに従い、n型終端領域6の平均シートキャリア濃度Saが高くなっている。これにより、n−型SiCドリフト層2と絶縁膜9との界面付近に負の電荷が蓄積した場合であっても、高電圧を印加して保持する際、局所的に電界が集中する領域はなく、また、n−型SiCドリフト層2とp型終端領域4との間の空乏層は、半導体チップの外周(端部)に近づくに従い延びにくくなるため、不純物濃度の高いn+型半導体領域5まで到達することはない。その結果、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。As described above, according to the second embodiment, even when the MOSFET is formed in the active region, the same effect as in the first embodiment can be obtained. That is, the average sheet carrier concentration Sa of the n-
なお、本実施例2では、アクティブ領域にMOSFETを形成したが、接合型FET(Junction Field Effect Transistor:JFET)または絶縁ゲートバイポーラトランジスタ(Insulated Gate Bipolar Transistor :IGBT)などのトランジスタを形成してもよい。これらの場合も、同様に、負の電荷量の変動に起因した終端領域における耐圧変動を抑えることができる。 In the second embodiment, a MOSFET is formed in the active region. However, a transistor such as a junction field effect transistor (JFET) or an insulated gate bipolar transistor (IGBT) may be formed. . In these cases as well, the withstand voltage fluctuation in the termination region due to the negative charge amount fluctuation can be suppressed.
前述の実施例1において説明したダイオードおよび前述の実施例2において説明したトランジスタの少なくとも一方を、パワーモジュールの中に組み込み、さらに、このパワーモジュールを複数個使用して、電力変換装置を構成することができる。 At least one of the diode described in the first embodiment and the transistor described in the second embodiment is incorporated in a power module, and a plurality of the power modules are used to constitute a power converter. Can do.
図17に、本実施例3によるパワーモジュール、およびパワーモジュールを含む電力変換装置の構成を説明する概略図を示す。 In FIG. 17, the schematic explaining the structure of the power module by the present Example 3 and the power converter device containing a power module is shown.
図17に示すように、パワーモジュール17の内部において、スイッチング素子(例えばIGBT)24とダイオード21とが逆並列に接続される。また、パワーモジュール17には、少なくとも3つの端子がある。1つ目のC端子はIGBTのコレクタ電極27およびダイオード21のカソード電極23に接続され、2つ目のE端子はIGBTのエミッタ電極26およびダイオード21のアノード電極22に接続され、3つ目のG端子はIGBTのゲート電極25に接続される。
As shown in FIG. 17, a switching element (for example, IGBT) 24 and a
各単相において、電源電位(Vcc)と負荷18(例えばモータ)の入力電位との間にパワーモジュール17が接続され、負荷18の入力電位と接地電位(GND)との間にパワーモジュール17が接続されている。つまり、負荷18は、各単相に2つのパワーモジュール17が接続されており、3相で6つのパワーモジュール17が接続される。電力変換装置20は、これら6つのパワーモジュール17により構成されている。そして、各々のパワーモジュール17のG端子には制御回路19が接続されており、この制御回路19によってスイッチング素子24が制御される。
In each single phase, the
従って、制御回路19によって電力変換装置20を構成するスイッチング素子24を流れる電流を制御することにより、負荷18を駆動することができる。
Therefore, the
本実施例3によれば、パワーモジュール17を構成するダイオード21およびスイッチング素子24の両方、またはいずれか一方に、前述の実施例1に示したダイオードまたは前述の実施例2に示したトランジスタを採用することにより、負の電荷用の変動に起因した耐圧変動が抑制された、安定したパワーモジュール17を実現することができる。さらに、低損失な電力変換装置20を実現することができる。
According to the third embodiment, the diode shown in the first embodiment described above or the transistor shown in the second embodiment described above is employed for either or both of the
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。 As mentioned above, the invention made by the present inventor has been specifically described based on the embodiment. However, the present invention is not limited to the embodiment, and various modifications can be made without departing from the scope of the invention. Needless to say.
1 n+型SiC基板
2 n−型SiCドリフト層
3 p+型半導体領域
4 p型終端領域
4a 第1p型終端領域
4b 第2p型終端領域
5 n+型半導体領域(チャネルストッパ領域)
6 n型終端領域
7a アノード電極(表面電極)
7b 外周電極(チャネルストッパ電極)
7c ゲート電極
8 カソード電極(裏面電極)
8A ドレイン配線用電極(裏面電極)
9 絶縁膜
10 終端構造
11A,11B,11C,11D マスク材料
12 表面保護膜
13 JFET領域
14 p型半導体領域(ボディ領域、ウエル領域)
15 n+型半導体領域(ソース領域)
16 ゲート絶縁膜
17 パワーモジュール
18 負荷
19 制御回路
20 電力変換装置
21 ダイオード
22 アノード電極
23 カソード電極
24 スイッチング素子
25 ゲート電極
26 エミッタ電極
27 コレクタ電極
Sa 平均シートキャリア濃度
SC 半導体チップ1 n + type SiC substrate 2 n − type SiC drift layer 3 p + type semiconductor region 4 p
6 n-
7b Perimeter electrode (channel stopper electrode)
8A Drain wiring electrode (Back electrode)
9 Insulating
15 n + type semiconductor region (source region)
16
Claims (10)
前記基板の第1主面上に形成された前記第1導電型のドリフト層と、
平面視において前記ドリフト層の中央部に形成されたアクティブ領域と、
平面視において前記アクティブ領域の周囲の前記ドリフト層に形成された終端領域と、
を備える半導体装置であって、
前記終端領域は、
前記アクティブ領域の周囲に形成された前記第1導電型と異なる第2導電型の第1半導体領域と、
前記第1半導体領域よりも前記基板の端部側に、前記第1半導体領域と接して、前記第1半導体領域の周囲に形成された前記第2導電型の第2半導体領域と、
前記第2半導体領域よりも前記基板の端部側に、前記第2半導体領域と離間して、前記第2半導体領域の周囲に形成された前記第1導電型の第3半導体領域と、
前記第2半導体領域と前記第3半導体領域との間に、互いに離間して形成された複数の前記第1導電型の第4半導体領域と、
を有し、
前記第2半導体領域と前記第3半導体領域との間において、
前記第3半導体領域に接する領域の単位面積当たりの前記第1導電型の不純物濃度が、前記第2半導体領域に接する領域の単位面積当たりの前記第1導電型の不純物濃度よりも高い、半導体装置。A first conductivity type substrate made of silicon carbide;
A drift layer of the first conductivity type formed on the first main surface of the substrate;
An active region formed in the center of the drift layer in plan view;
A termination region formed in the drift layer around the active region in plan view;
A semiconductor device comprising:
The termination region is
A first semiconductor region of a second conductivity type different from the first conductivity type formed around the active region;
A second semiconductor region of the second conductivity type formed around the first semiconductor region in contact with the first semiconductor region closer to the end of the substrate than the first semiconductor region;
A third semiconductor region of the first conductivity type formed around the second semiconductor region, spaced from the second semiconductor region, closer to the end of the substrate than the second semiconductor region;
A plurality of first semiconductor regions of the first conductivity type formed between the second semiconductor region and the third semiconductor region and spaced apart from each other;
Have
Between the second semiconductor region and the third semiconductor region,
A semiconductor device in which an impurity concentration of the first conductivity type per unit area of a region in contact with the third semiconductor region is higher than an impurity concentration of the first conductivity type per unit area of a region in contact with the second semiconductor region .
前記第2半導体領域から前記第3半導体領域に向かって、単位面積当たりの前記第1導電型の不純物濃度が増加する、半導体装置。The semiconductor device according to claim 1,
A semiconductor device, wherein an impurity concentration of the first conductivity type per unit area increases from the second semiconductor region toward the third semiconductor region.
前記第4半導体領域にイオン注入される前記第1導電型の不純物のドーズ量は、1.25×1013cm−2以上である、半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein a dose of the first conductivity type impurity implanted into the fourth semiconductor region is 1.25 × 10 13 cm −2 or more.
前記第1半導体領域および前記第2半導体領域はアルミニウムを含有する、半導体装置。The semiconductor device according to claim 1,
The semiconductor device, wherein the first semiconductor region and the second semiconductor region contain aluminum.
前記第2半導体領域の不純物濃度は、前記第1半導体領域の不純物濃度よりも低く、
前記第4半導体領域の不純物濃度は、前記ドリフト層の不純物濃度よりも高く、かつ、前記第3半導体領域の不純物濃度よりも低い、半導体装置。The semiconductor device according to claim 1,
The impurity concentration of the second semiconductor region is lower than the impurity concentration of the first semiconductor region,
The semiconductor device, wherein an impurity concentration of the fourth semiconductor region is higher than an impurity concentration of the drift layer and lower than an impurity concentration of the third semiconductor region.
前記アクティブ領域には、ダイオード、MOSFET,JFETまたはIGBTが形成されている、半導体装置。The semiconductor device according to claim 1,
A semiconductor device in which a diode, MOSFET, JFET, or IGBT is formed in the active region.
(b)前記ドリフト層の第1外周部の上面に、前記第1導電型とは異なる第2導電型の第1終端領域を形成する工程、
(c)前記ドリフト層の前記第1外周部の周囲に位置する第2外周部の上面に、前記第1導電型の第2終端領域を形成する工程、
を含み、
前記(c)工程は、
(c1)前記ドリフト層の上面上に、前記第2外周部に複数の開口部を有する第1マスクパターンを形成する工程、
(c2)前記第1マスクパターンを介して前記第1導電型の第1不純物を前記第2外周部の前記ドリフト層へイオン注入する工程、
を含み、
前記第1外周部から前記基板の端部に向かって、前記複数の開口部の開口面積が増加する、半導体装置の製造方法。(A) forming a drift layer of the first conductivity type on a first main surface of a first conductivity type substrate made of silicon carbide;
(B) forming a first termination region of a second conductivity type different from the first conductivity type on the upper surface of the first outer peripheral portion of the drift layer;
(C) forming a second termination region of the first conductivity type on an upper surface of a second outer peripheral portion located around the first outer peripheral portion of the drift layer;
Including
The step (c)
(C1) forming a first mask pattern having a plurality of openings in the second outer peripheral portion on the upper surface of the drift layer;
(C2) a step of ion-implanting the first impurity of the first conductivity type into the drift layer of the second outer peripheral portion through the first mask pattern;
Including
A method of manufacturing a semiconductor device, wherein an opening area of the plurality of openings increases from the first outer peripheral portion toward an end portion of the substrate.
前記(c2)工程においてイオン注入される前記第1不純物のドーズ量は、1.25×1013cm−2以上である、半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 7.
The method of manufacturing a semiconductor device, wherein a dose amount of the first impurity ion-implanted in the step (c2) is 1.25 × 10 13 cm −2 or more.
前記(b)工程は、
(b1)前記ドリフト層の上面上に、前記第1外周部に開口部を有する第2マスクパターンを形成する工程、
(b2)前記第2マスクパターンを介して前記第2導電型の第2不純物を前記第1外周部の前記ドリフト層へイオン注入する工程、
を含み、
前記(b2)工程においてイオン注入される前記第2不純物は、アルミニウムである、半導体装置の製造方法。The method of manufacturing a semiconductor device according to claim 7.
The step (b)
(B1) forming a second mask pattern having an opening in the first outer peripheral portion on the upper surface of the drift layer;
(B2) ion-implanting the second impurity of the second conductivity type into the drift layer of the first outer peripheral portion through the second mask pattern;
Including
The method of manufacturing a semiconductor device, wherein the second impurity ion-implanted in the step (b2) is aluminum.
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