JP6589278B2 - Semiconductor device and method for manufacturing semiconductor device - Google Patents

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Description

この発明は、半導体素子および半導体素子の製造方法に関する。   The present invention relates to a semiconductor element and a method for manufacturing a semiconductor element.

炭化珪素（ＳｉＣ）半導体は、シリコン（Ｓｉ）半導体と比較して大きなバンドギャップを持つため、シリコン半導体よりも高い絶縁破壊電界強度を有することが知られている。導通状態における抵抗であるオン抵抗は絶縁破壊電界強度の３乗に逆比例するため、例えば広く用いられている四層周期六方晶（４Ｈ−ＳｉＣ）の炭化珪素半導体は、オン抵抗をシリコン半導体の数１００分の１に抑制することができる。このため、炭化珪素（ＳｉＣ）半導体を用いた半導体素子（以下、炭化珪素半導体素子とする）は、放熱が容易となる大きな熱伝導度特性とあいまって、次世代の低損失な電力用半導体素子として期待されている。   Since a silicon carbide (SiC) semiconductor has a larger band gap than a silicon (Si) semiconductor, it is known to have a higher breakdown field strength than a silicon semiconductor. Since the ON resistance, which is the resistance in the conductive state, is inversely proportional to the cube of the dielectric breakdown electric field strength, for example, a widely used four-layer periodic hexagonal (4H-SiC) silicon carbide semiconductor has an ON resistance that It can be suppressed to a few hundredths. For this reason, a semiconductor element using a silicon carbide (SiC) semiconductor (hereinafter referred to as a silicon carbide semiconductor element) is combined with a large thermal conductivity characteristic that facilitates heat dissipation, and is a next-generation low-loss power semiconductor element. As expected.

電力用半導体素子として用いられる炭化珪素半導体素子として、従来より、ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）、ｐｎダイオード、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＧＴＯ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ ｔｈｙｒｉｓｔｏｒ：ゲートターンオフサイリスタ）などが開発されている。   Conventionally, silicon carbide semiconductor elements used as power semiconductor elements include SBD (Schottky Barrier Diode), MOSFET (Metal Oxide Semiconductor Field Effect Transistor), pn diode, IBT, Insulated Gate Bipolar Transistor (insulated gate bipolar transistor), GTO (Gate Turn-Off thyristor) and the like have been developed.

このような電力用半導体素子は、チップ中央部に設けられた順方向電流が流れる活性領域と、活性領域の周囲を囲むチップ外周部に設けられたエッジ終端構造部とで、構成される。エッジ終端構造部は、活性領域の端部付近のｐｎ接合から外側（チップ外側）へ広がる空乏層の幅を広げ、逆バイアス時のアバランシェ降伏電圧（耐圧）を平行平板（空乏層を誘電体とし、当該空乏層の幅を電極間距離とする平行平板コンデンサとして機能するｐｎ接合）の理想耐圧に近づける機能を有する。エッジ終端構造部として、フィールドリミッティングリング（ＦＬＲ：Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）、メサ構造、接合終端拡張（ＪＴＥ：Ｊｕｎｃｔｉｏｎ Ｔｅｒｍｉｎａｔｉｏｎ Ｅｘｔｅｎｓｉｏｎ）構造、フィールドプレートなど様々な耐圧構造が提案されている。これらの耐圧構造の中でもＪＴＥ構造が炭化珪素半導体素子に多く用いられている（例えば、下記非特許文献１参照。）。   Such a power semiconductor element is composed of an active region provided in the center portion of the chip through which a forward current flows and an edge termination structure portion provided in the outer periphery of the chip surrounding the periphery of the active region. The edge termination structure expands the width of the depletion layer that extends from the pn junction near the edge of the active region to the outside (chip outside), and the avalanche breakdown voltage (withstand voltage) during reverse bias is a parallel plate (the depletion layer is a dielectric) The depletion layer has a function of approaching the ideal breakdown voltage of a pn junction that functions as a parallel plate capacitor having the width between the electrodes as a distance between electrodes. As the edge termination structure portion, various withstand voltage structures such as a field limiting ring (FLR), a mesa structure, a junction termination extension (JTE) structure, and a field plate have been proposed. Among these breakdown voltage structures, the JTE structure is often used for silicon carbide semiconductor elements (see, for example, Non-Patent Document 1 below).

ＪＴＥ構造の一般的な断面構造について説明する。図１９は、ＪＴＥ構造の一般的な断面構造を示す断面図である。図１９には、活性領域１１１とエッジ終端構造部１１２との境界付近の断面構造を示す。図１９に示すように、ＪＴＥ構造は、ｎ-型ドリフト層１０２のチップおもて面側の表面層に、活性領域１１１の周囲を囲むように配置されたｐ+型ウェル領域１０３の外側に、ｐ+型ウェル領域１０３に隣接して、当該ｐ+型ウェル領域１０３よりも不純物濃度の低いｐ-型ウェル領域（以下、ＪＴＥ領域とする）１０４を同心円状に配置してなる。ＪＴＥ構造には、１つのＪＴＥ領域１０４を設けたシングルゾーンＪＴＥ構造１１３（図１９（ａ））や、不純物濃度の異なる２つのＪＴＥ領域１０４ａ，１０４ｂを同心円状に並列に配置したダブルゾーンＪＴＥ構造１１４（図１９（ｂ））がある。さらに、３つ以上のＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造（不図示）も存在する。 A general cross-sectional structure of the JTE structure will be described. FIG. 19 is a cross-sectional view showing a general cross-sectional structure of a JTE structure. FIG. 19 shows a cross-sectional structure near the boundary between the active region 111 and the edge termination structure portion 112. As shown in FIG. 19, the JTE structure is formed on the surface layer of the n − type drift layer 102 on the chip front surface side, outside the p + type well region 103 arranged so as to surround the periphery of the active region 111. , adjacent to the p + -type well region 103, the p + -type lower impurity concentration than the well region 103 p - -type well region (hereinafter referred to as JTE region) becomes 104 arranged concentrically. The JTE structure includes a single zone JTE structure 113 provided with one JTE region 104 (FIG. 19A) and a double zone JTE structure in which two JTE regions 104a and 104b having different impurity concentrations are arranged concentrically in parallel. 114 (FIG. 19B). Further, there is a JTE structure (not shown) in which three or more JTE regions are arranged concentrically in parallel.

２つ以上のＪＴＥ領域を同心円状に配置したＪＴＥ構造では、最も内側（活性領域１１１側）に最も不純物濃度の高いＪＴＥ領域が配置され、活性領域１１１から外側へ離れるにしたがって不純物濃度の低いＪＴＥ領域がその内側のＪＴＥ領域に隣接して配置される。例えば、ダブルゾーンＪＴＥ構造では、最も内側に配置されたＪＴＥ領域（以下、内側ＪＴＥ領域（ｐ-型ウェル領域）とする）１０４ａの外側に、内側ＪＴＥ領域１０４ａに隣接して、内側ＪＴＥ領域１０４ａよりも不純物濃度の低いＪＴＥ領域（以下、外側ＪＴＥ領域（ｐ--型ウェル領域）とする）１０４ｂが配置される。ＪＴＥ領域の表面は、一般に図示省略するシリコン酸化膜およびポリイミド膜を順に積層してなる絶縁膜層で覆われる。符号１０１，１０５，１０６，１１０は、それぞれｎ+型半導体基板、ｎ+型チャネルストッパー領域、おもて面電極および裏面電極である。 In a JTE structure in which two or more JTE regions are arranged concentrically, a JTE region having the highest impurity concentration is arranged on the innermost side (active region 111 side), and a JTE having a lower impurity concentration as it moves away from the active region 111. A region is placed adjacent to the inner JTE region. For example, in the double zone JTE structure, the inner JTE region 104a is adjacent to the inner JTE region 104a outside the innermost JTE region (hereinafter referred to as inner JTE region (p - type well region)) 104a. low JTE region impurity concentration than (hereinafter, outer JTE region (p - a type well region)) 104b is disposed. The surface of the JTE region is generally covered with an insulating film layer formed by sequentially laminating a silicon oxide film and a polyimide film (not shown). Reference numerals 101, 105, 106, and 110 denote an n + type semiconductor substrate, an n + type channel stopper region, a front surface electrode, and a back surface electrode, respectively.

ビー・ジェイ・バリガ（Ｂ．Ｊ．Ｂａｌｉｇａ）著、パワー セミコンダクター デバイシズ（Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ）、（米国）、ＰＷＳ パブリッシング カンパニー（ＰＷＳ Ｐｕｂｌｉｓｈｉｎｇ Ｃｏｍｐａｎｙ）、１９９６年、ｐ．１１１〜１１３By B. J. Bariga, Power Semiconductor Devices, (USA), PWS Publishing Company, 1996, p. 111-113

しかしながら、発明者が鋭意研究を重ねた結果、次のことが判明した。図１７は、シングルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタのドーズ量（以下、アクセプタドーズ量とする）と耐圧（素子耐圧）との関係を示す特性図である。図１８は、ダブルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。図１８には、内側ＪＴＥ領域１０４ａのアクセプタドーズ量に対する外側ＪＴＥ領域１０４ｂのアクセプタドーズ量の比（以下、ＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域１０４ｂのアクセプタドーズ量／内側ＪＴＥ領域１０４ａのアクセプタドーズ量）とする）が異なる複数の試料について、それぞれ内側ＪＴＥ領域１０４ａのアクセプタドーズ量と耐圧との関係を示す。図１８の注釈に示す「１：ｘ」とは、内側ＪＴＥ領域１０４ａのアクセプタドーズ量を１としたときの外側ＪＴＥ領域１０４ｂのアクセプタドーズ量の比率ｘである（＝内側ＪＴＥ領域１０４ａのアクセプタドーズ量：外側ＪＴＥ領域１０４ｂのアクセプタドーズ量）。   However, as a result of extensive research by the inventor, the following has been found. FIG. 17 is a characteristic diagram showing the relationship between the acceptor dose in the JTE region (hereinafter referred to as acceptor dose) and breakdown voltage (element breakdown voltage) in a single zone JTE structure. FIG. 18 is a characteristic diagram showing the relationship between the acceptor dose in the JTE region and the breakdown voltage in the double zone JTE structure. FIG. 18 shows the ratio of the acceptor dose of the outer JTE region 104b to the acceptor dose of the inner JTE region 104a (hereinafter, the acceptor dose ratio of the JTE region (= acceptor dose of the outer JTE region 104b / acceptor dose of the inner JTE region 104a). The relationship between the acceptor dose amount and the breakdown voltage of the inner JTE region 104a is shown for a plurality of samples having different dose amounts). “1: x” shown in the annotation of FIG. 18 is a ratio x of the acceptor dose amount of the outer JTE region 104b when the acceptor dose amount of the inner JTE region 104a is 1, (= the acceptor dose of the inner JTE region 104a). Amount: Acceptance dose of outer JTE region 104b).

図１７に示すように、シングルゾーンＪＴＥ構造１１３では、耐圧の変動幅（縦軸）に対してＪＴＥ領域１０４のアクセプタドーズ量の変動幅（横軸）が狭い。すなわち、製造時のＪＴＥ領域１０４のアクセプタドーズ量のばらつきの範囲に対して、所定耐圧を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の適正範囲が狭すぎるという問題がある。一方、図１８に示すように、ダブルゾーンＪＴＥ構造１１４では、各試料ともに、内側ＪＴＥ領域１０４ａのアクセプタドーズ量に対して耐圧のピークが２つ確認される。ＪＴＥ領域のアクセプタドーズ比を小さくするほど、高ドーズ量側の耐圧のピークが高ドーズ量側にシフトするため、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が広くなる。しかしながら、ＪＴＥ領域のアクセプタドーズ比を小さくするほど、耐圧の２つのピーク間での耐圧の落ち込みが大きくなり、当該ピーク間において所定耐圧を確保しにくくなる。   As shown in FIG. 17, in the single zone JTE structure 113, the variation width (horizontal axis) of the acceptor dose amount in the JTE region 104 is narrower than the variation width (vertical axis) of the breakdown voltage. That is, there is a problem that an appropriate range of the acceptor dose amount of the JTE region 104 capable of securing a predetermined breakdown voltage is too narrow with respect to a range of variation in acceptor dose amount of the JTE region 104 at the time of manufacture. On the other hand, as shown in FIG. 18, in the double zone JTE structure 114, two peaks of withstand voltage are confirmed for each sample with respect to the acceptor dose of the inner JTE region 104a. As the acceptor dose ratio in the JTE region is reduced, the peak of the breakdown voltage on the high dose side shifts to the high dose side, so that the appropriate range of the acceptor dose in the inner JTE region 104a that can ensure a predetermined breakdown voltage is widened. However, as the acceptor dose ratio in the JTE region is reduced, the drop in breakdown voltage between the two peaks of breakdown voltage increases, and it becomes difficult to ensure a predetermined breakdown voltage between the peaks.

このようにダブルゾーンＪＴＥ構造１１４では、内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲と耐圧とがトレードオフの関係にある。このため、ＪＴＥ領域のアクセプタドーズ比を過度に小さくした場合、通常であれば所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲内において、耐圧が低下する（落ち込む）範囲があらわれる。この耐圧が低下する範囲で所定耐圧を確保することができない虞があり、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が狭くなるという問題がある。また、ＪＴＥ領域のアクセプタドーズ比を過度に大きくした場合、シングルゾーンＪＴＥ構造１１３に近づくため、所定耐圧を確保可能な内側ＪＴＥ領域１０４ａのアクセプタドーズ量の適正範囲が狭くなるという問題がある。   Thus, in the double zone JTE structure 114, the appropriate range of the acceptor dose amount of the inner JTE region 104a and the withstand voltage are in a trade-off relationship. For this reason, when the acceptor dose ratio of the JTE region is excessively reduced, there is a range in which the withstand voltage decreases (drops) within an appropriate range of the acceptor dose amount of the inner JTE region 104a that can normally secure a predetermined withstand voltage. . There is a possibility that the predetermined breakdown voltage cannot be ensured within the range where the breakdown voltage decreases, and there is a problem that the appropriate range of the acceptor dose amount of the inner JTE region 104a that can ensure the predetermined breakdown voltage becomes narrow. Further, when the acceptor dose ratio of the JTE region is excessively large, the single zone JTE structure 113 is approached, and thus there is a problem that the appropriate range of the acceptor dose amount of the inner JTE region 104a that can ensure a predetermined breakdown voltage is narrowed.

このようなダブルゾーンＪＴＥ構造１１４における問題は、３つのＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造（不図示）や、４つ以上のＪＴＥ領域を同心円状に並列に配置したマルチゾーンＪＴＥ構造（不図示）とすることで改善される。しかしながら、３つ以上のＪＴＥ領域を同心円状に並列に配置したＪＴＥ構造とする場合、３つ以上のＪＴＥ領域をそれぞれ異なるイオン注入によって異なるアクセプタドーズ量で形成することとなるため、ダブルゾーンＪＴＥ構造１１４を形成する場合よりもイオン注入工程が多く、製造コストが増大するという問題がある。   The problem with the double zone JTE structure 114 is that a JTE structure (not shown) in which three JTE regions are arranged concentrically in parallel, or a multi-zone JTE structure in which four or more JTE regions are arranged in parallel concentrically. (Not shown). However, in the case of a JTE structure in which three or more JTE regions are concentrically arranged in parallel, the three or more JTE regions are formed with different acceptor doses by different ion implantations. There are more ion implantation steps than in the case of forming 114, and there is a problem that the manufacturing cost increases.

この発明は、上述した従来技術による問題点を解消するため、耐圧構造としてシングルゾーンＪＴＥ構造を備えた半導体素子、または、ＪＴＥ領域を設けない半導体素子において、耐圧を向上させることができ、かつ所定耐圧を安定して確保することができる半導体素子および半導体素子の製造方法を提供することを目的とする。   In order to solve the above-described problems caused by the prior art, the present invention can improve the breakdown voltage in a semiconductor element having a single-zone JTE structure as a breakdown voltage structure or a semiconductor element not provided with a JTE region, and has a predetermined value. It is an object of the present invention to provide a semiconductor element and a method for manufacturing the semiconductor element that can stably ensure a breakdown voltage.

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、次の特徴を有する。第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、第２導電型半導体領域が設けられている。前記第２導電型半導体領域は、前記活性領域の周囲を囲む同心円状に設けられている。前記第２導電型半導体領域を覆う絶縁膜が設けられている。そして、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分と前記第１部分以外の第２部分とは、前記第２導電型半導体領域に対する位置が異なる。前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高い。   In order to solve the above-described problems and achieve the object of the present invention, a semiconductor device according to the present invention is a semiconductor device having a peripheral breakdown voltage structure portion outside an active region through which a current flows, and has the following characteristics. A second conductivity type semiconductor region is provided on a surface layer of one main surface of the first conductivity type drift layer in the vicinity of the boundary between the active region and the peripheral breakdown voltage structure. The second conductivity type semiconductor region is provided concentrically around the active region. An insulating film is provided to cover the second conductivity type semiconductor region. And the position with respect to the said 2nd conductivity type semiconductor region differs between the 1st part of the part which covers the said 2nd conductivity type semiconductor region, and 2nd parts other than the said 1st part of the said insulating film. The first portion has a higher absolute value of charge density per unit area than the second portion.

また、この発明にかかる半導体素子は、上述した発明において、前記絶縁膜は、均一な正または負の電荷密度を有する。前記第１部分の厚さが前記第２部分の厚さよりも厚いことで、前記第１部分と前記第２部分との電荷密度差を生じさせることを特徴とする。   In the semiconductor element according to the present invention, in the above-described invention, the insulating film has a uniform positive or negative charge density. A difference in charge density between the first portion and the second portion is generated when the thickness of the first portion is larger than the thickness of the second portion.

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the first portion is composed of positive fixed charges formed by ionizing nitrogen, phosphorus or arsenic implanted into the insulating film. And

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。 The portion semiconductor device according to the present invention, in the invention described above, the second conductivity type is p-type, the first part, in which the insulating film, covering the outer periphery of the second conductivity type semiconductor region It is characterized by being.

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the second conductivity type is n-type, the first part covers the insulating film, the inner periphery of the second conductivity type semiconductor region It is a part.

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the first portion is composed of a negative fixed charge formed by ionizing boron, aluminum, or gallium injected into the insulating film. And

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the second conductivity type is p-type, the first part covers the insulating film, the inner periphery of the second conductivity type semiconductor region It is a part.

また、この発明にかかる半導体素子は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。 The portion semiconductor device according to the present invention, in the invention described above, the second conductivity type is n-type, the first part, in which the insulating film, covering the outer periphery of the second conductivity type semiconductor region It is characterized by being.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、次の特徴を有する。前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆う絶縁膜が設けられている。そして、前記絶縁膜のうちの第１部分と前記第１部分以外の第２部分とは、前記活性領域と前記周辺耐圧構造部との境界に対する位置が異なる。前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高い。前記絶縁膜は、窒化シリコン膜、酸化アルミニウム膜またはポリイミド膜である。 In order to solve the above-described problems and achieve the object of the present invention, a semiconductor element according to the present invention is a semiconductor element having a peripheral withstand voltage structure portion outside an active region through which a current flows, and has the following characteristics. Have. In the peripheral breakdown voltage structure portion, an insulating film is provided to cover one main surface of the first conductivity type drift layer. And the position with respect to the boundary of the said active region and the said peripheral voltage | pressure-resistant structure part differs between the 1st part of the said insulating films, and 2nd parts other than the said 1st part. The first portion has a higher absolute value of charge density per unit area than the second portion. The insulating film is a silicon nitride film, an aluminum oxide film, or a polyimide film.

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the first portion is composed of a negative fixed charge formed by ionizing boron, aluminum, or gallium injected into the insulating film. And

また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the first conductivity type is n-type, the first portion of the insulating film, a portion of the active region side, the second portion Is a portion outside the first portion of the insulating film.

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする。   In the semiconductor device according to the present invention as set forth in the invention described above, the first portion is composed of positive fixed charges formed by ionizing nitrogen, phosphorus or arsenic implanted into the insulating film. And

また、この発明にかかる半導体素子は、上述した発明において、前記第１導電型はｐ型であり、前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする。 The semiconductor device according to the present invention, in the invention described above, the first conductivity type is p-type, said second portion, said insulating film, a portion of the active region side, said first portion Is a portion outside the second portion of the insulating film.

また、この発明にかかる半導体素子は、上述した発明において、前記第１部分と前記第２部分との電荷密度差の絶対値は、６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下であることを特徴とする。 In the semiconductor device according to the present invention, the absolute value of the charge density difference between the first portion and the second portion is 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm in the above-described invention. 2 or less.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程を行う。次に、前記第２導電型半導体領域を覆うように絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分に不純物をイオン注入するイオン注入工程を行う。次に、前記不純物を電気的に活性化し、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。   In order to solve the above-described problems and achieve the object of the present invention, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a peripheral breakdown voltage structure portion outside an active region through which a current flows. And has the following characteristics. First, a second conductivity type semiconductor region concentrically surrounding the active region is formed on a surface layer of one main surface of the first conductivity type drift layer in the vicinity of a boundary between the active region and the peripheral breakdown voltage structure. A region forming step for forming the film is performed. Next, an insulating film forming step for forming an insulating film so as to cover the second conductive type semiconductor region is performed. Next, an ion implantation process is performed in which impurities are ion-implanted into a first portion of the insulating film covering the second conductive semiconductor region. Next, the impurity is electrically activated, and the position of the insulating film relative to the second conductivity type semiconductor region is different from the first part, and the unit of the first part is more than the second part other than the first part. An activation process for increasing the absolute value of the charge density per area is performed.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程を行う。次に、化学気相成長により、前記第２導電型半導体領域を覆うように、不純物を含む絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分の厚さよりも、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分の厚さを薄くする除去工程を行う。次に、前記不純物を電気的に活性化し、前記第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。   In order to solve the above-described problems and achieve the object of the present invention, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a peripheral breakdown voltage structure portion outside an active region through which a current flows. And has the following characteristics. First, a second conductivity type semiconductor region concentrically surrounding the active region is formed on a surface layer of one main surface of the first conductivity type drift layer in the vicinity of a boundary between the active region and the peripheral breakdown voltage structure. A region forming step for forming the film is performed. Next, an insulating film forming process is performed for forming an insulating film containing impurities so as to cover the second conductive semiconductor region by chemical vapor deposition. Next, the position of the insulating film relative to the second conductive type semiconductor region is different from the first portion than the thickness of the first portion of the portion of the insulating film covering the second conductive type semiconductor region. A removal step of reducing the thickness of the second portion other than the first portion is performed. Next, an activation step is performed in which the impurities are electrically activated to increase the absolute value of the charge density per unit area of the first portion as compared with the second portion.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記除去工程では、前記絶縁膜の、前記第１部分以外の部分をすべて除去して、前記第１部分のみを残す。そして、前記除去工程の後、前記ドリフト層および前記第２導電型半導体領域を覆う熱酸化膜を形成する工程を、さらに含むことを特徴とする。   In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, in the removing step, all portions of the insulating film other than the first portion are removed, leaving only the first portion. And after the said removal process, the process of forming the thermal oxide film which covers the said drift layer and the said 2nd conductivity type semiconductor region is further characterized by the above-mentioned.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物は窒素、リンまたは砒素であり、前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする。   In the semiconductor device manufacturing method according to the present invention, in the above-described invention, the impurity is nitrogen, phosphorus, or arsenic. In the activation step, the impurity is electrically activated to be a positive fixed charge. It is characterized by that.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention, in the invention described above, the second conductivity type is p-type, said first portion, said insulating layer, the outer peripheral side of the second conductivity type semiconductor region It is the part which covers.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention, in the invention described above, the second conductivity type is n-type, the first portion, the insulating film, the inner circumference of the second conductivity type semiconductor region It is a part that covers the side.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物はボロン、アルミニウムまたはガリウムであり、前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする。   In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, the impurity is boron, aluminum, or gallium. In the activation step, the impurity is electrically activated to be a negative fixed charge. It is characterized by that.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｐ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention, in the invention described above, the second conductivity type is p-type, said first portion, said insulating layer, the inner circumference of the second conductivity type semiconductor region It is a part that covers the side.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第２導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする。 A method of manufacturing a semiconductor device according to the present invention, in the invention described above, the second conductivity type is n-type, the first portion, the insulating film, the outer peripheral side of the second conductivity type semiconductor region It is the part which covers.

また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体素子の製造方法は、電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、次の特徴を有する。まず、前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆うように絶縁膜を形成する絶縁膜形成工程を行う。次に、前記絶縁膜のうちの第１部分に不純物をイオン注入するイオン注入工程を行う。次に、前記不純物を電気的に活性化し、前記絶縁膜の、前記活性領域と前記周辺耐圧構造部との境界に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程を行う。前記絶縁膜形成工程後、前記第１導電型のドリフト層の一方の主面または他方の主面に電極を形成する電極工程をさらに含む。前記電極工程で行うアニールによって前記活性化工程を行う。 In order to solve the above-described problems and achieve the object of the present invention, a method for manufacturing a semiconductor device according to the present invention is a method for manufacturing a semiconductor device having a peripheral breakdown voltage structure portion outside an active region through which a current flows. And has the following characteristics. First, in the peripheral breakdown voltage structure portion, an insulating film forming step is performed in which an insulating film is formed so as to cover one main surface of the first conductivity type drift layer. Next, an ion implantation process is performed for implanting impurities into the first portion of the insulating film. Next, the impurity is electrically activated, and the position of the insulating film with respect to the boundary between the active region and the peripheral breakdown voltage structure portion is different from the first portion than the second portion other than the first portion. An activation process for increasing the absolute value of the charge density per unit area of the first portion is performed. After the insulating film forming step, the method further includes an electrode step of forming an electrode on one main surface or the other main surface of the first conductivity type drift layer. The activation step is performed by annealing performed in the electrode step.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物はボロン、アルミニウムまたはガリウムであり、前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする。   In the method for manufacturing a semiconductor device according to the present invention, in the above-described invention, the impurity is boron, aluminum, or gallium. In the activation step, the impurity is electrically activated to be a negative fixed charge. It is characterized by that.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第１導電型はｎ型であり、前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention, in the invention described above, the first conductivity type is n-type, the first portion, of said insulating film, a portion of the active region side, the The second portion is a portion outside the first portion of the insulating film.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記不純物は窒素、リンまたは砒素であり、前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする。   In the semiconductor device manufacturing method according to the present invention, in the above-described invention, the impurity is nitrogen, phosphorus, or arsenic. In the activation step, the impurity is electrically activated to be a positive fixed charge. It is characterized by that.

また、この発明にかかる半導体素子の製造方法は、上述した発明において、前記第１導電型はｐ型であり、前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする。 The method of manufacturing a semiconductor device according to the present invention, in the invention described above, the first conductivity type is p-type, the second portion of the insulating film, a portion of the active region side, the The first portion is a portion outside the second portion of the insulating film.

上述した発明によれば、絶縁膜の第２部分よりも第１部分の単位面積当たりの電荷密度の絶対値を高くすることで、周辺耐圧構造部におけるドリフト層の一方の主面側の領域の外周側（チップ外側）の部分のドーズ量を内周側（活性領域側）の部分のドーズ量よりも低くすることができる。これにより、シングルゾーンＪＴＥ構造を構成する第２導電型半導体領域（ＪＴＥ領域）や、ＪＴＥ領域を設けない場合の周辺耐圧構造部におけるドリフト層をダブルゾーンＪＴＥ構造と同様に機能させることができる。これにより、シングルゾーンＪＴＥ構造とした場合には、所定耐圧を確保可能なＪＴＥ領域のドーズ量の適正範囲をダブルゾーンＪＴＥ構造の内側ＪＴＥ領域と同程度に広げることができ、かつダブルゾーンＪＴＥ構造において生じていた２つの耐圧ピーク間での落ち込みを抑制することができる。また、ＪＴＥ領域を設けない場合には、ＪＴＥ領域のドーズ量の適正範囲によらず、本発明のシングルゾーンＪＴＥ構造を備えた場合と同様に耐圧を向上させることができる。   According to the above-described invention, the absolute value of the charge density per unit area of the first portion is higher than that of the second portion of the insulating film, so that the region on the one main surface side of the drift layer in the peripheral withstand voltage structure portion is increased. The dose amount of the outer peripheral side (chip outer side) portion can be made lower than the dose amount of the inner peripheral side (active region side) portion. Accordingly, the second conductivity type semiconductor region (JTE region) constituting the single zone JTE structure and the drift layer in the peripheral breakdown voltage structure portion when the JTE region is not provided can function in the same manner as the double zone JTE structure. As a result, when the single zone JTE structure is adopted, the appropriate range of the dose amount of the JTE region capable of ensuring a predetermined breakdown voltage can be expanded to the same extent as the inner JTE region of the double zone JTE structure, and the double zone JTE structure It is possible to suppress the drop between the two breakdown voltage peaks that has occurred in FIG. Further, when the JTE region is not provided, the breakdown voltage can be improved as in the case of the single zone JTE structure of the present invention regardless of the appropriate range of the dose amount of the JTE region.

本発明にかかる半導体素子および半導体素子の製造方法によれば、耐圧構造としてシングルゾーンＪＴＥ構造を備えた半導体素子において、ＪＴＥ領域のドーズ量のばらつきによらず安定して耐圧を向上させることができるという効果を奏する。また、本発明にかかる半導体素子および半導体素子の製造方法によれば、ＪＴＥ領域を設けない半導体素子において、ＪＴＥ領域のドーズ量のばらつきによる悪影響を受けずに安定して耐圧を向上させることができるという効果を奏する。   According to the semiconductor element and the method for manufacturing a semiconductor element according to the present invention, in a semiconductor element having a single-zone JTE structure as a breakdown voltage structure, the breakdown voltage can be stably improved regardless of variations in the dose amount of the JTE region. There is an effect. Further, according to the semiconductor element and the method for manufacturing the semiconductor element according to the present invention, the breakdown voltage can be stably improved without being adversely affected by the variation in the dose amount of the JTE region in the semiconductor element not provided with the JTE region. There is an effect.

実施の形態１にかかる半導体素子の構造を示す断面図である。1 is a cross-sectional view showing a structure of a semiconductor element according to a first embodiment. 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。FIG. 3 is a plan view showing an example of a spatial modulation pattern of a positive charge region of the semiconductor element according to the first embodiment. 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。FIG. 3 is a plan view showing an example of a spatial modulation pattern of a positive charge region of the semiconductor element according to the first embodiment. 実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。FIG. 3 is a plan view showing an example of a spatial modulation pattern of a positive charge region of the semiconductor element according to the first embodiment. 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state in the process of manufacturing the semiconductor element according to the first embodiment. 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state in the process of manufacturing the semiconductor element according to the first embodiment. 実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 3 is a cross-sectional view showing a state in the process of manufacturing the semiconductor element according to the first embodiment. 実施の形態２にかかる半導体素子の構造を示す断面図である。FIG. 5 is a cross-sectional view showing a structure of a semiconductor element according to a second embodiment. 実施の形態３にかかる半導体素子の構造を示す断面図である。FIG. 6 is a cross-sectional view showing a structure of a semiconductor element according to a third embodiment. 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor element according to a third embodiment. 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor element according to a third embodiment. 実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。FIG. 9 is a cross-sectional view showing a state in the middle of manufacturing a semiconductor element according to a third embodiment. 実施の形態４にかかる半導体素子の構造を示す断面図である。FIG. 6 is a cross-sectional view showing a structure of a semiconductor element according to a fourth embodiment. 実施の形態５にかかる半導体素子の構造を示す断面図である。FIG. 6 is a cross-sectional view showing a structure of a semiconductor element according to a fifth embodiment. 実施例１にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。FIG. 6 is a characteristic diagram showing the relationship between the acceptor dose in the JTE region and the breakdown voltage in the semiconductor element according to Example 1; 実施例２にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。FIG. 6 is a characteristic diagram showing a relationship between an acceptor dose amount in a JTE region and a breakdown voltage in a semiconductor element according to Example 2; シングルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。It is a characteristic view showing the relationship between the acceptor dose amount of the JTE region and the breakdown voltage in the single zone JTE structure. ダブルゾーンＪＴＥ構造におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。It is a characteristic view showing the relationship between the acceptor dose amount of the JTE region and the breakdown voltage in the double zone JTE structure. ＪＴＥ構造の一般的な断面構造を示す断面図である。It is sectional drawing which shows the general cross-section of a JTE structure.

以下に添付図面を参照して、この発明にかかる半導体素子および半導体素子の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度（高ドーズ量）および低不純物濃度（低ドーズ量）であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。   Exemplary embodiments of a semiconductor element and a method for manufacturing the semiconductor element according to the present invention will be explained below in detail with reference to the accompanying drawings. In the present specification and the accompanying drawings, it means that electrons or holes are majority carriers in layers and regions with n or p, respectively. Further, + and − attached to n and p mean that the impurity concentration (high dose amount) and the low impurity concentration (low dose amount) are higher than those of the layer or region where it is not attached, respectively. Note that, in the following description of the embodiments and the accompanying drawings, the same reference numerals are given to the same components, and duplicate descriptions are omitted.

（実施の形態１）
実施の形態１にかかる半導体素子の構造について、炭化珪素（ＳｉＣ）半導体を用いて作製（製造）された耐圧１７００ＶクラスのＪＢＳ（Ｊｕｎｃｔｉｏｎ Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ：接合障壁ショットキー）構造のダイオードを例に説明する。図１は、実施の形態１にかかる半導体素子の構造を示す断面図である。図１に示すように、実施の形態１にかかる半導体素子は、ｎ+型カソード層１となるｎ+型炭化珪素基板のおもて面上にｎ-型ドリフト層２となるｎ-型炭化珪素エピタキシャル層を堆積してなるエピタキシャル基板（半導体チップ）を備える。チップ中央部には、ダイオードの素子構造が形成された活性領域１１が設けられ、チップ外周部には、活性領域１１の周囲を囲むようにエッジ終端構造部（周辺耐圧構造部）１２が設けられている。 (Embodiment 1)
The structure of the semiconductor device according to the first embodiment will be described by taking as an example a diode with a breakdown voltage of 1700 V class JBS (Junction Barrier Schottky) manufactured (manufactured) using a silicon carbide (SiC) semiconductor. . FIG. 1 is a cross-sectional view showing the structure of the semiconductor device according to the first embodiment. 1, the semiconductor device according to the first embodiment, n + -type cathode layer 1 and comprising n + -type silicon carbide substrate table on the surface the n - -type drift layer 2 n - -type carbide An epitaxial substrate (semiconductor chip) formed by depositing a silicon epitaxial layer is provided. An active region 11 in which a diode element structure is formed is provided at the center of the chip, and an edge termination structure portion (peripheral breakdown voltage structure portion) 12 is provided at the outer periphery of the chip so as to surround the periphery of the active region 11. ing.

活性領域１１は、オン状態のときに順方向電流が流れる領域である。エッジ終端構造部１２は、ｎ-型ドリフト層２のチップおもて面側の電界を緩和し耐圧を保持する領域である。活性領域１１において、ｎ-型ドリフト層２の、ｎ+型カソード層１側に対して反対側（チップおもて面側）の表面層には、ＪＢＳ構造（ダイオードの素子構造）を構成する複数のｐ+型ウェル領域３が所定の間隔で選択的に設けられている。これら複数のｐ+型ウェル領域３のうち、最も外側（チップ外側）のｐ+型ウェル領域（以下、最外周ｐ+型ウェル領域とする）３ａは、活性領域１１とエッジ終端構造部１２との境界付近に、活性領域１１の周囲を囲む同心円状（例えばリング状や略矩形環状）の平面パターンで設けられている。 The active region 11 is a region through which a forward current flows in the on state. The edge termination structure 12 is a region that relaxes the electric field on the chip front surface side of the n − -type drift layer 2 and maintains a withstand voltage. In the active region 11, a JBS structure (diode element structure) is formed on the surface layer of the n − type drift layer 2 opposite to the n + type cathode layer 1 side (chip front side). A plurality of p + type well regions 3 are selectively provided at predetermined intervals. Out of the plurality of p + type well regions 3, the outermost (chip outer) p + type well region (hereinafter referred to as the outermost peripheral p + type well region) 3 a includes an active region 11, an edge termination structure portion 12, and the like. In the vicinity of the boundary of the active region 11, a concentric (for example, ring-shaped or substantially rectangular ring-shaped) plane pattern surrounding the active region 11 is provided.

エッジ終端構造部１２において、ｎ-型ドリフト層２のチップおもて面側の表面層には、ｐ-型ウェル領域（第２導電型半導体領域）４およびｎ++型チャネルストッパー領域５がそれぞれ選択的に設けられている。ｐ-型ウェル領域４は、最外周ｐ+型ウェル領域３ａの外側に、最外周ｐ+型ウェル領域３ａに隣接して設けられ、シングルゾーンＪＴＥ構造を構成する。また、ｐ-型ウェル領域４は、最外周ｐ+型ウェル領域３ａの周囲を囲む同心円状の平面パターンで設けられている。ｐ-型ウェル領域４の幅（内側から外側へ向う方向の幅）は例えば２０μｍ以上３００μｍ以下程度であり、その深さは例えば０．５μｍ以上１μｍ以下程度であってもよい。ｐ-型ウェル領域４は、最外周ｐ+型ウェル領域３ａにかかる電界を緩和する機能を有する。ｎ++型チャネルストッパー領域５は、ｐ-型ウェル領域４よりも外側に、ｐ-型ウェル領域４と離して設けられている。 In the edge termination structure 12, a p − type well region (second conductivity type semiconductor region) 4 and an n ++ type channel stopper region 5 are formed on the surface layer on the chip front surface side of the n − type drift layer 2. Each is provided selectively. p - type well region 4, the outside of the outermost p + -type well region 3a, is provided adjacent to the outermost p + -type well region 3a, constituting the single zone JTE structure. The p − type well region 4 is provided in a concentric plane pattern surrounding the periphery of the outermost peripheral p + type well region 3a. The width of the p − type well region 4 (the width in the direction from the inside to the outside) is, for example, about 20 μm to 300 μm, and the depth thereof may be, for example, about 0.5 μm to 1 μm. The p − type well region 4 has a function of relaxing the electric field applied to the outermost peripheral p + type well region 3a. n ++ type channel stopper region 5, p - outside the type well region 4, p - are provided apart -type well region 4.

ｎ-型ドリフト層２のチップおもて面側の表面には、活性領域１１全体にわたってショットキー電極６となるおもて面電極が設けられている。ショットキー電極６は、ｎ-型ドリフト層２とのショットキー接合を形成し、アノード電極として機能する。具体的には、ショットキー電極６は、後述する保護絶縁膜７を深さ方向に貫通するコンタクトホールを介してｎ-型ドリフト層２のチップおもて面側の表面全面を覆い、ｐ+型ウェル領域３（最外周ｐ+型ウェル領域３ａも含む）に接する。ショットキー電極６は、保護絶縁膜７上に延在していてもよい。保護絶縁膜７は、エッジ終端構造部１２全体にわたってｎ-型ドリフト層２のチップおもて面側の表面上に設けられ、ｐ-型ウェル領域４およびｎ++型チャネルストッパー領域５を覆う。保護絶縁膜７は、最外周ｐ+型ウェル領域３ａの外側の端部上に延在していてもよい。 On the surface of the n − -type drift layer 2 on the chip front surface side, a front surface electrode serving as the Schottky electrode 6 is provided over the entire active region 11. The Schottky electrode 6 forms a Schottky junction with the n − type drift layer 2 and functions as an anode electrode. Specifically, the Schottky electrode 6 covers the entire surface of the n − -type drift layer 2 on the chip front surface side through a contact hole penetrating a protective insulating film 7 to be described later in the depth direction, and p + It is in contact with the type well region 3 (including the outermost peripheral p + type well region 3a). The Schottky electrode 6 may extend on the protective insulating film 7. The protective insulating film 7 is provided on the surface of the n − type drift layer 2 on the chip front surface side over the entire edge termination structure portion 12 and covers the p − type well region 4 and the n ++ type channel stopper region 5. . The protective insulating film 7 may extend on the outer end of the outermost peripheral p + type well region 3a.

保護絶縁膜７は、例えば、酸化シリコン（ＳｉＯ2）膜、窒化シリコン（Ｓｉ3Ｎ4）膜、酸化アルミニウム（Ａｌ2Ｏ3）膜またはポリイミド（ｐｏｌｙｉｍｉｄｅ）膜などの単層膜、もしくはこれらを２つ以上積層させてなる積層膜である。保護絶縁膜７の内部には、ｐ-型ウェル領域４を覆う部分７ａに、活性領域１１と離して、正の電荷を帯びた領域（以下、正電荷領域（第１部分）とする）８が選択的に設けられている。正電荷領域８は、保護絶縁膜７中に導入した例えば窒素（Ｎ）やリン（Ｐ）、砒素（Ａｓ）などのｎ型不純物（ドーパント）を電気的に活性化し、ｎ型不純物から自由電子を脱離させることでｎ型不純物（第１５族元素）を正にイオン化してなるドナー（正の固定電荷）で構成される。すなわち、正電荷領域８の電荷密度は、保護絶縁膜７の、正電荷領域８以外の部分（第２部分）の電荷密度（≒０／ｃｍ2）よりも相対的に高くなっている。 The protective insulating film 7 is, for example, a single layer film such as a silicon oxide (SiO 2 ) film, a silicon nitride (Si 3 N 4 ) film, an aluminum oxide (Al 2 O 3 ) film, a polyimide (polyimide) film, or the like. It is a laminated film formed by laminating two or more. Inside the protective insulating film 7, a region 7 a covering the p − type well region 4, separated from the active region 11, is a positively charged region (hereinafter referred to as a positive charge region (first portion)) 8. Is selectively provided. The positive charge region 8 electrically activates an n-type impurity (dopant) such as nitrogen (N), phosphorus (P), or arsenic (As) introduced into the protective insulating film 7 and free electrons from the n-type impurity. Is desorbed to form a donor (positive fixed charge) formed by positively ionizing an n-type impurity (Group 15 element). That is, the charge density of the positive charge region 8 is relatively higher than the charge density (≈0 / cm 2 ) of the protective insulating film 7 other than the positive charge region 8 (second portion).

具体的には、正電荷領域８は、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの外周端７ｂから内側に、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの内周端７ｃに達しない幅で設けられている。保護絶縁膜７中に導入したｎ型不純物から脱離した自由電子はショットキー電極６などを介して素子外部に排除され、保護絶縁膜７中には正イオン化したｎ型不純物が残る。保護絶縁膜７中の正イオン化したｎ型不純物はｐ-型ウェル領域４中の負電荷であるアクセプタを補償し、ｐ-型ウェル領域４の、正電荷領域８に覆われた外周側の部分（以下、外側ＪＴＥ領域とする）４ｂの実効的な負電荷面密度が減少する。このため、外側ＪＴＥ領域４ｂの実効的な負電荷面密度は、ｐ-型ウェル領域４の、正電荷領域８に覆われていない内周側の部分（以下、内側ＪＴＥ領域とする）４ａの負電荷面密度よりも低くなる。すなわち、シングルゾーンＪＴＥ構造を構成するｐ-型ウェル領域４は、ダブルゾーンＪＴＥ構造と同様に機能する。保護絶縁膜７に注入されるｎ型不純物のドーズ量（すなわち正電荷領域８の電荷密度）は、ｐ-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度であることが好ましい。その理由は、次の通りである。 Specifically, the positive charge region 8 is a portion of the protective insulating film 7 that covers the p − type well region 4 inside the outer peripheral edge 7 b of the portion 7 a that covers the p − type well region 4. It is provided with a width that does not reach the inner peripheral end 7c of 7a. Free electrons desorbed from the n-type impurity introduced into the protective insulating film 7 are excluded to the outside of the element through the Schottky electrode 6 and the like, and the positive ionized n-type impurity remains in the protective insulating film 7. Positive ionized n-type impurities in the protective insulating film 7 p - to compensate for the type well region is a negative charge in the 4 acceptor, p - type well region 4, the outer peripheral portion of which is covered with the positive charge region 8 The effective negative charge surface density of 4b (hereinafter referred to as the outer JTE region) decreases. For this reason, the effective negative charge surface density of the outer JTE region 4 b is that of the inner peripheral side portion (hereinafter referred to as the inner JTE region) 4 a of the p − type well region 4 that is not covered by the positive charge region 8. It becomes lower than the negative charge surface density. That is, the p − type well region 4 constituting the single zone JTE structure functions in the same manner as the double zone JTE structure. The dose amount of the n-type impurity implanted into the protective insulating film 7 (that is, the charge density of the positive charge region 8) is preferably about 0.5 times or more the acceptor dose amount of the p − type well region 4. The reason is as follows.

保護絶縁膜７に注入されるｎ型不純物のドーズ量をｐ-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度とすることで、内側ＪＴＥ領域４ａのアクセプタドーズ量に対する外側ＪＴＥ領域４ｂの実効的なアクセプタドーズ量の比（以下、ＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域４ｂの実効的なアクセプタドーズ量／内側ＪＴＥ領域４ａのアクセプタドーズ量）とする）が０．５以上になる。これによって、次の効果が得られるからである。上述したようにｐ-型ウェル領域４はダブルゾーンＪＴＥ構造と同様に機能する。このため、従来のダブルゾーンＪＴＥ構造１１４（図１８，１９（ｂ）参照）のように耐圧のピークが２つ生じるが、ＪＴＥ領域のアクセプタドーズ比を０．５以上とすることで２つのピーク間での耐圧の落ち込みを抑制することができる。具体的には、ＪＴＥ領域のアクセプタドーズ比を調整するにあたって、正電荷領域８の電荷密度を深さ方向に一様に例えば６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下程度としてもよい。 By setting the dose amount of the n-type impurity implanted into the protective insulating film 7 to about 0.5 times or more of the acceptor dose amount of the p − -type well region 4, the outer JTE region 4 b with respect to the acceptor dose amount of the inner JTE region 4 a. Effective acceptor dose ratio (hereinafter referred to as acceptor dose ratio of JTE region (= effective acceptor dose of outer JTE region 4b / acceptor dose of inner JTE region 4a)) of 0.5 or more Become. This is because the following effects can be obtained. As described above, the p − type well region 4 functions in the same manner as the double zone JTE structure. For this reason, two breakdown voltage peaks occur as in the conventional double zone JTE structure 114 (see FIGS. 18 and 19B), but two peaks are obtained by setting the acceptor dose ratio of the JTE region to 0.5 or more. It is possible to suppress a drop in pressure resistance between the two. Specifically, when adjusting the acceptor dose ratio of the JTE region, the charge density of the positive charge region 8 is uniformly set to, for example, 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less in the depth direction. It is good also as a grade.

また、正電荷領域８は、後述する保護絶縁膜７への１回のイオン注入において、単位面積当たりの正の電荷密度が内側から外側（横方向）へ向うにしたがって増加する電荷密度（空間電荷）分布となる平面パターン（以下、空間変調パターンとする）で設けられていることが好ましい。すなわち、正電荷領域８は、外側へ向うにしたがって正電荷となるｎ型不純物のドーズ量を増加させる平面パターンで設けられていることが好ましい。その理由は、上述したような耐圧の２つのピークが生じることを抑制し、所定耐圧以上を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の適正範囲においてほぼ一定の耐圧を安定して確保することができるからである。正電荷領域８の空間変調パターンについては後述する。保護絶縁膜７の表面には、ポリイミドからなるパッシベーション膜９が設けられている。パッシベーション膜９は、ショットキー電極６上に延在していてもよい。ｎ+型炭化珪素基板の裏面（チップ裏面）には、ｎ+型炭化珪素基板とのオーミック接合を形成する裏面電極１０が設けられている。裏面電極１０は、カソード電極として機能する。 The positive charge region 8 has a charge density (space charge) that increases as the positive charge density per unit area increases from the inside to the outside (lateral direction) in one ion implantation into the protective insulating film 7 described later. ) It is preferably provided in a planar pattern (hereinafter referred to as a spatial modulation pattern) that is a distribution. In other words, the positive charge region 8 is preferably provided in a planar pattern that increases the dose of n-type impurities that become positive charges toward the outside. The reason for this is that the occurrence of two peaks of breakdown voltage as described above is suppressed, and a substantially constant breakdown voltage is stably secured within an appropriate range of the acceptor dose amount of the p − type well region 4 that can ensure a predetermined breakdown voltage or more. Because it can be done. The spatial modulation pattern of the positive charge region 8 will be described later. A passivation film 9 made of polyimide is provided on the surface of the protective insulating film 7. The passivation film 9 may extend on the Schottky electrode 6. The n + -type silicon carbide rear surface of the substrate (chip backside), back electrode 10 to form an ohmic junction with the n + -type silicon carbide substrate is provided. The back electrode 10 functions as a cathode electrode.

次に、正電荷領域８の空間変調パターン（平面パターン）について説明する。図２〜４は、実施の形態１にかかる半導体素子の正電荷領域の空間変調パターンの一例を示す平面図である。図２〜４においてハッチングで示す部分が正電荷領域８である。また、図２〜４には、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａを図示し、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａ以外の部分や、活性領域１１、パッシベーション膜９を図示省略する。図２に示すように、正電荷領域８の空間変調パターンは、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの内周端７ｃ側から外周端７ｂへ向うにしたがって幅（ストライプ幅）ｗ１を広くした環状の複数の正電荷領域８を、活性領域１１を囲む同心円状に複数配置してなるストライプ状であってもよい。この場合、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａにおいて、正電荷領域８以外の部分は、内周端７ｃ側から外周端７ｂへ向うにしたがって幅（ストライプ幅）ｗ２を狭くした同心円状に配置されていてもよい。 Next, the spatial modulation pattern (planar pattern) of the positive charge region 8 will be described. 2 to 4 are plan views showing an example of a spatial modulation pattern of the positive charge region of the semiconductor element according to the first embodiment. A portion indicated by hatching in FIGS. 2 to 4 is the positive charge region 8. 2 to 4 show a portion 7a of the protective insulating film 7 covering the p − type well region 4, and a portion of the protective insulating film 7 other than the portion 7a covering the p − type well region 4, The active region 11 and the passivation film 9 are not shown. As shown in FIG. 2, the spatial modulation pattern of the positive charge region 8 has a width (stripe) from the inner peripheral end 7c side of the portion 7a of the protective insulating film 7 covering the p − type well region 4 toward the outer peripheral end 7b. A stripe shape formed by arranging a plurality of annular positive charge regions 8 having a wide width (w1) concentrically surrounding the active region 11 may be used. In this case, in the portion 7 a covering the p − type well region 4 of the protective insulating film 7, the portion other than the positive charge region 8 has a width (stripe width) w 2 from the inner peripheral end 7 c side toward the outer peripheral end 7 b. You may arrange | position in the concentric form narrowed.

また、図３に示すように、正電荷領域８の空間変調パターンは、正電荷領域８の内側の部分を、活性領域１１の外周に沿う方向に正電荷領域８と保護絶縁膜７の正電荷領域８以外の部分とを交互に繰り返し配置した櫛歯状としてもよい。この場合、正電荷領域８の内側の櫛歯状の部分８ａは、外側から内側に向うにしたがって幅ｗ３を狭くした台形状や三角形状としてもよい。また、図４に示すように、正電荷領域８の空間変調パターンは、正電荷領域８の内側の部分を所定パターンのドット状としてもよい。この場合、正電荷領域８の内側のドット状の部分８ｂは、ドットをランダムに配置してもよいし、規則的に配置してもよい。また、正電荷領域８の内側のドット状の部分８ｂは、内側から外側へ向うにしたがってドット同士の間隔を狭くしたり、ドットの表面積を大きくしたりしてもよい。このように、正電荷領域８の空間変調パターンは、内側から外側へ向うにしたがって保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａに対する正電荷領域８の占有面積が小さくなるように設定すればよい。なお、正電荷領域８を空間変調パターンとしない場合、例えば正電荷領域８の平面パターンを略矩形状とするなどにより、正電荷領域８の電荷密度分布は横方向に一様となる。 As shown in FIG. 3, the spatial modulation pattern of the positive charge region 8 has a positive charge of the positive charge region 8 and the protective insulating film 7 in the direction along the outer periphery of the active region 11. A comb-teeth shape in which portions other than the region 8 are alternately and repeatedly arranged may be used. In this case, the comb-like portion 8a inside the positive charge region 8 may have a trapezoidal shape or a triangular shape with a width w3 narrowing from the outside toward the inside. Further, as shown in FIG. 4, the spatial modulation pattern of the positive charge region 8 may have a dot pattern of a predetermined pattern in the portion inside the positive charge region 8. In this case, in the dot-like portion 8b inside the positive charge region 8, dots may be randomly arranged or regularly arranged. Further, in the dot-like portion 8b inside the positive charge region 8, the interval between the dots may be narrowed or the surface area of the dots may be increased as it goes from the inside to the outside. Thus, the spatial modulation pattern of the positive charge region 8 is such that the area occupied by the positive charge region 8 with respect to the portion 7a covering the p − type well region 4 of the protective insulating film 7 decreases from the inside toward the outside. You only have to set it. When the positive charge region 8 is not a spatial modulation pattern, the charge density distribution of the positive charge region 8 becomes uniform in the horizontal direction, for example, by making the plane pattern of the positive charge region 8 substantially rectangular.

次に、実施の形態１にかかる半導体素子の製造方法について、上述した耐圧１７００ＶクラスのＪＢＳ構造のダイオードを作製（製造）する場合を例に説明する。図５〜７は、実施の形態１にかかる半導体素子の製造途中の状態を示す断面図である。まず、出発基板としてｎ+型カソード層１となるｎ+型炭化珪素基板を用意し、このｎ+型炭化珪素基板のおもて面上にｎ-型ドリフト層２をエピタキシャル成長させる。これにより、ｎ+型炭化珪素基板のおもて面上にｎ-型ドリフト層２を堆積してなるエピタキシャル基板（半導体ウエハ）が作製される。ｎ+型炭化珪素基板の比抵抗は、例えば２０ｍΩｃｍ程度であってもよい。ｎ-型ドリフト層２の厚さおよび不純物濃度は、それぞれ例えば１５μｍ程度および６×１０15／ｃｍ3程度であってもよい。 Next, the semiconductor device manufacturing method according to the first embodiment will be described by taking as an example the case of manufacturing (manufacturing) a diode having a JBS structure having a withstand voltage of 1700 V class described above. 5-7 is sectional drawing which shows the state in the middle of manufacture of the semiconductor element concerning Embodiment 1. FIGS. First, an n + type silicon carbide substrate to be the n + type cathode layer 1 is prepared as a starting substrate, and an n − type drift layer 2 is epitaxially grown on the front surface of the n + type silicon carbide substrate. Thereby, an epitaxial substrate (semiconductor wafer) formed by depositing n − type drift layer 2 on the front surface of the n + type silicon carbide substrate is manufactured. The specific resistance of the n + -type silicon carbide substrate may be, for example, about 20 mΩcm. The thickness and impurity concentration of the n − type drift layer 2 may be about 15 μm and about 6 × 10 15 / cm 3 , respectively.

次に、フォトリソグラフィおよびイオン注入を繰り返し行い、ｎ-型ドリフト層２のウエハおもて面側の表面層に、活性領域１１のｐ+型ウェル領域３と、エッジ終端構造部１２のｐ-型ウェル領域４およびｎ++型チャネルストッパー領域５とを順次形成する。ｐ+型ウェル領域３、ｐ-型ウェル領域４およびｎ++型チャネルストッパー領域５を形成する順序は種々変更可能である。ｐ-型ウェル領域４の幅（内側から外側へ向う方向の幅）は、例えば１００μｍ程度であってもよい。また、ｐ-型ウェル領域４を形成するにあたって、ｐ-型ウェル領域４のアクセプタドーズ量が例えば１．２×１０13／ｃｍ2以上３．６×１０13／ｃｍ2以下程度となるようにイオン注入条件および活性化アニール条件を調整する。 Then repeats the photolithography and ion implantation, n - the surface layer of the wafer front surface side of the type drift layer 2, a p + -type well region 3 in the active region 11, the edge termination structure 12 p - A type well region 4 and an n ++ type channel stopper region 5 are sequentially formed. The order in which the p + type well region 3, the p − type well region 4 and the n ++ type channel stopper region 5 are formed can be variously changed. The width of the p − type well region 4 (the width in the direction from the inside to the outside) may be, for example, about 100 μm. Further, when the p − type well region 4 is formed, the acceptor dose of the p − type well region 4 is, for example, about 1.2 × 10 13 / cm 2 or more and 3.6 × 10 13 / cm 2 or less. Ion implantation conditions and activation annealing conditions are adjusted.

次に、一般的な方法により、エッジ終端構造部１２におけるウエハおもて面上に保護絶縁膜７を形成する。次に、ウエハ裏面（ｎ+型炭化珪素基板の裏面）に裏面電極１０を形成する。次に、保護絶縁膜７および活性領域１１におけるウエハおもて面上に、正電荷領域８の形成領域に対応する部分を開口したレジストマスク４１を形成する。すなわち、上述した正電荷領域８の空間変調パターン（図２〜４参照）とほぼ同様の開口パターンを有するレジストマスク４１を形成し、保護絶縁膜７を選択的に露出する。ここまでの状態が図５に示されている。次に、このレジストマスク４１をマスクとして、保護絶縁膜７にｎ型不純物を選択的にイオン注入４２する。ここまでの状態が図６に示されている。 Next, the protective insulating film 7 is formed on the front surface of the wafer in the edge termination structure 12 by a general method. Next, back electrode 10 is formed on the wafer back surface (the back surface of the n + -type silicon carbide substrate). Next, a resist mask 41 having an opening corresponding to a region where the positive charge region 8 is formed is formed on the front surface of the wafer in the protective insulating film 7 and the active region 11. That is, a resist mask 41 having an opening pattern substantially similar to the spatial modulation pattern (see FIGS. 2 to 4) of the positive charge region 8 described above is formed, and the protective insulating film 7 is selectively exposed. The state up to here is shown in FIG. Next, n-type impurities are selectively ion-implanted 42 into the protective insulating film 7 using the resist mask 41 as a mask. The state up to this point is shown in FIG.

保護絶縁膜７へのイオン注入４２は、例えば、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの外周端７ｂから内側に５０μｍの幅までの部分に、活性領域１１の周囲を囲む同心円状にｎ型不純物を注入する。このとき、イオン注入４２したｎ型不純物が保護絶縁膜７のみに注入されるように（すなわち保護絶縁膜７を貫通しないように）、イオン注入４２の加速エネルギーを種々調整する。図６において、保護絶縁膜７の表面近傍の点線は、イオン注入４２されたｎ型不純物を表している。保護絶縁膜７にイオン注入４２するｎ型不純物（ドナー）のドーズ量は、ｐ-型ウェル領域４のアクセプタドーズ量の０．５倍以上程度であり、具体的には例えば６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下程度であってもよい。次に、レジストマスク４１を除去する。 The ion implantation 42 into the protective insulating film 7 is performed, for example, around the active region 11 in a portion of the protective insulating film 7 from the outer peripheral edge 7b of the portion 7a covering the p − type well region 4 to a width of 50 μm inward. An n-type impurity is implanted in the surrounding concentric shape. At this time, the acceleration energy of the ion implantation 42 is variously adjusted so that the n-type impurity ion-implanted 42 is implanted only into the protective insulating film 7 (that is, does not penetrate the protective insulating film 7). In FIG. 6, the dotted line near the surface of the protective insulating film 7 represents the n-type impurity implanted with ions 42. The dose amount of the n-type impurity (donor) to be ion-implanted 42 into the protective insulating film 7 is about 0.5 times or more the acceptor dose amount of the p − -type well region 4, and specifically, for example, 6 × 10 12 / It may be about cm 2 or more and 1.8 × 10 13 / cm 2 or less. Next, the resist mask 41 is removed.

次に、一般的な方法により、活性領域１１におけるウエハおもて面上にショットキー電極６を形成する。このショットキー電極６を形成する際のアニールによって、保護絶縁膜７中のｎ型不純物が電気的に活性化されて正の電荷を帯び、保護絶縁膜７の正の電荷を帯びた部分が正電荷領域８となる。また、このアニール時、外側ＪＴＥ領域４ｂのアクセプタは、保護絶縁膜７中の正イオン化したｎ型不純物により補償される。これにより、外側ＪＴＥ領域４ｂの実効的な負電荷面密度は、アニール前のｐ-型ウェル領域４（すなわち保護絶縁膜７中の正イオン化したｎ型不純物の影響を受けない内側ＪＴＥ領域４ａ）の負電荷面密度よりも低くなる（内側ＪＴＥ領域４ａの負電荷面密度＞外側ＪＴＥ領域４ｂの実効的な負電荷面密度）。例えば、保護絶縁膜７にイオン注入４２するｎ型不純物のドーズ量がｐ-型ウェル領域４のアクセプタドーズ量の０．５倍である場合、外側ＪＴＥ領域４ｂのアクセプタドーズ量は内側ＪＴＥ領域４ａのアクセプタドーズ量の０．５倍となり、ＪＴＥ領域のアクセプタドーズ比は０．５となる。ここまでの状態が図７に示されている。 Next, the Schottky electrode 6 is formed on the front surface of the wafer in the active region 11 by a general method. By the annealing in forming this Schottky electrode 6, the n-type impurity in the protective insulating film 7 is electrically activated to have a positive charge, and the positively charged portion of the protective insulating film 7 is positive. A charge region 8 is formed. Further, during this annealing, the acceptor in the outer JTE region 4 b is compensated by the positive ionized n-type impurity in the protective insulating film 7. Thereby, the effective negative charge surface density of the outer JTE region 4b is the p − type well region 4 before annealing (that is, the inner JTE region 4a that is not affected by the positive ionized n-type impurity in the protective insulating film 7). (The negative charge surface density of the inner JTE region 4a> the effective negative charge surface density of the outer JTE region 4b). For example, when the dose amount of the n-type impurity implanted into the protective insulating film 7 is 0.5 times the acceptor dose amount of the p − -type well region 4, the acceptor dose amount of the outer JTE region 4 b is the inner JTE region 4 a. This is 0.5 times the acceptor dose amount, and the acceptor dose ratio in the JTE region is 0.5. The state up to this point is shown in FIG.

保護絶縁膜７へのｎ型不純物のイオン注入４２は、保護絶縁膜７の形成後、裏面電極１０の形成前に行ってもよい。この場合、裏面電極１０を形成する際のアニールによって、保護絶縁膜７中に正電荷領域８が形成され、かつ外側ＪＴＥ領域４ｂのアクセプタが保護絶縁膜７中の正イオン化したｎ型不純物により補償される。次に、保護絶縁膜７上に、例えばポリイミドからなるパッシベーション膜９を形成する。保護絶縁膜７がポリイミドからなる場合には、パッシベーション膜９を形成する工程を省略してもよい。その後、半導体ウエハをチップ状に切断（ダイシング）することで、図１に示すダイオードが完成する。   The ion implantation 42 of the n-type impurity into the protective insulating film 7 may be performed after the protective insulating film 7 is formed and before the back electrode 10 is formed. In this case, the positive charge region 8 is formed in the protective insulating film 7 by annealing when forming the back electrode 10, and the acceptor in the outer JTE region 4 b is compensated by the positive ionized n-type impurity in the protective insulating film 7. Is done. Next, a passivation film 9 made of polyimide, for example, is formed on the protective insulating film 7. In the case where the protective insulating film 7 is made of polyimide, the step of forming the passivation film 9 may be omitted. Thereafter, the semiconductor wafer is cut (diced) into chips to complete the diode shown in FIG.

以上、説明したように、実施の形態１によれば、保護絶縁膜の、ＪＴＥ領域（ｐ-型ウェル領域）を覆う部分の外周側に選択的にｎ型不純物を注入し電気的に活性化させて正電荷領域を形成することにより、正電荷領域の形成時に正イオン化したｎ型不純物によってＪＴＥ領域の、正電荷領域に覆われた外周側の部分（外側ＪＴＥ領域）のアクセプタが補償される。これにより、外側ＪＴＥ領域の実効的な負電荷面密度を、ＪＴＥ領域の、正電荷領域に覆われない内周側の部分（内側ＪＴＥ領域）の負電荷面密度よりも低くすることができる。これによって、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることができ、ダブルゾーンＪＴＥ構造の内側ＪＴＥ領域と同程度にＪＴＥ領域のアクセプタドーズ量の適正範囲を広げることができる。すなわち、従来のシングルゾーンＪＴＥ構造よりも所定耐圧を確保可能なＪＴＥ領域のアクセプタドーズ量の範囲を広げることができる。したがって、ＪＴＥ領域のドーズ量のばらつきによらず安定して高耐圧を確保することができる。また、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることで、ダブルゾーンＪＴＥ構造とした場合と同様に２つの耐圧ピークが生じるが、ダブルゾーンＪＴＥ構造とする場合よりも２つのピーク間での耐圧の落ち込みを抑制することができる。したがって、ダブルゾーンＪＴＥ構造とする場合よりも安定して高耐圧を確保することができる。 As described above, according to the first embodiment, an n-type impurity is selectively injected into the outer peripheral side of the portion of the protective insulating film covering the JTE region (p − -type well region) to be electrically activated. By forming the positive charge region, the acceptor of the outer peripheral side portion (outer JTE region) covered with the positive charge region of the JTE region is compensated by the n-type impurities positively ionized at the time of forming the positive charge region. . Thereby, the effective negative charge surface density of the outer JTE region can be made lower than the negative charge surface density of the inner peripheral side portion (inner JTE region) of the JTE region that is not covered by the positive charge region. As a result, the JTE area constituting the single zone JTE structure can function in the same manner as the double zone JTE structure, and the appropriate range of the acceptor dose amount of the JTE area is expanded to the same extent as the inner JTE area of the double zone JTE structure. Can do. That is, the acceptor dose range of the JTE region that can ensure a predetermined breakdown voltage can be expanded as compared with the conventional single zone JTE structure. Therefore, a high breakdown voltage can be secured stably regardless of variations in the dose amount in the JTE region. Further, by causing the JTE region constituting the single zone JTE structure to function similarly to the double zone JTE structure, two breakdown voltage peaks are generated as in the case of the double zone JTE structure. Also, the drop in breakdown voltage between the two peaks can be suppressed. Therefore, a high breakdown voltage can be secured more stably than in the case of the double zone JTE structure.

また、通常、炭化珪素層（または炭化珪素基板）へのイオン注入はイオン注入時のダメージ（欠陥）を低減するために５００℃以上の高温度で行うため、イオン注入時の昇温・降温に時間がかかるという問題がある。この問題は例えば炭化珪素層へのイオン注入を室温で行うことで解消することができるが、この場合、イオン注入した不純物の活性化率が低下するという新たな問題がある。それに対して、実施の形態１によれば、炭化珪素層への１回のイオン注入によりシングルゾーンＪＴＥ構造を構成するＪＴＥ領域を形成した後、保護絶縁膜への１回のイオン注入およびその後の電極形成時のアニールにより当該ＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させる。この保護絶縁膜へのイオン注入は室温で行うことができるため、炭化珪素層への２回以上のイオン注入により形成されるダブルゾーンＪＴＥ構造や３つ以上のＪＴＥ領域からなるＪＴＥ構造に比べてイオン注入時間を短縮することができ、スループットを向上させることができる。また、保護絶縁膜にイオン注入された不純物は、裏面電極の１２００℃程度のシンタリング（アニール）や、ショットキー電極形成時の５００℃程度のアニールにより電気的に活性化させることができるため、活性化率が低下することを回避することができる。また、保護絶縁膜にイオン注入した不純物は、既存の製造工程に含まれる電極形成時のアニールによって電気的に活性化させるができるため、ダブルゾーンＪＴＥ構造を形成する場合と同程度の工程数で耐圧構造を形成することができる。したがって、不純物濃度の異なる３つ以上のＪＴＥ領域を同心円状に配置したＪＴＥ構造を形成する場合よりも工程数を低減することができる。   Also, since ion implantation into a silicon carbide layer (or silicon carbide substrate) is usually performed at a high temperature of 500 ° C. or higher in order to reduce damage (defects) during ion implantation, it is possible to increase or decrease temperature during ion implantation. There is a problem that it takes time. This problem can be solved, for example, by performing ion implantation into the silicon carbide layer at room temperature. However, in this case, there is a new problem that the activation rate of the implanted impurity is lowered. On the other hand, according to the first embodiment, after forming the JTE region constituting the single zone JTE structure by one ion implantation into the silicon carbide layer, one ion implantation into the protective insulating film and the subsequent The JTE region is caused to function similarly to the double zone JTE structure by annealing during electrode formation. Since this ion implantation into the protective insulating film can be performed at room temperature, compared with a double zone JTE structure formed by two or more ion implantations into the silicon carbide layer and a JTE structure composed of three or more JTE regions. The ion implantation time can be shortened and the throughput can be improved. In addition, the impurities ion-implanted into the protective insulating film can be electrically activated by sintering (annealing) of the back electrode at about 1200 ° C. or annealing at about 500 ° C. when forming the Schottky electrode. A decrease in the activation rate can be avoided. In addition, since the impurity ion-implanted into the protective insulating film can be electrically activated by annealing at the time of electrode formation included in an existing manufacturing process, the number of processes is the same as that in the case of forming a double zone JTE structure. A breakdown voltage structure can be formed. Therefore, the number of processes can be reduced as compared with the case of forming a JTE structure in which three or more JTE regions having different impurity concentrations are arranged concentrically.

（実施の形態２）
次に、実施の形態２にかかる半導体素子の構造について説明する。図８は、実施の形態２にかかる半導体素子の構造を示す断面図である。実施の形態２にかかる半導体素子が実施の形態１にかかる半導体素子と異なる点は、正電荷領域に代えて、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａに、活性領域１１と近接して、負の電荷を帯びた領域（以下、負電荷領域（第１部分）とする）１８を設けた点である。負電荷領域１８は、保護絶縁膜７中に導入した例えばボロン（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）などのｐ型不純物（ドーパント）を電気的に活性化し、ｐ型不純物からホール（正孔）を離すことでｐ型不純物（第１３族元素）を負にイオン化してなるアクセプタ（負の固定電荷）で構成される。すなわち、負電荷領域１８の電荷密度は、保護絶縁膜７の、負電荷領域１８以外の部分（第２部分）の電荷密度（≒０／ｃｍ2）よりも相対的に低くなっている。 (Embodiment 2)
Next, the structure of the semiconductor element according to the second embodiment will be described. FIG. 8 is a cross-sectional view illustrating the structure of the semiconductor device according to the second embodiment. The semiconductor element according to the second embodiment is different from the semiconductor element according to the first embodiment in that the active region 11 is formed in a portion 7a of the protective insulating film 7 covering the p − type well region 4 instead of the positive charge region. And a region 18 having a negative charge (hereinafter referred to as a negative charge region (first portion)) 18 is provided. The negative charge region 18 electrically activates a p-type impurity (dopant) such as boron (B), aluminum (Al), or gallium (Ga) introduced into the protective insulating film 7, and holes ( It is composed of an acceptor (negative fixed charge) formed by negatively ionizing a p-type impurity (Group 13 element) by separating holes. That is, the charge density of the negative charge region 18 is relatively lower than the charge density (≈0 / cm 2 ) of the portion (second portion) other than the negative charge region 18 of the protective insulating film 7.

具体的には、負電荷領域１８は、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの内周端７ｃから外側に、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの外周端７ｂに達しない幅で設けられている。保護絶縁膜７中に導入したｐ型不純物から離れたホールはショットキー電極６などを介して素子外部に排除され、保護絶縁膜７中には負イオン化したｐ型不純物（負電荷）が残る。この保護絶縁膜７中の負イオン化したｐ型不純物と、ｐ-型ウェル領域４の、負電荷領域１８に覆われた内周側の部分（内側ＪＴＥ領域）１４ａ中の負電荷であるアクセプタとが足し合わさって、内側ＪＴＥ領域１４ａの実効的な負電荷面密度が増加する。このため、内側ＪＴＥ領域１４ａの実効的な負電荷面密度は、ｐ-型ウェル領域４の、負電荷領域１８に覆われていない外周側の部分（外側ＪＴＥ領域）１４ｂの負電荷面密度よりも高くなる。すなわち、実施の形態１と同様に、シングルゾーンＪＴＥ構造を構成するｐ-型ウェル領域４をダブルゾーンＪＴＥ構造と同様に機能させることができる。 Specifically, the negative charge region 18, the protective insulating film 7, p - outwardly from the inner peripheral end 7c of the portion 7a covering the type well region 4, the protective insulating film 7, p - covering -type well region 4 It is provided with a width that does not reach the outer peripheral end 7b of the portion 7a. Holes away from the p-type impurity introduced into the protective insulating film 7 are excluded to the outside of the device through the Schottky electrode 6 and the like, and negative ionized p-type impurities (negative charges) remain in the protective insulating film 7. A negative ionized p-type impurity in the protective insulating film 7 and an acceptor which is a negative charge in the inner peripheral side portion (inner JTE region) 14a of the p − type well region 4 covered with the negative charge region 18; Are added to increase the effective negative charge surface density of the inner JTE region 14a. For this reason, the effective negative charge surface density of the inner JTE region 14a is larger than the negative charge surface density of the outer peripheral side portion (outer JTE region) 14b of the p − type well region 4 that is not covered by the negative charge region 18. Also gets higher. That is, as in the first embodiment, the p − type well region 4 constituting the single zone JTE structure can be caused to function in the same manner as the double zone JTE structure.

保護絶縁膜７に注入されるｐ型不純物のドーズ量（すなわち負電荷領域１８の電荷密度）は、ｐ-型ウェル領域４のアクセプタドーズ量と同じか、ｐ-型ウェル領域４のアクセプタドーズ量以下程度であることが好ましい。その理由は、実施の形態１と同様にＪＴＥ領域のアクセプタドーズ比（＝外側ＪＴＥ領域１４ｂのアクセプタドーズ量／内側ＪＴＥ領域１４ａの実効的なアクセプタドーズ量）が０．５以上となり、実施の形態１と同様の効果を得ることができるからである。具体的には、耐圧１７００Ｖクラスである場合、ｐ-型ウェル領域４のアクセプタドーズ量は、例えば６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下程度である。負電荷領域１８の電荷密度の絶対値は、深さ方向に一様に例えば６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下程度であってもよい。 The dose of the p-type impurity to be implanted into the protective insulating film 7 (i.e. the charge density of the negative charge region 18), p - equal to or acceptor dose type well region 4, p - acceptor dose type well region 4 It is preferable that it is about the following. The reason is that the acceptor dose ratio of the JTE region (= acceptor dose of the outer JTE region 14b / effective acceptor dose of the inner JTE region 14a) is 0.5 or more, as in the first embodiment. This is because the same effect as 1 can be obtained. Specifically, when the breakdown voltage is 1700 V class, the acceptor dose of the p − type well region 4 is, for example, about 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less. The absolute value of the charge density of the negative charge region 18 may be, for example, about 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less uniformly in the depth direction.

また、負電荷領域１８は、後述する保護絶縁膜７への１回のイオン注入において、単位面積当たりの負の電荷密度が内側から外側へ向うにしたがって低減する電荷密度（空間電荷）分布となる平面パターン（空間変調パターン）で設けられていることが好ましい。すなわち、負電荷領域１８は、外側へ向うにしたがって負電荷となるｐ型不純物のドーズ量を減少させる平面パターンで設けられていることが好ましい。その理由は、実施の形態１において正電荷領域を空間変調パターンとする理由と同様である。負電荷領域１８の空間変調パターンは、例えば、実施の形態１において、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａにおける正電荷領域以外の部分（ハッチングされていない部分）と同様の空間変調パターンであってもよい（図２〜４参照）。なお、負電荷領域１８を空間変調パターンとしない場合、例えば負電荷領域１８の平面パターンを略矩形状とするなどにより、負電荷領域１８の電荷密度分布は横方向に一様となる。 In addition, the negative charge region 18 has a charge density (space charge) distribution in which the negative charge density per unit area decreases from the inside toward the outside in one ion implantation into the protective insulating film 7 described later. It is preferable to provide a planar pattern (spatial modulation pattern). In other words, the negative charge region 18 is preferably provided in a planar pattern that reduces the dose amount of the p-type impurity that becomes negative charge toward the outside. The reason is the same as the reason why the positively charged region is a spatial modulation pattern in the first embodiment. The spatial modulation pattern of the negative charge region 18 is the same as, for example, the portion other than the positive charge region (the portion not hatched) in the portion 7 a covering the p − type well region 4 of the protective insulating film 7 in the first embodiment. (See FIGS. 2 to 4). When the negative charge region 18 is not a spatial modulation pattern, the charge density distribution of the negative charge region 18 becomes uniform in the horizontal direction, for example, by making the planar pattern of the negative charge region 18 substantially rectangular.

実施の形態２にかかる半導体素子の製造方法は、実施の形態１にかかる半導体素子の製造方法において正電荷領域を形成するタイミングで、正電荷領域に代えて負電荷領域１８を形成すればよい。負電荷領域１８の形成方法以外の工程は、実施の形態１にかかる半導体素子の製造方法と同様である。負電荷領域１８を形成するには、保護絶縁膜７に選択的にｐ型不純物をイオン注入すればよい。具体的には、負電荷領域１８を形成するにあたって、まず、保護絶縁膜７上に、負電荷領域１８の形成領域に対応する部分を開口したレジストマスク（不図示）を形成する。すなわち、上述した負電荷領域１８の空間変調パターンとほぼ同様の開口パターンを有するレジストマスクを形成し、保護絶縁膜７を選択的に露出する。   In the method for manufacturing a semiconductor device according to the second embodiment, the negative charge region 18 may be formed in place of the positive charge region at the timing of forming the positive charge region in the method for manufacturing the semiconductor element according to the first embodiment. The steps other than the method for forming the negative charge region 18 are the same as those in the method for manufacturing the semiconductor element according to the first embodiment. In order to form the negative charge region 18, a p-type impurity may be selectively ion-implanted into the protective insulating film 7. Specifically, when forming the negative charge region 18, first, a resist mask (not shown) having an opening corresponding to the formation region of the negative charge region 18 is formed on the protective insulating film 7. That is, a resist mask having an opening pattern substantially similar to the spatial modulation pattern of the negative charge region 18 described above is formed, and the protective insulating film 7 is selectively exposed.

次に、このレジストマスクをマスクとして、保護絶縁膜７にｐ型不純物を選択的にイオン注入する。保護絶縁膜７へのイオン注入は、例えば、保護絶縁膜７の、ｐ-型ウェル領域４を覆う部分７ａの内周端７ｃから外側に例えば５０μｍの幅までの部分に、活性領域１１の周囲を囲む同心円状にｐ型不純物を注入する。このとき、イオン注入したｐ型不純物が保護絶縁膜７のみに注入されるように（すなわち保護絶縁膜７を貫通しないように）、イオン注入の加速エネルギーを種々調整する。保護絶縁膜７にイオン注入するｐ型不純物のドーズ量は、ｐ-型ウェル領域４のアクセプタドーズ量と同じか、ｐ-型ウェル領域４のアクセプタドーズ量以下程度であり、例えば６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下程度であってもよい。次に、レジストマスクを除去する。 Next, p-type impurities are selectively ion-implanted into the protective insulating film 7 using the resist mask as a mask. The ion implantation into the protective insulating film 7 is performed, for example, on the periphery of the active region 11 in a portion of the protective insulating film 7 from the inner peripheral end 7c covering the p − type well region 4 to the outside, for example, a width of 50 μm A p-type impurity is implanted in a concentric circle surrounding the substrate. At this time, the acceleration energy of the ion implantation is variously adjusted so that the ion-implanted p-type impurity is implanted only into the protective insulating film 7 (that is, not to penetrate the protective insulating film 7). Dose of p-type impurity ions are implanted into the protective insulating film 7, p - -type well region 4 equal to the acceptor dose, p - an acceptor dose extent following type well region 4, for example 6 × 10 12 It may be about / cm 2 or more and 1.8 × 10 13 / cm 2 or less. Next, the resist mask is removed.

その後、ショットキー電極６または裏面電極１０を形成するためのアニールによって、保護絶縁膜７中のｐ型不純物が電気的に活性化されて負の電荷を帯び、保護絶縁膜７の負の電荷を帯びた部分が負電荷領域１８となる。また、このアニール時、保護絶縁膜７中の負イオン化したｐ型不純物により、内側ＪＴＥ領域１４ａの実効的な負電荷面密度が増加し、アニール前のｐ-型ウェル領域４（すなわち保護絶縁膜７中の負イオン化したｐ型不純物の影響を受けない外側ＪＴＥ領域１４ｂ）の負電荷面密度よりも高くなる（内側ＪＴＥ領域１４ａの実効的な負電荷面密度＞外側ＪＴＥ領域１４ｂの負電荷面密度）。例えば、保護絶縁膜７にイオン注入するｐ型不純物のドーズ量がｐ-型ウェル領域４のアクセプタドーズ量と同じである場合、内側ＪＴＥ領域１４ａの実効的なアクセプタドーズ量は外側ＪＴＥ領域１４ｂのアクセプタドーズ量の２倍となり、ＪＴＥ領域のアクセプタドーズ比は０．５となる。 Thereafter, by annealing for forming the Schottky electrode 6 or the back electrode 10, the p-type impurity in the protective insulating film 7 is electrically activated to have a negative charge, and the negative charge of the protective insulating film 7 is reduced. The banded portion becomes the negative charge region 18. Also, during this annealing, the negative ionized p-type impurities in the protective insulating film 7 increase the effective negative charge surface density of the inner JTE region 14a, and the p − type well region 4 (that is, the protective insulating film) before annealing is increased. 7, which is higher than the negative charge surface density of the outer JTE region 14 b not affected by the negatively ionized p-type impurities (the effective negative charge surface density of the inner JTE region 14 a> the negative charge surface of the outer JTE region 14 b). density). For example, when the dose amount of the p-type impurity ion-implanted into the protective insulating film 7 is the same as the acceptor dose amount of the p − -type well region 4, the effective acceptor dose amount of the inner JTE region 14 a is the same as that of the outer JTE region 14 b. The acceptor dose amount is doubled, and the acceptor dose ratio of the JTE region is 0.5.

以上、説明したように、実施の形態２によれば、保護絶縁膜の、ＪＴＥ領域（ｐ-型ウェル領域）を覆う部分の内周側に選択的にｐ型不純物を注入し電気的に活性化させて負電荷領域を形成することにより、負電荷領域の形成時に負イオン化したｐ型不純物によってＪＴＥ領域の、負電荷領域に覆われた内周側の部分（内側ＪＴＥ領域）の実効的な負電荷面密度が高くなる。これにより、内側ＪＴＥ領域の実効的な負電荷面密度を、ＪＴＥ領域の、負電荷領域に覆われない外周側の部分（外側ＪＴＥ領域）の負電荷面密度よりも高くすることができる。これによって、シングルゾーンＪＴＥ構造を構成するＪＴＥ領域をダブルゾーンＪＴＥ構造と同様に機能させることができるため、実施の形態１と同様の効果を得ることができる。 As described above, according to the second embodiment, a p-type impurity is selectively implanted into the inner peripheral side of the portion of the protective insulating film covering the JTE region (p − type well region) to electrically activate the protective insulating film. By forming the negative charge region, the effective portion of the inner peripheral side (inner JTE region) covered by the negative charge region of the JTE region by the p-type impurity negatively ionized at the time of forming the negative charge region is formed. Negative charge surface density increases. Thereby, the effective negative charge surface density of the inner JTE region can be made higher than the negative charge surface density of the outer peripheral side portion (outer JTE region) of the JTE region that is not covered by the negative charge region. As a result, the JTE region constituting the single zone JTE structure can be made to function in the same manner as the double zone JTE structure, so that the same effect as in the first embodiment can be obtained.

（実施の形態３）
次に、実施の形態３にかかる半導体素子の構造について説明する。図９は、実施の形態３にかかる半導体素子の構造を示す断面図である。図１０〜１２は、実施の形態３にかかる半導体素子の製造途中の状態を示す断面図である。実施の形態３にかかる半導体素子の製造方法が実施の形態１にかかる半導体素子の製造方法と異なる点は、電気的な活性化によって正の固定電荷となるｎ型不純物を含む保護絶縁膜２７を、熱ＣＶＤ（Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ：化学気相成長）により形成する点である。この熱ＣＶＤにより形成した保護絶縁膜２７中のｎ型不純物を電気的に活性化させることで正電荷領域２８が形成される。正電荷領域２８の配置および電荷密度は、実施の形態１と同様である。 (Embodiment 3)
Next, the structure of the semiconductor element according to the third embodiment will be described. FIG. 9 is a cross-sectional view illustrating the structure of the semiconductor device according to the third embodiment. FIGS. 10-12 is sectional drawing which shows the state in the middle of manufacture of the semiconductor element concerning Embodiment 3. FIGS. The semiconductor element manufacturing method according to the third embodiment differs from the semiconductor element manufacturing method according to the first embodiment in that a protective insulating film 27 containing an n-type impurity that becomes a positive fixed charge by electrical activation is provided. It is a point formed by thermal CVD (Chemical Vapor Deposition). The positive charge region 28 is formed by electrically activating n-type impurities in the protective insulating film 27 formed by this thermal CVD. The arrangement of the positive charge region 28 and the charge density are the same as in the first embodiment.

具体的には、まず、実施の形態１と同様に、エピタキシャル基板（半導体ウエハ）の形成から、ｐ+型ウェル領域３、ｐ-型ウェル領域４およびｎ++型チャネルストッパー領域５の形成までの工程を順に行う。次に、原料ガスとして例えばシラン（ＳｉＨ4）ガス、酸素（Ｏ2）ガスおよび窒素（Ｎ2）ガスを用いて、熱ＣＶＤにより、ウエハおもて面上に保護絶縁膜２７を堆積する。この保護絶縁膜２７中の窒素（ｎ型不純物）のドーズ量は、ガス分圧や炉内の温度を最適化することにより調整する。窒素ガスに代えて、電気的な活性化により正の電荷となるリンや砒素などの第１５族元素を含むホスフィン（ＰＨ3）ガスやアルシン（ＡｓＨ3）ガスなどを用いてもよい。ここまでの状態が図１０に示されている。 Specifically, first, from the formation of the epitaxial substrate (semiconductor wafer) to the formation of the p + type well region 3, the p − type well region 4 and the n ++ type channel stopper region 5 as in the first embodiment. The steps are sequentially performed. Next, a protective insulating film 27 is deposited on the front surface of the wafer by thermal CVD using, for example, silane (SiH 4 ) gas, oxygen (O 2 ) gas, and nitrogen (N 2 ) gas as source gases. The dose of nitrogen (n-type impurities) in the protective insulating film 27 is adjusted by optimizing the gas partial pressure and the furnace temperature. Instead of nitrogen gas, phosphine (PH 3 ) gas or arsine (AsH 3 ) gas containing a Group 15 element such as phosphorus or arsenic that becomes positively charged by electrical activation may be used. The state up to here is shown in FIG.

次に、保護絶縁膜２７をパターニングして選択的に除去し、保護絶縁膜２７の、ｐ-型ウェル領域４を覆う部分２７ａの外周端２７ｂ側を内周端２７ｃに達しない幅で残す。例えば、保護絶縁膜２７の、ｐ-型ウェル領域４を覆う部分２７ａの外周端２７ｂから内側に例えば５０μｍの幅の部分までを、活性領域１１の周囲を囲む同心円状に残す。ｐ-型ウェル領域４上に残る保護絶縁膜２７の平面パターンは、実施の形態１の正電荷領域の空間変調パターンと同様であってもよい。次に、ウエハおもて面を熱酸化し、ウエハおもて面の、保護絶縁膜２７以外の部分に、例えば２５ｎｍ程度の厚さの薄い熱酸化膜１７を形成する。熱酸化膜１７は、ウエハおもて面を保護する保護膜である。ここまでの状態が図１１に示されている。 Next, the protective insulating film 27 is patterned and selectively removed, leaving the outer peripheral end 27b side of the portion 27a covering the p − type well region 4 with a width that does not reach the inner peripheral end 27c. For example, the protective insulating film 27 is left concentrically surrounding the periphery of the active region 11 from the outer peripheral end 27b of the portion 27a covering the p − type well region 4 to the inner portion of, for example, a width of 50 μm. The planar pattern of the protective insulating film 27 remaining on the p − type well region 4 may be the same as the spatial modulation pattern of the positive charge region in the first embodiment. Next, the front surface of the wafer is thermally oxidized, and a thin thermal oxide film 17 having a thickness of, for example, about 25 nm is formed on a portion of the front surface of the wafer other than the protective insulating film 27. The thermal oxide film 17 is a protective film that protects the front surface of the wafer. The state up to this point is shown in FIG.

次に、ウエハ裏面（ｎ+型炭化珪素基板の裏面）に裏面電極１０を形成する。この裏面電極１０を形成する際のアニールによって、保護絶縁膜２７中のｎ型不純物が電気的に活性化され正の電荷を帯び、ｐ-型ウェル領域４上に残る保護絶縁膜２７全体が正電荷領域２８となる。また、このアニールによって、実施の形態１と同様に、保護絶縁膜２７中の正イオン化したｎ型不純物がｐ-型ウェル領域４中のアクセプタを補償し、外側ＪＴＥ領域２４ｂの実効的な負電荷面密度が内側ＪＴＥ領域２４ａの負電荷面密度よりも低くなる。ここまでの状態が図１２に示されている。次に、熱酸化膜１７を選択的に除去して、エッジ終端構造部１２に熱酸化膜１７を残す。次に、実施の形態１と同様に、ショットキー電極６の形成以降の工程を順に行うことで、図９に示すダイオードが完成する。 Next, back electrode 10 is formed on the wafer back surface (the back surface of the n + -type silicon carbide substrate). By annealing at the time of forming the back electrode 10, the n-type impurity in the protective insulating film 27 is electrically activated to have a positive charge, and the entire protective insulating film 27 remaining on the p − -type well region 4 is positive. A charge region 28 is formed. In addition, by this annealing, as in the first embodiment, the positive ionized n-type impurity in the protective insulating film 27 compensates for the acceptor in the p − -type well region 4 and the effective negative charge in the outer JTE region 24b. The surface density is lower than the negative charge surface density of the inner JTE region 24a. The state up to this point is shown in FIG. Next, the thermal oxide film 17 is selectively removed, leaving the thermal oxide film 17 in the edge termination structure portion 12. Next, the diode shown in FIG. 9 is completed by sequentially performing the steps after the formation of the Schottky electrode 6 as in the first embodiment.

ショットキー電極６を形成する際のアニールによって保護絶縁膜２７中のｎ型不純物を電気的に活性化してもよい。この場合、裏面電極１０、保護絶縁膜２７、熱酸化膜１７およびショットキー電極６の順に形成すればよい。また、熱酸化膜１７に代えて、保護絶縁膜２７の、正電荷領域２８となる部分以外の部分の厚さを正電荷領域２８の厚さよりも薄く残すことで基板おもて面を保護してもよい。すなわち、保護絶縁膜２７の、外側ＪＴＥ領域２４ｂを覆う部分の厚さをそれ以外の部分の厚さよりも厚くする。この保護絶縁膜２７の厚い部分が正電荷領域２８となり、保護絶縁膜２７の厚い部分中の正イオン化したｎ型不純物による外側ＪＴＥ領域２４ｂのアクセプタへの補償効果が得られる。この場合、保護絶縁膜２７の薄い部分中の正イオン化したｎ型不純物によって内側ＪＴＥ領域２４ａのアクセプタも補償されるが、ＪＴＥ領域のアクセプタドーズ比が０．５以上となるようにｐ-型ウェル領域４のアクセプタドーズ量と保護絶縁膜２７の厚さとを適宜設定すればよい。 The n-type impurity in the protective insulating film 27 may be electrically activated by annealing when forming the Schottky electrode 6. In this case, the back electrode 10, the protective insulating film 27, the thermal oxide film 17, and the Schottky electrode 6 may be formed in this order. Further, in place of the thermal oxide film 17, the surface of the substrate is protected by leaving the thickness of the protective insulating film 27 other than the portion to be the positive charge region 28 smaller than the thickness of the positive charge region 28. May be. That is, the thickness of the portion of the protective insulating film 27 that covers the outer JTE region 24b is made thicker than the thickness of the other portions. The thick part of the protective insulating film 27 becomes the positive charge region 28, and the compensation effect to the acceptor of the outer JTE region 24b by the positive ionized n-type impurity in the thick part of the protective insulating film 27 is obtained. In this case, the acceptor of the inner JTE region 24a is also compensated for by the positive ionized n-type impurity in the thin portion of the protective insulating film 27, but the p − type well so that the acceptor dose ratio of the JTE region becomes 0.5 or more. The acceptor dose in region 4 and the thickness of protective insulating film 27 may be set as appropriate.

以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。また、実施の形態３によれば、電気的な活性化によって正の固定電荷となるｎ型不純物を含む保護絶縁膜を熱ＣＶＤにより形成することで、保護絶縁膜中全体に均一にｎ型不純物を分散させることができる。これにより、均一な電荷密度分布を有する正電荷領域を形成することができる。また、実施の形態３によれば、均一な電荷密度分布を有する正電荷領域を形成することができるため、横方向に所定の電荷密度分布を有する正電荷領域を、空間変調パターンに基づいて制御性良く形成することができる。   As described above, according to the third embodiment, the same effect as in the first embodiment can be obtained. Further, according to the third embodiment, the protective insulating film containing the n-type impurity that becomes a positive fixed charge by electrical activation is formed by thermal CVD, so that the entire n-type impurity is uniformly formed in the protective insulating film. Can be dispersed. Thereby, a positive charge region having a uniform charge density distribution can be formed. In addition, according to the third embodiment, since a positive charge region having a uniform charge density distribution can be formed, the positive charge region having a predetermined charge density distribution in the lateral direction is controlled based on the spatial modulation pattern. It can be formed with good properties.

（実施の形態４）
次に、実施の形態４にかかる半導体素子の構造について説明する。図１３は、実施の形態４にかかる半導体素子の構造を示す断面図である。実施の形態４にかかる半導体素子が実施の形態２にかかる半導体素子と異なる点は、電気的な活性化によって負の固定電荷となるｐ型不純物を含む保護絶縁膜を、熱ＣＶＤにより形成する点である。この熱ＣＶＤにより形成した保護絶縁膜中のｐ型不純物を電気的に活性化させることで負電荷領域３８が形成される。エッジ終端構造部１２において、基板おもて面の、負電荷領域３８以外の部分は、熱酸化膜１７で覆われている。負電荷領域３８の配置および電荷密度は、実施の形態２と同様である。熱酸化膜１７の厚さは、実施の形態３と同様である。 (Embodiment 4)
Next, the structure of the semiconductor element according to the fourth embodiment will be described. FIG. 13 is a cross-sectional view illustrating the structure of the semiconductor device according to the fourth embodiment. The semiconductor element according to the fourth embodiment is different from the semiconductor element according to the second embodiment in that a protective insulating film containing a p-type impurity that becomes a negative fixed charge by electrical activation is formed by thermal CVD. It is. The negative charge region 38 is formed by electrically activating p-type impurities in the protective insulating film formed by thermal CVD. In the edge termination structure portion 12, the portion of the substrate front surface other than the negative charge region 38 is covered with the thermal oxide film 17. The arrangement of the negative charge region 38 and the charge density are the same as in the second embodiment. The thickness of the thermal oxide film 17 is the same as that of the third embodiment.

実施の形態４にかかる半導体素子の製造方法は、実施の形態３にかかる半導体素子の製造方法において正電荷領域を形成するタイミングで、正電荷領域に代えて負電荷領域３８を形成すればよい。負電荷領域３８の形成方法以外の工程は、実施の形態３にかかる半導体素子の製造方法と同様である。負電荷領域３８を形成するには、まず、熱ＣＶＤによりウエハおもて面上に保護絶縁膜を堆積する。このとき、原料ガスとして、シランガス、酸素ガスに加えて、ボロン（Ｂ）やアルミニウム（Ａｌ）、ガリウム（Ｇａ）などの第１３族元素を含むジボラン（Ｂ2Ｈ6）ガスやトリメチルアルミニウム（ＴＭＡｌ）ガス、トリメチルガリウム（ＴＭＧａ）ガスなどを用いる。 In the method for manufacturing a semiconductor device according to the fourth embodiment, the negative charge region 38 may be formed in place of the positive charge region at the timing of forming the positive charge region in the method for manufacturing the semiconductor element according to the third embodiment. Steps other than the method of forming the negative charge region 38 are the same as those of the method for manufacturing a semiconductor element according to the third embodiment. In order to form the negative charge region 38, first, a protective insulating film is deposited on the front surface of the wafer by thermal CVD. At this time, as a source gas, in addition to silane gas and oxygen gas, diborane (B 2 H 6 ) gas containing group 13 elements such as boron (B), aluminum (Al), gallium (Ga), or trimethylaluminum (TMAl ) Gas, trimethylgallium (TMGa) gas, or the like is used.

次に、熱ＣＶＤにより形成した保護絶縁膜をパターニングして選択的に除去し、保護絶縁膜の、ｐ-型ウェル領域４を覆う部分の内周端側を外周端に達しない幅で残す。例えば、保護絶縁膜の、ｐ-型ウェル領域４を覆う部分の内周端から外側に例えば５０μｍの幅の部分までを、活性領域１１の周囲を囲む同心円状に残す。ｐ-型ウェル領域４上に残る保護絶縁膜の平面パターンは、実施の形態２の負電荷領域の空間変調パターンと同様であってもよい。その後、裏面電極１０またはショットキー電極６を形成する際のアニールによって、保護絶縁膜中のｐ型不純物が電気的に活性化され、ｐ-型ウェル領域４上に残る保護絶縁膜全体が負電荷領域３８となる。また、このアニールによって、実施の形態２と同様に、保護絶縁膜７中の負イオン化したｐ型不純物と内側ＪＴＥ領域３４ａ中のアクセプタとが足し合わさって、内側ＪＴＥ領域３４ａの実効的な負電荷面密度が外側ＪＴＥ領域３４ｂの負電荷面密度よりも高くなる。 Next, the protective insulating film formed by thermal CVD is selectively removed by patterning, leaving the inner peripheral end of the protective insulating film covering the p − type well region 4 with a width that does not reach the outer peripheral end. For example, the protective insulating film is left concentrically surrounding the periphery of the active region 11 from the inner peripheral end of the portion covering the p − type well region 4 to the outer portion having a width of, for example, 50 μm. The planar pattern of the protective insulating film remaining on the p − type well region 4 may be the same as the spatial modulation pattern of the negative charge region in the second embodiment. Thereafter, the p-type impurity in the protective insulating film is electrically activated by annealing when the back surface electrode 10 or the Schottky electrode 6 is formed, and the entire protective insulating film remaining on the p − -type well region 4 is negatively charged. Region 38 is formed. In addition, by this annealing, as in the second embodiment, the negative ionized p-type impurity in the protective insulating film 7 and the acceptor in the inner JTE region 34a are added together, and an effective negative charge in the inner JTE region 34a is added. The surface density is higher than the negative charge surface density of the outer JTE region 34b.

また、熱酸化膜１７に代えて、熱ＣＶＤにより形成した負の固定電荷となるｐ型不純物を含む保護絶縁膜の、負電荷領域３８となる部分以外の部分の厚さを負電荷領域３８の厚さよりも薄く残すことで基板おもて面を保護してもよい。すなわち、当該保護絶縁膜の、内側ＪＴＥ領域３４ａを覆う部分の厚さをそれ以外の部分の厚さよりも厚くする。この保護絶縁膜の厚い部分が負電荷領域３８となり、内側ＪＴＥ領域３４ａの実効的な負電荷面密度が高くなる。この場合、保護絶縁膜の薄い部分中の負イオン化したｐ型不純物によって外側ＪＴＥ領域３４ｂの実効的な負電荷面密度も高くなるが、ＪＴＥ領域のアクセプタドーズ比が０．５以上となるようにｐ-型ウェル領域４のアクセプタドーズ量と保護絶縁膜の厚さとを適宜設定すればよい。 Further, in place of the thermal oxide film 17, the thickness of the portion of the protective insulating film containing the p-type impurity, which is a negative fixed charge, formed by thermal CVD, other than the portion that becomes the negative charge region 38, is set to The front surface of the substrate may be protected by leaving it thinner than the thickness. That is, the thickness of the portion of the protective insulating film covering the inner JTE region 34a is made thicker than the thickness of the other portions. The thick portion of the protective insulating film becomes the negative charge region 38, and the effective negative charge surface density of the inner JTE region 34a is increased. In this case, the negative ionized p-type impurity in the thin portion of the protective insulating film also increases the effective negative charge surface density of the outer JTE region 34b, but the acceptor dose ratio of the JTE region is 0.5 or more. The acceptor dose amount of the p − type well region 4 and the thickness of the protective insulating film may be set as appropriate.

以上、説明したように、実施の形態４によれば、実施の形態２と同様の効果を得ることができる。また、実施の形態４によれば、電気的な活性化によって負の固定電荷となるｐ型不純物を含む保護絶縁膜を熱ＣＶＤにより形成することで、保護絶縁膜中全体に均一にｐ型不純物を分散させることができる。これにより、均一な電荷密度分布を有する負電荷領域を形成することができる。また、実施の形態４によれば、均一な電荷密度分布を有する負電荷領域を形成することができるため、横方向に所定の電荷密度分布を有する負電荷領域を、空間変調パターンに基づいて制御性良く形成することができる。   As described above, according to the fourth embodiment, the same effect as in the second embodiment can be obtained. Further, according to the fourth embodiment, the protective insulating film containing the p-type impurity that becomes a negative fixed charge by electrical activation is formed by thermal CVD, so that the p-type impurity is uniformly distributed throughout the protective insulating film. Can be dispersed. Thereby, a negative charge region having a uniform charge density distribution can be formed. In addition, according to the fourth embodiment, since a negative charge region having a uniform charge density distribution can be formed, the negative charge region having a predetermined charge density distribution in the lateral direction is controlled based on the spatial modulation pattern. It can be formed with good properties.

（実施の形態５）
次に、実施の形態５にかかる半導体素子の構造について説明する。図１４は、実施の形態５にかかる半導体素子の構造を示す断面図である。実施の形態５にかかる半導体素子が実施の形態２にかかる半導体素子と異なる点は、ＪＴＥ構造を構成するｐ-型ウェル領域を設けていない点である。すなわち、保護絶縁膜７の内部に選択的に設けられた負電荷領域１８は、エッジ終端構造部１２におけるｎ-型ドリフト層２を選択的に覆う。具体的には、負電荷領域１８は、ｎ-型ドリフト層２の、最外周ｐ+型ウェル領域３ａとｎ++型チャネルストッパー領域５とに挟まれた部分を、最外周ｐ+型ウェル領域３ａとの境界７ｄからｎ++型チャネルストッパー領域５に達しない幅で覆う。負電荷領域１８の電荷密度は、例えば、実施の形態１の正電荷領域の電荷密度と同様にすればよい。 (Embodiment 5)
Next, the structure of the semiconductor element according to the fifth embodiment will be described. FIG. 14 is a cross-sectional view illustrating the structure of the semiconductor device according to the fifth embodiment. The semiconductor element according to the fifth embodiment is different from the semiconductor element according to the second embodiment in that no p − type well region constituting the JTE structure is provided. That is, the negative charge region 18 selectively provided inside the protective insulating film 7 selectively covers the n − type drift layer 2 in the edge termination structure portion 12. Specifically, the negative charge region 18 includes a portion of the n − type drift layer 2 sandwiched between the outermost peripheral p + type well region 3a and the n ++ type channel stopper region 5 as the outermost peripheral p + type well. Cover with a width that does not reach the n ++ type channel stopper region 5 from the boundary 7d with the region 3a. The charge density of the negative charge region 18 may be the same as the charge density of the positive charge region of the first embodiment, for example.

保護絶縁膜７中に負電荷領域１８を形成することで、保護絶縁膜７中には実施の形態２と同様に負イオン化したｐ型不純物（負電荷）が残る。このため、保護絶縁膜７中の負イオン化したｐ型不純物が、ｎ-型ドリフト層２の、負電荷領域１８に覆われた部分（以下、内側エッジ領域とする）３２ａの正電荷であるドナーを補償し、内側エッジ領域３２ａの実効的な正電荷面密度が低下する。すなわち、内側エッジ領域３２ａの実効的な負電荷面密度が、エッジ終端構造部１２におけるｎ-型ドリフト層２の、内側エッジ領域３２ａよりも外側の部分（以下、外側エッジ領域とする）３２ｂの負電荷面密度よりも高くなる。これにより、ｎ-型ドリフト層２の、最外周ｐ+型ウェル領域３ａとｎ++型チャネルストッパー領域５とに挟まれた部分に、ダブルゾーンＪＴＥ構造の２つのＪＴＥ領域に相当する不純物濃度差をつけることができる。 By forming the negative charge region 18 in the protective insulating film 7, negative ionized p-type impurities (negative charge) remain in the protective insulating film 7 as in the second embodiment. For this reason, the negative ionized p-type impurity in the protective insulating film 7 is a donor whose positive charge is in the portion (hereinafter referred to as the inner edge region) 32a of the n − -type drift layer 2 covered with the negative charge region 18. And the effective positive charge surface density of the inner edge region 32a is reduced. That is, the effective negative charge surface density of the inner edge region 32a is that of the portion outside the inner edge region 32a (hereinafter referred to as the outer edge region) 32b of the n − -type drift layer 2 in the edge termination structure 12. It becomes higher than the negative charge surface density. Thus, the impurity concentration corresponding to the two JTE regions of the double zone JTE structure is formed in the portion of the n − type drift layer 2 sandwiched between the outermost peripheral p + type well region 3 a and the n ++ type channel stopper region 5. You can make a difference.

実施の形態５にかかる半導体素子の製造方法は、実施の形態２にかかる半導体素子の製造方法において、ＪＴＥ構造を構成するｐ-型ウェル領域の形成工程を省略すればよい。このため、実施の形態５においては、ショットキー電極６または裏面電極１０を形成するためのアニール時、実施の形態２と同様に保護絶縁膜７中に負電荷領域１８が形成されるとともに、保護絶縁膜７中の負イオン化したｐ型不純物により内側エッジ領域３２ａのドナーが補償され減少する。これによって、内側エッジ領域３２ａの実効的な負電荷面密度が増加し、外側エッジ領域３２ｂの負電荷面密度よりも高くなる。したがって、ｎ-型ドリフト層２の、最外周ｐ+型ウェル領域３ａとｎ++型チャネルストッパー領域５とに挟まれた部分を、ダブルゾーンＪＴＥ構造と同様に機能させることができる。 The semiconductor element manufacturing method according to the fifth embodiment may omit the step of forming the p − -type well region constituting the JTE structure in the semiconductor element manufacturing method according to the second embodiment. For this reason, in the fifth embodiment, during annealing for forming the Schottky electrode 6 or the back electrode 10, a negative charge region 18 is formed in the protective insulating film 7 as in the second embodiment, and the protection is performed. The donors in the inner edge region 32a are compensated and reduced by the negative ionized p-type impurities in the insulating film 7. As a result, the effective negative charge surface density of the inner edge region 32a increases and becomes higher than the negative charge surface density of the outer edge region 32b. Therefore, the portion of n − type drift layer 2 sandwiched between outermost peripheral p + type well region 3a and n ++ type channel stopper region 5 can function in the same manner as the double zone JTE structure.

また、実施の形態５に実施の形態４を適用し、熱ＣＶＤにより形成した保護絶縁膜からなる負電荷領域１８を形成してもよい。   Further, the negative charge region 18 made of a protective insulating film formed by thermal CVD may be formed by applying the fourth embodiment to the fifth embodiment.

説明したように、実施の形態５によれば、ＪＴＥ領域を設けない場合においても、保護絶縁膜中に負電荷領域を設けることで、エッジ終端構造部におけるｎ-型ドリフト層にダブルゾーンＪＴＥ構造の２つのＪＴＥ領域に相当する不純物濃度差をつけることができる。これにより、実施の形態２と同様の効果を得ることができる。 As described above, according to the fifth embodiment, even when no JTE region is provided, a double-zone JTE structure is provided in the n − type drift layer in the edge termination structure portion by providing a negative charge region in the protective insulating film. The impurity concentration difference corresponding to the two JTE regions can be provided. Thereby, the same effect as Embodiment 2 can be acquired.

（実施例１）
次に、上述した実施の形態１にかかる半導体素子について、ｐ-型ウェル領域４（ＪＴＥ領域）のアクセプタドーズ量と耐圧（素子耐圧）との関係について検証した。図１５は、実施例１にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。まず、上述した実施の形態１にかかる半導体素子の製造方法にしたがい、正電荷領域８の平面パターンの異なる２つのＪＢＳ構造のダイオードを作製した（以下、実施例１Ａ，１Ｂとする）。実施例１Ａ，１Ｂは、それぞれｐ-型ウェル領域４のアクセプタドーズ量の異なる複数の試料を作製している。そして、これら複数の試料についてそれぞれ耐圧を測定した。ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係を図１５に示す。図１５の横軸は、正電荷領域８を形成するアニール前（すなわち正電荷領域８の形成時に正イオン化したｎ型不純物により補償される前）のｐ-型ウェル領域４のアクセプタドーズ量（以下、単にｐ-型ウェル領域４のアクセプタドーズ量とする）であり、素子完成時の内側ＪＴＥ領域４ａのアクセプタドーズ量である。図１５の縦軸は耐圧である。 Example 1
Next, the relationship between the acceptor dose of the p − type well region 4 (JTE region) and the breakdown voltage (device breakdown voltage) was verified for the semiconductor element according to the first embodiment described above. FIG. 15 is a characteristic diagram illustrating the relationship between the acceptor dose in the JTE region and the breakdown voltage in the semiconductor device according to the first embodiment. First, in accordance with the semiconductor element manufacturing method according to the first embodiment described above, two JBS structure diodes having different plane patterns of the positive charge region 8 were manufactured (hereinafter referred to as Examples 1A and 1B). In Examples 1A and 1B, a plurality of samples having different acceptor doses in the p − type well region 4 are prepared. And the pressure | voltage resistance was measured about these some samples, respectively. FIG. 15 shows the relationship between the acceptor dose amount and the breakdown voltage of the p − type well region 4. The horizontal axis of FIG. 15 represents the acceptor dose amount of the p − type well region 4 before annealing (ie, before compensation by the n-type impurities positively ionized when the positive charge region 8 is formed) (hereinafter referred to as the horizontal axis). This is simply the acceptor dose of the p − type well region 4), and is the acceptor dose of the inner JTE region 4 a when the device is completed. The vertical axis in FIG.

実施例１Ａは、実施の形態１に例示した上記諸条件で作製した。すなわち、実施例１Ａは、単位面積当たりの正の電荷密度が内側から外側（横方向）へ向うにしたがって増加する空間変調パターンで設けられた正電荷領域８を備える。実施例１Ｂは、横方向に一様な電荷密度分布で設けられた正電荷領域８を備える。すなわち、実施例１Ｂの正電荷領域８は空間変調パターンを有していない。実施例１Ｂの、正電荷領域８の電荷密度分布以外の構成は実施例１Ａと同様である。実施例１Ａ，１Ｂともに、ＪＴＥ領域のアクセプタドーズ比を０．５とした。すなわち、保護絶縁膜７に注入されるｎ型不純物のドーズ量を、ｐ-型ウェル領域４のアクセプタドーズ量の０．５倍にしている。 Example 1A was manufactured under the above-described conditions exemplified in Embodiment 1. That is, Example 1A includes a positive charge region 8 provided with a spatial modulation pattern in which the positive charge density per unit area increases from the inside toward the outside (lateral direction). Example 1B includes a positive charge region 8 provided with a uniform charge density distribution in the lateral direction. That is, the positive charge region 8 of Example 1B does not have a spatial modulation pattern. The configuration of Example 1B other than the charge density distribution of the positive charge region 8 is the same as that of Example 1A. In both Examples 1A and 1B, the acceptor dose ratio of the JTE region was set to 0.5. That is, the dose amount of the n-type impurity implanted into the protective insulating film 7 is set to 0.5 times the acceptor dose amount of the p − -type well region 4.

比較として、従来のシングルゾーンＪＴＥ構造１１３を備えたＪＢＳ構造のダイオード（以下、従来例１Ａとする、図１９（ａ）参照）のＪＴＥ領域（ｐ-型ウェル領域）１０４のアクセプタドーズ量と耐圧との関係についても図１５に示す。図１５に示す従来例１Ａの特性は図１７と同様である。従来例１Ａは、保護絶縁膜中に正電荷領域を備えない構成であり、保護絶縁膜以外の構成は実施例１Ａと同様である。従来のダブルゾーンＪＴＥ構造１１４を備えたＪＢＳ構造のダイオード（以下、従来例１Ｂとする（図１９（ｂ）参照））の内側ＪＴＥ領域（ｐ-型ウェル領域）１０４ａのアクセプタドーズ量と耐圧との関係は図１８に示す。 As a comparison, the acceptor dose and breakdown voltage of the JTE region (p - type well region) 104 of the diode of the JBS structure (hereinafter referred to as Conventional Example 1A, see FIG. 19A) having the conventional single zone JTE structure 113 are shown. FIG. 15 also shows the relationship between the The characteristics of Conventional Example 1A shown in FIG. 15 are the same as those in FIG. Conventional Example 1A has a configuration in which no positive charge region is provided in the protective insulating film, and the configuration other than the protective insulating film is the same as that of Example 1A. Acceptance dose and breakdown voltage of the inner JTE region (p - type well region) 104a of a JBS structure diode (hereinafter referred to as Conventional Example 1B (see FIG. 19B)) having a conventional double zone JTE structure 114 The relationship is shown in FIG.

図１５に示す結果より、従来例１Ａでは、耐圧１７００Ｖ以上（横点線より上部分）を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は１．２×１０13／ｃｍ2以上２．０×１０13／ｃｍ2以下であった。一方、実施例１Ａ，１Ｂにおいて、耐圧１７００Ｖ以上を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲は１．２×１０13／ｃｍ2以上３．６×１０13／ｃｍ2以下であり、従来例１Ａよりもｐ-型ウェル領域４のアクセプタドーズ量の適正範囲を広げることができることが確認された。 From the results shown in FIG. 15, in the conventional example 1A, the range of the acceptor dose amount of the JTE region 104 capable of ensuring a breakdown voltage of 1700 V or more (above the horizontal dotted line) is 1.2 × 10 13 / cm 2 or more and 2.0 ×. It was 10 13 / cm 2 or less. On the other hand, in Examples 1A and 1B, the range of the acceptor dose amount of the p − type well region 4 that can ensure a withstand voltage of 1700 V or more is 1.2 × 10 13 / cm 2 or more and 3.6 × 10 13 / cm 2 or less. In addition, it was confirmed that the appropriate range of the acceptor dose amount of the p − type well region 4 can be expanded as compared with the conventional example 1A.

また、実施例１Ｂにおいては、ｐ-型ウェル領域４のアクセプタドーズ量に対して耐圧のピークが２つ確認されたが、２つのピーク間において耐圧を１７００Ｖ以上にすることができることが確認された。図示省略するが、ＪＴＥ領域のアクセプタドーズ比を０．５よりも小さくした場合、従来例１Ｂと同様に（図１８参照）、２つのピーク間において耐圧が１７００Ｖ以下となることが確認されている。このため、ＪＴＥ領域のアクセプタドーズ比は０．５以上であることが好ましい。ＪＴＥ領域のアクセプタドーズ比が０．５である場合に、保護絶縁膜７に注入されるｎ型不純物のドーズ量の範囲は６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下となる。 In Example 1B, two breakdown voltage peaks were confirmed with respect to the acceptor dose of the p − -type well region 4, but it was confirmed that the breakdown voltage could be 1700 V or more between the two peaks. . Although not shown, when the acceptor dose ratio of the JTE region is smaller than 0.5, it has been confirmed that the withstand voltage is 1700 V or less between the two peaks as in the conventional example 1B (see FIG. 18). . For this reason, the acceptor dose ratio of the JTE region is preferably 0.5 or more. When the acceptor dose ratio of the JTE region is 0.5, the range of the dose amount of the n-type impurity implanted into the protective insulating film 7 is 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less. It becomes.

また、図示省略するが、実施例１Ａ，１Ｂにおいて、ＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくするほど、従来例１Ｂと同様に（図１８参照）、所定耐圧を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲が狭くなる。具体的には、ｐ-型ウェル領域４を形成するためのイオン注入の、耐圧１７００Ｖ以上を確保するために要するアクセプタドーズ量の範囲の下限値はＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくしても１．２×１０13／ｃｍ2で一定に維持されるのに対し、上限値はＪＴＥ領域のアクセプタドーズ比を大きくするほど３．６×１０13／ｃｍ2から低下する。このため、ＪＴＥ領域のアクセプタドーズ比は可能な限り０．５に近いことが好ましい。 Although not shown, in Examples 1A and 1B, as the acceptor dose ratio of the JTE region is larger than 0.5, as in Conventional Example 1B (see FIG. 18), p − that can ensure a predetermined breakdown voltage. The range of the acceptor dose amount of the mold well region 4 is narrowed. Specifically, the lower limit of the range of the acceptor dose required to ensure a withstand voltage of 1700 V or higher for ion implantation for forming the p − type well region 4 is that the acceptor dose ratio of the JTE region is greater than 0.5. Even if it is increased, it is kept constant at 1.2 × 10 13 / cm 2 , whereas the upper limit decreases from 3.6 × 10 13 / cm 2 as the acceptor dose ratio in the JTE region is increased. For this reason, the acceptor dose ratio of the JTE region is preferably as close to 0.5 as possible.

また、実施例１Ａのように正電荷領域８を空間変調パターンとすることで、ｐ-型ウェル領域４のアクセプタドーズ量２×１０13／ｃｍ2付近での耐圧低下を抑制することができることが確認された。すなわち、２つのピーク間での耐圧の落ち込みを抑制し、所定耐圧を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲においてほぼ一定の耐圧を安定して確保することができることが確認された。例えば、実施例１Ａにおいては、ｐ-型ウェル領域４のアクセプタドーズ量が１．３×１０13／ｃｍ2以上３．４×１０13／ｃｍ2以下の範囲で１９００Ｖ以上の耐圧を確保することができた。すなわち、定格耐圧１７００Ｖに対して耐圧のマージンを２００Ｖ確保することができ、このマージン分のドリフト抵抗を低減させることによりオン電圧の低減につなげることができる。 Further, by using the positive charge region 8 as a spatial modulation pattern as in Example 1A, it is possible to suppress a decrease in breakdown voltage in the vicinity of the acceptor dose amount 2 × 10 13 / cm 2 of the p − type well region 4. confirmed. That is, it is confirmed that a substantially constant breakdown voltage can be stably ensured in the range of the acceptor dose amount of the p − type well region 4 that can suppress a drop in breakdown voltage between two peaks and ensure a predetermined breakdown voltage. It was. For example, in Example 1A, a withstand voltage of 1900 V or more is ensured when the acceptor dose of the p − type well region 4 is 1.3 × 10 13 / cm 2 or more and 3.4 × 10 13 / cm 2 or less. I was able to. That is, a withstand voltage margin of 200 V can be secured with respect to the rated withstand voltage of 1700 V, and the on-voltage can be reduced by reducing the drift resistance corresponding to this margin.

（実施例２）
次に、上述した実施の形態２にかかる半導体素子について、ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。図１６は、実施例２にかかる半導体素子におけるＪＴＥ領域のアクセプタドーズ量と耐圧との関係を示す特性図である。まず、上述した実施の形態２にかかる半導体素子の製造方法にしたがい、負電荷領域１８の平面パターンの異なる２つのＪＢＳ構造のダイオードを作製した（以下、実施例２Ａ，２Ｂとする）。実施例２Ａ，２Ｂは、それぞれｐ-型ウェル領域４のアクセプタドーズ量の異なる複数の試料を作製している。そして、これら複数の試料についてそれぞれ耐圧を測定した。ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係を図１６に示す。図１６の横軸は、負電荷領域１８を形成するアニール前（すなわち負電荷領域１８の形成時に負イオン化したｐ型不純物により実効的な負電荷面密度が高くなる前）のｐ-型ウェル領域４のアクセプタドーズ量（以下、単にｐ-型ウェル領域４のアクセプタドーズ量とする）であり、素子完成時の外側ＪＴＥ領域１４ｂのアクセプタドーズ量である。図１６の縦軸は耐圧である。 (Example 2)
Next, the relationship between the acceptor dose of the p − -type well region 4 and the breakdown voltage of the semiconductor element according to the second embodiment described above was verified. FIG. 16 is a characteristic diagram showing the relationship between the acceptor dose in the JTE region and the breakdown voltage in the semiconductor device according to the second embodiment. First, in accordance with the semiconductor element manufacturing method according to the second embodiment described above, two JBS structure diodes having different plane patterns of the negative charge region 18 were manufactured (hereinafter referred to as Examples 2A and 2B). In Examples 2A and 2B, a plurality of samples having different acceptor doses in the p − type well region 4 are produced. And the pressure | voltage resistance was measured about these some samples, respectively. FIG. 16 shows the relationship between the acceptor dose amount and the breakdown voltage of the p − type well region 4. The horizontal axis of FIG. 16 represents the p − type well region before annealing for forming the negative charge region 18 (that is, before the effective negative charge surface density is increased by the p type impurities negatively ionized when the negative charge region 18 is formed). 4 (hereinafter simply referred to as the acceptor dose of the p − type well region 4) and the acceptor dose of the outer JTE region 14b when the device is completed. The vertical axis in FIG.

実施例２Ａは、実施の形態２に例示した上記諸条件で作製した。すなわち、実施例２Ａは、単位面積当たりの負の電荷密度が内側から外側へ向うにしたがって減少する空間変調パターンで設けられた負電荷領域１８を備える。実施例２Ｂは、横方向に一様な電荷密度分布で設けられた負電荷領域１８を備える。すなわち、実施例２Ｂの負電荷領域１８は空間変調パターンを有していない。実施例２Ｂの、負電荷領域１８の電荷密度分布以外の構成は実施例２Ａと同様である。実施例２Ａ，２Ｂともに、ＪＴＥ領域のアクセプタドーズ比を０．５とした。すなわち、保護絶縁膜７に注入されるｐ型不純物のドーズ量を、ｐ-型ウェル領域４のアクセプタドーズ量と同じにしている。比較として、従来のシングルゾーンＪＴＥ構造１１３を備えたＪＢＳ構造のダイオード（以下、従来例２Ａとする、図１９（ａ）参照）のＪＴＥ領域１０４のアクセプタドーズ量と耐圧との関係についても図１６に示す。従来例２Ａは、保護絶縁膜中に負電荷領域を備えない構成であり、保護絶縁膜以外の構成は実施例２Ａと同様である。 Example 2A was manufactured under the above-described conditions exemplified in Embodiment 2. That is, Example 2A includes a negative charge region 18 provided in a spatial modulation pattern in which the negative charge density per unit area decreases from the inside toward the outside. Example 2B includes a negative charge region 18 provided with a uniform charge density distribution in the lateral direction. That is, the negative charge region 18 of Example 2B does not have a spatial modulation pattern. The configuration of Example 2B other than the charge density distribution of the negative charge region 18 is the same as that of Example 2A. In both Examples 2A and 2B, the acceptor dose ratio of the JTE region was set to 0.5. That is, the dose amount of the p-type impurity implanted into the protective insulating film 7 is made the same as the acceptor dose amount of the p − -type well region 4. As a comparison, the relationship between the acceptor dose and the breakdown voltage of the JTE region 104 of a JBS structure diode (hereinafter, referred to as Conventional Example 2A, see FIG. 19A) having a conventional single zone JTE structure 113 is also shown in FIG. Shown in Conventional Example 2A has a configuration in which a negative charge region is not provided in the protective insulating film, and the configuration other than the protective insulating film is the same as that of Example 2A.

なお、実施例２Ａ，２ＢのＪＴＥ構造は、実施例１Ａ，１ＢのＪＴＥ構造と同条件にした。すなわち、内側ＪＴＥ領域１４ａおよび外側ＪＴＥ領域１４ｂのアクセプタドーズ量がそれぞれ実施例１Ａ，１Ｂの内側ＪＴＥ領域４ａおよび外側ＪＴＥ領域４ｂのアクセプタドーズ量と同じになるように、ｐ-型ウェル領域４および負電荷領域１８の形成条件を調整した。具体的には、ｐ-型ウェル領域４のアクセプタドーズ量は、実施例１Ａ，１Ｂの同ドーズ量の０．５倍である。保護絶縁膜７にイオン注入するｐ型不純物のドーズ量は、実施例１Ａ，１Ｂにおいて保護絶縁膜７にイオン注入するｎ型不純物のドーズ量と同じである。従来例２Ａでは、ＪＴＥ領域（ｐ-型ウェル領域）１０４のアクセプタドーズ量を実施例２Ａ，２Ｂのｐ-型ウェル領域４のアクセプタドーズ量と同じにした。このため、従来例２Ａでは、所定耐圧を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は従来例１Ａの同アクセプタドーズ量の０．５倍となっている。実施例２Ａ，２Ｂのｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係、および、従来例２ＡのＪＴＥ領域１０４のアクセプタドーズ量と耐圧との関係を図１６に示す。 Note that the JTE structures of Examples 2A and 2B were set to the same conditions as the JTE structures of Examples 1A and 1B. That is, the p − type well region 4 and the acceptor dose amounts of the inner JTE region 14a and the outer JTE region 14b are the same as the acceptor dose amounts of the inner JTE region 4a and the outer JTE region 4b of Examples 1A and 1B, respectively. The conditions for forming the negative charge region 18 were adjusted. Specifically, the acceptor dose amount of the p − type well region 4 is 0.5 times the dose amount of Examples 1A and 1B. The dose amount of the p-type impurity ion-implanted into the protective insulating film 7 is the same as the dose amount of the n-type impurity ion-implanted into the protective insulating film 7 in Examples 1A and 1B. In Conventional Example 2A, the acceptor dose of the JTE region (p − type well region) 104 was made the same as the acceptor dose of the p − type well region 4 of Examples 2A and 2B. For this reason, in the conventional example 2A, the range of the acceptor dose amount of the JTE region 104 that can ensure a predetermined breakdown voltage is 0.5 times the acceptor dose amount of the conventional example 1A. FIG. 16 shows the relationship between the acceptor dose amount and the breakdown voltage of the p − type well region 4 in Examples 2A and 2B, and the relationship between the acceptor dose amount and the breakdown voltage of the JTE region 104 in Conventional Example 2A.

図１６に示す結果より、従来例２Ａでは、耐圧１７００Ｖ以上（横点線より上部分）を確保可能なＪＴＥ領域１０４のアクセプタドーズ量の範囲は、６×１０12／ｃｍ2以上１×１０13／ｃｍ2以下であった。一方、実施例２Ａ，２Ｂにおいては、耐圧１７００Ｖ以上を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲は、６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下であり、従来例２Ａよりもｐ-型ウェル領域４のアクセプタドーズ量の適正範囲を広げることができることが確認された。 From the results shown in FIG. 16, in the conventional example 2A, the range of the acceptor dose amount of the JTE region 104 that can ensure a breakdown voltage of 1700 V or more (above the horizontal dotted line) is 6 × 10 12 / cm 2 or more and 1 × 10 13 / cm 2 or less. On the other hand, in Examples 2A and 2B, the acceptor dose range of the p − type well region 4 that can ensure a withstand voltage of 1700 V or more is 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less. In other words, it was confirmed that the appropriate range of the acceptor dose amount of the p − type well region 4 can be expanded as compared with the conventional example 2A.

また、実施例２Ｂにおいては、ｐ-型ウェル領域４のアクセプタドーズ量に対して耐圧のピークが２つ確認されたが、２つのピーク間において耐圧を１７００Ｖ以上にすることができることが確認された。図示省略するが、ＪＴＥ領域のアクセプタドーズ比を０．５よりも小さくした場合、従来例１Ｂと同様に（図１８参照）、２つのピーク間において耐圧が１７００Ｖ以下となることが確認されている。このため、ＪＴＥ領域のアクセプタドーズ比は０．５以上であることが好ましい。ＪＴＥ領域のアクセプタドーズ比が０．５である場合、保護絶縁膜７に注入されるｐ型不純物のドーズ量の範囲は６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下となる。 In Example 2B, two breakdown voltage peaks were confirmed with respect to the acceptor dose of the p − -type well region 4, but it was confirmed that the breakdown voltage could be 1700 V or more between the two peaks. . Although not shown, when the acceptor dose ratio of the JTE region is smaller than 0.5, it has been confirmed that the withstand voltage is 1700 V or less between the two peaks as in the conventional example 1B (see FIG. 18). . For this reason, the acceptor dose ratio of the JTE region is preferably 0.5 or more. When the acceptor dose ratio of the JTE region is 0.5, the range of the dose amount of the p-type impurity implanted into the protective insulating film 7 is 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less. Become.

また、図示省略するが、実施例２Ａ，２Ｂにおいて、ＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくするほど、従来例１Ｂと同様に（図１８参照）、所定耐圧を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲が狭くなる。具体的には、ｐ-型ウェル領域４を形成するためのイオン注入の、耐圧１７００Ｖ以上を確保するために要するアクセプタドーズ量の範囲の下限値はＪＴＥ領域のアクセプタドーズ比を０．５よりも大きくしても６×１０12／ｃｍ2と一定に維持されるのに対し、上限値はＪＴＥ領域のアクセプタドーズ比を大きくするほど１．８×１０13／ｃｍ2から低下する。このため、ＪＴＥ領域のアクセプタドーズ比は可能な限り０．５に近いことが好ましい。 Although not shown, in Examples 2A and 2B, as the acceptor dose ratio of the JTE region is larger than 0.5, as in Conventional Example 1B (see FIG. 18), p − that can secure a predetermined breakdown voltage. The range of the acceptor dose amount of the mold well region 4 is narrowed. Specifically, the lower limit of the range of the acceptor dose required to ensure a withstand voltage of 1700 V or higher for ion implantation for forming the p − type well region 4 is that the acceptor dose ratio of the JTE region is greater than 0.5. Even if it is increased, it is kept constant at 6 × 10 12 / cm 2 , whereas the upper limit decreases from 1.8 × 10 13 / cm 2 as the acceptor dose ratio in the JTE region is increased. For this reason, the acceptor dose ratio of the JTE region is preferably as close to 0.5 as possible.

また、実施例２Ａのように負電荷領域１８を空間変調パターンとすることで、ｐ-型ウェル領域４のアクセプタドーズ量１×１０13／ｃｍ2付近での耐圧低下を抑制することができることが確認された。すなわち、実施例１Ａと同様に、２つのピーク間での耐圧の落ち込みを抑制し、所定耐圧を確保可能なｐ-型ウェル領域４のアクセプタドーズ量の範囲においてほぼ一定の耐圧を安定して確保することができることが確認された。例えば、実施例２Ａにおいては、ｐ-型ウェル領域４のアクセプタドーズ量が６．５×１０12／ｃｍ2以上１．７×１０13／ｃｍ2以下の範囲で１９００Ｖ以上の耐圧とすることができた。すなわち、定格耐圧１７００Ｖに対して耐圧のマージンを２００Ｖ確保することができ、このマージン分のドリフト抵抗を低減させることによりオン電圧の低減につなげることができる。 Further, by using the negative charge region 18 as a spatial modulation pattern as in Example 2A, it is possible to suppress a decrease in breakdown voltage in the vicinity of the acceptor dose of 1 × 10 13 / cm 2 in the p − type well region 4. confirmed. That is, as in Example 1A, a drop in breakdown voltage between two peaks is suppressed, and a substantially constant breakdown voltage is stably secured in the acceptor dose range of the p − type well region 4 that can ensure a predetermined breakdown voltage. Confirmed that you can. For example, in Example 2A, the withstand voltage of 1900 V or more is set when the acceptor dose of the p − type well region 4 is in the range of 6.5 × 10 12 / cm 2 to 1.7 × 10 13 / cm 2. did it. That is, a withstand voltage margin of 200 V can be secured with respect to the rated withstand voltage of 1700 V, and the on-voltage can be reduced by reducing the drift resistance corresponding to this margin.

（実施例３）
次に、上述した実施の形態３にかかる半導体素子について、ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。まず、上述した実施の形態３にかかる半導体素子の製造方法にしたがい、ｐ-型ウェル領域４のアクセプタドーズ量の異なる複数のＪＢＳ構造のダイオードを作製した（以下、実施例３とする）。これら複数の試料についてそれぞれ耐圧を測定した結果、ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係について、実施例１Ａと同様の結果が得られることが確認された（図１５参照）。 (Example 3)
Next, the relationship between the acceptor dose of the p − -type well region 4 and the breakdown voltage of the semiconductor element according to the third embodiment described above was verified. First, in accordance with the semiconductor device manufacturing method according to the third embodiment described above, a plurality of JBS structure diodes having different acceptor doses in the p − -type well region 4 were manufactured (hereinafter referred to as Example 3). As a result of measuring the breakdown voltage for each of the plurality of samples, it was confirmed that the same result as in Example 1A was obtained with respect to the relationship between the acceptor dose of the p − type well region 4 and the breakdown voltage (see FIG. 15).

（実施例４）
次に、上述した実施の形態４にかかる半導体素子について、ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係について検証した。まず、上述した実施の形態４にかかる半導体素子の製造方法にしたがい、ｐ-型ウェル領域４のアクセプタドーズ量の異なる複数のＪＢＳ構造のダイオードを作製した（以下、実施例４とする）。これら複数の試料についてそれぞれ耐圧を測定した結果、ｐ-型ウェル領域４のアクセプタドーズ量と耐圧との関係について、実施例２Ａと同様の結果が得られることが確認された（図１６参照）。 Example 4
Next, the relationship between the acceptor dose of the p − type well region 4 and the breakdown voltage of the semiconductor element according to the fourth embodiment described above was verified. First, in accordance with the semiconductor element manufacturing method according to the fourth embodiment described above, a plurality of JBS structure diodes having different acceptor doses in the p − -type well region 4 were manufactured (hereinafter referred to as Example 4). As a result of measuring the breakdown voltage for each of the plurality of samples, it was confirmed that the same result as in Example 2A was obtained with respect to the relationship between the acceptor dose of the p − type well region 4 and the breakdown voltage (see FIG. 16).

以上において本発明は種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。例えば、上述した各実施の形態では、ＪＢＳ構造のダイオードを例に説明しているが、本発明はｐｉｎダイオードや、ショットキーバリアダイオード、ＭＯＳＦＥＴ、ＪＦＥＴ、ＩＧＢＴ、ＢＪＴ（Ｂｉｐｏｌａｒ Ｊｕｎｃｔｉｏｎ Ｔｒａｎｓｉｓｔｏｒ：バイポーラジャンクショントランジスタ）、ＧＴＯなど様々な半導体素子に適用可能である。この場合、エッジ終端構造部の耐圧構造は上述したＪＢＳ構造のダイオードと同様であるため、活性領域に形成される素子構造を種々変更すればよい。また、本発明は、様々な耐圧クラスの半導体素子に適用可能である。また、本発明は、シリコン（Ｓｉ）を用いた半導体素子にも適用可能である。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。この場合、実施の形態１，３では、正電荷領域に代えて、当該正電荷領域と同じ配置および電荷密度で負電荷領域を形成すればよい。実施の形態２，４では、負電荷領域に代えて、当該負電荷領域と同じ配置および電荷密度で正電荷領域を形成すればよい。実施の形態５では、負電荷領域に代えて、実施の形態１の正電荷領域と同じ配置および電荷密度で正電荷領域を形成すればよい。   As described above, the present invention can be variously changed. In each of the above-described embodiments, for example, the dimensions and impurity concentration of each part are variously set according to required specifications. For example, in each of the above-described embodiments, a diode having a JBS structure has been described as an example. ), GTO, and various other semiconductor elements. In this case, the withstand voltage structure of the edge termination structure is the same as that of the above-described JBS structure diode, and therefore the element structure formed in the active region may be variously changed. Further, the present invention can be applied to semiconductor elements of various breakdown voltage classes. The present invention can also be applied to a semiconductor element using silicon (Si). In each embodiment, the first conductivity type is n-type and the second conductivity type is p-type. However, in the present invention, the first conductivity type is p-type and the second conductivity type is n-type. It holds. In this case, in the first and third embodiments, instead of the positive charge region, the negative charge region may be formed with the same arrangement and charge density as the positive charge region. In the second and fourth embodiments, instead of the negative charge region, a positive charge region may be formed with the same arrangement and charge density as the negative charge region. In the fifth embodiment, instead of the negative charge region, the positive charge region may be formed with the same arrangement and charge density as the positive charge region of the first embodiment.

以上のように、本発明にかかる半導体素子および半導体素子の製造方法は、エッジ終端構造部を備えた半導体素子に有用であり、特に炭化珪素半導体を用いて作製された、おもて面側から裏面側に向って電流を流す縦型半導体素子に適している。   As described above, the semiconductor element and the method for manufacturing the semiconductor element according to the present invention are useful for a semiconductor element having an edge termination structure portion, and particularly from the front surface side manufactured using a silicon carbide semiconductor. It is suitable for a vertical semiconductor element in which a current flows toward the back side.

１ ｎ+型カソード層
２ ｎ-型ドリフト層
３ ｐ+型ウェル領域
３ａ 最外周ｐ+型ウェル領域
４ ｐ-型ウェル領域
４ａ，１４ａ，２４ａ，３４ａ 内側ＪＴＥ領域
４ｂ，１４ｂ，２４ｂ，３４ｂ 外側ＪＴＥ領域
５ ｎ++型チャネルストッパー領域
６ ショットキー電極
７，２７ 保護絶縁膜
７ａ，２７ａ 保護絶縁膜の、ｐ-型ウェル領域を覆う部分
７ｂ，２７ｂ 保護絶縁膜の、ｐ-型ウェル領域を覆う部分の外周端
７ｃ，２７ｃ 保護絶縁膜の、ｐ-型ウェル領域を覆う部分の内周端
８，２８ 正電荷領域
８ａ 正電荷領域の内側の櫛歯状の部分
８ｂ 正電荷領域の内側のドット状の部分
９ パッシベーション膜
１０ 裏面電極
１１ 活性領域
１２ エッジ終端構造部
１７ 熱酸化膜
１８，３８ 負電荷領域
ｗ１ 正電荷領域の空間変調パターンのストライプ幅
ｗ２ 保護絶縁膜の、正電荷領域の空間変調パターン以外の部分のストライプ幅
ｗ３ 正電荷領域の内側の櫛歯状の部分の幅 1 n + type cathode layer 2 n − type drift layer 3 p + type well region 3a outermost peripheral p + type well region 4 p − type well region 4a, 14a, 24a, 34a Inner JTE region 4b, 14b, 24b, 34b Outside JTE region 5 n ++ type channel stopper region 6 Schottky electrode 7, 27 Protective insulating film 7a, 27a Part of protective insulating film covering p − type well region 7b, 27b p − type well region of protective insulating film Outer peripheral edge 7c, 27c of the covering portion Inner peripheral edge 8, 28 of the protective insulating film covering the p - type well region 8, 28 Positive charge region 8a Comb-shaped portion 8b inside the positive charge region 8b Inside of the positive charge region Dot-shaped portion 9 Passivation film 10 Back electrode 11 Active region 12 Edge termination structure 17 Thermal oxide film 18, 38 Negative charge region w1 Stroke of spatial modulation pattern of positive charge region Ripe width w2 Stripe width of the protective insulating film other than the spatial modulation pattern of the positive charge region w3 Width of the comb-like portion inside the positive charge region

Claims (28)

電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、
第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に設けられた第２導電型半導体領域と、
前記第２導電型半導体領域を覆う絶縁膜と、
を備え、
前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分と前記第１部分以外の第２部分とは、前記第２導電型半導体領域に対する位置が異なり、
前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高いことを特徴とする半導体素子。 A semiconductor element having a peripheral breakdown voltage structure outside an active region through which a current flows,
A second conductivity type semiconductor provided concentrically around the periphery of the active region on a surface layer of one main surface of the drift layer of the first conductivity type in the vicinity of the boundary between the active region and the peripheral breakdown voltage structure portion Area,
An insulating film covering the second conductivity type semiconductor region;
With
The first part of the part covering the second conductive type semiconductor region and the second part other than the first part of the insulating film have different positions relative to the second conductive type semiconductor region,
The first element has a higher absolute value of charge density per unit area than the second part. 前記絶縁膜は、均一な正または負の電荷密度を有し、
前記第１部分の厚さが前記第２部分の厚さよりも厚いことで、前記第１部分と前記第２部分との電荷密度差を生じさせることを特徴とする請求項１に記載の半導体素子。 The insulating film has a uniform positive or negative charge density,
2. The semiconductor device according to claim 1, wherein the thickness of the first portion is larger than the thickness of the second portion, thereby generating a charge density difference between the first portion and the second portion. . 前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする請求項１または２に記載の半導体素子。   3. The semiconductor device according to claim 1, wherein the first portion includes a positive fixed charge formed by ionizing nitrogen, phosphorus, or arsenic implanted into the insulating film. 前記第２導電型はｐ型であり、
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項３に記載の半導体素子。 It said second conductivity type is p-type,
The semiconductor element according to claim 3, wherein the first portion is a portion that covers an outer peripheral side of the second conductivity type semiconductor region of the insulating film. 前記第２導電型はｎ型であり、
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項３に記載の半導体素子。 It said second conductivity type is n-type,
The semiconductor element according to claim 3, wherein the first portion is a portion that covers an inner peripheral side of the second conductive type semiconductor region of the insulating film. 前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする請求項１または２に記載の半導体素子。   3. The semiconductor device according to claim 1, wherein the first portion is formed of a negative fixed charge formed by ionizing boron, aluminum, or gallium injected into the insulating film. 前記第２導電型はｐ型であり、
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項６に記載の半導体素子。 It said second conductivity type is p-type,
The semiconductor element according to claim 6, wherein the first portion is a portion that covers an inner peripheral side of the second conductive type semiconductor region of the insulating film. 前記第２導電型はｎ型であり、
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項６に記載の半導体素子。 It said second conductivity type is n-type,
The semiconductor element according to claim 6, wherein the first portion is a portion covering the outer peripheral side of the second conductive type semiconductor region of the insulating film. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子であって、
前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆う絶縁膜を備え、
前記絶縁膜のうちの第１部分と前記第１部分以外の第２部分とは、前記活性領域と前記周辺耐圧構造部との境界に対する位置が異なり、
前記第１部分は、前記第２部分よりも単位面積当たりの電荷密度の絶対値が高く、
前記絶縁膜は、窒化シリコン膜、酸化アルミニウム膜またはポリイミド膜であることを特徴とする半導体素子。 A semiconductor element having a peripheral breakdown voltage structure outside an active region through which a current flows,
In the peripheral breakdown voltage structure part, the insulating film covering one main surface of the drift layer of the first conductivity type is provided,
The position of the first portion of the insulating film and the second portion other than the first portion is different with respect to the boundary between the active region and the peripheral breakdown voltage structure portion,
Wherein the first portion is the absolute value rather high charge density per unit area than said second portion,
The semiconductor element , wherein the insulating film is a silicon nitride film, an aluminum oxide film, or a polyimide film . 前記第１部分は、前記絶縁膜に注入されたボロン、アルミニウムまたはガリウムをイオン化してなる負の固定電荷で構成されていることを特徴とする請求項９に記載の半導体素子。   10. The semiconductor device according to claim 9, wherein the first portion is composed of a negative fixed charge formed by ionizing boron, aluminum, or gallium injected into the insulating film. 前記第１導電型はｎ型であり、
前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、
前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする請求項１０に記載の半導体素子。 It said first conductivity type is n-type,
The first portion is a portion of the insulating film on the active region side,
The semiconductor device according to claim 10, wherein the second portion is a portion of the insulating film that is outside of the first portion. 前記第１部分は、前記絶縁膜に注入された窒素、リンまたは砒素をイオン化してなる正の固定電荷で構成されていることを特徴とする請求項９に記載の半導体素子。   10. The semiconductor device according to claim 9, wherein the first portion is formed of a positive fixed charge formed by ionizing nitrogen, phosphorus, or arsenic implanted into the insulating film. 前記第１導電型はｐ型であり、
前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、
前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする請求項１２に記載の半導体素子。 It said first conductivity type is p-type,
The second portion is a portion of the insulating film on the active region side,
The semiconductor element according to claim 12, wherein the first portion is a portion of the insulating film that is outside the second portion. 前記第１部分と前記第２部分との電荷密度差の絶対値は、６×１０12／ｃｍ2以上１．８×１０13／ｃｍ2以下であることを特徴とする請求項１〜１３のいずれか一つに記載の半導体素子。 14. The absolute value of the charge density difference between the first portion and the second portion is 6 × 10 12 / cm 2 or more and 1.8 × 10 13 / cm 2 or less. The semiconductor element as described in any one. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、A method of manufacturing a semiconductor device having a peripheral breakdown voltage structure outside an active region through which a current flows,
第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程と、A second conductivity type semiconductor region is formed in a concentric circle surrounding the periphery of the active region on a surface layer of one main surface of the drift layer of the first conductivity type in the vicinity of the boundary between the active region and the peripheral breakdown voltage structure. A region forming step to be performed;
前記第２導電型半導体領域を覆うように絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film so as to cover the second conductive type semiconductor region;
前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分に不純物をイオン注入するイオン注入工程と、An ion implantation step of ion-implanting impurities into a first portion of the insulating film covering the second conductive semiconductor region;
前記不純物を電気的に活性化し、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、The impurity is electrically activated, and the position of the insulating film with respect to the second conductivity type semiconductor region is different from the first part, and the second part other than the first part is more per unit area of the first part. An activation step to increase the absolute value of the charge density;
を含むことを特徴とする半導体素子の製造方法。The manufacturing method of the semiconductor element characterized by the above-mentioned. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、A method of manufacturing a semiconductor device having a peripheral breakdown voltage structure outside an active region through which a current flows,
第１導電型のドリフト層の一方の主面の、前記活性領域と前記周辺耐圧構造部との境界付近の表面層に、前記活性領域の周囲を囲む同心円状に第２導電型半導体領域を形成する領域形成工程と、A second conductivity type semiconductor region is formed in a concentric circle surrounding the periphery of the active region on a surface layer of one main surface of the drift layer of the first conductivity type in the vicinity of the boundary between the active region and the peripheral breakdown voltage structure. A region forming step to be performed;
化学気相成長により、前記第２導電型半導体領域を覆うように、不純物を含む絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film containing impurities so as to cover the second conductive type semiconductor region by chemical vapor deposition;
前記絶縁膜の、前記第２導電型半導体領域を覆う部分のうちの第１部分の厚さよりも、前記絶縁膜の、前記第２導電型半導体領域に対する位置が前記第１部分と異なる前記第１部分以外の第２部分の厚さを薄くする除去工程と、The position of the insulating film relative to the second conductive semiconductor region is different from the first portion than the thickness of the first portion of the insulating film covering the second conductive semiconductor region. A removal step of reducing the thickness of the second part other than the part;
前記不純物を電気的に活性化し、前記第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、An activation step of electrically activating the impurities to increase the absolute value of the charge density per unit area of the first portion than the second portion;
を含むことを特徴とする半導体素子の製造方法。The manufacturing method of the semiconductor element characterized by the above-mentioned. 前記除去工程では、前記絶縁膜の、前記第１部分以外の部分をすべて除去して、前記第１部分のみを残し、In the removing step, all portions of the insulating film other than the first portion are removed, leaving only the first portion,
前記除去工程の後、前記ドリフト層および前記第２導電型半導体領域を覆う熱酸化膜を形成する工程を、さらに含むことを特徴とする請求項１６に記載の半導体素子の製造方法。The method of manufacturing a semiconductor device according to claim 16, further comprising a step of forming a thermal oxide film covering the drift layer and the second conductivity type semiconductor region after the removing step. 前記不純物は窒素、リンまたは砒素であり、The impurity is nitrogen, phosphorus or arsenic;
前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする請求項１５〜１７のいずれか一つに記載の半導体素子の製造方法。18. The method of manufacturing a semiconductor device according to claim 15, wherein, in the activation step, the impurity is electrically activated to be a positive fixed charge. 前記第２導電型はｐ型であり、The second conductivity type is p-type;
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項１８に記載の半導体素子の製造方法。The method of claim 18, wherein the first part is a part of the insulating film that covers an outer peripheral side of the second conductivity type semiconductor region. 前記第２導電型はｎ型であり、The second conductivity type is n-type;
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項１８に記載の半導体素子の製造方法。19. The method of manufacturing a semiconductor device according to claim 18, wherein the first portion is a portion that covers an inner peripheral side of the second conductivity type semiconductor region of the insulating film. 前記不純物はボロン、アルミニウムまたはガリウムであり、The impurity is boron, aluminum or gallium,
前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする請求項１５〜１７のいずれか一つに記載の半導体素子の製造方法。The method of manufacturing a semiconductor device according to claim 15, wherein, in the activation step, the impurity is electrically activated to be a negative fixed charge. 前記第２導電型はｐ型であり、The second conductivity type is p-type;
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の内周側を覆う部分であることを特徴とする請求項２１に記載の半導体素子の製造方法。The method of claim 21, wherein the first part is a part of the insulating film that covers an inner peripheral side of the second conductivity type semiconductor region. 前記第２導電型はｎ型であり、The second conductivity type is n-type;
前記第１部分は、前記絶縁膜の、前記第２導電型半導体領域の外周側を覆う部分であることを特徴とする請求項２１に記載の半導体素子の製造方法。The method of claim 21, wherein the first part is a part of the insulating film that covers an outer peripheral side of the second conductivity type semiconductor region. 電流が流れる活性領域の外側に周辺耐圧構造部を有する半導体素子の製造方法であって、A method of manufacturing a semiconductor device having a peripheral breakdown voltage structure outside an active region through which a current flows,
前記周辺耐圧構造部において、第１導電型のドリフト層の一方の主面を覆うように絶縁膜を形成する絶縁膜形成工程と、An insulating film forming step of forming an insulating film so as to cover one main surface of the first conductivity type drift layer in the peripheral breakdown voltage structure portion;
前記絶縁膜のうちの第１部分に不純物をイオン注入するイオン注入工程と、An ion implantation step of implanting impurities into the first portion of the insulating film;
前記不純物を電気的に活性化し、前記絶縁膜の、前記活性領域と前記周辺耐圧構造部との境界に対する位置が前記第１部分と異なる前記第１部分以外の第２部分よりも前記第１部分の単位面積当たりの電荷密度の絶対値を高くする活性化工程と、The impurity is electrically activated, and the position of the insulating film with respect to the boundary between the active region and the peripheral breakdown voltage structure portion is different from the first portion than the second portion other than the first portion. An activation step for increasing the absolute value of the charge density per unit area of
を含み、Including
前記絶縁膜形成工程後、前記第１導電型のドリフト層の一方の主面または他方の主面に電極を形成する電極工程をさらに含み、An electrode step of forming an electrode on one main surface or the other main surface of the first conductivity type drift layer after the insulating film forming step;
前記電極工程で行うアニールによって前記活性化工程を行うことを特徴とする半導体素子の製造方法。A method of manufacturing a semiconductor device, wherein the activation step is performed by annealing performed in the electrode step. 前記不純物はボロン、アルミニウムまたはガリウムであり、The impurity is boron, aluminum or gallium,
前記活性化工程では、前記不純物を電気的に活性化して負の固定電荷にすることを特徴とする請求項２４に記載の半導体素子の製造方法。25. The method of manufacturing a semiconductor device according to claim 24, wherein, in the activation step, the impurities are electrically activated to form negative fixed charges. 前記第１導電型はｎ型であり、The first conductivity type is n-type;
前記第１部分は、前記絶縁膜の、前記活性領域側の部分であり、The first portion is a portion of the insulating film on the active region side,
前記第２部分は、前記絶縁膜の、前記第１部分よりも外側の部分であることを特徴とする請求項２５に記載の半導体素子の製造方法。26. The method of manufacturing a semiconductor device according to claim 25, wherein the second portion is a portion of the insulating film that is outside the first portion. 前記不純物は窒素、リンまたは砒素であり、The impurity is nitrogen, phosphorus or arsenic;
前記活性化工程では、前記不純物を電気的に活性化して正の固定電荷にすることを特徴とする請求項２４に記載の半導体素子の製造方法。25. The method of manufacturing a semiconductor device according to claim 24, wherein, in the activation step, the impurity is electrically activated to be a positive fixed charge. 前記第１導電型はｐ型であり、The first conductivity type is p-type;
前記第２部分は、前記絶縁膜の、前記活性領域側の部分であり、The second portion is a portion of the insulating film on the active region side,
前記第１部分は、前記絶縁膜の、前記第２部分よりも外側の部分であることを特徴とする請求項２７に記載の半導体素子の製造方法。28. The method of manufacturing a semiconductor device according to claim 27, wherein the first portion is a portion outside the second portion of the insulating film.
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