JPWO2016076126A1

JPWO2016076126A1 - 固体撮像装置および電子機器

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Inventors: 英治平田
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Abstract

本技術は、チップの理収の向上を図ることができるようにする固体撮像装置および電子機器に関する。画素アレイは、複数の画素が行列状に配置されてなる。駆動制御部は、画素アレイに配置されている複数の画素行毎に設けられる。駆動制御部は、複数の画素行に含まれる画素を同時に駆動するように動作する。本技術は、画素アレイの列毎に、複数のA/D変換回路を備えるCMOSイメージセンサに適用することができる。

Description

本技術は、固体撮像装置および電子機器に関し、特に、チップの理収の向上を図ることができるようにする固体撮像装置および電子機器に関する。

従来、画素アレイの列毎に、複数のA/D（Analog/Digital）変換回路を備える固体撮像装置が知られている（例えば、特許文献１参照）。

このような構成の固体撮像装置において、垂直選択回路は、画素アレイの行単位で動作する構成を有する。

特開２０１３−５５５８９号公報

しかしながら、上述した構成において、複数の画素行の画素を同時に駆動させる場合、それぞれの画素行に対応する垂直選択回路が、同じタイミングで同様の動作をすることになる。

本技術は、このような状況に鑑みてなされたものであり、チップの理収の向上を図ることができるようにするものである。

本技術の一側面の固体撮像装置は、複数の画素が行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部とを備える。

前記駆動制御部には、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作させることができる。

前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに設けることができる。

前記駆動制御部には、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給させることができる。

１共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、１共有画素行毎に設けられ、前記選択回路からの信号により、前記１共有画素行の各共有画素を駆動するドライバをさらに設けることができる。

前記選択回路には、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給させることができる。

前記駆動制御部には、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給させることができる。

前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに設けることができる。

１画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、前記１画素行毎に設けられ、前記選択回路からの信号により、前記１画素行の各画素を駆動するドライバとをさらに設け、前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給させることができる。

前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに設けることができる。

前記画素アレイが形成される第１の基板と、前記駆動制御部を含む回路が形成される第２の基板とが積層された積層構造を有するようにすることができる。

本技術の一側面の電子機器は、複数の画素が行列状に配置されてなる画素アレイと、複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置を備える。

本技術の一側面においては、複数の画素が行列状に配置されてなる画素アレイにおいて、複数の画素行の各画素が同時に駆動される。

本技術の一側面によれば、チップの理収の向上を図ることが可能となる。

CMOSイメージセンサの主な構成例を示すブロック図である。画素の構成例を示す回路図である。画素の同時駆動について説明する図である。従来の垂直選択回路の構成例を示すブロック図である。本技術の垂直選択回路の構成例を示すブロック図である。本技術の垂直選択回路の他の構成例を示すブロック図である。画素の読み出しの例を示す図である。画素の読み出しの例を示す図である。本技術の垂直選択回路のさらに他の構成例を示すブロック図である。本技術の垂直選択回路のさらに他の構成例を示すブロック図である。 CMOSイメージセンサの基板の構成例について説明する図である。本技術の電子機器の構成例を示すブロック図である。

以下、本技術の実施の形態について図を参照して説明する。

＜CMOSイメージセンサの構成例＞
図１は、CMOS（Complementary Metal Oxide Semiconductor）イメージセンサの主な構成例を示す図である。図１に示されるCMOSイメージセンサ１１は、本技術が適用される固体撮像装置の一例である。本技術は、他の構成のイメージセンサに適用されるようにしてももちろんよい。

CMOSイメージセンサ１１は、画素アレイ２１、垂直選択回路２２、およびA/D変換部２３−１，２３−２を備える。これらの構成は、図示せぬ半導体基板（チップ）上に形成される。

CMOSイメージセンサ１１においては、画素アレイ２１に入射された光が光電変換され、垂直選択回路２２により駆動された画素アレイ２１の各画素から画素信号が読み出される。そして、読み出された画素信号（アナログ信号）がA/D変換部２３−１，２３−２によりA/D変換され、入射光に対応するデジタルデータが出力される。

画素アレイ２１は、フォトダイオード等の光電変換素子を有する単位画素５１が、行列状に配置されて構成される。画素アレイ２１に配置される単位画素５１の画素数は任意とされ、行数および列数も任意とされる。以下においては、単位画素５１を、単に画素５１という。

垂直選択回路２２は、画素アレイ２１の各画素５１を行単位で駆動する。具体的には、垂直選択回路２２は、複数の画素行の画素５１を同時に駆動する。垂直選択回路２２から画素アレイ２１へは、行毎に、図示せぬ制御線が形成される。

A/D変換部２３−１，２３−２は、画素アレイ２１の各列の各画素５１から読み出されるアナログの画素信号をA/D変換する。A/D変換部２３−１，２３−２は、画素アレイ２１の列毎に設けられたカラムA/D変換回路を備える。

一般的な画素アレイには、列毎に、画素信号をカラムA/D変換回路に供給する垂直信号線が設けられる。画素アレイ２１の場合、列毎に、２本の垂直信号線が設けられるものとする。そして、１列の画素は、所定行おきに、２本の垂直信号線に交互に接続される。それぞれの垂直信号線に出力された画素信号は、A/D変換部２３−１，２３−２それぞれのカラムA/D変換回路に供給される。

＜画素の構成例＞
次に、図２を参照して、画素アレイ２１に配置される画素５１の構成例について説明する。なお、画素アレイ２１において、画素５１は、縦２画素、横２画素の４画素共有の構成をなしているものとする。

画素５１はそれぞれ、光電変換部としてのフォトダイオード（PD）６１、転送トランジスタ６２、フローティングディフュージョン（FD）６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６を有している。このうち、FD６３、リセットトランジスタ６４、増幅トランジスタ６５、および選択トランジスタ６６は、４つの画素５１に共有されている。

画素５１それぞれにおいて、PD６１のアノードは接地され、PD６１のカソードは、転送トランジスタ６２のソースに接続される。画素５１それぞれの転送トランジスタ６２のドレインは、１つの増幅トランジスタ６５のゲートに接続され、この接続点が、FD６３を構成する。

リセットトランジスタ６４は、所定の電源とFD６３との間に接続される。増幅トランジスタ６５のドレインは、所定の電源に接続され、増幅トランジスタ６５のソースは、選択トランジスタ６６のドレインに接続される。選択トランジスタ６６のソースは、垂直信号線７１に接続される。

４つの転送トランジスタ６２、リセットトランジスタ６４、および選択トランジスタ６６それぞれのゲートには、垂直選択回路２２からの制御線を介して、駆動信号TRG，RST，SELがそれぞれ供給される。

＜画素の読み出し＞
ここで、図３を参照して、上述したような共有画素からの画素信号の読み出しについて説明する。

図３は、図１に示されるCMOSイメージセンサ１１において、破線の枠Ｐで囲まれた部分の詳細な構成を示している。

図３に示される共有画素列において、それぞれの共有画素は、１共有画素行おきに、２本の垂直信号線７１−１，７１−２に交互に接続されている。

具体的には、共有画素SP1，SP3は、垂直信号線７１−１に接続される。共有画素SP1，SP3から垂直信号線７１−１に出力された画素信号は、比較部や図示せぬカウンタ等からなるカラムA/D変換回路７２−１に供給される。カラムA/D変換回路７２−１は、A/D変換部２３−１に設けられる構成である。

また、共有画素SP2，SP4は、垂直信号線７１−２に接続される。共有画素SP2，SP4から垂直信号線７１−２に出力された画素信号は、比較部や図示せぬカウンタ等からなるカラムA/D変換回路７２−２に供給される。カラムA/D変換回路７２−２は、A/D変換部２３−２に設けられる構成である。

このような構成において、２つの共有画素行の共有画素は、同時に駆動される。例えば、あるタイミングで、共有画素SP1を含む共有画素行と、共有画素SP2を含む共有画素行の共有画素が同時に駆動される。また、別のあるタイミングで、共有画素SP3を含む共有画素行と、共有画素SP4を含む共有画素行の共有画素が同時に駆動される。

この場合、垂直選択回路２２において、同時に駆動する共有画素行それぞれに対応する構成が、同じタイミングで同様の動作をすることになる。

＜従来の垂直選択回路の構成例＞
図４は、従来の垂直選択回路の詳細な構成例を示している。

図４に示される垂直選択回路２２には、各共有画素行の共有画素を駆動する構成として、駆動制御回路１１１、レベルシフタ１１２、およびドライバ１１３が設けられる。

駆動制御回路１１１は、シフトレジスタ等によって構成される。駆動制御回路１１１は、対応する共有画素行に含まれる共有画素（具体的には、共有画素を構成する４画素の少なくともいずれか１つ）を駆動するための信号を、レベルシフタ１１２に供給する。

レベルシフタ１１２は、駆動制御回路１１１からの信号のレベルを、ドライバ１１３の機能に合わせて変換し、ドライバ１１３に供給する。

ドライバ１１３は、レベルシフタ１１２からの信号に基づいて、駆動信号TRG，RST，SELを、制御線を介して、対応する共有画素行の共有画素に対して供給する。図４の例では、駆動信号TRGを供給する制御線として、各共有画素を構成する画素５１の数に対応して、４本の制御線が形成されるものとする。

なお、以下においては、駆動制御回路１１１とレベルシフタ１１２とを合わせた構成を、適宜、駆動制御部ということとする。但し、駆動制御回路１１１がレベルシフタ１１２を含むように構成されているような場合、駆動制御部は、駆動制御回路１１１のみを指すものとする。

さて、図４において、（ｎ−１）行目の共有画素行と、ｎ行目の共有画素行の共有画素が同時に駆動される場合、それぞれの共有画素行に対応する駆動制御部（駆動制御回路１１１およびレベルシフタ１１２）とドライバ１１３が、同じタイミングで同様の動作をすることになる。

＜本技術の垂直選択回路の構成例＞
図５は、本技術の垂直選択回路の詳細な構成例を示している。なお、図５に示される構成と図４に示される構成とで、同一の部分については、その説明を省略する。

図５に示される垂直選択回路２２において、駆動制御部は、２共有画素行毎に設けられ、２共有画素行の各共有画素を同時に駆動するように動作する。そして、ドライバ１１３もまた、２共有画素行毎に設けられ、駆動制御部からの信号により、２共有画素行の各共有画素を同時に駆動する。このとき、駆動制御部は、駆動の対象となる各共有画素を構成する画素５１の少なくともいずれか１つを駆動するための信号を、ドライバ１１３に供給する。

このように、図４の構成において同じタイミングで同様の動作をする駆動制御部およびドライバ１１３が、図５に示される構成においては、（ｎ−１）行目の共有画素行と、ｎ行目の共有画素行とで共通化されている。

以上の構成によれば、駆動制御部およびドライバが、同時に駆動する共有画素行毎に設けられるようにしたので、１共有画素行毎に駆動制御部およびドライバが設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。この場合、垂直選択回路と画素アレイとの間に形成される制御線の本数を削減することができるので、制御線の配線領域の面積をシュリンクすることもできる。結果として、チップの理収の向上を図ることが可能となる。

また、以上の構成によれば、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

なお、１つの駆動制御部およびドライバが共通化されている共有画素行が多いほど、上述した効果は大きくなる。

＜本技術の垂直選択回路の他の構成＞
図６は、本技術の垂直選択回路の他の構成例を示している。なお、図６に示される構成と図５に示される構成とで、同一の部分については、その説明を省略する。

図６に示される垂直選択回路２２において、駆動制御部（駆動制御回路１１１およびレベルシフタ１１２）は、２共有画素行毎に設けられる。一方、ドライバ１１３は、１共有画素行毎に設けられ、１共有画素行の各共有画素を駆動する。

さらに、図６に示される垂直選択回路２２においては、駆動制御部（レベルシフタ１１２）とドライバ１１３との間に、マルチプレクサ２１１が設けられる。マルチプレクサ２１１は、１共有画素行毎に設けられ、駆動制御部からの信号を出力するか否かを選択する選択回路として構成される。すなわち、マルチプレクサ２１１は、駆動制御部からの、駆動の対象となる各共有画素を構成する画素５１の少なくともいずれか１つを駆動するための信号を、その出力先を選択した上で、ドライバ１１３に供給する。

なお、駆動制御部は、ある２共有画素行に含まれる共有画素行のマルチプレクサ２１１に加え、他の２共有画素行に含まれる共有画素行のマルチプレクサ２１１に信号を供給するように構成されている。例えば、ｎ行目の駆動制御部は、（ｎ−１）行目の共有画素行およびｎ行目の共有画素行それぞれのマルチプレクサ２１１に加え、（ｎ＋１）行目の共有画素行のマルチプレクサ２１１に、信号を供給するように接続されている。

すなわち、ｎ行目の駆動制御部は、（ｎ−１）行目の共有画素行、ｎ行目の共有画素行、および（ｎ＋１）行目の共有画素行の画素を駆動させることができる。

なお、（ｎ−１）行目の共有画素行は、（ｎ−２）行目の駆動制御部にも駆動させられ、（ｎ＋１）行目の共有画素行は、（ｎ＋２）行目の駆動制御部にも駆動させられるようになされている。

以上の構成によれば、駆動制御部が、複数の共有画素行毎に設けられるようにしたので、１共有画素行毎に駆動制御部が設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。これにより、チップの理収の向上を図るとともに、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

また、駆動制御部とドライバとの間に、マルチプレクサを設けるようにしたので、図５に示される構成と比べて、画素の読み出しの自由度を向上させることができる。

具体的には、図７のＡや図７のＢに示されるように、共有画素SP(n-1)，SPnを構成する４画素のうちの左上の画素や、その４画素のうちの右下の画素をそれぞれ読み出すことで、縦方向の加算読み出しを行うことができる。さらに、図７のＣに示されるように、共有画素SP(n-1)を構成する４画素のうちの右上の画素と、共有画素SPnを構成する４画素のうちの左下の画素とを読み出すことで、斜め方向の加算読み出しを行うことができる。同様に、図７のＤに示されるように、共有画素SP(n-1)を構成する４画素のうちの左下の画素と、共有画素SPnを構成する４画素のうちの右上の画素とを読み出すことで、斜め方向の加算読み出しを行うことができる。

また、図８に示されるように、共有画素SP(n-2)，SP(n-1)，SPn，SP(n+1)，SP(n+2)のうち、共有画素SP(n-1)，SP(n+1)を構成する画素のみを読み出すことで、間引き読み出しを行うことができる。

このように、駆動制御部とドライバとの間に、マルチプレクサを設けることで、複雑な加算モードでの読み出しや間引き読み出しを行うことが可能となる。

なお、以上においては、２共有画素行毎に駆動制御部が設けられる構成について説明したが、３以上の共有画素行毎に駆動制御部が設けられるようにしてもよい。

この場合、画素アレイの列毎に、駆動制御部の動作により同時に駆動される共有画素行の数に対応する数だけA/D変換回路が設けられるものとする。

また、以上においては、複数の共有画素行毎に駆動制御部が設けられるようにしたが、画素アレイ２１における画素５１を画素共有の構成とせず、複数の画素行毎に駆動制御部が設けられるようにしてもよい。

＜本技術の垂直選択回路のさらに他の構成＞
図９は、本技術の垂直選択回路のさらに他の構成例を示している。なお、図９に示される構成と図５に示される構成とで、同一の部分については、その説明を省略する。

図９に示される垂直選択回路２２において、駆動制御部は、２画素行毎に設けられ、２画素行の各画素を同時に駆動するように動作する。そして、ドライバ１１３もまた、２画素行毎に設けられ、駆動制御部からの信号により、２画素行の各画素を同時に駆動する。このとき、駆動制御部は、駆動の対象となる画素５１を駆動するための信号を、ドライバ１１３に供給する。

このように、図９に示される構成においては、駆動制御部およびドライバ１１３が、（ｎ−１）行目の画素行と、ｎ行目の画素行とで共通化されている。

以上の構成によれば、駆動制御部およびドライバが、同時に駆動する画素行毎に設けられるようにしたので、１画素行毎に駆動制御部およびドライバが設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。この場合も、垂直選択回路と画素アレイとの間に形成される制御線の本数を削減することができるので、制御線の配線領域の面積をシュリンクすることもできる。結果として、チップの理収の向上を図ることが可能となる。

図１０は、本技術の垂直選択回路のさらに他の構成例を示している。なお、図１０に示される構成と図９に示される構成とで、同一の部分については、その説明を省略する。

図１０に示される垂直選択回路２２において、駆動制御部（駆動制御回路１１１およびレベルシフタ１１２）は、２画素行毎に設けられる。一方、ドライバ１１３は、１画素行毎に設けられ、１画素行の各画素を駆動する。

さらに、図１０に示される垂直選択回路２２においては、駆動制御部（レベルシフタ１１２）とドライバ１１３との間に、マルチプレクサ２１１が設けられる。マルチプレクサ２１１は、１画素行毎に設けられ、駆動制御部からの、駆動の対象となる各画素５１を駆動するための信号を、その出力先を選択した上で、ドライバ１１３に供給する。

なお、駆動制御部は、ある２画素行に含まれる画素行のマルチプレクサ２１１に加え、他の２画素行に含まれる画素行のマルチプレクサ２１１に信号を供給するように構成されている。例えば、ｎ行目の駆動制御部は、（ｎ−１）行目の画素行およびｎ行目の画素行それぞれのマルチプレクサ２１１に加え、（ｎ＋１）行目の画素行のマルチプレクサ２１１に、信号を供給するように接続されている。

すなわち、ｎ行目の駆動制御部は、（ｎ−１）行目の画素行、ｎ行目の画素行、および（ｎ＋１）行目の画素行の画素を駆動させることができる。

なお、（ｎ−１）行目の画素行は、（ｎ−２）行目の駆動制御部にも駆動させられ、（ｎ＋１）行目の画素行は、（ｎ＋２）行目の駆動制御部にも駆動させられるようになされている。

以上の構成によれば、駆動制御部が、複数の画素行毎に設けられるようにしたので、１画素行毎に駆動制御部が設けられる構成と比べて、垂直選択回路の面積をシュリンクすることができる。これにより、チップの理収の向上を図るとともに、垂直選択回路の回路規模を小さくすることができるので、垂直選択回路の消費電力を低減させることも可能となる。

なお、以上においては、２画素行毎に駆動制御部が設けられる構成について説明したが、３以上の画素行毎に駆動制御部が設けられるようにしてもよい。

この場合、画素アレイの列毎に、駆動制御部の動作により同時に駆動される画素行の数に対応する数だけA/D変換回路が設けられるものとする。

＜固体撮像装置の基板構成例＞
図１のCMOSイメージセンサ１１は、図１１のＡに示されるように、１枚の半導体基板５０１に、画素アレイ２１が配置される画素領域５１１、画素５１を制御する制御回路５１２、画素信号の信号処理回路を含むロジック回路５１３が形成された構成とされる。

しかしながら、CMOSイメージセンサ１１は、図１１のＢに示されるように、画素領域５１１と制御回路５１２が形成された第１の半導体基板５３１と、ロジック回路５１３が形成された第２の半導体基板５３２とを積層した積層構造により形成することも可能である。第１の半導体基板５３１と第２の半導体基板５３２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。

また、CMOSイメージセンサ１１は、図１１のＣに示されるように、画素領域５１１のみが形成された第１の半導体基板５４１と、制御回路５１２とロジック回路５１３が形成された第２の半導体基板５４２とを積層した積層構造により形成することも可能である。第１の半導体基板５４１と第２の半導体基板５４２は、例えば、貫通ビアやCu-Cuの金属結合により電気的に接続される。

上述した実施の形態のCMOSイメージセンサ１１として、図１１のＡ乃至図１１のＣのいずれの基板構成を適用することができる。

特に、図１１のＢや図１１のＣに示されるように、画素領域５１１が形成される基板と異なる基板に、垂直選択回路２２が形成されるようにした場合、垂直選択回路２２と各画素列とを接続する貫通ビアの本数を削減することが可能となる。結果として、垂直選択回路の面積をシュリンクすることができ、チップの理収の向上を図ることが可能となる。

＜電子機器の構成例＞
図１２は、本技術を適用した撮像装置の主な構成例を示す図である。図１２に示される撮像装置６０１は、被写体を撮像し、その被写体の画像を電気信号として出力する装置である。

図１２に示されるように撮像装置６０１は、レンズ部６１１、CMOSセンサ６１２、操作部６１４、制御部６１５、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９を有する。

レンズ部６１１は、レンズや絞り等の光学系素子よりなる。レンズ部６１１は、制御部６１５に制御されて、被写体までの焦点を調整し、焦点が合った位置からの光を集光し、CMOSセンサ６１２に供給する。

CMOSセンサ６１２は、被写体を撮像するイメージセンサである。CMOSセンサ６１２は、制御部６１５に制御されて、入射光を光電変換し、各画素の画素値をA/D変換することにより、被写体の画像データ（撮像画像データ）を得る。CMOSセンサ６１２は、制御部６１５に制御されて、その撮像により得られた撮像画像データを画像処理部６１６に供給する。

操作部６１４は、例えば、ジョグダイヤル（商標）、キー、ボタン、またはタッチパネル等により構成され、ユーザによる操作入力を受け、その操作入力に対応する信号を制御部６１５に供給する。

制御部６１５は、操作部６１４により入力されたユーザの操作入力に対応する信号に基づいて、レンズ部６１１、CMOSセンサ６１２、画像処理部６１６、表示部６１７、コーデック処理部６１８、および記録部６１９の駆動を制御し、各部に撮像に関する処理を行わせる。

画像処理部６１６は、CMOSセンサ６１２から供給された画像信号に対して、例えば、黒レベル補正や、混色補正、欠陥補正、デモザイク処理、マトリックス処理、ガンマ補正、およびYC変換等の各種画像処理を施す。この画像処理の内容は任意であり、上述した以外の処理が行われてもよい。画像処理部６１６は、画像処理を施した画像信号を表示部６１７およびコーデック処理部６１８に供給する。

表示部６１７は、例えば、液晶ディスプレイ等として構成され、画像処理部６１６からの画像信号に基づいて、被写体の画像を表示する。

コーデック処理部６１８は、画像処理部６１６からの画像信号に対して、所定の方式の符号化処理を施し、符号化処理の結果得られた画像データを記録部６１９に供給する。

記録部６１９は、コーデック処理部６１８からの画像データを記録する。記録部６１９に記録された画像データは、必要に応じて画像処理部６１６に読み出されることで、表示部６１７に供給され、対応する画像が表示される。

撮像装置６０１のCMOSセンサ６１２は、図１を参照して上述したCMOSイメージセンサ１１と同様の構成を有する。つまり、CMOSセンサ６１２において、垂直選択回路の面積をシュリンクすることができるので、撮像装置６０１の小型化を実現することができる。

なお、本技術を適用したイメージセンサを備える撮像装置は、上述した構成に限らず、他の構成であってもよい。

また、本技術の実施の形態は、上述した実施の形態に限定されるものではなく、本技術の要旨を逸脱しない範囲において種々の変更が可能である。

さらに、本技術は以下のような構成をとることができる。
（１）
複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部と
を備える固体撮像装置。
（２）
前記駆動制御部は、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作するように構成される
（１）に記載の固体撮像装置。
（３）
前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに備える
（２）に記載の固体撮像装置。
（４）
前記駆動制御部は、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給するように構成される
（３）に記載の固体撮像装置。
（５）
１共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
１共有画素行毎に設けられ、前記選択回路からの信号により、前記１共有画素行の各共有画素を駆動するドライバをさらに備える
（２）に記載の固体撮像装置。
（６）
前記選択回路は、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給する
（５）に記載の固体撮像装置。
（７）
前記駆動制御部は、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給するように構成される
（６）に記載の固体撮像装置。
（８）
前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに備える
（１）に記載の固体撮像装置。
（９）
１画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
前記１画素行毎に設けられ、前記選択回路からの信号により、前記１画素行の各画素を駆動するドライバとをさらに備え、
前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給するように構成される
（１）に記載の固体撮像装置。
（１０）
前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに備える
（１）乃至（９）のいずれかに記載の固体撮像装置。
（１１）
前記画素アレイが形成される第１の基板と、前記駆動制御部を含む回路が形成される第２の基板とが積層された積層構造を有する
（１）乃至（１０）のいずれかに記載の固体撮像装置。
（１２）
複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置
を備える電子機器。

１１ CMOSイメージセンサ，２１画素アレイ，２２垂直選択回路，２３−１，２３−２ A/D変換部，５１画素，１１１駆動制御回路，１１２レベルシフタ，１１３ドライバ，２１１マルチプレクサ，５３１第１の半導体基板，５３２第２の半導体基板，５４１第１の半導体基板，５４２第２の半導体基板，６０１撮像装置，６１２ CMOSセンサ

Claims

複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行に含まれる画素を同時に駆動するように動作する駆動制御部と
を備える固体撮像装置。
前記駆動制御部は、複数の共有画素行毎に設けられ、前記複数の共有画素行の各共有画素を同時に駆動するように動作するように構成される
請求項１に記載の固体撮像装置。
前記複数の共有画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の共有画素行の各共有画素を駆動するドライバをさらに備える
請求項２に記載の固体撮像装置。
前記駆動制御部は、前記共有画素を構成する画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給するように構成される
請求項３に記載の固体撮像装置。
１共有画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
１共有画素行毎に設けられ、前記選択回路からの信号により、前記１共有画素行の各共有画素を駆動するドライバをさらに備える
請求項２に記載の固体撮像装置。
前記選択回路は、前記共有画素を構成する各画素の少なくともいずれかを駆動するための信号を、前記ドライバに供給する
請求項５に記載の固体撮像装置。
前記駆動制御部は、ある前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に加え、他の前記複数の共有画素行に含まれる前記共有画素行の前記選択回路に、信号を供給するように構成される
請求項６に記載の固体撮像装置。
前記複数の画素行毎に設けられ、前記駆動制御部からの信号により、前記複数の画素行の各画素を同時に駆動するドライバをさらに備える
請求項１に記載の固体撮像装置。
１画素行毎に設けられ、前記駆動制御部からの信号を出力するか否かを選択する選択回路と、
前記１画素行毎に設けられ、前記選択回路からの信号により、前記１画素行の各画素を駆動するドライバとをさらに備え、
前記駆動制御部は、ある前記複数の画素行に含まれる前記画素行の前記選択回路に加え、他の複数の画素行に含まれる前記画素行の前記選択回路に、信号を供給するように構成される
請求項１に記載の固体撮像装置。
前記画素アレイの列毎に、前記駆動制御部の動作により同時に駆動される前記複数の画素行に対応する数だけ設けられるA/D変換回路をさらに備える
請求項１に記載の固体撮像装置。
前記画素アレイが形成される第１の基板と、前記駆動制御部を含む回路が形成される第２の基板とが積層された積層構造を有する
請求項１に記載の固体撮像装置。
複数の画素が行列状に配置されてなる画素アレイと、
複数の画素行毎に設けられ、前記複数の画素行の各画素を同時に駆動するように動作する駆動制御部と有する固体撮像装置
を備える電子機器。