JPWO2016016968A1 - 電子装置及び電子装置の製造方法 - Google Patents
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Abstract
低損失で信号伝送が可能な導波管を備える小型の電子装置を提供する。電子装置（１）は、信号端子（２２ａｂ）を有する基板（２０）と、基板（２０）の上方に設けられた導波管（１０）とを有する。導波管（１０）は、基板（２０）の信号端子（２２ａｂ）に対応する位置に開口部（１１ａ）を有する下部導体（１１）と、下部導体（１１）の上方に配置された上部導体（１２）とを含む。信号端子（２２ａｂ）の上方には、導波管（１０）の下部導体（１１）と非接触でその開口部（１１ａ）を貫通する導体ピン（４０）が設けられ、導体ピン（４０）は、下部導体（１１）の上方の上部導体（１２）に接続される。
Description
本発明は、電子装置及び電子装置の製造方法に関する。
電子装置の信号伝送に、導波管を用いる技術が知られている。例えば、半導体チップの上方或いは下方に導波管を設け、半導体チップに電気的に接続された送信アンテナ及び受信アンテナを、その導波管内に、導波管とは非接触で設けた半導体装置等が提案されている。
導波管は、平面伝送路よりも低損失な信号伝送を可能にする。しかし、これまでの導波管構造では、低損失で信号伝送が可能な導波管のサイズが大きくなって、導波管を備えた小型の電子装置を得ることが難しい場合がある。
本発明の一観点によれば、端子を有する基板と、前記基板の上方に設けられ、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管と、前記端子の上方に設けられ、前記下部導体と非接触で前記開口部を貫通し、前記上部導体に接続される柱状導体とを含む電子装置が提供される。
本発明の一観点によれば、端子を有する基板を準備する工程と、前記基板の上方に、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管を形成する工程とを含み、前記導波管を形成する工程は、前記端子の上方に、前記下部導体と非接触で前記開口部を貫通して前記上部導体に接続される柱状導体を形成する工程を含む電子装置の製造方法が提供される。
開示の技術によれば、低損失で信号伝送が可能な導波管を備える小型の電子装置を実現することが可能になる。
本発明の目的、特徴及び利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
本発明の目的、特徴及び利点は、本発明の例として好ましい実施の形態を表す添付の図面と関連した以下の説明により明らかになるであろう。
まず、導波管の一形態について述べる。
図１は導波管の一形態の説明図である。図１（Ａ）は導波管の一形態の要部斜視模式図、図１（Ｂ）は図１（Ａ）の面Ｘの断面模式図である。
図１は導波管の一形態の説明図である。図１（Ａ）は導波管の一形態の要部斜視模式図、図１（Ｂ）は図１（Ａ）の面Ｘの断面模式図である。
図１（Ａ）及び図１（Ｂ）に示す導波管１００は、下部導体１１０、上部導体１２０、及び側壁導体１３０を含む。下部導体１１０に対向するように上部導体１２０が設けられ、下部導体１１０と上部導体１２０は、側壁導体１３０で連結されている。導波管１００の内部は、例えば中空とされる。
導波管１００は、半導体チップや半導体チップを含む半導体装置等のデバイス（電子装置）上に搭載され、デバイス側から引き出される信号線、例えば図１（Ａ）及び図１（Ｂ）に示すような同軸構造の信号線（同軸信号線）２００と接続される。
同軸信号線２００は、中心導体２１０、及び中心導体２１０の周囲に絶縁材料２２０を介して設けられた被覆導体２３０を含む。このような同軸信号線２００が導波管１００に接続されて、導波管１００との間で信号の伝送（モードの変換）が行われる。同軸信号線２００は、導波管１００との間での伝送信号の変換のため、その中心導体２１０を、導波管１００とは非接触で導波管１００内に露出させ、導波管１００と接続される。導波管１００内に露出する中心導体２１０の長さＩは、例えば、伝送信号の１／４波長程度とされる。
導波管１００の幅ａは、伝送信号の周波数に基づいて設定され、導波管１００の厚みｂは、規格として幅ａの半分程度とされることが多い。
ミリ波を超える高周波信号の伝送には、中空の導波管１００を用いることで、低損失の信号伝送が行える。
ミリ波を超える高周波信号の伝送には、中空の導波管１００を用いることで、低損失の信号伝送が行える。
但し、上記の導波管１００のように、同軸信号線２００の中心導体２１０を伝送信号の１／４波長程度、導波管１００内に露出させる形態では、導波管１００のサイズ（厚み）が大きくなり、導波管１００を含むモジュールが大型になる場合がある。
ここで、図２は導波管の別形態の説明図である。図２（Ａ）は導波管の別形態の要部斜視模式図、図２（Ｂ）は図２（Ａ）の面Ｙの断面模式図である。
図２（Ａ）及び図２（Ｂ）には、上記図１（Ａ）及び図１（Ｂ）に示した導波管１００よりも厚みを薄くした導波管１００ａを例示している。この導波管１００ａは、上記導波管１００よりも、下部導体１１０と上部導体１２０の間隔を狭め、且つ、同軸信号線２００の、導波管１００ａ内に露出する中心導体２１０の長さＩを短くした構造を有している。
図２（Ａ）及び図２（Ｂ）には、上記図１（Ａ）及び図１（Ｂ）に示した導波管１００よりも厚みを薄くした導波管１００ａを例示している。この導波管１００ａは、上記導波管１００よりも、下部導体１１０と上部導体１２０の間隔を狭め、且つ、同軸信号線２００の、導波管１００ａ内に露出する中心導体２１０の長さＩを短くした構造を有している。
このような薄型の導波管１００ａを用いると、導波管１００ａを含むモジュールの大型化は抑えられ得る。しかし、薄型化の結果、同軸信号線２００の、導波管１００ａ内に露出する中心導体２１０の長さＩが、伝送信号の１／４波長に満たなくなると、十分なインピーダンス整合が行われず、同軸信号線２００と導波管１００ａの間で良好な信号伝送が行えなくなる場合がある。
以上のような点に鑑み、以下では、低損失の信号伝送が可能で、モジュールの大型化が抑制可能な導波管、及びそのような導波管を備える電子装置について説明する。
以下、本発明の一実施形態に係る導波管、及び導波管を備えた電子装置について、詳細に説明する。
以下、本発明の一実施形態に係る導波管、及び導波管を備えた電子装置について、詳細に説明する。
図３は電子装置の一例を示す図である。図３（Ａ）は電子装置の一例の要部平面模式図、図３（Ｂ）は電子装置の一例の要部断面模式図である。ここで、図３（Ａ）は図３（Ｂ）のＰ２−Ｐ２線に沿った位置の平面模式図、図３（Ｂ）は図３（Ａ）のＰ１−Ｐ１線に沿った位置の断面模式図である。
図３（Ａ）及び図３（Ｂ）に示す電子装置１は、基板２０及び導波管１０を有している。
導波管１０は、下部導体１１、上部導体１２、及び側壁導体１３を含む。下部導体１１に対向するように上部導体１２が設けられ、下部導体１１と上部導体１２は、側壁導体１３で連結されている。導波管１０の内部は、中空になっている。導波管１０の外側には、絶縁層３０が設けられている。
導波管１０は、下部導体１１、上部導体１２、及び側壁導体１３を含む。下部導体１１に対向するように上部導体１２が設けられ、下部導体１１と上部導体１２は、側壁導体１３で連結されている。導波管１０の内部は、中空になっている。導波管１０の外側には、絶縁層３０が設けられている。
導波管１０は、基板２０上方に設けられている。ここでは基板２０の一例として、擬似ＳｏＣ（System on Chip）基板を図示している。基板２０は、ダイシングによる個片化前のものでも、個片化後のものでもよい。基板２０は、樹脂層２１、及び樹脂層２１に埋設された半導体チップ２２を含む。半導体チップ２２は、複数の端子２２ａを有している。ここでは端子２２ａとして、グランド（ＧＮＤ）端子２２ａａ及び信号端子２２ａｂを例示している。半導体チップ２２は、ＧＮＤ端子２２ａａ及び信号端子２２ａｂ（端子２２ａ）が樹脂層２１の表面２１ａ側に露出するように、樹脂層２１に埋設されている。
尚、基板２０の樹脂層２１には、半導体チップ２２のほか、別の半導体チップや、チップコンデンサ等のチップ部品が更に埋設されてもよい。
また、導波管１０を設ける基板は、この基板２０のような樹脂層２１と半導体チップ２２を含む擬似ＳｏＣ基板に限定されるものではなく、半導体チップ、インターポーザ、回路基板等でもよい。ここでは説明の便宜上、図３（Ｂ）に示すような擬似ＳｏＣ基板を基板２０の例とする。
また、導波管１０を設ける基板は、この基板２０のような樹脂層２１と半導体チップ２２を含む擬似ＳｏＣ基板に限定されるものではなく、半導体チップ、インターポーザ、回路基板等でもよい。ここでは説明の便宜上、図３（Ｂ）に示すような擬似ＳｏＣ基板を基板２０の例とする。
導波管１０の下部導体１１は、基板２０上方に絶縁層３０を介して設けられ、基板２０の半導体チップ２２のＧＮＤ端子２２ａａに電気的に接続されている。この下部導体１１には、半導体チップ２２の信号端子２２ａｂに対応する位置に開口部１１ａが設けられている。開口部１１ａに対応する信号端子２２ａｂ上には、導体ピン（柱状導体）４０が設けられている。導体ピン４０は、信号端子２２ａｂ側から、下部導体１１の開口部１１ａを貫通し、更に上部導体１２側へと延び、上端が上部導体１２に達するように、設けられている。
導体ピン４０は、信号端子２２ａｂ上に設けられた下層のピン４１と、このピン４１上に設けられた中層のピン４２と、更にこのピン４２上に設けられて上部導体１２に接続（短絡）された上層のピン４３とを含む。ここでは、信号端子２２ａｂから下部導体１１（その開口部１１ａ）の上面までの高さでピン４１を設け、下部導体１１の上面から上部導体１２の下面までを２分割した高さでピン４２とピン４３を設けた場合を例示している。導体ピン４０のピン４１、ピン４２及びピン４３の径（平面方向の断面の幅）は、それぞれ所望の値に設定することができる。ここではピン４１よりもピン４２が大径で、ピン４２よりもピン４３が小径である場合を例示している。
尚、導体ピン４０のピン４１、ピン４２及びピン４３の平面方向の断面形状は、円形状のほか、略円形状、楕円形状、略楕円形状、矩形状、略矩形状等、様々な形状とすることが可能である。
また、半導体チップ２２の信号端子２２ａｂと導波管１０の上部導体１２の間を繋ぐ導体ピン４０のピンの層数は、上記のピン４１、ピン４２及びピン４３のような３層に限定されるものではなく、１層又は２層以上の層数に設定することができる。ここでは説明の便宜上、導体ピン４０のピンの層数を３層とする場合を例にする。
電子装置１では、上記のような導波管１０と基板２０（半導体チップ２２の信号端子２２ａｂ）の間で、信号の伝送（モード変換）が行われる。導波管１０の下部導体１１から上部導体１２までの距離、即ち導波管１０の厚み（高さ）は、例えば、半導体チップ２２と導波管１０の間を伝送される信号の１／４波長以下とすることができる。半導体チップ２２側のインピーダンスと、導波管１０側のインピーダンスは、導体ピン４０のピン４１、ピン４２及びピン４３の径で調整する（整合させる）ことができる。
図４及び図５は電子装置の伝送特性の解析例を示す図である。
ここで、図４には、半導体チップ２２の信号端子２２ａｂ上に設けた導体ピン４０ａと導波管１０の上部導体１２を接続（短絡）させない形態の電子装置１ａ（上記図１の導波管１００を設けた電子装置に相当）の解析例を示している。このような電子装置１ａの要部断面を、図４（Ａ）に模式的に図示している。図４（Ａ）に示す電子装置１ａにおいて、導波管１０の厚み（下部導体１１と上部導体１２の間の距離）は、４３２μｍとしている。図４（Ｂ）は、このような電子装置１ａの電磁界解析結果の一例である。図４（Ｂ）には、図４（Ｃ）に示すような、導波管１０の２ポート（Port 1, 2）に設けた導体ピン４０ａ間の距離を３ｍｍに設定した場合の電磁界解析で得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を反射特性の評価に用い、Ｓ２１を通過特性の評価に用いる。
ここで、図４には、半導体チップ２２の信号端子２２ａｂ上に設けた導体ピン４０ａと導波管１０の上部導体１２を接続（短絡）させない形態の電子装置１ａ（上記図１の導波管１００を設けた電子装置に相当）の解析例を示している。このような電子装置１ａの要部断面を、図４（Ａ）に模式的に図示している。図４（Ａ）に示す電子装置１ａにおいて、導波管１０の厚み（下部導体１１と上部導体１２の間の距離）は、４３２μｍとしている。図４（Ｂ）は、このような電子装置１ａの電磁界解析結果の一例である。図４（Ｂ）には、図４（Ｃ）に示すような、導波管１０の２ポート（Port 1, 2）に設けた導体ピン４０ａ間の距離を３ｍｍに設定した場合の電磁界解析で得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を反射特性の評価に用い、Ｓ２１を通過特性の評価に用いる。
また、図５には、半導体チップ２２の信号端子２２ａｂ上に設けた導体ピン４０と導波管１０の上部導体１２を接続（短絡）させた上記図３の電子装置１の解析例を示している。電子装置１の要部断面を、図５（Ａ）に模式的に図示している。図５（Ａ）に示す電子装置１において、導波管１０の厚み（下部導体１１と上部導体１２の間の距離）は、４０μｍとしている。図５（Ｂ）は、このような電子装置１の電磁界解析結果の一例である。図５（Ｂ）には、図５（Ｃ）に示すような、導波管１０の２ポート（Port 1, 2）に設けた導体ピン４０間の距離を３ｍｍに設定した場合の電磁界解析で得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
尚、図４（Ｂ）及び図５（Ｂ）に示すＳパラメータ（Ｓ１１，Ｓ２１）は、絶対値｜Ｓ｜の対数をとった値（ｄＢ）である。以下で述べる図７（Ａ）、図７（Ｂ）及び図１２についても同じである。
上記のように、信号端子２２ａｂ上の導体ピン４０を導波管１０に短絡させた電子装置１（図５（Ａ））では、導体ピン４０ａを導波管１０に短絡させない電子装置１ａ（図４（Ａ））に比べて、導波管１０の厚みを１／１０程度としている。図４（Ｂ）及び図５（Ｂ）より、導体ピン４０を導波管１０に短絡させた電子装置１（図５（Ａ））の伝送損失は、短絡させない電子装置１ａ（図４（Ａ））の伝送損失と同等と言える。電子装置１では、電子装置１ａと同等の伝送損失で、導波管１０の厚みを１／１０程度に縮小することができる。
図６及び図７は導波管変換部の伝送特性の解析例を示す図である。
ここで、図６には、導体ピン形状の異なる導波管１０の変換部のモデルを例示している。図６（Ａ）には、上記図１の導波管１００に相当するモデル、即ち導体ピン４０ａを導波管１０に短絡させないモデルＡ（Model A）を示している。一方、図６（Ｂ）及び図６（Ｃ）は、導体ピン４０を導波管１０に短絡させたモデルである。図６（Ｂ）には、一定の径の導体ピン４０を導波管１０に短絡させたモデルＢ（Model B）を示し、図６（Ｃ）には、異なる径の部位を設けた導体ピン４０を導波管１０に短絡させたモデルＣ（Model C）を示している。
ここで、図６には、導体ピン形状の異なる導波管１０の変換部のモデルを例示している。図６（Ａ）には、上記図１の導波管１００に相当するモデル、即ち導体ピン４０ａを導波管１０に短絡させないモデルＡ（Model A）を示している。一方、図６（Ｂ）及び図６（Ｃ）は、導体ピン４０を導波管１０に短絡させたモデルである。図６（Ｂ）には、一定の径の導体ピン４０を導波管１０に短絡させたモデルＢ（Model B）を示し、図６（Ｃ）には、異なる径の部位を設けた導体ピン４０を導波管１０に短絡させたモデルＣ（Model C）を示している。
図７には、図６（Ａ）〜図６（Ｃ）の各モデルＡ〜Ｃにおける変換部の入出力ポート（Port 1, 2）について電磁界解析で得られた周波数とＳパラメータの関係の一例を示している。図７（Ａ）には、周波数（Frequency [GHz]）とＳ１１（S11 [dB]）の関係の一例を示し、図７（Ｂ）には、周波数（Frequency [GHz]）とＳ２１（S21 [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
図７（Ａ）及び図７（Ｂ）より、導体ピン４０を導波管１０に短絡させたモデルＢ，Ｃでは、導体ピン４０ａを導波管１０に短絡させないモデルＡに比べて、伝送信号の反射特性の指標となるＳ１１の値が低く、通過特性の指標となるＳ２１の値が高くなる。モデルＢ，Ｃでは、モデルＡに比べて、導波管１０の変換部における伝送損失を小さく抑えることができる。
上記のモデルＢ，Ｃについて図７（Ａ）及び図７（Ｂ）に示したように、導波管１０と短絡させる導体ピン４０の形状は、伝送信号の反射特性及び通過特性に影響を及ぼす。導体ピン４０の形状を調整することで、導波管１０の変換部における反射特性及び通過特性を調整することができる。そして、このような調整を行うことで、導波管１０と信号線（上記半導体チップ２２の信号端子２２ａｂ、導体ピン４０）のインピーダンス整合を行うことも可能になる。
導体ピン４０の形状を含め、導体ピン４０及び導波管１０の設計方法について、次の図８〜図１２を参照して説明する。
図８〜図１２は導体ピン設計方法の一例の説明図である。
図８〜図１２は導体ピン設計方法の一例の説明図である。
図８は設計初期の導体ピンと導波管を含む電子装置を模式的に示す図である。ここで、図８（Ａ）は電子装置の要部平面模式図、図８（Ｂ）は電子装置の要部断面模式図である。
まず、半導体チップ２２の信号端子２２ａｂ上に設けるピン４１の径Ｄｐを任意の一定値に設定する。ピン４１の径Ｄｐは、例えば、信号端子２２ａｂの平面サイズを基に設定することができる。設計初期では、このピン４１上に設けるピン４２及びピン４３も、径Ｄｐに設定する。
導波管１０の下部導体１１に設ける開口部１１ａの開口サイズ（径）Ｄｈは、ピン４１、絶縁層３０及び下部導体１１を、ピン４１を中心導体とする同軸線と見做した時の特性インピーダンスが例えば５０Ωといった所定値になる径Ｄｈに設定することができる。
導波管１０の厚みｂ及び幅ａは、それぞれ任意の一定値に設定することができる。但し、伝送する信号の周波数を基に設定されることが望ましい。また、側壁導体１３から導体ピン４０までの距離（バックスタブ長Ｌｂ）は、例えば、導波管１０内を伝送される信号の１／４波長程度に設定することができる。
一例として、周波数３００ＧＨｚの信号を伝送させる導波管１０とそれに接続する導体ピン４０について、導体ピン４０（ピン４１）の径Ｄｐを１００μｍ、下部導体１１の開口径Ｄｈを２３０μｍとする。また、導波管１０の幅ａを８６４μｍ、厚みｂを４０μｍ、バックスタブ長Ｌｂを３００μｍとする。
設計初期の導体ピン４０でインピーダンス整合が取れない場合、ピン４１上のピン４２及びピン４３の径を調整する。尚、この調整時には、ピン４１、ピン４２及びピン４３の各々の長さは変化させない。
図９は導体ピンの第１調整の説明図である。ここで、図９（Ａ）は第１調整段階の電子装置の一例を示す要部断面模式図、図９（Ｂ）は第１調整段階のスミスチャートの一例を示す図である。尚、図９（Ｂ）には、半導体チップ２２側から見た入力インピーダンス（正規化）のスミスチャートを示している。
例えば、図９（Ａ）に示すように、ピン４２及び４３の径Ｄｂを、信号端子２２ａｂ上のピン４１の径Ｄｐよりも大きくすると、導波管１０の下部導体１１とそれに近い導体ピン４０のピン４２との距離が縮まり、下部導体１１と導体ピン４０の間の容量が大きくなる。そのため、図９（Ｂ）に示すように、半導体チップ２２側から見た入力インピーダンスは、虚部がマイナス方向にシフトする傾向を示す。ピン４２及びピン４３の径Ｄｂを大きくすると、導体ピン４０の抵抗値が小さくなるため、入力インピーダンスの実部も多少小さくなる。
尚、ピン４２及びピン４３の径Ｄｂを、ピン４１の径Ｄｐよりも小さくした場合には、大きくした場合と逆方向にシフトする傾向を示す。
このようなピン４２及びピン４３の径Ｄｂの調整によってインピーダンス整合が取れない場合には、ピン４２及びピン４３のうち、上側のピン４３の径を更に調整する。尚、この調整時には、ピン４１、ピン４２及びピン４３の各々の長さは変化させない。
このようなピン４２及びピン４３の径Ｄｂの調整によってインピーダンス整合が取れない場合には、ピン４２及びピン４３のうち、上側のピン４３の径を更に調整する。尚、この調整時には、ピン４１、ピン４２及びピン４３の各々の長さは変化させない。
図１０は導体ピンの第２調整の説明図である。ここで、図１０（Ａ）は第２調整段階の電子装置の一例を示す要部断面模式図、図１０（Ｂ）は第２調整段階のスミスチャートの一例を示す図である。尚、図１０（Ｂ）には、半導体チップ２２側から見た入力インピーダンス（正規化）のスミスチャートを示している。
例えば、図１０（Ａ）に示すように、ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも小さくすると、導波管１０の下部導体１１とそれに近い導体ピン４０のピン４２との距離は変化しない。そのため、下部導体１１と導体ピン４０の間の容量は変化しないか或いは大きく変化しない。ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも小さくすると、導体ピン４０の抵抗値が大きくなるため、半導体チップ２２側から見た入力インピーダンスの実部が大きくなる方向にシフトする傾向を示す。
尚、ピン４３の径Ｄｔを、直下のピン４２の径Ｄｂよりも大きくした場合には、導体ピン４０の抵抗値が小さくなり、入力インピーダンスの実部が小さくなる。更に、ピン４３と下部導体１１の間の容量が増加し、入力インピーダンスの虚部も、ある程度変化するようになる。
図１１及び図１２はインピーダンス整合の一例の説明図である。ここで、図１１には、上記図９で述べたような第１調整、及び上記図１０で述べたような第２調整を行って、インピーダンス整合を取る場合の一例のスミスチャートを示している。図１２には、未調整段階並びに第１調整後及び第２調整後の電磁界解析により得られた周波数（Frequency [GHz]）とＳパラメータ（S parameter [dB]）の関係の一例を示している。Ｓ１１を伝送信号の反射特性の評価に用い、Ｓ２１を伝送信号の通過特性の評価に用いる。
例えば、図８の設計初期の未調整段階で、導体ピン４０のピン４２及びピン４３の径（Ｄｂ，Ｄｔ）が、信号端子２２ａｂ上のピン４１の径Ｄｐと同じで、いずれも１００μｍに設定されているものとする（Ｄｔ＝Ｄｂ＝１００μｍ（Ｄｐ））。
このような導体ピン４０について、図９で述べた第１調整の例に従い、まずピン４１上のピン４２及びピン４３の径Ｄｂを、伝送信号の周波数付近で入力インピーダンスの虚部が０になるか又はほぼ０になるように、調整する。この例では、径Ｄｐが１００μｍであるピン４１上のピン４２及びピン４３の径Ｄｂを、いずれも１８０μｍにする（Ｄｔ＝Ｄｂ＝１８０μｍ）。このようにすると、導波管１０の下部導体１１と導体ピン４０の間の容量が増加し、主に入力インピーダンスの虚部がマイナス方向にシフトし、虚部が０になるか又は０に近づくようになる。
続いて、このような導体ピン４０について、図１０で述べた第２調整の例に従い、上側のピン４３の径Ｄｔを、入力インピーダンスの実部を１にするか又は１に近付けるように、調整する。この例では、上側のピン４３の径Ｄｔを、その下側の径Ｄｂが１８０μｍのピン４２よりも小さい、８５μｍにする（Ｄｔ＝８５μｍ，Ｄｂ＝１８０μｍ）。このようにすると、導体ピン４０の抵抗値が大きくなり、主に入力インピーダンスの実部が増加する方向にシフトし、実部が１になるか又は１に近付く、即ちインピーダンス整合が取れるようになる。
尚、このような第１調整と第２調整を行った後に、より良好なインピーダンス整合が取れるように、導体ピン４０のピン４１、ピン４２及びピン４３のうちの１つ又は２つ以上について、径の微調整を行ってもよい。
上記のように、未調整の段階から、まず第１調整を行い、続いて第２調整を行うことで、図１２に示すように、伝送信号の反射特性の指標となるＳ１１の値を低くし、通過特性の指標となるＳ２１の値を高くすることができる。このように導体ピン４０として設けるピン４１、ピン４２及びピン４３の径を調整することで、インピーダンス整合を取り、導波管１０の変換部における伝送損失を小さく抑えることが可能になる。
続いて、上記のような導波管１０を備える電子装置の形成方法の一例について、図１３〜図２０を参照して詳細に説明する。図１３〜図２０には、電子装置の各形成工程の要部断面を模式的に図示している。
ここでは、基板２０として擬似ＳｏＣ基板を用い、擬似ＳｏＣ基板上に配線（再配線）を形成する所謂再配線技術を用いて、導波管１０を形成する場合を例にして説明する。
まず、図１３（Ａ）に示すような、樹脂層２１、及び樹脂層２１に埋設された半導体チップ２２を含む基板２０（擬似ＳｏＣ基板）を準備する。基板２０の樹脂層２１には、例えば、エポキシ系の樹脂にシリカ等のフィラー（充填剤）を混合したものを用いる。基板２０は、半導体チップ２２の周囲をその端子２２ａ（２２ａａ，２２ａｂ）の配設面側が露出するように樹脂層２１で被覆し、これを加熱成形することによって、形成する。尚、基板２０の樹脂層２１には、半導体チップ２２のほか、別の半導体チップや、チップコンデンサ等のチップ部品が更に埋設されてもよい。
まず、図１３（Ａ）に示すような、樹脂層２１、及び樹脂層２１に埋設された半導体チップ２２を含む基板２０（擬似ＳｏＣ基板）を準備する。基板２０の樹脂層２１には、例えば、エポキシ系の樹脂にシリカ等のフィラー（充填剤）を混合したものを用いる。基板２０は、半導体チップ２２の周囲をその端子２２ａ（２２ａａ，２２ａｂ）の配設面側が露出するように樹脂層２１で被覆し、これを加熱成形することによって、形成する。尚、基板２０の樹脂層２１には、半導体チップ２２のほか、別の半導体チップや、チップコンデンサ等のチップ部品が更に埋設されてもよい。
基板２０には、例えば、ダイシングによる個片化前のウェハ状のもの（擬似ウェハ）を用いる。尚、基板２０には、擬似ウェハをダイシングにより個片化したものを用いることもできる。
次いで、図１３（Ｂ）に示すように、基板２０内の半導体チップ２２の端子２２ａに通じる開口部３１ａを有する絶縁層３１（上記絶縁層３０の一部）を形成する。その際は、例えば、まず基板２０上に、厚さ１０μｍで感光性フェノール系樹脂を塗布し、これを露光した後、水酸化テトラメチルアンモニウム（ＴＭＡＨ）等を用いて現像する。そして、２００℃〜２５０℃の温度、例えば２００℃でキュア（硬化）を行い、図１３（Ｂ）に示すような、開口部３１ａを有する絶縁層３１を形成する。
次いで、図１３（Ｃ）に示すように、開口部３１ａ内を含む絶縁層３１上に、シード層５１を形成する。その際は、例えば、絶縁層３１上に、スパッタリングによってチタン（Ｔｉ）層を厚さ２０ｎｍで形成し、更にそのＴｉ層上に、スパッタリングによって銅（Ｃｕ）層を厚さ１００ｎｍで形成して、シード層５１を形成する。
次いで、図１４（Ａ）に示すように、シード層５１上に、導体ピン４０のピン４１及び導波管１０の下部導体１１を形成する領域に対応した開口部６１ａを有するレジストパターン６１を形成する。その際は、例えば、シード層５１上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、レジストパターン６１を形成する。レジストパターン６１は、半導体チップ２２の信号端子２２ａｂ上に形成するピン４１と下部導体１１を分離する領域に形成される。
次いで、図１４（Ｂ）に示すように、レジストパターン６１の開口部６１ａ内に、導体ピン４０の最下層のピン４１と、導波管１０の下部導体１１を形成する。その際は、例えば、シード層５１を給電層に用いた電解めっきにより、導体材料としてＣｕを堆積することによって、ピン４１及び下部導体１１を形成する。下部導体１１の高さは、例えば、５μｍとする。下部導体１１は、半導体チップ２２のＧＮＤ端子２２ａａと接続される。ピン４１は、半導体チップ２２の信号端子２２ａｂと接続される。
次いで、図１４（Ｃ）に示すように、レジストパターン６１、及びシード層５１の一部を除去する。その際は、例えば、まずアセトン等を用いてレジストパターン６１を除去し、その後、レジストパターン６１の除去によって露出したシード層５１の部分を除去する。シード層５１を、上記のようなＴｉ層上にＣｕ層を設けた積層構造とした場合には、まずＣｕ層を選択的に除去し、次いでＴｉ層を選択的に除去する。Ｃｕ層は、例えば、硫酸カリウム（Ｋ2ＳＯ4）をエッチング液に用いたウェットエッチングによって、選択的に除去する。Ｔｉ層は、例えば、四フッ化炭素（ＣＦ4）と酸素（Ｏ2）の混合ガスを用いたドライエッチングによって、選択的に除去する。
次いで、レジストパターン６１、及びシード層５１の一部を除去した領域に、図１５（Ａ）に示すように、絶縁層３２（上記絶縁層３０の一部）を形成する。その際は、例えば、まず厚さ５μｍで感光性フェノール系樹脂を塗布し、これを露光した後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、図１５（Ａ）に示すような絶縁層３２を形成する。
次いで、図１５（Ｂ）に示すように、形成する導波管１０の外側になる領域に、絶縁層３３（上記絶縁層３０の一部）を形成する。その際は、例えば、まず厚さ１０μｍで感光性フェノール系樹脂を塗布し、これを露光した後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、図１５（Ｂ）に示すような絶縁層３３を形成する。
次いで、図１５（Ｃ）に示すように、導体ピン４０のピン４２及び導波管１０の側壁導体１３を形成する領域に対応した開口部６２ａを有する犠牲層６２を形成する。その際は、例えば、レジスト材料を厚さ１０μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、犠牲層６２を形成する。犠牲層６２の開口部６２ａのうち、ピン４２を形成する領域に対応する開口部６２ａは、形成するピン４２の径に基づいた径で、形成される。図１５（Ｃ）には、信号端子２２ａｂ上のピン４１よりも大径の開口部６２ａを形成する場合を例示している。
次いで、図１６（Ａ）に示すように、開口部６２ａ内を含む犠牲層６２上に、シード層５２を形成する。シード層５２は、例えば、スパッタリングによってＴｉ層及びＣｕ層をそれぞれ所定の厚さで形成することで、形成される。
次いで、図１６（Ｂ）に示すように、シード層５２上に、導体ピン４０のピン４２及び導波管１０の側壁導体１３を形成する領域に対応した開口部６３ａを有するレジストパターン６３を形成する。レジストパターン６３は、例えば、シード層５２上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。
次いで、図１６（Ｃ）に示すように、レジストパターン６３の開口部６３ａに位置する犠牲層６２の開口部６２ａ内に、導体ピン４０のピン４２（中層）と、導波管１０の側壁導体１３（下層）を形成する。ピン４２及び側壁導体１３は、例えば、シード層５２を給電層に用いた電解めっきによってＣｕを堆積することで、形成される。ここで形成するピン４２及び側壁導体１３の高さは、例えば、１０μｍとする。
次いで、図１７（Ａ）に示すように、レジストパターン６３、及びシード層５２の一部を除去する。例えば、まずアセトン等を用いてレジストパターン６３を除去し、その除去後に露出するシード層５２の部分を、エッチングにより選択的に除去する。シード層５２を除去することで、ピン４２と側壁導体１３を電気的に分離する。
次いで、図１７（Ｂ）に示すように、形成する導波管１０の外側になる領域に、絶縁層３４（上記絶縁層３０の一部）を形成する。絶縁層３４は、例えば、まず厚さ１０μｍで感光性フェノール系樹脂を塗布し、露光後、ＴＭＡＨ等を用いて現像し、２００℃といった温度でキュアを行うことで、形成される。
次いで、図１７（Ｃ）に示すように、導体ピン４０のピン４３及び導波管１０の側壁導体１３を形成する領域に対応した開口部６４ａを有する犠牲層６４を形成する。犠牲層６４は、例えば、レジスト材料を厚さ１０μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。犠牲層６４の開口部６４ａのうち、ピン４３を形成する領域に対応する開口部６４ａは、形成するピン４３の径に基づいた径で、形成される。図１７（Ｃ）には、先に形成したピン４２よりも小径の開口部６４ａを形成する場合を例示している。
次いで、図１８（Ａ）に示すように、開口部６４ａ内を含む犠牲層６４上に、シード層５３を形成する。シード層５３は、例えば、スパッタリングによってＴｉ層及びＣｕ層をそれぞれ所定の厚さで形成することで、形成される。
次いで、図１８（Ｂ）に示すように、シード層５３上に、導体ピン４０のピン４３及び導波管１０の側壁導体１３を形成する領域に対応した開口部６５ａを有するレジストパターン６５を形成する。レジストパターン６５は、例えば、シード層５３上にレジスト材料を厚さ８μｍで塗布し、露光後、ＴＭＡＨ等を用いて現像することで、形成される。
次いで、図１８（Ｃ）に示すように、レジストパターン６５の開口部６５ａに位置する犠牲層６４の開口部６４ａ内に、導体ピン４０のピン４３（上層）と、導波管１０の側壁導体１３（上層）を形成する。ピン４３及び側壁導体１３は、例えば、シード層５３を給電層に用いた電解めっきによってＣｕを堆積することで、形成される。ここで形成するピン４３及び側壁導体１３の高さは、例えば、１０μｍとする。このようにしてピン４３を形成することで、信号端子２２ａｂ上に、３層のピン４１、ピン４２及びピン４３を有する導体ピン４０が形成される。
次いで、図１９（Ａ）に示すように、レジストパターン６５を除去し、その除去後に露出するシード層５３を除去する。例えば、レジストパターン６５はアセトン等を用いて除去し、シード層５３はエッチングにより選択的に除去する。シード層５３を除去することで、ピン４３と側壁導体１３を電気的に分離する。
次いで、図１９（Ｂ）に示すように、犠牲層６２及び犠牲層６４を除去する。その際は、例えば、アセトン等を用いて、犠牲層６２及び犠牲層６４を除去する。犠牲層６２及び犠牲層６４を除去することで、導波管１０の中空部が形成される。
次いで、図１９（Ｃ）に示すように、導波管１０の上部導体１２を形成する。その際は、例えば、Ｃｕ等の金属箔を、ラミネートにより絶縁層３４、側壁導体１３及び導体ピン４０の上に接着する。金属箔の厚さは、例えば、２０μｍとする。このようにして上部導体１２を形成することで、図２０に示すような中空の導波管１０が形成される。
個片化前の疑似ウェハを基板２０に用いた場合には、以上のように導波管１０の形成まで行うことで、半導体チップ２２が埋設された樹脂層２１と導波管１０が一体となった疑似ウェハが得られる。この後、ダイヤモンドブレード等を用いたダイシングによる個片化を行うことで、導波管１０を備えた個々の電子装置１が得られる。
また、予め疑似ウェハを個片化したものを基板２０に用いた場合には、以上のように導波管１０の形成まで行うことで、導波管１０を備えた電子装置１が得られる。
尚、ここでは、３層のピン４１、ピン４２及びピン４３を有する導体ピン４０を形成する場合を例示した。４層以上のピンを形成する場合には、図１９（Ａ）の工程後、図１９（Ｂ）の工程前に、ピンの層数に応じた回数だけ図１７（Ｂ）〜図１９（Ａ）の工程を繰り返し、その後、図１９（Ｂ）以降の工程を行うようにすればよい。
尚、ここでは、３層のピン４１、ピン４２及びピン４３を有する導体ピン４０を形成する場合を例示した。４層以上のピンを形成する場合には、図１９（Ａ）の工程後、図１９（Ｂ）の工程前に、ピンの層数に応じた回数だけ図１７（Ｂ）〜図１９（Ａ）の工程を繰り返し、その後、図１９（Ｂ）以降の工程を行うようにすればよい。
また、ピンを２層とする場合には、図１７（Ａ）の工程後、図１７（Ｂ）〜図１９（Ａ）の工程を省略し、図１９（Ｂ）の例に従って犠牲層６２を除去し、図１９（Ｃ）の例に従って上部導体１２を形成するようにすればよい。
以上、一実施形態に係る導波管１０及び電子装置１について説明した。
以上説明した導波管１０には、アンテナ機能を設けることもできる。
図２１は電子装置の別例を示す図である。図２１には、電子装置の別例の要部断面を模式的に図示している。
以上説明した導波管１０には、アンテナ機能を設けることもできる。
図２１は電子装置の別例を示す図である。図２１には、電子装置の別例の要部断面を模式的に図示している。
図２１に示す電子装置１Ａは、導波管１０の上部導体１２に、少なくとも１つのスロット１２ａが設けられている点で、上記図３等に示した電子装置１と相違する。図２１には、１つのスロット１２ａを例示するが、上部導体１２には複数のスロット１２ａが設けられてよい。また、スロット１２ａの形状や位置、複数のスロット１２ａの並び（スロットパターン）等は、送信又は受信する信号の周波数等の特性に基づき、適宜設定することができる。
上部導体１２にスロット１２ａを設けることで、導波管１０に、信号伝送機能と共に、アンテナ機能を持たせることができる。信号の送信又は受信が可能で、導体ピン４０を上部導体１２と短絡させた変換部を有しその変換部の伝送損失が抑えられた薄型の導波管１０を備える、電子装置１Ａを実現することができる。
このような電子装置１Ａは、例えば、上記電子装置１の形成方法として図１３〜図１９で述べた例に従って、形成することができる。電子装置１Ａを形成する場合には、上記図１９（Ｃ）で述べた上部導体１２の形成工程において、予めスロット１２ａが設けられている金属箔等の上部導体１２を、ラミネートにより絶縁層３０（３４）、側壁導体１３及び導体ピン４０の上に接着する。
また、電子装置１Ａは、次のような方法を用いて形成することもできる。
電子装置１Ａの形成では、例えば、上記電子装置１の形成方法として述べた図１８（Ａ）のシード層５３の形成工程までは同じとすることができる。その後の形成工程について、図２２及び図２３を参照して説明する。
電子装置１Ａの形成では、例えば、上記電子装置１の形成方法として述べた図１８（Ａ）のシード層５３の形成工程までは同じとすることができる。その後の形成工程について、図２２及び図２３を参照して説明する。
まず、上記図１８（Ａ）のようにシード層５３を形成した後、図２２（Ａ）に示すように、導体ピン４０のピン４３、導波管１０の側壁導体１３及び上部導体１２を形成する領域に対応した開口部６５ａを有するレジストパターン６５を形成する。
次いで、図２２（Ｂ）に示すように、レジストパターン６５の開口部６５ａに、導体ピン４０のピン４３（上層）、導波管１０の側壁導体１３（上層）、及びスロット１２ａを有する上部導体１２を形成する。ピン４３、側壁導体１３及び上部導体１２は、シード層５３を給電層に用いた電解めっきによってＣｕ等の導体材料を堆積することで、形成される。
次いで、図２２（Ｃ）に示すように、レジストパターン６５を除去し、その除去後に露出するシード層５３を除去する。
そして、アセトン等のエッチャントを用いて、犠牲層６２及び犠牲層６４を除去することで、図２３に示すような、中空部を有する導波管１０を形成する。犠牲層６２及び犠牲層６４の除去時には、エッチャントが、上部導体１２のスロット１２ａを通して導波管１０内に流入し、導波管１０外に流出することで、犠牲層６２及び犠牲層６４がエッチングされ、導波管１０内から除去される。
そして、アセトン等のエッチャントを用いて、犠牲層６２及び犠牲層６４を除去することで、図２３に示すような、中空部を有する導波管１０を形成する。犠牲層６２及び犠牲層６４の除去時には、エッチャントが、上部導体１２のスロット１２ａを通して導波管１０内に流入し、導波管１０外に流出することで、犠牲層６２及び犠牲層６４がエッチングされ、導波管１０内から除去される。
このような方法を用いて、スロット１２ａを有する導波管１０を備えた電子装置１Ａを得ることができる。レジストパターン６５をマスクにして、めっき法により上部導体１２を形成する本方法では、様々な形状、配置、サイズのスロットパターンを精度良く形成することができる。
尚、ここでは、上記図１８（Ａ）の工程後、図２２（Ａ）〜図２２（Ｃ）及び図２３のような工程を行う例を示した。このほか、上記図１９（Ａ）の工程まで行って、ピン４３及び側壁導体１３を形成した状態から、図２２（Ａ）〜図２２（Ｃ）及び図２３の手順の例に従い、スロット１２ａを有する上部導体１２を形成するようにしてもよい。
以上説明したように、下部導体１１、側壁導体１３及び上部導体１２を有する導波管１０の、その上部導体１２に、半導体チップ２２の信号端子２２ａｂ上に立設する導体ピン４０の上端を接続して短絡させる。導体ピン４０は、半導体チップ２２と導波管１０の間でインピーダンス整合が取れるように径が調整される。このような導波管１０によれば、半導体チップ２２と導波管１０の間の低損失な信号伝送が可能になり、ミリ波を超えるような高周波信号でも低損失で伝送することが可能になる。
また、導波管１０は、上記のように、再配線技術を用いて形成することができ、半導体プロセスで形成されるような配線に比べて幅広で、且つ、厚みが再配線技術で形成される再配線層の絶縁部（絶縁層）程度である薄い導波管１０を形成することができる。このような導波管１０を形成することで、伝送損失の低い、薄型の電子装置１，１Ａを実現することが可能になる。
ミリ波のような高周波領域において、各素子間を接続する伝送線路での損失抑制には、上記のような擬似ＳｏＣ等の異種デバイス集積で利用されている再配線技術が有効な手段となる。再配線技術によれば、各素子間の伝送線路長を比較的短く、且つ、半導体プロセスよりも比較的幅広の伝送線路を実現することができるためである。一方で、ミリ波より更に高い周波数領域になると、波長に対して伝送線路長が無視できない長さになる、表皮効果による導体の損失が増加する、絶縁材料の誘電損失が無視できなくなる、といった問題が生じ得る。そのため、このような高周波の信号伝送では、内部が中空の導波管を伝送線路に用いることが有効となる。しかし、これまでは、再配線層内に中空の領域を設ける手法や、導波管が従来のものに比べて幅広薄型になることによる素子と導波管の間での信号のモード変換が課題となっていた。
これに対し、上記導波管１０及びその形成方法によれば、再配線技術を用いて、幅広薄型の中空の導波管１０を実現することができ、更に、導波管１０に短絡させる導体ピン４０の径を調整して低損失な信号伝送を実現することができる。例えば、長さ１ｍｍの伝送線路で周波数３００ＧＨｚの信号を伝送する場合において、マイクロストリップラインでは伝送損失が−２．５ｄＢになるのに対し、中空の導波管１０では伝送損失を−０．５ｄＢに抑えることができる。また、周波数３００ＧＨｚの信号の伝送に用いる導波管１０として、幅が５００μｍ以上、厚みが４０μｍ程度、通過特性が−０．５ｄＢの導波管１０を実現することができる。
尚、以上の説明では、導波管１０の内部を中空とする場合を例示したが、導波管１０の内部に誘電体を設けることも可能である。
また、以上の説明では、基板２０に擬似ＳｏＣ基板を用いる場合を例示した。このほか、上記のような導波管１０（アンテナ機能を有する導波管１０を含む）は、擬似ＳｏＣ基板に限らず、半導体チップ単体の上に設けたり、プリント基板やインターポーザ等の回路基板の上に設けたりすることもできる。
また、以上の説明では、基板２０に擬似ＳｏＣ基板を用いる場合を例示した。このほか、上記のような導波管１０（アンテナ機能を有する導波管１０を含む）は、擬似ＳｏＣ基板に限らず、半導体チップ単体の上に設けたり、プリント基板やインターポーザ等の回路基板の上に設けたりすることもできる。
図２４は半導体チップ上に設けられた導波管を備える電子装置の一例を示す図である。ここで、図２４（Ａ）には、半導体チップ上に設けられた導波管を備える電子装置の第１構成例の要部断面を模式的に図示し、図２４（Ｂ）には、半導体チップ上に設けられた導波管を備える電子装置の第２構成例の要部断面を模式的に図示している。
図２４（Ａ）に示す電子装置１Ｂは、半導体チップ７０と、半導体チップ７０上に設けられた導波管１０とを有している。半導体チップ７０は、シリコン（Ｓｉ）等の半導体基板７１と、半導体基板７１上に設けられた配線層７２を含む。半導体基板７１には、その表面（配線層７２の配設面）側に、トランジスタ、抵抗、容量等の回路素子（図示せず）が形成されている。配線層７２は、半導体基板７１に形成されたトランジスタ等の回路素子に電気的に接続された配線やビア等の導体部（図示せず）と、その導体部の周囲に設けられた絶縁部（図示せず）とを含んでいる。配線層７２の最上層の導体部には、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。電子装置１Ｂでは、このような半導体チップ７０の配線層７２上に、導波管１０が設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
図２４（Ｂ）に示す電子装置１Ｃも同様に、半導体チップ７０と、半導体チップ７０上に設けられた導波管１０とを有している。電子装置１Ｃでは、半導体チップ７０に、半導体基板７１を貫通しその表面（トランジスタ等の回路素子の形成面）側に設けられている配線層７２に電気的に接続された貫通電極７３が、ＴＳＶ（Through Silicon Via）技術等を用いて形成されている。貫通電極７３の、配線層７２の配設面と反対の面側に、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
図２４（Ａ）及び図２４（Ｂ）に示すように、導波管１０は、半導体チップ７０上に設けることができ、その際は、配線層７２の配設面側、或いは半導体基板７１の裏面（配線層７２の配設面と反対の面）側に設けることができる。尚、導波管１０の上部導体１２にスロット（上記のスロット１２ａ等）を設け、電子装置１Ｂ及び電子装置１Ｃにアンテナ機能を持たせることもできる。
また、図２５は回路基板上に設けられた導波管を備える電子装置の一例を示す図である。ここで、図２５には、回路基板上に設けられた導波管を備える電子装置の構成例の要部断面を模式的に図示している。
図２５に示す電子装置１Ｄは、回路基板８０と、回路基板８０上に設けられた導波管１０とを有している。回路基板８０は、基材８１と、基材８１の内部や表面等に設けられた導体部８２（配線やビア等）とを含んでいる。ここでは一例として、表裏面（両主面）間を導体部８２によって導通させた回路基板８０を図示している。回路基板８０は、例えば、基材８１に樹脂等の絶縁材料を用いたプリント基板やインターポーザであり、或いは基材８１の少なくとも一部にＳｉ等の半導体基板を用いたＳｉインターポーザであってもよい。回路基板８０の一方の面側に露出する導体部８２に、ＧＮＤ端子２２ａａ及び信号端子２２ａｂが設けられている。電子装置１Ｄでは、このような回路基板８０上に、導波管１０が設けられている。信号端子２２ａｂ上に設けられる導体ピン４０は、導波管１０の上部導体１２に接続されている。導波管１０の下部導体１１は、ＧＮＤ端子２２ａａに接続されている。
図２５に示すように、導波管１０は、回路基板８０上に設けることもできる。尚、導波管１０の上部導体１２にスロット（上記のスロット１２ａ等）を設け、電子装置１Ｄにアンテナ機能を持たせることもできる。
以上、本発明の実施形態を例示した。
上記については単に本発明の原理を示すものである。更に、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
上記については単に本発明の原理を示すものである。更に、多数の変形、変更が当業者にとって可能であり、本発明は上記に示し、説明した正確な構成及び応用例に限定されるものではなく、対応する全ての変形例及び均等物は、添付の請求項及びその均等物による本発明の範囲とみなされる。
１，１ａ，１Ａ，１Ｂ，１Ｃ，１Ｄ 電子装置
１０，１００，１００ａ 導波管
１１，１１０ 下部導体
１１ａ，３１ａ，６１ａ，６２ａ，６３ａ，６４ａ，６５ａ 開口部
１２，１２０ 上部導体
１２ａ スロット
１３，１３０ 側壁導体
２０，８１ 基板
２１ 樹脂層
２１ａ 表面
２２，７０ 半導体チップ
２２ａ 端子
２２ａａ ＧＮＤ端子
２２ａｂ 信号端子
３０，３１，３２，３３，３４ 絶縁層
４０，４０ａ 導体ピン
４１，４２，４３ ピン
５１，５２，５３ シード層
６１，６３，６５ レジストパターン
６２，６４ 犠牲層
７１ 半導体基板
７２ 配線層
７３ 貫通電極
８０ 回路基板
８２ 導体部
２００ 同軸信号線
２１０ 中心導体
２２０ 絶縁材料
２３０ 被覆導体
１０，１００，１００ａ 導波管
１１，１１０ 下部導体
１１ａ，３１ａ，６１ａ，６２ａ，６３ａ，６４ａ，６５ａ 開口部
１２，１２０ 上部導体
１２ａ スロット
１３，１３０ 側壁導体
２０，８１ 基板
２１ 樹脂層
２１ａ 表面
２２，７０ 半導体チップ
２２ａ 端子
２２ａａ ＧＮＤ端子
２２ａｂ 信号端子
３０，３１，３２，３３，３４ 絶縁層
４０，４０ａ 導体ピン
４１，４２，４３ ピン
５１，５２，５３ シード層
６１，６３，６５ レジストパターン
６２，６４ 犠牲層
７１ 半導体基板
７２ 配線層
７３ 貫通電極
８０ 回路基板
８２ 導体部
２００ 同軸信号線
２１０ 中心導体
２２０ 絶縁材料
２３０ 被覆導体
Claims (15)
- 端子を有する基板と、
前記基板の上方に設けられ、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管と、
前記端子の上方に設けられ、前記下部導体と非接触で前記開口部を貫通し、前記上部導体に接続される柱状導体と
を含むことを特徴とする電子装置。 - 前記下部導体から前記上部導体までの高さが、前記端子と前記導波管の間を伝送される信号の１／４波長以下であることを特徴とする請求項１に記載の電子装置。
- 前記柱状導体は、
前記端子側から前記開口部内に延びる第１導体部と、
前記第１導体部の上方に設けられ、前記上部導体に接続される第２導体部と
を含むことを特徴とする請求項１に記載の電子装置。 - 前記第２導体部は、前記第１導体部とは径が異なることを特徴とする請求項３に記載の電子装置。
- 前記第２導体部は、互いに径が異なる複数の部位を含むことを特徴とする請求項３に記載の電子装置。
- 前記開口部は、前記下部導体と前記柱状導体の前記開口部内に位置する部位とを同軸線とした時の特性インピーダンスが所定値となる径に設定されていることを特徴とする請求項１に記載の電子装置。
- 前記上部導体は、スロットを有することを特徴とする請求項１に記載の電子装置。
- 前記基板は、
樹脂層と、
前記端子を有し、前記樹脂層に埋設され、前記端子が前記樹脂層から露出する半導体素子と
を含むことを特徴とする請求項１に記載の電子装置。 - 前記導波管は、中空であることを特徴とする請求項１乃至８のいずれかに記載の電子装置。
- 端子を有する基板を準備する工程と、
前記基板の上方に、前記端子に対応する位置に開口部を有する下部導体と、前記下部導体の上方に配置された上部導体とを含む導波管を形成する工程と
を含み、
前記導波管を形成する工程は、前記端子の上方に、前記下部導体と非接触で前記開口部を貫通して前記上部導体に接続される柱状導体を形成する工程を含むことを特徴とする電子装置の製造方法。 - 前記導波管を形成する工程は、
前記基板の上方に、前記開口部を有する前記下部導体と、前記端子側から前記開口部内に前記下部導体と非接触で延びる第１導体部とを形成する工程と、
前記第１導体部の上方に第２導体部を形成し、前記第１導体部及び前記第２導体部を有する前記柱状導体を形成する工程と、
前記下部導体の上方に、前記第２導体部と接続されるように前記上部導体を形成する工程と
を含むことを特徴とする請求項１０に記載の電子装置の製造方法。 - 前記下部導体と前記第１導体部とを形成する工程後に、前記第１導体部に対応する位置に貫通孔を有する犠牲層を形成する工程を含み、
前記第２導体部を形成する工程では、前記貫通孔内に前記第２導体部を形成し、
前記第２導体部を形成する工程後に、前記犠牲層を除去する工程を含み、
前記犠牲層を除去する工程後に、前記上部導体を形成することを特徴とする請求項１１に記載の電子装置の製造方法。 - 前記下部導体と前記第１導体部とを形成する工程後に、前記第１導体部に対応する位置に貫通孔を有する犠牲層を形成する工程を含み、
前記第２導体部を形成する工程では、前記貫通孔内に前記第２導体部を形成し、
前記上部導体を形成する工程では、前記犠牲層及び前記第２導体部の上方に前記上部導体を形成し、
前記上部導体を形成する工程後に、前記犠牲層を除去する工程を含むことを特徴とする請求項１１に記載の電子装置の製造方法。 - 前記第２導体部を形成する工程は、互いに径が異なる複数の部位を形成する工程を含むことを特徴とする請求項１１に記載の電子装置の製造方法。
- 前記複数の部位を形成する工程は、前記端子側と前記導波管側のインピーダンスが整合するようにそれぞれ設定された径で前記複数の部位を形成する工程を含むことを特徴とする請求項１４に記載の電子装置の製造方法。
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