JPWO2014141492A1 - 回路基板 - Google Patents
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Abstract
大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制する。大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該表面と直交する平面による表層導体の基材中に埋設されている部分の断面の形状を、当該表面側の端部が当該表面とは反対側の端部よりも広いように構成する。
Description
本発明は回路基板に関する。より詳細には、本発明は、大電流を流すのに十分な厚みを有する表層導体を有する回路基板に関する。
例えばインバータ等のパワーモジュールを始めとする大容量(大電流)モジュールを構成する大電流回路において使用される回路素子(例えば、パワー半導体素子等)には作動時に大きな発熱を伴うものが多く、かかる回路素子の作動に伴う発熱に起因して当該モジュールの温度が上昇する場合がある。従って、当該モジュールを構成する大電流回路の回路基板の基材として樹脂を採用した場合、上記のような温度上昇が発生した際に、例えば、パワー半導体素子のウェーハの素材(例えば、シリコン(Si)等)と大電流回路基板の基材(樹脂)との熱膨張係数の違いに起因する応力がパワー半導体素子と基板との接合部に作用し、結果として当該接合部近傍のパワー半導体素子、基板、及び当該接合部において、例えば亀裂、断線等の問題が生ずる虞がある。
そこで、大電流回路基板の基材としては、より耐熱性の高い材料を選択することが望ましい。かかる観点から、大電流回路基板の基材としては、主としてセラミックスを含んでなる誘電体層が広く採用されている。かかる主としてセラミックスを含んでなる誘電体層を基材として採用する回路基板(以降、単に「セラミック基板」と称する場合がある)においては、セラミックスが樹脂と比較して高い耐熱性及び小さい熱膨張係数を有することから、樹脂を基材として採用する回路基板(以降、単に「樹脂基板」と称する場合がある)と比較して、より高い信頼性が達成され得る。
ところで、上述したような大容量モジュールにおいて使用される大電流回路基板の表面に設けられる表層導体(例えば、表面電極等)には、大電流が流れることが想定される。従って、かかる表層導体において、少なくとも大電流が流れる部分は、大電流を流すのに十分な断面積又は厚みを有することが望ましい。これにより、かかる大電流回路基板を使用する電子回路を含むモジュール全体としての抵抗損失を小さくすることができる。
上記のような大電流を流すのに十分な断面積又は厚みを有する表層導体は、例えば、対象となる回路基板の表面に、当該表層導体に相当するスリットが形成されているシートを積層し、当該スリットによって形成される凹部に導電ペーストを充填することによって形成することができる(例えば、特許文献1を参照)。
しかしながら、大電流に対応するために十分な厚み(例えば、50μm以上)を有する表層導体をセラミック基板の表面に埋設すると、当該表層導体の厚みが大きいため、例えば、当該基板の焼成工程、当該基板を含むモジュールの実装工程、及び当該基板を含むモジュールの完成後の稼働期間等において当該基板の温度変化が生じた際に、当該基板の基材と表層導体との温度変化に伴う寸法変化の仕方(以降、「熱膨張収縮挙動」と称する場合がある)の違いに起因して発生する応力が大きくなり、例えば表層導体の近傍における当該基板の基材にクラック(亀裂)が発生する場合がある。かかるクラックが発生すると、例えば、高湿環境下における基板の信頼性(高湿信頼性)の低下等の問題を招く虞がある。
一方、大電流回路基板とは逆に微細な配線が求められる小電流回路基板においては、微細な配線を構成する導体と基板の基材との間の接着強度を高めることを目的として、表層導体の断面形状を逆台形とすることが提案されている(例えば、特許文献2及び3を参照)。しかしながら、これらの先行技術は、上述したような大電流に対応するための十分な厚みを有する表層導体が表面に形成されたセラミック基板において懸念される上述したような温度変化に伴って発生するクラックについては何ら考慮されていないばかりか、かかる大きな厚みを有する表層導体をセラミック基板に埋設することには適していない(特に、特許文献3には、当該先行技術が採用する転写法によっては、50μm以上の厚みを有する表層導体をセラミック基板に埋設することはできない旨の記載がある)。
このように、当該技術分野においては、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制することができる新たな技術が要求されている。
前述のように、当該技術分野においては、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制することができる新たな技術が要求されている。
本発明は、かかる要求に応えるために為されたものである。より具体的には、本発明は、例えば、インバータ等のパワーモジュールを始めとする大容量(大電流)モジュールを構成する大電流回路の基板として使用される、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制することを1つの目的とする。
上記目的は、
主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える回路基板であって、
前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、
前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有し、
前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、
前記辺E1の長さL1が前記辺E2の長さL2よりも長く、
前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する、
回路基板によって達成される。
主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える回路基板であって、
前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、
前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有し、
前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、
前記辺E1の長さL1が前記辺E2の長さL2よりも長く、
前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する、
回路基板によって達成される。
本発明によれば、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制することができる。
前述のように、本発明は、例えば、インバータ等のパワーモジュールを始めとする大容量(大電流)モジュールを構成する大電流回路の基板として使用される、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該基板の温度変化に伴って発生するクラックを有効に抑制することを1つの目的とする。
本発明者は、上記目的を達成すべく鋭意研究の結果、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該表面と直交する平面による表層導体の基材中に埋設されている部分の断面の形状を、当該表面側の端部が当該表面とは反対側の端部よりも広いように構成することにより、当該基板の温度変化に伴って発生するクラックを有効に抑制することができることを見出し、本発明を想到するに至ったものである。
即ち、本発明の第1の実施態様は、
主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える回路基板であって、
前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、
前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有し、
前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、
前記辺E1の長さL1が前記辺E2の長さL2よりも長く、
前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する、
回路基板である。
主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える回路基板であって、
前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、
前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有し、
前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、
前記辺E1の長さL1が前記辺E2の長さL2よりも長く、
前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する、
回路基板である。
上記のように、本実施態様に係る回路基板は、主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える。上記基材は、1層の誘電体層から構成されていても、2層以上の誘電体層から構成されていてもよい。また、上記表層導体は、1つであっても、2つ以上であってもよく、本実施態様に係る回路基板が有する2つの主面の他方の主面である第2主面に他の表層導体が形成されていてもよく、更には、本実施態様に係る回路基板の内部に埋設された内層導体、これらの導体を電気的に接続するビア導体等が形成されていてもよい。
また、本実施態様に係る回路基板においては、上述したように、前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されている。第1主面において基材から露出している表層導体の一部は、表層導体の表面(の一部)と回路基板の第1主面とが同一平面に存在するように(つまり、「面一(つらいち)」になるように)露出されていてもよく、あるいは表層導体の一部の領域が回路基板の第1主面から突出するように露出されていてもよい。何れにせよ、表層導体の残る部分は回路基板の基材中に埋設されている。
更に、本実施態様に係る回路基板においては、上述したように、前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有する。これにより、本実施態様に係る回路基板においては、表層導体に大電流が流れても、抵抗損失を小さくすることができるので、結果として、当該基板を含むモジュール全体としての抵抗損失を小さくすることができる。かかる観点からは、表層導体の少なくとも一部の厚みは60μm以上、より好ましくは80μm以上であることが望ましい。尚、表層導体を構成する導体パターンであっても、例えば、大電流が流れることが想定されない部分は、必ずしも上記のような大きい厚みを有していなくてもよい。また、本実施態様に係る回路基板が、例えば、前述したような他の表層導体、内層導体、又はビア導体等を備える場合、これらの導体を構成する導体パターンのうち、大電流が流れることが想定される部分は上記のような大きい厚みを有していることが望ましく、逆に、大電流が流れることが想定されない部分は、必ずしも上記のような大きい厚みを有していなくてもよい。
かかる回路基板は、当該技術分野において周知の種々の製造方法の何れによっても製造することができる。例えば、本実施態様に係る回路基板は、基材を構成する材料の上記第1主面に該当する表面に表層導体を構成する材料を配設してなる成形体を調製する成形ステップと、斯くして得られた成形体を、予め定められた温度において、予め定められた期間に亘って、予め定められた環境下において焼成することにより、当該成形体の焼成体を得る同時焼成ステップと、を含む工程によって製造することができる。
また、上述したように、本実施態様に係る回路基板が上記第2主面に形成された他の表層導体、当該回路基板の内部に埋設された内層導体、又はこれらの導体を電気的に接続するビア導体等を備える場合は、上記成形ステップにおいて、例えば、基材を構成する材料の上記第2主面に該当する表面に上記他の表層導体を構成する材料を更に配設したり、基材を構成する材料の間又は内部に内層導体又はビア導体を構成する材料を更に配設したりすることにより、これらの導体が所望の位置に配設された成形体を調製することができる。
上記成形ステップを実行するための手法の具体例としては、例えば、所謂「ドクターブレード法」及び「ゲルキャスト法」等を挙げることができる。前者の「ドクターブレード法」を採用する場合は、例えば、誘電体(セラミックス)とガラス等の焼結助剤を含んでなる原料粉末、有機バインダー、可塑剤、溶剤等を混合してなるスラリーを調製し、斯くして得られたスラリーを、ドクターブレード成形機を用いて、所望の厚みを有するシート状の成形体(グリーンシート)に成形し、当該グリーンシートを所望の大きさに打ち抜き、必要に応じてビア(貫通孔)を開け、例えばスクリーン印刷法等の手法により、銀等の導体材料を含んでなるペーストをグリーンシートの表面及びビアの中に印刷して電極(導体パターン)を形成し、斯くして得られた複数のグリーンシートを正確に積み重ねて、加熱加圧により積層して一体化することによって、上記成形体を得ることができる。
一方、上記「ゲルキャスト法」を採用する場合は、例えば、フィルム状または薄板状の保護基材の表面に、例えばスクリーン印刷法等の印刷法によって導体パターンを配設し、導体パターンが配設されなかった部分には誘電体材料(例えば、セラミックス等)のスラリーを注入し、当該スラリーを固化させて得られる導体パターンが埋設された誘電体材料のシートを必要な枚数だけ積層して、導体パターンを表面電極及び/又は内層電極として構成することによって、上記成形体を得ることができる。
上記保護基材としては、ポリエチレンテレフタレート(PET)フィルム、ポリエチレンナフタレート(PEN)フィルム等の樹脂フィルムを用いることが望ましく、また樹脂フィルム以外にも、ガラス板や紙、金属などのフィルム状または板状の種々の材料を用いることができる。但し、保護基材としては、剥離操作の容易性の観点から、可撓性を備えたものを用いることが好ましい。
また、例えば、上記誘電体材料のシートを保護基材から容易に剥離することができるようにすること等を目的として、上記保護基材の表面には、例えば、剥離剤等が塗布されていてもよい。かかる剥離剤には、例えば、当該技術分野において離型剤として知られている各種薬剤が含まれる。より具体的には、かかる剥離剤としては、公知のシリコーン系剥離剤、フッ素系剥離剤等を使用することができる。
上記導体パターンは、主成分として、例えば、金、銀、銅等から選ばれる少なくとも1種類以上の金属と熱硬化性樹脂前駆体を含んでなる導体ペーストを、例えば、スクリーン印刷等の方法により上記保護基材の表面上に形成することによって配設されることが望ましい。かかる熱硬化性樹脂前駆体としては、フェノール樹脂、レゾール樹脂、ウレタン樹脂、エポキシ樹脂、メラミン樹脂等を使用することができる。これらの中では、フェノール樹脂、レゾール樹脂であることが特に好ましい。かかる導体ペーストを上記保護基材の表面上に印刷した後、この導体ペーストに含まれるバインダーを硬化させることによって、導体パターンを得ることができる。
上記誘電体材料のスラリーとしては、例えば、樹脂、セラミック粉末、及び溶剤を含んでなるスラリーを挙げることができる。ここで、樹脂は所謂「バインダー」として機能するものであり、例えば、フェノール樹脂、レゾール樹脂、若しくはポリウレタン樹脂等の熱硬化性樹脂、又はポリオール及びポリイソシアネートを含んでなるポリウレタン前駆体等を使用することができる。これらの中では、ポリオール及びポリイソシアネートを含んでなる熱硬化性樹脂前駆体が特に好ましい。
セラミック粉末として使用されるセラミック材料としては、酸化物系セラミックス又は非酸化物系セラミックスの何れを使用してもよい。例えば、アルミナ(Al2O3)、ジルコニア(ZrO2)、チタン酸バリウム(BaTiO3)、窒化珪素(Si3N4)、炭化珪素(SiC)、酸化バリウム(BaO)、酸化チタン(TiO2)、酸化ケイ素(SiO2)、酸化亜鉛(ZnO2)、酸化ネオジム(Nd2O3)等を使用することができる。また、これらの材料は、1種類単独で、または2種以上を組み合わせて使用してもよい。更に、スラリーを調製可能な限りにおいて、セラミック材料の粒子径は特に限定されない。
また、上記溶剤としては、上記バインダーとしての樹脂(及び、使用する場合には分散剤)を溶解するものであれば特に限定されない。溶剤の具体例としては、例えば、多塩基酸エステル(例えば、グルタル酸ジメチル等)、多価アルコールの酸エステル(例えば、トリアセチン(グリセリルトリアセテート)等)等、分子内に2つ以上のエステル結合を有する溶剤を挙げることができる。
更に、上記誘電体材料のスラリーは、上述の樹脂、セラミック粉末、及び溶剤以外に、分散剤を含んでいてもよい。分散剤の具体例としては、例えば、ポリカルボン酸系共重合体、ポリカルボン酸塩等を挙げることができる。かかる分散剤を添加することにより、成形前のスラリーを低粘度とし、且つ高い流動性を有するものとすることができる。
斯くして得られた成形体は、上述のように、次の同時焼成ステップにおいて、予め定められた温度において、予め定められた期間に亘って、予め定められた環境下において焼成(同時焼成)され、当該成形体の焼成体として、本実施態様に係る回路基板が得られる。尚、同時焼成ステップにおいて脱脂を行う条件としては、例えば、700℃乃至900℃の温度において5時間乃至40時間に亘って保持する条件を挙げることができる。また、焼成条件としては、例えば、900℃乃至1100℃の温度において1時間乃至10時間に亘って保持する条件を挙げることができる。
尚、本実施態様に係る回路基板の第1主面に形成される表層導体は、例えば、上述した成形ステップにおいて成形体を調製する際に第1主面において露出するように配置してもよい。あるいは、本実施態様に係る回路基板の第1主面に形成される表層導体は、例えば、上述した成形ステップにおいて成形体を調製する際には第1主面において露出しないように配置してもよい。後者の場合、上述した成形ステップにおいて成形体を調製した後、次の同時焼成ステップにおいて成形体を焼成する前に、成形体の第1主面側の面を研磨する等して、表層導体を露出させることができる。あるいは、上述した成形ステップにおいて調製した成形体を次の同時焼成ステップにおいて焼成した後に、得られた焼成体の第1主面側の面を研磨する等して、表層導体を露出させることもできる。
ところで、前述したように、本実施態様に係る回路基板においては、前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、且つ前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有する。これにより、本実施態様に係る回路基板においては、表層導体に大電流が流れても、抵抗損失を小さくすることができるので、結果として、当該基板を含むモジュール全体としての抵抗損失を小さくすることができる。
しかしながら、従来技術に係るセラミック基板においては、表層導体の基材中に埋設されている部分の第1主面と直交する特定平面による断面の形状は矩形であることが一般的であり、かかる構成を有する従来技術に係るセラミック基板においては、前述したように、大きな厚みを有する表層導体と基材とを同時焼成すると、表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体の近傍において、当該基板の基材にクラックが発生する虞がある。また、前述したように、当該基板の焼成工程のみならず、例えば、当該基板を含むモジュールの実装工程及び当該基板を含むモジュールの完成後の稼働期間等においてもまた、当該基板の温度変化が生じた際に、表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体の近傍において、当該基板の基材にクラックが発生する虞がある。
そこで、本実施態様に係る回路基板においては、上述したように、前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、前記辺E1の長さL1が前記辺E2の長さL2よりも長く、前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する。
具体的には、前述したように表層導体の表面(の一部)と回路基板の第1主面とが同一平面に存在するように(つまり、「面一(つらいち)」になるように)露出されている場合、辺E1は、第1主面において基材から露出している表層導体の面に対応する。一方、表層導体の一部の領域が回路基板の第1主面から突出するように露出されている場合、辺E1は、表層導体の第1主面による断面に対応する。
何れにせよ、辺E2は、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の輪郭を規定する辺のうち、辺E1に平行な辺であり、一般的には、第1主面から最も遠い辺である。また、辺E1の長さL1は辺E2の長さL2よりも長く、第1主面に平行な投影面内において、辺E2の両端は辺E1の両端の間に位置する。つまり、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状は、全体として、辺E2側から辺E1側に向かって広くなっている。
ここで、上記につき、添付図面を参照しながら、更に詳しく説明する。先ず、図1は、前述したように、本発明が適用される大電流回路基板の外観を表す模式的な斜視図である。図1に示す回路基板100の第1主面(図1における上面)には、複数の導体パターン110が表層導体として、当該主面と同一の面内において、基材120から露出するように形成されている。かかる構成を有する大電流回路基板を従来技術に係るセラミック基板において達成しようとする場合、図1に示した一点鎖線A−A′を通る第1主面と直交する平面による表面導体の断面の形状は、図2における斜線部210によって示されるように、矩形であることが一般的である。
図2は、前述したように、従来技術に係る大電流回路基板における表層導体の当該基板の主面と直交する平面による断面を表す模式図である。かかる構成を有する従来技術に係る大電流基板においては、図2に示すように、当該基板200の焼成工程のみならず、例えば、当該基板を含むモジュールの実装工程及び当該基板を含むモジュールの完成後の稼働期間等においてもまた、当該基板の温度変化が生じた際の表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体210の近傍において、当該基板の基材220にクラック230が発生する虞がある。
一方、本実施態様に係る回路基板においては、前述したように、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が当該断面と第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、辺E1の長さL1が辺E2の長さL2よりも長く、第1主面に平行な投影面内において前記辺E2の両端が前記辺E1の両端の間に位置する。つまり、本実施態様に係る回路基板においては、前述したように、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状は、全体として、辺E2側から辺E1側に向かって広くなっている。かかる断面形状の一例としては、例えば、図3に示すような台形(逆台形)を挙げることができる。
図3は、前述したように、本発明の1つの実施態様に係る大電流回路基板における表層導体の当該基板の主面と直交する平面による断面を表す模式図である。図3に示す実施態様に係る大電流回路基板300においては、表層導体310の断面は逆台形の形状を有する。即ち、表層導体310の断面において、上底(辺E1)と下底(辺E2)とが平行であり、上底(辺E1)の長さL1が下底(辺E2)の長さL2よりも長く、第1主面に平行な投影面内において下底(辺E2)の両端が上底(辺E1)の両端の間に位置する。図3に示す実施態様に係る大電流回路基板300においては、表層導体310の断面がかかる要件を満たすことにより、従来技術に係る大電流回路基板とは異なり、当該基板300の焼成工程のみならず、例えば、当該基板を含むモジュールの実装工程及び当該基板を含むモジュールの完成後の稼働期間等において当該基板の温度変化が生じた場合においても、表層導体310と基材320との間での熱膨張収縮挙動の違いに起因して、例えば表層導体310の近傍の基材においてクラックが発生することが低減される。
尚、本実施態様に係る回路基板において温度変化が生じた際に例えば表層導体の近傍の基材にクラックが発生することを抑制することができるメカニズムは詳細には解明されていないが、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が当該断面と第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、辺E1の長さL1が辺E2の長さL2よりも長く、第1主面に平行な投影面内において前記辺E2の両端が前記辺E1の両端の間に位置するという条件を満足することにより、表層導体と基材との間での熱膨張収縮挙動の違いに起因して発生する応力が緩和及び/又は分散され、その結果、クラックの発生が低減されるものと考えられる。
ところで、上記においては、本実施態様に係る回路基板の1つの具体例として、図3を参照しながら、基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が逆台形状である表層導体を備える回路基板について説明した。しかしながら、本実施態様に係る回路基板における表層導体の基材中に埋設されている部分の断面の形状は、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が当該断面と第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、辺E1の長さL1が辺E2の長さL2よりも長く、第1主面に平行な投影面内において前記辺E2の両端が前記辺E1の両端の間に位置するという条件を満足する限り、特に限定されるものではない。
即ち、本実施態様に係る回路基板における表層導体の断面の形状は、例えば、本発明を適用しようとする回路基板の要求仕様等に応じて、種々の形状の中から適宜選択することができる。例えば、本実施態様に係る回路基板における表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面において、辺E1と辺E2との端部の間を結ぶ線は、例えば、直線であってもよく(逆台形状)、階段状であってもよく(逆階段状)、又は曲線であってもよい。
また、表層導体の一部の領域が回路基板の第1主面から突出するように露出されている場合、表層導体の第1主面から突出している部分(以降、「突出部分」と称する場合がある)は、表層導体の基材中に埋設されている部分(以降、「埋設部分」と称する場合がある)と一体として形成されていてもよく、あるいは別体として形成されたものが接合されていてもよい。前者の場合、突出部分は、例えば、埋設部分と共に成形及び焼成することによって形成することができる。後者の場合、突出部分は、例えば、埋設部分とは別途形成しておき、埋設部分を成形及び焼成した後に、突出部分を埋設部分に接合することによって形成することができる。かかる突出部分は、埋設部分と同様の材質によって構成されていてもよく、あるいは、埋設部分とは異なる材質によって構成されていてもよい(例えば、リードフレーム、金属箔等であってもよい)。
更に、表層導体の一部の領域が回路基板の第1主面から突出するように露出されている場合、第1主面に平行な投影面内において、突出部分の大きさ及び形状は埋設部分の大きさ及び形状と同じであってもよく、あるいは、突出部分の大きさ及び形状の何れか又は両方が埋設部分の大きさ及び形状の何れか又は両方と異なっていてもよい。加えて、突出部分の第1主面と直交する方向における厚みについても、例えば、本発明を適用しようとする回路基板の要求仕様等に応じて適宜設計することができる。
ところで、本実施態様に係る回路基板においては、前記辺E1の長さL1が前記辺E2の長さL2よりも長い。前記長さL1と前記長さL2との差が過度に小さい場合、クラック低減効果が十分に得られないので望ましくない。逆に、前記長さL1と前記長さL2との差が過度に大きい場合、表層導体の前記断面の面積が小さくなり、当該表層導体に大電流を流す際の抵抗損失が大きくなるので望ましくない。このように、前記長さL1と前記長さL2との差には好適な範囲があり、その範囲は表層導体の(第1主面と直交する方向における)厚みによって変化するが、本実施態様に係る回路基板における前記長さL1と前記長さL2との差の好適な範囲は、10μm以上であり且つ300μm以下である。
従って、本発明の第2の実施態様は、
本発明の前記第1の実施態様に係る回路基板であって、
前記長さL1と前記長さL2との差が10μm以上であり且つ300μm以下である、
回路基板である。
本発明の前記第1の実施態様に係る回路基板であって、
前記長さL1と前記長さL2との差が10μm以上であり且つ300μm以下である、
回路基板である。
上記のように、本実施態様に係る回路基板においては、前記長さL1と前記長さL2との差が10μm以上であり且つ300μm以下である。これにより、本実施態様に係る回路基板においては、当該表層導体に大電流を流す際の抵抗損失の増大を回避しつつ、上述したようなクラック低減効果を十分に得ることができる。
ところで、上述したように、本発明に係る回路基板における表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面において、辺E1と辺E2との端部の間を結ぶ線は、例えば、直線であってもよく(逆台形状)、階段状であってもよく(逆階段状)、又は曲線であってもよい。
従って、本発明の第3の実施態様は、
本発明の前記第1又は前記第2の実施態様の何れか1つに係る回路基板であって、
前記断面の形状が、前記辺E1及び前記辺E2を上底及び下底とする逆台形である、
回路基板である。
本発明の前記第1又は前記第2の実施態様の何れか1つに係る回路基板であって、
前記断面の形状が、前記辺E1及び前記辺E2を上底及び下底とする逆台形である、
回路基板である。
上記のように、本実施態様に係る回路基板においては、前記断面の形状が、前記辺E1及び前記辺E2を上底及び下底とする逆台形(上底が下底より長い台形)である。この場合も、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状は、前述したように、全体として辺E2側から辺E1側に向かって広くなっている。これにより、本実施態様に係る回路基板においても、当該回路基板の焼成工程のみならず、例えば、当該回路基板を含むモジュールの実装工程及び当該回路基板を含むモジュールの完成後の稼働期間等において当該回路基板の温度変化が生じた場合においても、表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体の近傍の基材においてクラックが発生することが低減される。
尚、当業者であれば、例えば、前述したようなセラミック基板の製造方法及びその他の方法によって、本実施態様に係る回路基板において上述したような逆台形の断面形状を有する表層導体を容易に形成することができる。従って、本明細書において具体的な手順方法は説明しないが、例えば、表層導体となる導体パターンを形成する際に、主面と直交する平面による開口部の断面形状が台形に加工されたメタルマスク等を使用することにより、本実施態様に係る回路基板において逆台形の断面形状を有する表層導体を形成することができる。
また、本実施態様に係る回路基板のように、基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が逆台形状である表層導体を備える回路基板については、図3を参照しながら既に詳細に説明したので、ここでは繰り返して説明しない。
ところで、上述したように、本発明に係る回路基板における表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面において、辺E1と辺E2との端部の間を結ぶ線は、例えば、直線であってもよく(逆台形状)、階段状であってもよく(逆階段状)、又は曲線であってもよい。
従って、本発明の第4の実施態様は、
本発明の前記第1又は前記第2の実施態様の何れか1つに係る回路基板であって、
前記断面の形状が、少なくとも前記辺E1を一辺とする四辺形及び前記辺E2を一辺とする四辺形を含む複数の四辺形を積層することによって得られる逆階段状の形状であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の両端が、前記辺E1に近い方の四辺形の辺の両端の間に位置している、
回路基板である。
本発明の前記第1又は前記第2の実施態様の何れか1つに係る回路基板であって、
前記断面の形状が、少なくとも前記辺E1を一辺とする四辺形及び前記辺E2を一辺とする四辺形を含む複数の四辺形を積層することによって得られる逆階段状の形状であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の両端が、前記辺E1に近い方の四辺形の辺の両端の間に位置している、
回路基板である。
上記のように、本実施態様に係る回路基板においては、前記断面の形状が、少なくとも前記辺E1を一辺とする四辺形及び前記辺E2を一辺とする四辺形を含む複数の四辺形を積層することによって得られる逆階段状の形状であり、前記階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の両端が、前記辺E1に近い方の四辺形の辺の両端の間に位置している。本明細書において、逆階段状の形状とは、階段状の形状の上下を反転させた形状を指す。換言すれば、本実施態様に係る回路基板においては、前記断面の形状が、上底の方が下底よりも長い逆台形の上底と下底とを結ぶ辺が階段状の線に置き換えられた形状になっている。
即ち、この場合もまた、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状は、前述したように、全体として辺E2側から辺E1側に向かって広くなっている。これにより、本実施態様に係る回路基板においても、当該回路基板の焼成工程のみならず、例えば、当該回路基板を含むモジュールの実装工程及び当該回路基板を含むモジュールの完成後の稼働期間等において当該回路基板の温度変化が生じた場合においても、表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体の近傍の基材においてクラックが発生することが低減される。
尚、当業者であれば、例えば、前述したようなセラミック基板の製造方法及びその他の方法によって、本実施態様に係る回路基板において上述したような逆階段状の断面形状を有する表層導体を容易に形成することができる。従って、本明細書において具体的な手順方法は説明しないが、例えば、表層導体となる導体パターンを形成する際に、表層導体となる導体パターンの幅が第1主面に近くなるほど広くなるようにスクリーン印刷法によって導体ペーストを印刷することにより、本実施態様に係る回路基板において逆階段状の断面形状を有する表層導体を形成することができる。
ここで、添付図面を参照しながら、本実施態様に係る回路基板について、以下に詳しく説明する。図4は、前述したように、本発明のもう1つの実施態様に係る大電流回路基板における表層導体の当該基板の主面と直交する平面による断面を表す模式図である。図4に示す実施態様に係る大電流回路基板400においては、表層導体410の断面は逆階段状の形状を有する。より詳しくは、表層導体410の断面の形状は、辺E1を一辺とする四辺形411と、辺E2を一辺とする四辺形412と、四辺形411と四辺形412との間に介在する四辺形413とが、第1主面側(図4に向かって上側)から四辺形411、四辺形413、四辺形412の順に積層することによって得られる逆階段状の形状である。尚、四辺形413の四辺形411及び四辺形412と接する辺の長さは、辺E1よりも短く、辺E2よりも長い。
即ち、図4に示す実施態様に係る大電流回路基板400においても、前記断面の形状が、少なくとも前記辺E1を一辺とする四辺形及び前記辺E2を一辺とする四辺形を含む複数の四辺形を積層することによって得られる逆階段状の形状であり、且つ前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の両端が、前記辺E1に近い方の四辺形の辺の両端の間に位置している。図4に示す実施態様に係る大電流回路基板400においては、表層導体410の断面がかかる要件を満たすことにより、従来技術に係る大電流回路基板とは異なり、本発明の前述した他の実施態様に係る回路基板と同様に、当該基板400の焼成工程のみならず、例えば、当該基板を含むモジュールの実装工程及び当該基板を含むモジュールの完成後の稼働期間等において当該基板の温度変化が生じた場合においても、表層導体410と基材420との間での熱膨張収縮挙動の違いに起因して、例えば表層導体410の近傍の基材においてクラックが発生することが低減される。
ところで、上述したように、本発明に係る回路基板における表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面において、辺E1と辺E2との端部の間を結ぶ線は、例えば、直線であってもよく(逆台形状)、階段状であってもよく(逆階段状)、又は曲線であってもよい。例えば、上記のように、表層導体となる導体パターンを形成する際に、表層導体となる導体パターンの幅が第1主面に近くなるほど広くなるようにスクリーン印刷法によって導体ペーストを印刷することにより、本実施態様に係る回路基板において逆階段状の断面形状を有する表層導体を形成する場合、例えば、導体ペーストの性状(例えば、粘度等)を調整することにより、階段の角に相当する部分の稜角を鋭利な状態とはせず、丸まった(鈍った)状態とすることができる。
上記のように本実施態様に係る回路基板において逆階段状の断面形状における階段の角に相当する部分の稜角を丸まった(鈍った)状態とすると、当該基板の温度変化が生じた際に表層導体と基材との間での熱膨張収縮挙動の違いに起因して発生する応力が集中しがちな角部の個数が減少することから、当該応力の緩和及び/又は分散が促進され、当該応力に起因するクラックの発生がより効果的に低減される。
従って、本発明の第5の実施態様は、
本発明の前記第4の実施態様に係る回路基板であって、
前記逆階段状の形状を構成する前記複数の四辺形がそれぞれ有する4つの角部のうちの前記辺E2に近い方の2つの角部に該当する複数の角部のうち少なくとも1つが丸められている、
回路基板である。
本発明の前記第4の実施態様に係る回路基板であって、
前記逆階段状の形状を構成する前記複数の四辺形がそれぞれ有する4つの角部のうちの前記辺E2に近い方の2つの角部に該当する複数の角部のうち少なくとも1つが丸められている、
回路基板である。
上記のように、本実施態様に係る回路基板においては、前記逆階段状の形状を構成する前記複数の四辺形がそれぞれ有する4つの角部のうちの前記辺E2に近い方の2つの角部に該当する複数の角部のうち少なくとも1つが丸められている。換言すれば、本実施態様に係る回路基板においては、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状が、概ね逆階段状であるものの、階段の角に相当する複数の部分のうち少なくとも1つの部分の稜角が鋭利な状態になっておらず、丸まった(鈍った)状態となっている。
斯くして丸められた角部の曲率については、特に限定されるものではない。従って、斯くして丸められた角部は、例えば、上述したように逆階段状の断面形状を有する表層導体を形成する過程において、積極的な加工を施すこと無く、階段の角に相当する部分の稜角が鋭利な状態にならず、丸まった(鈍った)状態となったものであってもよい。あるいは、斯くして丸められた角部は、例えば、上述したように逆階段状の断面形状を有する表層導体を形成した後に、例えば研磨等の積極的な加工を施すことによって形成されたものであってもよい。
何れにせよ、本実施態様に係る回路基板においても、表層導体の基材中に埋設されている部分の第1主面と直交する特定の平面による断面の形状は、前述したように、全体として辺E2側から辺E1側に向かって広くなっている。これにより、本実施態様に係る回路基板においても、当該回路基板の焼成工程のみならず、例えば、当該回路基板を含むモジュールの実装工程及び当該回路基板を含むモジュールの完成後の稼働期間等において当該回路基板の温度変化が生じた場合においても、表層導体と基材との間での熱膨張収縮挙動の違いに起因して、例えば表層導体の近傍の基材においてクラックが発生することが低減される。
ここで、添付図面を参照しながら、本実施態様に係る回路基板について、以下に詳しく説明する。図5は、前述したように、本発明の更にもう1つの実施態様に係る大電流回路基板における表層導体の当該基板の主面と直交する平面による断面を表す模式図である。図5に示す実施態様に係る大電流回路基板500においては、表層導体510の断面は概ね逆階段状の形状を有するものの、階段の角に相当する複数の部分の稜角が鋭利な状態になっておらず、丸まった(鈍った)状態となっている。より詳しくは、表層導体510の断面の形状は、辺E1を一辺とする四辺形の4つの角部のうちの辺E2に近い方の2つの角部が丸められた図形511と、辺E2を一辺とする四辺形の4つの角部のうちの辺E2に近い方の2つの角部が丸められた図形512と、図形511と図形512との間に介在する図形511及び図形512と類似する形状を有する図形513とが、第1主面側(図5に向かって上側)から図形511、図形513、図形512の順に積層することによって得られる概ね逆階段状の形状である。尚、図形513の図形511及び図形512と接する辺の長さは、辺E1よりも短く、辺E2よりも長い。
即ち、図5に示す実施態様に係る大電流回路基板500の表層導体510の断面は、階段の角に相当する複数の部分の稜角が丸まった状態となっている点を除き、図4に示す実施態様に係る大電流回路基板400の表層導体410の断面と、基本的には同様の逆階段状の形状を有する。その結果、図5に示す実施態様に係る大電流回路基板500においても、従来技術に係る大電流回路基板とは異なり、本発明の前述した他の実施態様に係る回路基板と同様に、当該基板500の焼成工程のみならず、例えば、当該基板を含むモジュールの実装工程及び当該基板を含むモジュールの完成後の稼働期間等において当該基板の温度変化が生じた場合においても、表層導体510と基材520との間での熱膨張収縮挙動の違いに起因して、例えば表層導体510の近傍の基材においてクラックが発生することが低減される。
尚、図4及び図5においては、上述したように、それぞれ3段の逆階段状及び丸まった稜角を有する逆階段状の断面形状を呈する表層導体を備える大電流回路基板について説明したが、当然のことながら、かかる逆階段状の断面形状における段数は3段に限定されるものではなく、2段であっても、あるいは4段以上であってもよい。
しかしながら、かかる逆階段状の断面形状における1段当たりの(第1主面と直交する方向における)厚み(階段における蹴上げの長さに相当)が過度に小さい場合、逆階段状の断面形状を構成する四辺形の数が過度に増大し、例えば、表層導体を形成する工程が複雑且つ冗長となるので望ましくない。逆に、かかる逆階段状の断面形状における1段当たりの厚みが過度に大きい場合は、逆階段状の断面形状を構成する四辺形の数が少なくなり、表層導体の断面形状を全体として辺E2側から辺E1側に向かって広くなるように構成することが困難となり、結果として上述したようなクラック低減効果が十分に得られないので望ましくない。
また、逆階段状の断面形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する辺の長さの差(階段における踏み面の奥行きに相当)が過度に小さい場合、表層導体の断面形状を全体として辺E2側から辺E1側に向かって広くなるように構成することが困難となり、結果として上述したようなクラック低減効果が十分に得られないので望ましくない。逆に、逆階段状の断面形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する辺の長さの差が過度に大きい場合、表層導体の前記断面の面積が小さくなり、当該表層導体に大電流を流す際の抵抗損失が大きくなるので望ましくない。
以上のように、逆階段状の断面形状における1段当たりの厚み及び逆階段状の断面形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する辺の長さの差にはそれぞれ好適な範囲がある。本発明者は、鋭意研究の結果、逆階段状の断面形状における1段当たりの厚みの好適な範囲が40μm以上であり且つ100μm以下であり、逆階段状の断面形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する辺の長さの差の好適な範囲が40μm以上であり且つ150μm以下であることを見出した。
従って、本発明の第6の実施態様は、
本発明の前記第4又は前記第5の実施態様の何れか1つに係る回路基板であって、
前記逆階段状の形状を構成する個々の四辺形の厚みが、前記第1主面と直交する方向において、40μm以上であり且つ100μm以下であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の長さと前記辺E1に近い方の四辺形の辺の長さとの差が40μm以上であり且つ150μm以下である、
回路基板である。
本発明の前記第4又は前記第5の実施態様の何れか1つに係る回路基板であって、
前記逆階段状の形状を構成する個々の四辺形の厚みが、前記第1主面と直交する方向において、40μm以上であり且つ100μm以下であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の長さと前記辺E1に近い方の四辺形の辺の長さとの差が40μm以上であり且つ150μm以下である、
回路基板である。
上記のように、本実施態様に係る回路基板においては、前記逆階段状の形状を構成する個々の四辺形の厚みが、前記第1主面と直交する方向において、40μm以上であり且つ100μm以下である。また、本実施態様に係る回路基板においては、前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の長さと前記辺E1に近い方の四辺形の辺の長さとの差が40μm以上であり且つ150μm以下である。これにより、本実施態様に係る回路基板においては、当該表層導体に大電流を流す際の抵抗損失の増大を回避しつつ、上述したようなクラック低減効果を十分に得ることができる。
ところで、冒頭において述べたように、本発明は、大電流を流すのに十分な厚みを有する表層導体を有する回路基板に関する。即ち、本発明に係る回路基板は、大電流を扱う大電流回路の基板として使用されることが想定される。従って、本発明に係る回路基板における抵抗損失の低減という観点からは、当該回路基板が備える表層導体(及び、構成によっては、前述したような他の表層導体、内層導体、又はビア導体等)を構成する導体パターンのうち、少なくとも大電流が流れることが想定される部分においては、導体の電気抵抗を可能な限り小さくして、配線抵抗を低くすることが望ましい。かかる導体パターンの主成分としては、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を使用することが望ましい。
即ち、本発明の第7の実施態様は、
本発明の前記第1乃至第6の実施態様の何れか1つに係る回路基板であって、
前記表層導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
回路基板である。
本発明の前記第1乃至第6の実施態様の何れか1つに係る回路基板であって、
前記表層導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
回路基板である。
本実施態様に係る回路基板においては、上記のように、前記表層導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる。これにより、本実施態様に係る回路基板においては、表層導体の電気抵抗が低いので、当該基板を使用する大電流モジュールにおける抵抗損失を低減することができる。尚、当該回路基板が、第1主面に配設された表層導体以外にも、前述したような他の表層導体、内層導体、又はビア導体等を備える場合は、これらの導体を構成する導体パターンのうち、少なくとも大電流が流れることが想定される部分は、上記のような低抵抗導体(例えば、金、銀、及び銅から選ばれる少なくとも1種の金属)を含んでなり、配線抵抗を低くすることが望ましいことは言うまでも無い。
ところで、上記のように配線抵抗を低減することを目的として使用される金、銀、銅、及びこれらの金属を含む合金等の低抵抗導体は、他の金属と比較して、相対的に低い融点を有する。このような低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート(誘電体層)を当該金属の融点以上の温度において焼成すると、当該金属が融解し、導体パターンの所望の形状を維持することが困難となる虞がある。従って、かかる低抵抗導体を表層導体(及び、構成によっては、前述したような他の表層導体、内層導体、又はビア導体等)を構成する導体として使用する場合、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックスを誘電体層において使用することが望ましい。
尚、上記のように、使用される低抵抗導体の融点未満の温度において焼成することができるセラミックスとしては、所謂「低温焼成基板材料(LTCC:Low Temperature Co−fired Ceramics)を使用することが望ましい。LTCCを使用することにより、低抵抗導体である金、銀、銅、及びこれらの金属を含む合金等を前記導体として使用することができる。これにより、これらの低抵抗導体の何れかを含んでなる表層導体(及び、構成によっては、前述したような他の表層導体、内層導体、又はビア導体等)を備える本実施態様に係る回路基板においても、配線抵抗を抑制して当該基板を使用する大電流モジュールにおける抵抗損失を低減することができるのみならず、かかる低い融点を有する金属を含んでなる導体パターンが埋設された誘電体材料のシート(誘電体層)を焼成する際に、当該金属が融解して、導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
具体的には、本発明の第8の実施態様は、
本発明の前記第7の実施態様に係る回路基板であって、
前記表層導体が銅を含んでなり、
前記セラミックスが、1080℃未満の温度において焼結可能なセラミックスである、
回路基板である。
本発明の前記第7の実施態様に係る回路基板であって、
前記表層導体が銅を含んでなり、
前記セラミックスが、1080℃未満の温度において焼結可能なセラミックスである、
回路基板である。
また、本発明の第9の実施態様は、
本発明の前記第7の実施態様に係る回路基板であって、
前記表層導体が銀を含んでなり、
前記セラミックスが、960℃未満の温度において焼結可能なセラミックスである、
回路基板である。
本発明の前記第7の実施態様に係る回路基板であって、
前記表層導体が銀を含んでなり、
前記セラミックスが、960℃未満の温度において焼結可能なセラミックスである、
回路基板である。
上述のように、上記2つの実施態様に係る回路基板の基材を構成するセラミックスとしては、例えば、LTCCを挙げることができる。かかるLTCCとしては、例えば、ガラス粉末と、例えばアルミナ、窒化アルミ、窒化珪素、シリカ、ムライト等の無機粉末とを混合したものを原料とするものや、例えば、BaO、Al2O3、SiO2を主成分とする無機組成物等を挙げることができる。
ガラス粉末と無機粉末の混合物を原料とするものの具体例としては、例えば、B2O3−SiO2を主成分とする硼珪酸系ガラスや、当該硼珪酸系ガラスに、例えばCaOやMgO等のアルカリ土類金属元素酸化物、アルカリ金属酸化物を主成分とし、ZnO、ZrO2等を副成分として含むものや、SiO2及びアルカリ金属酸化物を主成分とし、上記と同様に、ZnO、ZrO2等を副成分として含むガラス等を使用することができる。上記ガラスとしては、例えば、ディオプサイド組成系、コージェライト組成系、スポジュメン組成系等の結晶化ガラスを使用してもよい。また、結晶化ガラスについては、結晶化させることにより高い強度を得ることができるので、ガラス粉末を単体で使用する場合もある。
上述のように、上記2つの実施態様に係る回路基板においては、表層導体(及び、構成によっては、前述したような他の表層導体、内層導体、又はビア導体等)を構成する導体として低抵抗導体を選び、且つ当該低抵抗導体の融点未満の温度において焼成することができるセラミックスを使用する。これにより、これらの実施態様に係る回路基板においては、配線抵抗を抑制して当該基板を使用する大電流モジュールにおける抵抗損失を低減することができる。
更に、これらの実施態様に係る回路基板においては、当該基板の基材を構成するセラミックスを低抵抗導体の融点未満の温度において焼成することができるので、当該セラミックスを含んでなる誘電体層からなる基材を焼成する際に当該金属が融解して導体パターンの所望の形状を維持することが困難となる問題を回避することができる。
以下、本発明の幾つかの実施態様に係る回路基板の構成及び特性等について説明する。但し、以下に述べる説明はあくまでも例示を目的とするものであり、本発明の範囲が以下の説明に限定されるものと解釈されるべきではない。
(1)評価用サンプル基板の作成
何れの評価用サンプルにおいても、表層導体は、第1主面から突出せず、第1主面と面一に露出するように構成した。また、誘電体層(基材)となるセラミックスとしてはアルミナとガラスとの混合物を使用し、表層導体となる導体パターンの形成には銅を含んでなる導体ペーストを使用した。誘電体材料のシートに表層導体となる導体パターンを埋設してなる成形体は、前述した「ゲルキャスト法」によって成形した。斯くして得られた成形体を、780℃において20時間に亘って保持することにより脱脂し、960℃において5時間に亘って保持することによって焼成した。
何れの評価用サンプルにおいても、表層導体は、第1主面から突出せず、第1主面と面一に露出するように構成した。また、誘電体層(基材)となるセラミックスとしてはアルミナとガラスとの混合物を使用し、表層導体となる導体パターンの形成には銅を含んでなる導体ペーストを使用した。誘電体材料のシートに表層導体となる導体パターンを埋設してなる成形体は、前述した「ゲルキャスト法」によって成形した。斯くして得られた成形体を、780℃において20時間に亘って保持することにより脱脂し、960℃において5時間に亘って保持することによって焼成した。
実施例1、実施例2、実施例3、及び比較例1に係る各サンプル群として、第1主面と直交する平面による表層導体の断面の形状がそれぞれ逆台形状、逆階段状、階段の角に相当する部分の稜角を丸まった(鈍った)状態とした逆階段状の断面形状、及び矩形状である複数のサンプル基板を作成した。それぞれのサンプル群においては、表層導体の厚み、段数(逆階段状の断面形状を有する表層導体の場合)、表層導体の断面において辺E2側から辺E1側に向かって広くなる度合い等を種々に変更した複数のサンプル基板を作成した。それぞれのサンプル群について、以下に詳しく説明する。
先ず、実施例1に係るサンプル群としては、上述したように、第1主面と直交する平面による表層導体の断面の形状が逆台形状である複数のサンプル基板を作成した。かかる断面形状を有する表層導体は、表層導体となる導体パターンを形成する際に、主面と直交する平面による開口部の断面形状が台形に加工されたメタルマスクを使用することによって形成した。尚、表層導体の厚みは、本発明における好適な範囲である60μm以上であり且つ300μm以下である範囲内において種々に変化させた。また、辺E1の長さL1と辺E2の長さL2との差は、本発明の1つの実施態様における好適な範囲である10μm以上であり且つ300μm以下の範囲内において種々に変化させた。
また、実施例2に係るサンプル群としては、上述したように、第1主面と直交する平面による表層導体の断面の形状が逆階段状である複数のサンプル基板を作成した。かかる断面形状を有する表層導体は、表層導体となる導体パターンを形成する際に、表層導体となる導体パターンの幅が第1主面に近くなるほど広くなるようにスクリーン印刷法によって導体ペーストを複数回に亘って印刷することによって形成した。尚、表層導体の厚みは、本発明における好適な範囲である60μm以上であり且つ300μm以下である範囲内において種々に変化させた。
更に、実施例3に係るサンプル群としては、上述したように、第1主面と直交する平面による表層導体の断面の形状が階段の角に相当する部分の稜角を丸まった(鈍った)状態とした逆階段状である複数のサンプル基板を作成した。かかる断面形状を有する表層導体は、表層導体となる導体パターンを形成する際に、階段の角に相当する部分の稜角を丸まった(鈍った)状態とするのに好適な性状(粘度)に調整した導体ペーストを使用して、表層導体となる導体パターンの幅が第1主面に近くなるほど広くなるように、スクリーン印刷法によって当該導体ペーストを複数回に亘って印刷することによって形成した。尚、表層導体の厚みは、本発明における好適な範囲である60μm以上であり且つ300μm以下である範囲内において種々に変化させた。
尚、第1主面と直交する平面による表層導体の断面の形状が逆階段状である実施例2及び実施例3に係るサンプル群においては、逆階段状の断面形状における1段当たりの厚みは、本発明の1つの実施態様における好適な範囲である40μm以上であり且つ100μm以下の範囲内に収まるように、表層導体の厚みに応じて逆階段状の断面における段数を変化させた。例えば、表層導体の厚みが120μmであるサンプル基板においては表層導体の逆階段状の断面における段数を2段とし、表層導体の厚みが200μm以上であるサンプル基板においては表層導体の逆階段状の断面における段数を3段とした。
また、前述したように、逆階段状の断面形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する辺の長さの差の好適な範囲が40μm以上であり且つ150μm以下(両端部に差を均等に分配する場合は、それぞれの端部において20μm以上であり且つ75μm以下)であることから、表層導体の逆階段状の断面における段数が2段であるサンプル基板においては、辺E1の長さL1と辺E2の長さL2との差を40μm以上であり且つ150μm以下の範囲内において種々に変化させた。同様に、表層導体の逆階段状の断面における段数が3段であるサンプル基板においては、辺E1の長さL1と辺E2の長さL2との差を80μm以上であり且つ300μm以下の範囲内において種々に変化させた。
一方、比較例1に係る各サンプル群としては、上述したように、第1主面と直交する平面による表層導体の断面の形状が矩形状である複数のサンプル基板を作成した。かかる断面形状を有する表層導体は、表層導体となる導体パターンを形成する際に、主面と直交する平面による開口部の断面形状が矩形に加工されたメタルマスクを使用することによって形成した。尚、表層導体の厚みは、上述した実施例1及び2と同様に、60μm以上であり且つ300μm以下である範囲内において種々に変化させた。
(2)評価用サンプル基板のクラック観察
以上のようにして作成された焼成直後の実施例1、実施例2、実施例3、及び比較例1に係る各サンプル群に含まれる各種サンプル基板を研磨して、第1主面と直交する平面による表層導体の断面の周辺のセラミックス基材におけるクラックの有無を光学顕微鏡にて観察した。また、以下に列挙する試験条件におけるサイクル試験(耐久試験)後にも、上記と同様にして、クラックの有無を光学顕微鏡にて観察した。
以上のようにして作成された焼成直後の実施例1、実施例2、実施例3、及び比較例1に係る各サンプル群に含まれる各種サンプル基板を研磨して、第1主面と直交する平面による表層導体の断面の周辺のセラミックス基材におけるクラックの有無を光学顕微鏡にて観察した。また、以下に列挙する試験条件におけるサイクル試験(耐久試験)後にも、上記と同様にして、クラックの有無を光学顕微鏡にて観察した。
(3)評価用サンプル基板のサイクル試験
一般的な耐久試験条件に該当する試験条件1としては、各種サンプル基板を、−50℃から150℃までの温度変化に1000サイクル暴露した。より厳しい耐久試験条件に該当する試験条件2としては、各種サンプル基板を、−50℃から200℃までの温度変化に1000サイクル暴露した。更により厳しい耐久試験条件に該当する試験条件3としては、各種サンプル基板を、−50℃から250℃までの温度変化に1000サイクル暴露した。
一般的な耐久試験条件に該当する試験条件1としては、各種サンプル基板を、−50℃から150℃までの温度変化に1000サイクル暴露した。より厳しい耐久試験条件に該当する試験条件2としては、各種サンプル基板を、−50℃から200℃までの温度変化に1000サイクル暴露した。更により厳しい耐久試験条件に該当する試験条件3としては、各種サンプル基板を、−50℃から250℃までの温度変化に1000サイクル暴露した。
(4)評価用サンプル基板の評価結果
実施例1、実施例2、実施例3、及び比較例1に係る各サンプル群に含まれる各種サンプル基板の焼成直後、試験条件1及び2によるサイクル試験後における光学顕微鏡による観察結果を以下の表1に列挙する。
実施例1、実施例2、実施例3、及び比較例1に係る各サンプル群に含まれる各種サンプル基板の焼成直後、試験条件1及び2によるサイクル試験後における光学顕微鏡による観察結果を以下の表1に列挙する。
表1に示す結果からも明らかであるように、従来技術に該当する、第1主面と直交する平面による表層導体の断面の形状が矩形状である比較例1に係るサンプル群においては、最も薄い厚み(60μm)を有するサンプル基板において、サイクル試験に付す前の焼成直後の時点で既に、表層導体の周辺にクラックが観察された。従って、より厳しい評価となるサイクル試験後の顕微鏡観察においては、表層導体の周辺にクラックが観察されることは明らかである。また、より厚い表層導体を備える比較例1のサンプル基板においても、表層導体の周辺にクラックが観察されることは明らかである。
これに対し、本発明の実施態様に該当する、第1主面と直交する平面による表層導体の断面の形状が逆台形状である実施例1に係るサンプル群については、一般的な耐久試験条件に該当する試験条件1でのサイクル試験後の顕微鏡観察においてはクラックの発生は認められなかったものの、より厳しい耐久試験条件に該当する試験条件2及び更により厳しい耐久試験条件に該当する試験条件3でのサイクル試験後の顕微鏡観察においては表層導体の厚みが厚い(それぞれ、250μm以上及び300μm)サンプル基板にクラックの発生が認められた。
また、本発明の実施態様に該当する、第1主面と直交する平面による表層導体の断面の形状が逆階段状である実施例2に係るサンプル群については、一般的な耐久試験条件に該当する試験条件1及びより厳しい耐久試験条件に該当する試験条件2でのサイクル試験後の顕微鏡観察においてはクラックの発生は認められなかったものの、更により厳しい耐久試験条件に該当する試験条件3でのサイクル試験後の顕微鏡観察においては表層導体の厚みが最も厚い(300μm)サンプル基板にクラックの発生が認められた。
更に、本発明の実施態様に該当する、第1主面と直交する平面による表層導体の断面の形状が階段の角に相当する部分の稜角を丸まった(鈍った)状態とした逆階段状である実施例3に係るサンプル群については、厳しい耐久試験条件に該当する試験条件3を含む全ての耐久試験条件(即ち、試験条件1乃至3)でのサイクル試験後の顕微鏡観察においてクラックの発生は認められなかった。
以上の結果から、大電流を流すのに十分な厚みを有する表層導体が表面に埋設されたセラミック基板において、当該表面と直交する平面による表層導体の基材中に埋設されている部分の断面の形状を、当該表面側の端部が当該表面とは反対側の端部よりも広いように構成することにより、当該基板の温度変化に伴って発生するクラックを有効に抑制することができることが確認された。
以上、本発明を説明することを目的として、特定の構成を有する幾つかの実施態様及び対応する実施例につき、時に添付図面を参照しながら説明してきたが、本発明の範囲は、これらの例示的な実施態様及び実施例に限定されるものと解釈されるべきではなく、特許請求の範囲及び明細書に記載された事項の範囲内で、適宜修正を加えることが可能であることは言うまでも無い。
100…回路基板、110…表層導体、120…基材、200…回路基板、210…表層導体、220…基材、230…クラック、300…回路基板、310…表層導体、320…基材、400…回路基板、410…表層導体、411…四辺形、412…四辺形、413…四辺形、420…基材、500…回路基板、510…表層導体、511…図形、512…図形、513…図形、及び520…基材。
Claims (9)
- 主としてセラミックスを含んでなる少なくとも1層の誘電体層からなる基材と、2つの主面の一方の主面である第1主面に形成された少なくとも1つの表層導体と、を備える回路基板であって、
前記表層導体の一部が前記第1主面において前記基材から露出し、前記表層導体の残る部分が前記基材中に埋設されており、
前記表層導体の少なくとも一部が、前記第1主面と直交する方向において、60μm以上の厚みを有し、
前記表層導体の前記基材中に埋設されている部分の前記第1主面と直交する特定平面による断面の形状が、当該断面と前記第1主面との交線である辺E1と当該辺E1に平行な辺E2とを備え、
前記辺E1の長さL1が前記辺E2の長さL2よりも長く、
前記第1主面に平行な投影面内において、前記辺E2の両端が前記辺E1の両端の間に位置する、
回路基板。 - 請求項1に記載の回路基板であって、
前記長さL1と前記長さL2との差が10μm以上であり且つ300μm以下である、
回路基板。 - 請求項1又は2の何れか1項に記載の回路基板であって、
前記断面の形状が、前記辺E1及び前記辺E2を上底及び下底とする逆台形である、
回路基板。 - 請求項1又は2の何れか1項に記載の回路基板であって、
前記断面の形状が、少なくとも前記辺E1を一辺とする四辺形及び前記辺E2を一辺とする四辺形を含む複数の四辺形を積層することによって得られる逆階段状の形状であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の両端が、前記辺E1に近い方の四辺形の辺の両端の間に位置している、
回路基板。 - 請求項4に記載の回路基板であって、
前記逆階段状の形状を構成する前記複数の四辺形がそれぞれ有する4つの角部のうちの前記辺E2に近い方の2つの角部に該当する複数の角部のうち少なくとも1つが丸められている、
回路基板。 - 請求項4又は5の何れか1項に記載の回路基板であって、
前記逆階段状の形状を構成する個々の四辺形の厚みが、前記第1主面と直交する方向において、40μm以上であり且つ100μm以下であり、
前記逆階段状の形状を構成する複数の四辺形のうちの隣り合う2つの四辺形が互いに接触する面を含む面内において、前記辺E2に近い方の四辺形の辺の長さと前記辺E1に近い方の四辺形の辺の長さとの差が40μm以上であり且つ150μm以下である、
回路基板。 - 請求項1乃至6の何れか1項に記載の回路基板であって、
前記表層導体が、金、銀、及び銅から選ばれる少なくとも1種の金属を含んでなる、
回路基板。 - 請求項7に記載の回路基板であって、
前記表層導体が銅を含んでなり、
前記セラミックスが、1080℃未満の温度において焼結可能なセラミックスである、
回路基板。 - 請求項7に記載の回路基板であって、
前記表層導体が銀を含んでなり、
前記セラミックスが、960℃未満の温度において焼結可能なセラミックスである、
回路基板。
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2013047580 | 2013-03-11 | ||
JP2013047580 | 2013-03-11 | ||
PCT/JP2013/066037 WO2014141492A1 (ja) | 2013-03-11 | 2013-06-11 | 回路基板 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPWO2014141492A1 true JPWO2014141492A1 (ja) | 2017-02-16 |
Family
ID=51536185
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014505439A Pending JPWO2014141492A1 (ja) | 2013-03-11 | 2013-06-11 | 回路基板 |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPWO2014141492A1 (ja) |
WO (1) | WO2014141492A1 (ja) |
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2013
- 2013-06-11 JP JP2014505439A patent/JPWO2014141492A1/ja active Pending
- 2013-06-11 WO PCT/JP2013/066037 patent/WO2014141492A1/ja active Application Filing
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Also Published As
Publication number | Publication date |
---|---|
WO2014141492A1 (ja) | 2014-09-18 |
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