JPWO2014049808A1 - 電力変換装置 - Google Patents

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Abstract

電力変換装置のインバータ動作時における還流電流の偏りを防止し、損失増加を抑える。各アームが並列接続されている第１、第２トランジスタスイッチ群を備え、第１、第２トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、第１駆動回路群及び前記第２駆動回路群は前記センス抵抗に流れるセンス電流をモニタする手段と、複数の遅延回路とを有する。そして、センス電流の大小により前記複数の遅延回路の活性化非活性化を制御することで、前記複数のトランジスタスイッチ群の立上りを制御する。

Description

本発明は、電力変換装置に関する。
特許文献１には、デッドタイムのバラツキを抑制し、スイッチング素子のターンオン時のスイッチング損失を抑制するために、抵抗素子とコンデンサ及びダイオードからなる遅延回路とシャントレギュレータから構成されるインバータ装置のドライブ回路が開示されている。
また、特許文献２には、スイッチ素子のスイッチングタイミング、特性のばらつき、または外部回路による電圧ばらつきがある場合でも、素子に印加される電圧ばらつきを抑制するために、１アーム当たり複数個直列接続される半導体スイッチ素子において、そのコレクタとゲートの間にコンデンサと他の回路とを磁気結合させる回路との直列回路からなるバランス回路が開示されている。
また、非特許文献１、非特許文献２および非特許文献３には、ＳｉＣ ＭＯＳＦＥＴを連続して通電させるとしきい値電圧の変動が生じる旨が記載されている。
特開２００５−１１０３６６ 特開２００６−４２５１２
Mrinal K. Das, "Commercially Available Cree Silicon Carbide Power Devices: Historical Success of JBS Diodes and Future Switch Prospects", CS MANTECH Conference, May 16th-19th, 2011, Palm Springs, California, USA Xiao Shen, "Atomic-scale origins of bias-temperature instabilities in SiC-SiO2 structures", APPLIED PHYSICS LETTERS 98, (063507)-1 - (063507)-3, 2011 Aivars J. Lelis, "Time Dependence of Bias-Stress-Induced SiC MOSFET Threshold-Voltage Instability Measurements", IEEE Transactions on Electron Devices, Vol. 55, No.8, pp1835-1840, August 2008
特許文献１の図２には、従来のインバータ装置（ＤＣ／ＡＣ変換装置）が開示されている。インバータ装置とは、高電圧側（上アーム）の電源と低電圧側（下アーム）の電源との間に、パワーデバイスからなるスイッチ素子と還流ダイオードが直列に二つ接続されるものである。これら上下アームのスイッチ素子を交互にオンオフさせることにより、インバータ回路前段のＤＣレベルをＡＣレベルに変換して後段のＡＣ絶縁トランスやモータといった負荷回路に供給する。このとき、インバータで発生する損失としては、スイッチ素子やダイオードのオン抵抗Ｒｏｎによる導通損失やリカバリ損失、またはスイッチング動作、即ちスイッチ素子がオンからオフもしくはオフからオン状態に遷移する期間（ドレインソース間に電位差が生じている期間）において、ドレインソース間電流が流れることによって発生するスイッチ損失がある。
近年、シリコンよりもバンドギャップが大きいシリコンカーバイド（ＳｉＣ）が注目されている。
しかし、ＳｉＣ素子を形成する際に用いるＳｉＣウェハは、いまだ欠陥が多い。そして、チップサイズを大きくするとウェハ内の欠陥による影響を受け、チップ歩留まりが著しく低下する。
そこで、チップ歩留まり低下をさせないように、小さなチップを多並列接続して、論理的に一つのスイッチ素子を形成することが有効な手段となる。
ところで、ＳｉＣＭＯＳは非特許文献１〜３に示されているように、連続通電動作をさせると、しきい値が変動するという課題がある。図１１に、しきい値が変動したときのドレイン電流ゲート電圧特性の概略を示した。この図で示していることは、正バイアスをゲートに長時間印加すると正側にδＶｔｐだけしきい値がシフト（Positive Bias Temperature Instability）し、負バイアスをゲートに長時間印加すると負側にδＶｔｎだけしきい値がシフト（Negative Bias Temperature Instability）するということである。
本発明者は連続通電動作を行った後に多並列接続した各スイッチ素子（チップ）のしきい値シフト量を測定した。その結果、チップ毎にシフト量が大きく異なる場合があることが明らかになった。これは、並列接続した各スイッチ素子の配線寄生インピーダンスが異なり、各素子に印加されるバイアスが過渡的に異なるためである。すなわち、しきい値が低いスイッチ素子と、高いスイッチ素子を並列接続した状態でインバータ動作させることになってしまい、インバータ回路における還流電流が、並列接続されたスイッチ素子の内、ある特定のスイッチ素子に偏って流れてしまう可能性がある。例えば、図１２に示したインバータ回路（ハーフブリッジ回路）では、上下アームの各スイッチ素子は二つのスイッチ素子を並列接続した例を示している。しきい値特性が揃った通常のスイッチ素子を並列接続されたのであれば、図１２（ａ）のように還流電流１００Ａは二等分され５０Ａずつ二つのスイッチ素子を還流する。一方、図１２（ｂ）のようにスイッチ素子ＱＵ０のしきい値がスイッチ素子ＱＵ１よりも十分低くなってしまった場合、その還流電流１００Ａの殆どはスイッチ素子ＱＵ０に流れることになる。つまり、スイッチ素子のオン抵抗が低いほうにより多くの還流電流が流れることになる。
スイッチ素子の駆動タイミングを調整する方法としては、特許文献１や特許文献２に開示されるような方式がある。
特許文献１ではスイッチ素子の立上り時間と立下り時間を遅延回路で所望の値に設定することで、上下アームのスイッチ素子が同時にオンしないように、所謂デッドタイムを確保することができる方式が開示されている。
また、特許文献２では、複数のスイッチ素子を直列接続して上下アームそれぞれのスイッチ素子を構成した例が開示されている。複数直列接続した各アームをインバータ回路動作させる際に、コンデンサと磁性体からなるバランス回路を直列に接続することで、直列接続した各スイッチ素子に印加される電圧を等しく設定することが可能となる。
しかしながら特許文献１の方式は、上下アームスイッチ素子間のデッドタイム生成の方式であり、各アームのスイッチ素子を並列接続した場合（Ｓ1が複数配列接続された場合）において、各スイッチ素子のしきい値が動的にシフトした際に並列接続した各スイッチ素子のゲート駆動タイミングを個別に制御するものではないので、前述の還流電流の偏りを防止することができない。
また、特許文献２の方式を、スイッチ素子を並列接続したアームに適用した場合も、コレクタ（もしくはドレイン）が共通ノードになるため、電圧差を検知できない。したがって、各アームのスイッチ素子を並列接続した場合（Ｓ1が複数配列接続された場合）において、各スイッチ素子のしきい値が動的にシフトした際に並列接続した各スイッチ素子のゲート駆動タイミングを個別に制御できないため、前述の還流電流の偏りが発生する。
このように還流電流が偏ると、定格以上の電流が特定のスイッチ素子に流れる恐れがあり、その場合スイッチ素子が発熱してインバータ回路の損失を増加させてしまう可能性もある。
本発明によれば、電力変換装置において、インバータ動作時における還流電流の偏りを防止し、損失増加を抑えることにある。
本願において開示される発明のうち、代表的な実施例の概要を簡単に説明すれば、次の通りである。
本実施例による電力変換装置は、第１電源電圧と出力ノードの間に挿入される複数の第１トランジスタスイッチ群と、第１電源電圧よりも高い第２電源電圧と出力ノードとの間に挿入される第２トランジスタスイッチ群と、第１トランジスタスイッチ群のオン・オフを制御する第１駆動回路群と第２トランジスタスイッチ群のオン・オフを制御する第２駆動回路群を備える。前記第１及び前記第２トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、前記第１駆動回路群及び前記第２駆動回路群は、前記センス抵抗に流れるセンス電流をモニタする手段と、複数の遅延回路とを有する。前記センス電流の大小により前記複数の遅延回路の活性化非活性化を制御することで、前記複数のトランジスタスイッチ群の立上り時間を制御する。
本発明によれば、インバータ動作時における還流電流の偏りを防止し、損失増加を抑えることができる。
実施例１のゲート駆動制御回路を示す一例である。 図１に記載のゲート駆動制御回路の一部と電力変換装置の主要部を示す一例である。 図２に記載の遅延回路とゲート駆動回路を示す一例である。 図１、図２及び図３に記載の各回路の動作タイミングを示す一例である。 図２に記載のスイッチ素子を三相インバータに適用したことを示す図である。 図５に記載の三相インバータをパワーモジュールに実装したことを示した一例である。 半導体駆動回路と電力変換装置を、電源回路に適用したことを示す一例である。 図２に用いたスイッチ素子の平面レイアウト及び断面構造を示した一例である。 図２に用いたＳｉＣ ＭＯＳＦＥＴの断面構造を示した一例である。 図２に記載のスイッチ素子をパッケージに実装したことを示した一例である。 ＳｉＣ ＭＯＳＦＥＴの特性例を示す説明図である。 インバータ動作時において還流電流の偏りが生じる状況の一例を示す説明図である。
以下、実施例では、ＭＩＳＦＥＴ（Ｍｅｔａｌ Ｉｎｓｕｌａｔｏｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）の一例としてＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）（ＭＯＳトランジスタと略す）を用いるが、ゲート絶縁膜として非酸化膜を除外するものではない。図面において、ｐチャネル型ＭＯＳトランジスタ（ＰＭＯＳトランジスタ）にはゲートに丸印の記号を付すことで、ｎチャネル型ＭＯＳトランジスタ（ＮＭＯＳトランジスタ）と区別することとする。
以下、図１から図４により実施例１の半導体駆動回路と電力変換装置について説明する。
図１は、実施例１のゲート駆動制御回路ＧＤＣＴＬとゲート駆動回路Ｇ／Ｄを示している。図中の記号は、ゲートドライバ制御回路ＧＤＣＴＬ、Ｈ側入力信号ＨＩＮ、Ｌ側入力信号ＬＩＮ、レベル変換回路ＬＥＶＥＬ ＳＨＩＦＴ、パルス発生回路ＰＵＬＳＥ ＧＥＮ＆ＤＥＬＡＹｈ、パルスフィルターＰＵＬＳＥ ＦＩＬＴＥＲ 、遅延回路ＤＥＬＡＹｌ、電源電圧低下保護回路ＵＶ ＤＥＴＥＣＴ ＦＩＬＴＥＲ、ラッチ回路ＲＳ ＬＡＴＣＨ、ゲート駆動回路Ｇ／Ｄ、抵抗Ｒ１、Ｒ２、ＮＭＯＳトランジスタＮＭ、電源電圧ＶＤＤ及びＶＣＣ、高電圧側電源レベルＶＢ、高電圧側ソースレベルＶＳ、低電圧側電源レベルＶＣＣ、低電圧側ソースレベルＣＯＭ、高電圧側センス信号ＶＥＨ０、ＶＥＨ１、低電圧側センス信号ＶＥＬ０、ＶＥＬ１、上アームスイッチ用制御信号ＨＯ０及びＨＯ１、下アームスイッチ用制御信号ＬＯ０及びＬＯ１である。
図１において、ハイ側入力信号ＨＩＮ（又はロウ側入力信号ＬＩＮ）がアサートされると、シュミットトリガ回路ＳＨＴＲＧＨ（又はＳＨＴＲＧＬ）を介してレベルシフト回路ＬＥＶＥＬ ＳＨＩＦＴによる電圧レベル変換が行われる。
シュミットトリガ回路ＳＨＴＲＧＨ（又はＳＨＴＲＧＬ）は及び抵抗Ｒ１及びＲ２は、ＨＩＮ及びＬＩＮが揺らいだ場合においても、安定した出力レベルをレベルシフト回路ＬＥＶＥＬ ＳＨＩＦＴに転送するための回路である。なお、レベル変換回路はＨＩＮ及びＬＩＮの出力レベルを電源電圧ＶＤＤ（例えば１５Ｖ等）のレベルに変換する。
ワンショットパルス生成回路ＰＵＬＳＥＧＥＮは、レベルシフト回路ＬＥＶＥＬＳＨＩＦＴの出力が入力され、レベルシフト回路ＬＥＶＥＬＳＨＩＦＴの出力の立上りと立下りでそれぞれワンショットパルス信号を生成する。
レベルシフト回路ＬＶＳは、ＮＭＯＳトランジスタＮＭと抵抗Ｒで構成される。ＮＭＯＳトランジスタＮＭはワンショットパルス信号（立上り用）のハイ出力レベルを高電位ＶＢのレベルに変換し、ワンショットパルス信号（立下り用）のハイ出力レベルを高電位ＶＢのレベルに変換する。高電位ＶＢは、図１のゲート駆動回路Ｇ／Ｄのソース電圧ＶＳを基準に、例えば１５Ｖ等を加えた電圧（ＶＳ ＋ １５Ｖ）に設定され、ゲート駆動回路Ｇ／Ｄの高電位側電源電圧となる。
レベルシフト回路ＬＶＳの出力信号は、パルスフィルタＰＵＬＳＥＦＩＬＴＥＲを介してＲＳラッチ回路ＲＳＬに入力される。例えばレベルシフト回路ＬＶＳからのワンショットパルス信号（立上り用）はＲＳラッチ回路ＲＳＬのセット入力となり、レベルシフト回路ＬＶＳからのワンショットパルス信号（立下り用）はＲＳラッチ回路ＲＳＬのリセット入力となる。この際に、パルスフィルタＰＵＬＳＥＦＩＬＴＥＲは、既定の制御信号以外の不定は信号を除去する。
遅延時間制御回路ＤＥＬＡＹＣＴＬ０（又はＤＥＬＡＹＣＴＬ１）は、このＲＳラッチ回路ＲＳＬの出力信号ＵＩＮ（又はＤＩＮ）を入力として動作し、上アーム用（又は下アーム用）のゲート駆動回路Ｇ／Ｄにその出力信号を転送する。
ゲート駆動回路Ｇ／Ｄは遅延時間制御回路ＤＥＬＡＹＣＴＬ０（又はＤＥＬＡＹＣＴＬ１）の出力信号を入力として動作し、上アームスイッチ用制御信号ＨＯ０、ＨＯ１（又は下アームスイッチ用制御信号ＬＯ０、ＬＯ１）を出力する。
電圧検出保護回路ＵＶＤＥＴＥＣＴは、高電位ＶＢ（もしくはＶＤＤ）を監視し、それが低下した際にＲＳラッチ回路ＲＳＬにリセット入力を行い、ゲート駆動回路Ｇ／Ｄ等を介してスイッチ素子の保護を図る。
遅延回路ＤＥＬＡＹｈとＤＥＬＡＹｌはレベルシフト回路ＬＥＶＥＬＳＨＩＦＴの出力信号を遅延させて後段の回路にその出力信号を転送するもので、上下アームのスイッチ素子が同時にオンしないための所謂デッドタイム時間を生成する。なお遅延回路ＤＥＬＡＹｈやＤＥＬＡＹｌの回路構成は特に限定されないが、例えば複数段のＣＭＯＳ反転回路等によって構成すればよい。
図２は図１のゲート駆動制御回路ＧＤＣＴＬを構成する遅延制御回路ＤＥＬＡＹＣＴＬ１（又はＤＥＬＡＹＣＴＬ０）と遅延回路ＤＥＬａ、ＤＥＬｂ、下アームを構成する二つの並列接続スイッチ素子及びそのゲート駆動回路Ｇ／Ｄを示した図である。図２では説明の簡単化のために、下アームの遅延制御回路ＤＥＬＡＹＣＴＬ１の動作方法について説明する。
図２におけるＱＬ０、ＱＬ１は下アームを構成する二つのスイッチ素子、ＩＤ０、ＩＤ１はそれぞれのスイッチ素子を流れるドレイン電流、ＳＥＰ０、ＳＥＰ１は各スイッチ素子のセンスノード、低電圧側ソースレベルＣＯＭ、センス抵抗ＲＳ０、ＲＳ１、基準電源Ｖｒｅｆ０、Ｖｒｅｆ１、比較器ＣＯＭ０、ＣＯＭ１、低電圧側センス信号ＶＥＬ０、ＶＥＬ１、比較器出力信号ＯＰ０、ＯＰ１、フリップフロップ回路ＤＦ０、ＤＦ１、フリップフロップ出力信号Ｄｉａ０、Ｄｉａ１、Ｄｉｂ０、Ｄｉｂ１、検出活性化信号ＲＥＦ、またＤＴＣＫＴａ、ＤＴＣＫＴｂは検出回路である。
また図３は図２に記載の遅延回路ＤＥＬａ、ＤＥＬｂとゲート駆動回路の回路構成を示した図である。論理和回路ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３、論理積回路ＮＡＮＤ０、ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３、反転回路ＩＮＶ０、ＩＮＶ１、遅延素子ＤＬＹ０、ＤＬＹ１、ＤＬＹ２、ＤＬＹ３、ゲート駆動回路Ｇ／Ｄを構成するＮＭＯＳトランジスタＭＮ０、ＭＮ１、ＰＭＯＳトランジスタＭｐ０、Ｍｐ１、各ノードを示すｎ０、ｎ１、ｎ２、ｎ３、ｎ４、ｎ５、ｎ６、ｎ７である。
図２及び図３の動作を図４のタイミング波形を用いて説明する。
図４における期間ｔ０の初期動作期間において、ロウ側入力信号ＬＩＮがアサートされたのち、出力信号ＤＩＮがハイにドライブされた場合、比較器出力信号ＯＰ０〜ＯＰ３、フリップフロップ出力信号Ｄｉａ０、Ｄｉａ１、Ｄｉｂ０、Ｄｉｂ１は初期値ゼロの状態であるため、図３における各ノードｎ０〜ｎ７は出力信号ＤＩＮに追随してそれぞれの電位にアサートされる。ノードｎ０及びｎ４は出力信号ＤＩＮのアサートタイミングから遅延素子ＤＬＹ０で設定された所定の時間ｔｄ０、または遅延素子ＤＬＹ１で設定された所定の時間ｔｄ２だけ遅れて、ロウからハイレベルにアサートされる。
論理積回路ＮＡＮＤ０もしくは論理積回路ＮＡＮＤ２と、反転回路ＩＮＶ０及び反転回路ＩＮＶ１の動作時間分遅れてノードｎ１及びｎ５がロウレベルからハイレベルにアサートされる。
同様に、遅延素子ＤＬＹ１もしくは遅延素子ＤＬＹ３で設定された所定の時間ｔｄ１、またはｔｄ３だけ遅れて、ノードｎ２、ノードｎ６がロウレベルからハイレベルにアサートされ、論理積回路ＮＡＮＤ１および論理積回路ＮＡＮＤ３の動作時間分遅れてノードｎ３およびノードｎ７がハイレベルからロウレベルにアサートされる。この結果、下アームスイッチ用制御信号ＬＯ０、ＬＯ１がハイにアサートされスイッチ素子ＱＬ０、ＱＬ１がオフからオン状態に遷移する。期間ｔ０においては、ＳｉＣＭＯＳＦＥＴであるスイッチ素子ＱＬ０、ＱＬ１の特性（例えばしきい値）はほぼ同じ値であるため、ドレイン電流ＩＤ０、ＩＤ１の値は同じ値でそれぞれのスイッチ素子を流れる。また、センスノードＳＥＰ０、ＳＥＰ１に流れるセンス電流も同じ値になるため、センス抵抗ＲＳ０、ＲＳ１で電圧変換された電圧が低電圧側センス信号ＶＥＬ０、ＶＥＬ１として比較器ＣＯＭ０、ＣＯＭ１にそれぞれ入力される。ここでセンス電流ＩＳ０とＩＳ１の値がほぼ等しい値（〜ＩＳｍ）であった場合、低電圧側センス信号ＶＥＬ０には基準電源Ｖｒｅｆ１＜ＶＥＬ０＜Ｖｒｅｆ０の関係になるようセンス抵抗ＲＳ０及び基準電源Ｖｒｅｆ０、Ｖｒｅｆ１のレベルを設定するとよい。また、センス電流ＩＳ０＞＞Ｉｓｍの場合は、ＶＥＬ０＜基準電源Ｖｒｅｆ１＜Ｖｒｅｆ０、センス電流ＩＳ０＜＜Ｉｓｍの場合は、基準電源Ｖｒｅｆ１＜Ｖｒｅｆ０＜ＶＥＬ０の関係になるように設定するとよい。このように設定することで、比較器出力信号ＯＰ０、ＯＰ１の出力レベルを、図２に記載の表のように、（ＯＰ０，ＯＰ１）＝（Ｌ，Ｈ）（ＩＳ０≒ＩＳｍ）、（ＯＰ０，ＯＰ１）＝（Ｌ，Ｌ）（ＩＳ０＞＞ＩＳｍ）、（ＯＰ０，ＯＰ１）＝（Ｈ，Ｈ）（ＩＳ０＜＜ＩＳｍ）、と制御することが可能となる。例えば、期間ｔ０では、センス電流ＩＳ０とＩＳ１がほぼ等しいので、比較器出力信号ＯＰ０、ＯＰ１（又はＯＰ２、ＯＰ３）はそれぞれＬ、Ｈレベルにアサートされる。次に、検出活性化信号ＲＥＦがアサートされると、フリップフロップ回路ＤＦ０、ＤＦ１が活性化するため、その出力信号Ｄｉａ０、Ｄｉａ１（又は出力信号Ｄｉｂ０、Ｄｉｂ１）が、それぞれ所定のレベルにアサートされる。なお、フリップフロップ出力信号は論理和回路ＮＯＲに入力されるため、遅延回路の各ノードｎ０〜ｎ７の電位はロウ側出力信号ＤＩＮがハイにアサートされている期間は変化しないように制御される。
その後、ロウ側出力信号ＤＩＮがロウにネゲートされると、スイッチ素子ＱＬ０、ＱＬ１がオン状態からオフ状態に遷移するため、センス電流ＩＳ０、ＩＳ１も流れなくなり、比較器出力信号ＯＰ０、ＯＰ１（又はＯＰ２、ＯＰ３）はロウレベルにネゲートされる。一方、フリップフロップ出力信号は検出活性化信号がネゲートされているため、電位レベルを保持した状態となる。またロウ側出力信号がネゲートされることによって、遅延回路内の各ノードｎ０〜ｎ７は随時所定のレベルに遷移する。
次に長時間通電後の期間ｔａについて説明する。ここでは並列接続しているスイッチ素子ＱＬ０、ＱＬ１において、配線寄生インピーダンスの違い等によりスイッチング時に印加されるバイアス条件が、スイッチング毎に異なることで、スイッチ素子ＱＬ０のしきい値がスイッチ素子ＱＬ１のしきい値よりも高くなってしまった場合を想定している。まず、ロウ側出力信号ＤＩＮがアサートされると、期間ｔ０にて遅延回路ＤＥＬａおよびＤＥＬｂの各ノードｎ２およびｎ６がハイにアサートされた状態であるため、遅延素子ＤＬＹ１とＤＬＹ３は非活性状態であり、このためノードｎ３及びｎ７がロウレベルにアサートされる。すなわち遅延素子ＤＬＹ０、ＤＬＹ２の遅延時間ｔｄ０、ｔｄ２の時間だけ遅れて下アームスイッチ用制御信号ＬＯ０、ＬＯ１がハイにアサートされる。その結果、スイッチ素子ＱＬ０、ＱＬ１がオフ状態からオン状態に遷移する。この時、スイッチ素子ＱＬ０のしきい値がスイッチ素子ＱＬ１のしきい値よりも高めにシフトしてしまっているため、センス電流ＩＳ０＜＜Ｉｓｍ＜＜ＩＳ１の状態で還流電流が各スイッチ素子に分配されてしまう。しかしながら、本方式を用いれば、比較器出力信号ＯＰ０、ＯＰ１はともにハイレベルにアサートされ、比較器出力信号ＯＰ２、ＯＰ３はともにロウレベルにネゲートされる。次に、検出活性化信号ＲＥＦがアサートされると、フリップフロップ出力信号Ｄｉａ０、Ｄｉａ１はともにハイレベルに、Ｄｉｂ０、Ｄｉｂ１はともにロウレベルにアサートされる。このようにして、次のロウ側出力信号ＤＩＮがアサートされた時にスイッチ素子ＱＬ０、ＱＬ１の立上りタイミングを変更できうる状態となる。
期間ｔｂにおいて再びロウ側出力信号ＤＩＮがアサートされた場合を説明する。この場合、フリップフロップ出力信号Ｄｉａ０、Ｄｉａ１がともにハイレベルに保持されているため遅延素子ＤＬＹ０、ＤＬＹ１は非活性状態である。このため、ＤＩＮのアサート直後に下アームスイッチ用制御信号ＬＯ０がハイにアサートされる。一方、フリップフロップ出力信号Ｄｉｂ０、Ｄｉｂ１はともにロウレベルに保持されているため、遅延素子ＤＬＹ２、ＤＬＹ３は活性化状態である。このため、ロウ側出力信号ＤＩＮのアサートから遅延時間ｔｄ２＋ｔｄ３の時間だけ遅れて下アームスイッチ用制御信号ＬＯ１がハイにアサートされる。この結果、スイッチ素子ＱＬ０はスイッチ素子ＱＬ１に比べておよそｔｄ２＋ｔｄ３の時間だけ早くオン状態に遷移するため、スイッチ素子ＱＬ０のしきい値がスイッチ素子ＱＬ１のしきい値よりも高くなった場合においても、まずスイッチ素子ＱＬ０に還流電流がながれこみ、その後所定の時間後にスイッチ素子ＱＬ１がオン状態に遷移する。このため、インバータ回路の還流電流がスイッチ素子ＱＬ０とスイッチ素子ＱＬ１で等分されるように制御できる。このように制御することで、長時間通電後に並列接続したスイッチ素子の特性がそれぞれ異なってしまった場合においても、還流電流が特定のスイッチ素子に偏って流れることを防ぐことができる。言い換えれば、還流電流が偏ることで、並列接続した複数のスイッチ素子の特定のスイッチ素子に過剰な電流が流れ込み、その結果特定のスイッチ素子の発熱をまねきインバータ回路を含む電力変換装置の損失が増加することを回避することができる。
図５は、実施例２による電力変換装置において、その構成の一例を示す概略図である。図５に示す電力変換装置は、例えば実施例１の方式を所謂三相インバータ装置に適用したものとなっている。図５において、ＳＷｕ，ＳＷｖ，ＳＷｗ，ＳＷｘ，ＳＷｙ，ＳＷｚのそれぞれは、ｎチャネル型のＳｉＣＭＯＳを用いたスイッチ素子であり、ここでは、各ソース・ドレイン間にそれぞれ還流ダイオードＤｉｕ，Ｄｉｖ，Ｄｉｗ，Ｄｉｘ，Ｄｉｙ，Ｄｉｚが接続されている。スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗは上アーム側に配置され、スイッチ素子ＳＷｘ，ＳＷｙ，ＳＷｚは下アーム側に配置され、スイッチ素子ＳＷｕ，ＳＷｘはＵ相用、スイッチ素子ＳＷｖ，ＳＷｙはＶ相用、スイッチ素子ＳＷｗ，ＳＷｚはＷ相用である。
ＧＤｕ，ＧＤｖ，ＧＤｗ，ＧＤｘ，ＧＤｙ，ＧＤｚは、図１に示したようなゲート駆動回路であり、それぞれ、スイッチ素子ＳＷｕ，ＳＷｖ，ＳＷｗ，ＳＷｘ，ＳＷｙ，ＳＷｚを駆動する。なお、図示は省略しているが、各ゲート駆動回路には、図１に示したようなゲート駆動制御回路が付加されている。上アーム側スイッチ素子の一端（ドレインノード）と下アーム側スイッチ素子の一端（ソースノード）との間には、電源電圧ＶＣＣとコンデンサＣ０が接続される。各ゲート駆動回路は、対応するスイッチ素子のオン・オフを適宜駆動し、これによって、直流信号となるＶＣＣからそれぞれ位相が異なる三相（Ｕ相、Ｖ相、Ｗ相）の交流信号を生成する。ＬＯＡＤは、例えばモータ等の負荷回路であり、この三相（Ｕ相、Ｖ相、Ｗ相）の交流信号によって適宜制御される。
ここで、Ｕ相、Ｖ相、Ｗ相のそれぞれのハードスイッチング動作時の詳細動作は図４等と同様である。三相インバータ装置では、下アーム側のスイッチ素子（例えばＳＷｘ）がオフの状態で上アーム側のスイッチ素子（例えばＳＷｕ）がオン状態に遷移する。この時、スイッチ素子ＳＷｕ、ＳＷｘがそれぞれ複数のスイッチ素子を並列接続した構成の場合、前述のように各スイッチ素子の特性、例えばしきい値が異なる値にシフトする可能性がある。この場合、三相インバータの還流電流が、特定のスイッチ素子に偏って流れる恐れがあり、発熱等による損失の増加を招く可能性がある。しかしながら、本実施例によるゲート駆動制御回路及びゲート駆動回路は、スイッチ素子に流れるセンス電流の大小を検出し、各スイッチ素子の立上り時間を適宜制御できる。
これにより、三相インバータ装置を長時間通電動作させた、各スイッチ素子のしきい値電圧のシフト量が異なった場合においても、還流電流が偏ることなく各スイッチ素子に等分されるよう制御できる。言い換えれば信頼性が高く安定した電力変換動作が実現可能となる。特にこのような三相インバータ装置は、大電力で動作する場合が多く、電流の偏りによる発熱とそれによる損失増加した場合の損害も大きくなり得る。そこで、本実施例の方式を用いると、ＳｉＣＭＯＳによって大電力動作時にも低損失を実現でき、かつ、損失増加の抑制も図れるため、有益な効果が得られる。
図６は、図５の三相インバータ装置を実装したパワーモジュールＰＭの例を示している。図中の記号は、正側接続端子ＰＴ、負側接続端子ＮＴ、Ｕ相用上アームスイッチ群ＳＷＵ０，ＳＷＵ１、Ｕ相用下アームスイッチ群ＳＷＸ０，ＳＷＸ１、Ｕ相用上アーム還流ダイオードＤｉｕ、Ｕ相下アーム還流ダイオードＤｉｘ、上アームドレインＵＤＲＡＩＮ、上アームソースＵＳＯＵＲＣＥ、下アームドレインＸＤＲＡＩＮ、下アームソースＸＳＯＵＲＣＥ、接続端子ＭＵ、ゲート制御端子ＧＳＩＧ０，ＧＳＩＧ１、センス制御端子ＳＥＳＩＧ０，ＳＥＳＩＧ１，Ｕ相出力端子Ｕ，Ｖ相出力端子Ｖ，Ｗ相出力端子Ｗである。なおＶ相、Ｗ相に関する各素子や端子の説明記号は、Ｕ相の構造と同じである点、図面が煩雑になる点を考慮して説明を省略した。また図６の記号と図５の記号は同一の部材には同一の記号を用いている。
図６の実施例では、上下アームの各スイッチ素子を４つ並列接続した構成を示している。また４つのスイッチ素子を二つずつに分割した例を示している。このためゲート制御端子とセンス制御端子はＵ相上アームで二つずつ、Ｕ相下アームで二つずつとなる。スイッチ素子二つに一つの制御端子を配置するか、スイッチ素子一つに一つの制御端子を配置するかは、実装する形態によって適宜選択すればよい。例えば図６の場合では、一般的なパワーモジュールＰＭに実装するため、制御端子を多数配置すると駆動回路基板からの配線数が増加してシステム実装面積を増加させてしまう点、また４つのスイッチ素子を二つずつ左右対称に配置して、制御端子をそれぞれ配置すれば、配線寄生インピーダンスのずれも比較的小さく抑えられる点を鑑み、図のような構成とした。もちろんＵ相上アームのスイッチ素子が８個になった場合においても、それを４分割制御するか、８分割制御するかは、その実装形態を鑑み最適な分割制御を選択すればよい。このように実施例２は、パワーモジュールＰＭの面積増加を最小限に抑えつつ、複数スイッチ素子の駆動タイミングを適宜調整でき、電力変換回路の損失増加を抑えることが可能となる。
図７は、実施例３による電力変換装置において、その構成の一例を示す概略図である。図７に示す電力変換装置は、例えば実施例１の方式をＡＣ／ＤＣ電源装置に適用したものとなっている。図７の電力変換装置は、交流入力（例えばＡＣ ２００Ｖ）をラインフィルタＬＩＮＦＩＬにてノイズを除去し、整流回路（例えばダイオードブリッジおよび出力コンデンサ）ＲＣＴを介してＡＣ電圧をＤＣ電圧に変換（ＡＣ／ＤＣ）する。次いで、昇圧回路ＰＦＣにてＤＣレベルを例えば約４００Ｖまで昇圧する。図中の記号はコイルＬ、チョッパーダイオードＤｉ、メインスイッチ素子Ｑ１（２並列）、メインスイッチ用駆動回路ＧＤＲ、安定化コンデンサＣ１である。なお昇圧回路ＰＦＣの制御方法は一般的な制御方法のためここでは説明を省略する。
続いて、図７の電力変換装置は、昇圧回路ＰＦＣからの約４００ＶのＤＣレベルをインバータ装置ＤＣＡＣにてＡＣレベルに変換し、トランスＴＲにてＡＣ／ＡＣ変換（例えばＡＣ４００Ｖ→ＡＣ１０Ｖ）する。そして、ＴＲの二次コイル側から得られるＡＣ信号を、ＡＣ／ＤＣ変換回路ＡＣＤＣにて例えばＤＣ１０Ｖ、ＤＣ１００Ａ等に変換して出力する。ここで、インバータ装置ＤＣＡＣは、例えば、４個のスイッチ素子Ｑ２，Ｑ３，Ｑ４，Ｑ５およびその各ゲート駆動回路ＧＤからなる所謂フルブリッジ回路で構成される。なお特に図示しなかったが、スイッチ素子Ｑ２からＱ５のそれぞれは複数個のチップを並列接続した構成をとる。このような構成例において、当該ＤＣＡＣに前述した本実施例の方式を適用することで、高い信頼性を備えると共に低損失な電源装置を実現することが可能になる。
図８（ａ）は、実施例４による電力変換装置において、そのスイッチ素子の概略構成例を平面図であり、図８（ｂ）は、図８（ａ）におけるＡ−Ａ’間の概略構成例を示す断面図である。図８（ａ）のスイッチ素子ＳＷは、ＳｉＣＭＯＳで構成される。図８（ａ）において、ＡＣＴはアクティブ素子領域、ＴＭはターミネーション領域、ＧＰはゲートパッド、ＳＰはソースパッドである。図８（ａ）では、ゲートパッドＧＰの位置を自由に配置できるため、後述する図１０（ａ）に示すような実装形態に適用する場合において、ワイヤボンディングの長さを短くすることができる。
また、図８（ｂ）において、図８（ａ）の各記号に加えて、ＤＲｍはドレイン電極、ＳＵＢは基板、ＤＦＴはドリフト層、ＳｉＯ２はシリコン酸化膜、Ｔｏｘはゲート絶縁膜、ＧＰｍはゲート電極、Ｐはベース層、Ｎ＋はソース層、ＬＡＹ１は層間絶縁膜である。ＡＣＴ内では、ＳｉＣＭＯＳからなる複数の要素トランジスタが形成され、これらが並列に接続されて１個のスイッチ素子となる。すなわち、複数のＮ＋は、図示しない領域でソースパッドに共通に接続され、複数のＧＰｍも図示しない領域で図８（ａ）のゲートパッドＧＰに共通に接続される。図８（ｂ）では、ターミネーション領域ＴＭをアクティブ素子領域ＡＣＴの周辺に配置することで、チップ内にＡＣＴを十分に確保でき、オン電流を大きくとることができる、すなわちオン抵抗を小さくできる利点がある。
図９（ａ）は、図８（ｂ）におけるアクティブ素子領域内の各要素トランジスタの構成例を示す断面図であり、図９（ｂ）は、図９（ａ）とは別の構成例を示す断面図である。まず、図９（ｂ）では、トレンチ構造を有する１個の縦型ＳｉＣＭＯＳが示されている。ソース電極ＳＰｍに接続されたｎ＋型の領域となるソース層Ｎ＋は、ｐ型の領域となるベース層Ｐ内に形成されるチャネルを介してドリフト層ＤＦＴに接続される。ＤＦＴは、例えばｎ−型の領域であり、耐圧を確保する役目を担う。基板ＳＵＢは、例えばｎ＋型の領域であり、当該ＳＵＢにドレイン電極ＤＲｍが接続される。
このようなトレンチ構造の場合、ベース層Ｐで挟まれたｎ型半導体領域である所謂ＪＦＥＴ領域が存在しないため、ＳｉＣＭＯＳ全体のオン抵抗が下げられるという利点がある。言い換えれば、本実施例による半導体駆動回路（ゲート駆動回路およびゲートドライバ制御回路）と組み合わせて利用することで、より損失の少ない電力変換システムが実現できる。一方、図９（ａ）では、トレンチ構造を有さない、所謂ＤＭＯＳ（Ｄｏｕｂｌｅ Ｄｉｆｆｕｓｉｏｎ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプのＳｉＣＭＯＳが示されている。この場合、素子構造が簡素でありトレンチ構造タイプのＳｉＣＭＯＳに比べて製造コストが低くできるという利点がある。
図１０（ａ）は、図８（ａ）のスイッチ素子の実装形態の一例を示す図であり、図１０（ｂ）は、図１０（ａ）のａ−ａ’間の構成例を示す断面図である。図１０（ａ）および図１０（ｂ）の例では、パッケージ内の金属板ＰＬＴ上にＳｉＣＭＯＳからなるスイッチ素子ＳＷを搭載している。ＳＷのドレイン電極ＤＲｍは金属板ＰＬＴを経由してドレイン端子ＤＴに接続され、ソースパッドＳＰはソース端子ＳＴに、ゲートパッドＧＰはゲート端子ＧＴに、それぞれボンディングワイヤＷｓｍ，Ｗｇｍ等を用いて接続される。なお、図１０（ｂ）では、便宜上、ａ−ａ’がＷｇｍに沿うと共に、ＤＴにも沿うものと仮定して図示を行っている。
このようなチップの配置と接続構成とすることで、ＳｉＣＭＯＳのゲートパッドＧＰに接続されているボンディングワイヤＷｇｍの長さ、ソースパッドＳＰに接続されているボンディングワイヤＷｓｍの長さを短くできる。すなわちボンディングワイヤの寄生インダクタンスやワイヤによる寄生抵抗（オン抵抗成分）を小さくできる。このためスイッチング時のノイズを小さく抑えることができ、過剰な電位がＳｉＣＭＯＳにバイアスされないようにできる。さらに、本実施例ではチップを平面的に配置するため、ＳｉＣＭＯＳのチップ面積を自由に設計できる。このため低オン抵抗の設計やオン電流密度の設計も容易となり、より多様な仕様のパワー半導体チップが実現できる。
ＧＤＣＴＬ…ゲート駆動制御回路、Ｇ／Ｄ，ＧＤＵ，ＧＤＶ，ＧＤＷ，ＧＤＸ，ＧＤＹ，ＧＤＺ，ＧＤＲ，ＧＤ…ゲート駆動回路、ＨＩＮ…Ｈ側入力信号、ＬＩＮ…Ｌ側入力信号、ＲＥＦ…検出活性化信号、ＶＤＤ，ＶＣＣ…電源電圧、ＶＢ…高電圧側電源レベル、ＨＯ０，ＨＯ１…上アームスイッチ用制御信号、ＶＳ…高電圧側ソースレベル、ＶＥＨ０、ＶＥＨ１…高電圧側センス信号、ＶＤＤ…低電圧側電源レベル、ＬＯ０，ＬＯ１…下アームスイッチ用制御信号、ＣＯＭ…低電圧側ソースレベル、ＶＥＬ０、ＶＥＬ１…低電圧側センス信号、ＵＩＮ…ＲＳＬ出力信号、ＤＩＮ…レベルシフト回路出力信号、Ｒ，Ｒ１，Ｒ２…抵抗、ＨＴＲＧＨ，ＳＨＴＲＧＬ…シュミットトリガ回路、ＬＥＶＥＬＳＨＩＦＴ…レベル変換回路、ＬＶＳ…レベル変換回路、ＮＭ、ＭＮ０、ＭＮ１…ＮＭＯＳトランジスタ、ＵＶＤＥＴＥＣＴ…電圧検出保護回路、ＰＵＬＳＥＦＩＬＴＥＲ…パルスフィルタ、ＲＳＬ…ラッチ回路、ＤＥＬＡＹｈ，ＤＥＬＡＹｌ…遅延回路、ＤＥＬＡＹＣＴＬ０，ＤＥＬＡＹＣＴＬ１…遅延時間制御回路、ＰＵＬＳＥＧＥＮ…パルス発生回路、Ｇ/Ｄ…ゲート駆動回路、ＤＴＣＫＴａ、ＤＴＣＫＴｂ…検出回路、ＱＬ０，ＱＬ１…スイッチ素子、ＳＥＰ０、ＳＥＰ１…センスノード、ＶＥＬ０、ＶＥＬ１…低電圧側センス信号、ＩＤ０、ＩＤ１…ドレイン電流、ＲＳ０、ＲＳ１…センス抵抗、ＤＥＬａ，ＤＥＬｂ…遅延回路、Ｄｉａ０、Ｄｉａ１、Ｄｉｂ０、Ｄｉｂ１…フリップフロップ出力信号、ＤＦ０、ＤＦ１…フリップフロップ回路、ＯＰ０、ＯＰ１…比較器出力信号、ＣＯＭ０、ＣＯＭ１…比較器、Ｖｒｅｆ０、Ｖｒｅｆ１…基準電源、ＶＥＬ１…低電圧側センス信号、ＬＯＡＤ…負荷、ＤＬＹ０、ＤＬＹ１、ＤＬＹ２、ＤＬＹ３…遅延素子、ｎ０、ｎ１、ｎ２、ｎ３、ｎ４、ｎ５、ｎ６、ｎ７…回路ノード、ＮＯＲ０、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３…論理和回路、ＮＡＮＤ０、ＮＡＮＤ１、ＮＡＮＤ２、ＮＡＮＤ３…論理積回路、ＩＳ０、ＩＳ１…センス電流、ＮＯＲ１、ＮＯＲ２、ＮＯＲ３…論理和回路、ＩＮＶＤ０，ＩＮＶＤ１…反転回路、Ｍｐ０、Ｍｐ１…ＰＭＯＳトランジスタ、ＶＳＳ…ロウレベル、ｔｄ０，ｔｄ１，ｔｄ２，ｔｄ３…遅延時間、δｔ…回路伝搬遅延時間、Ｄｉｕ，Ｄｉｖ，Ｄｉｗ，Ｄｉｘ，Ｄｉｙ，Ｄｉｚ…ダイオード、ＵＤＲＡＩＮ，ＶＤＲＡＩＮ，ＷＤＲＡＩＮ，ＸＤＲＡＩＮ…ドレインノード、ＵＳＯＵＲＣＥ，ＶＳＯＵＲＣＥ，ＷＳＯＵＲＣＥ，ＸＳＯＵＲＣＥ…ソースノード、Ｕ…Ｕ相、Ｖ…Ｖ相、Ｗ…Ｗ相、ＳＥＳＩＧ０，ＳＥＳＩＧ１…センス制御端子、ＧＳＩＧ０，ＧＳＩＧ１…ゲート制御端子、ＰＴ…正側接続端子、ＮＴ…負側接続端子、ＭＵ…接続端子、ＰＭ…パワーモジュール、ＰＬＡＴＥ…金属板Ｃ０，Ｃ１…コンデンサ、ＳＷＵ，ＳＷＶ，ＳＷＷ，ＳＷＸ，ＳＷＹ，ＳＷＺ，ＳＷＵ０，ＳＷＵ１，ＳＷＸ０，ＳＷＸ１…スイッチユニット，Ｑ１，Ｑ２，Ｑ３，Ｑ４，Ｑ５…スイッチ素子、Ｌ…コイル、ＴＲ…トランス、ＤＣＡＣ…インバータ装置、ＰＦＣ…昇圧回路、ＬＩＮＦＩＬ…ラインフィルタ、ＲＣＴ…整流回路、Ｄｉ…チョッパーダイオード、ＳｉＯ２…酸化膜、ＡＣＴ…ＭＯＳＦＥＴのアクティブ素子領域、ＴＭ…ＭＯＳＦＥＴのターミネーション領域、ＤＦＴ…ＭＯＳＦＥＴのドリフト層、ＳＵＢ…ＭＯＳＦＥＴの基板層、ＤＲｍ…ＭＯＳＦＥＴのドレイン層、ＧＰ，ＧＰｍ…ゲートパッド、ＳＰ，ＳＰｍ…ソースパッド、Ｌａｙ１…絶縁膜層、ＳＥＰ…センスパッド、Ｔｏｘ…ゲート絶縁膜、Ａ，Ａ’…要素断面領域位置、Ｎ＋…ソース層、Ｐ…ベース層、ＳｉＣＭＯＳ…シリコンカーバイドを用いたＭＯＳＦＥＴ素子、ＧＰ…ゲートパッド、ＳＰ…ソースパッド、ＳＵＢ…基板、Ｇｐｍ…ゲート電極、ＳＰｍ…ソース電極、ＳＴ…ソース端子、Ｗｇｍ…ゲートワイヤ、Ｗｓｍ…ソースワイヤ、δＶｔｎ，δＶｔｐ，△Ｖｔ…しきい値の変動

Claims (12)

  1. 第１電源電圧と出力ノードの間に挿入される複数の第１トランジスタスイッチ群と、
    第１電源電圧よりも高い第２電源電圧と出力ノードとの間に挿入される第２トランジスタスイッチ群と、
    第１トランジスタスイッチ群のオン・オフを制御する第１駆動回路群と、
    第２トランジスタスイッチ群のオン・オフを制御する第２駆動回路群とを備え、
    前記第１及び前記第２トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、
    前記第１駆動回路群及び前記第２駆動回路群は、前記センス抵抗に流れるセンス電流をモニタする手段と、
    複数の遅延回路とを有し、
    前記センス電流の大小により前記複数の遅延回路の活性化非活性化を制御する手段を有することを特徴とする電力変換装置。
  2. 請求項１において、
    前記電力変換装置はインバータ回路に適用され、
    前記第１のトランジスタ群は前記インバータ回路の上アームに含まれ、
    前記第１のトランジスタ群は前記インバータ回路の上アームに含まれることを特徴とする電力変換装置。
  3. 請求項１において、
    前記トランジスタスイッチ群を構成する夫々のスイッチ素子は、そのチップ内にドレイン電流とは別にセンス電流を出力する手段を有することを特徴とする電力変換装置。
  4. 請求項１において、
    前記第１及び前記第２駆動回路群は、少なくとも異なる二つ以上の基準電源を有することを特徴とする電力変換装置。
  5. 請求項１において、
    前記第１及び前記第２駆動回路群は、遅延時間生成回路を有し、
    前記遅延時間生成回路は前記トランジスタスイッチ群の各スイッチ素子の立上り時間を制御することを特徴とする電力変換装置。
  6. 請求項１において、
    前記第１及び前記第２駆動回路群のそれぞれは、遅延回路の活性化非活性化を制御するための制御回路を有し、
    前記第１及び前記第２駆動回路群は、外部からの制御信号を受信することで、前記制御回路の動作、非動作を決定することを特徴とする電力変換装置。
  7. 第１電源電圧と出力ノードの間に挿入される複数の第１トランジスタスイッチ群と、
    第１電源電圧よりも高い第２電源電圧と出力ノードとの間に挿入される第２トランジスタスイッチ群と、
    第１トランジスタスイッチ群のオン・オフを制御する第１駆動回路群と第２トランジスタスイッチ群のオン・オフを制御する第２駆動回路群とを備え、
    前記第１及び前記第２トランジスタスイッチ群には、ドレイン電流を検知するセンス抵抗が接続され、前記第１駆動回路群及び前記第２駆動回路群は、前記センス抵抗に流れるセンス電流をモニタする手段と、複数の遅延回路とを有し、
    前記センス電流をモニタしたスイッチング期間の次のスイッチング期間において、前記モニタ手段のモニタ結果をもとに、前記複数のトランジスタスイッチ群の立上り時間を制御することを特徴とする電力変換装置。
  8. 請求項７において、
    前記電力変換装置はインバータ回路に適用され、
    前記第１のトランジスタ群は前記インバータ回路の上アームに含まれ、
    前記第１のトランジスタ群は前記インバータ回路の上アームに含まれることを特徴とする電力変換装置。
  9. 請求項７において、
    前記トランジスタスイッチ群を構成する夫々のスイッチ素子は、そのチップ内にドレイン電流とは別にセンス電流を出力する手段を有することを特徴とする電力変換装置。
  10. 請求項７において、
    前記第１及び前記第２駆動回路群は、少なくとも異なる二つ以上の基準電源を有することを特徴とする電力変換装置。
  11. 請求項７において、
    前記第１及び前記第２駆動回路群は、遅延時間生成回路を有し、前記遅延時間生成回路は前記トランジスタスイッチ群の各スイッチ素子の立上り時間を制御することを特徴とすることを特徴とする電力変換装置。
  12. 請求項７において、
    前記第１及び前記第２駆動回路群のそれぞれは、遅延回路の活性化非活性化を制御するための制御回路を有し、
    前記第１及び前記第２駆動回路群は、外部からの制御信号を受信することで、前記制御回路の動作、非動作を決定することを特徴とする電力変換装置。
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