JPWO2013118203A1 - 半導体装置及びその製造方法 - Google Patents

Abstract

トレンチ（１２）の周囲に位置する半導体層（１０２）の上部に第１の第一導電型不純物領域（４）が設けられている。トレンチ（１２）の側壁面の上、及びトレンチ（１２）の周囲に位置する半導体層（１０２）の上に、ゲート絶縁膜（１１）を挟んでゲート電極（８）が設けられている。トレンチ（１２）の周囲に位置するゲート電極（８）と第１の第一導電型不純物領域（４）との間に、第１の第一導電型不純物領域（４）側から第二導電型不純物領域（５０）と第２の第一導電型不純物領域（５１）とが介在している。

Description

本開示は、半導体装置及びその製造方法に関し、特にトレンチゲート構造を有する半導体装置及びその製造方法に関する。

近年、トレンチゲート構造を有する半導体装置が注目されている。プレーナゲート構造の半導体装置では、半導体層の表面にチャネル領域が形成されるのに対して、トレンチゲート構造の半導体装置では、半導体層に設けられたトレンチの側壁面にチャネル領域が形成される。このため、トレンチゲート構造の半導体装置では、プレーナゲート構造の半導体装置よりも、微細化及びオン抵抗の低減が期待できるので、特にパワーデバイスの分野においてトレンチゲート構造の半導体装置の開発が行われている。

具体的には、トレンチゲート構造の半導体装置は、接合ＦＥＴ（ＪＦＥＴ）効果による微細化の制限を受けないため、トレンチを微細化できると共にオン抵抗及びスイッチング損失を低減できるという利点を有している。

しかし、トレンチゲート構造の半導体装置においては、トレンチの微細化に伴ってゲート電極の断面積が小さくなる結果、ゲート抵抗が増大してしまうという問題点がある。

それに対して、ゲート抵抗の増大を抑えるために、トレンチの周囲にゲート電極を延伸させること、つまり、ゲート電極をＴ字状にすることが検討されている（例えば特許文献１参照）。

また、トレンチゲート構造の半導体装置においては、トレンチ内に適切なゲート絶縁膜を形成することが重要である。すなわち、スイッチングの際の閾値電圧を低減するために、チャネル領域が形成されるトレンチ側壁面ではゲート絶縁膜の膜厚を薄くし、電界集中を回避するために、トレンチ底部ではゲート絶縁膜の膜厚を厚くすることが求められている。

しかし、絶縁破壊電界を大きくするために、ゲート絶縁膜の膜厚を全体的に厚くすると、スイッチングの際の閾値電圧が上昇してしまう。一方、スイッチングの際の閾値電圧を低減するために、ゲート絶縁膜の膜厚を全体的に薄くすると、トレンチ底部で電界集中が生じてしまう。

そこで、例えば特許文献２では、トレンチの側壁面と底部との面方位の違いを用いて、より厚いゲート絶縁膜をトレンチ底部に形成する方法が提案されている。また、例えば特許文献３では、ゲート絶縁膜を形成する際にトレンチ側壁面に選択的にマスクを形成することによって、トレンチ側壁面においては酸化膜の形成を抑えつつ、トレンチ側壁面以外に厚いゲート絶縁膜を形成する方法が提案されている。

特開２００７−２８１５１２号公報 特開平７−３２６７５５号公報 特開２００７−２４２９４３号公報

しかしながら、前述の従来のトレンチゲート構造の半導体装置には以下のような問題がある。

まず、特許文献１に開示されているようにゲート電極をＴ字状にする場合には、トレンチ周囲の半導体層の上にもゲート絶縁膜が必要となる。ところが、トレンチの周囲に形成されたゲート絶縁膜の膜厚が薄いと、ゲート−半導体層間における寄生容量が増大して遅延の原因となると共に、ゲート−半導体層間におけるゲート絶縁膜の絶縁破壊耐圧が低下する。従って、ゲート電極をＴ字状にする場合には、トレンチの内部におけるゲート絶縁膜の膜厚だけではなく、トレンチの周囲におけるゲート絶縁膜の膜厚も制御することが好ましい。

ところが、特許文献２に開示されているようにゲート絶縁膜の膜厚を基板の面方位を用いて制御する場合には、特殊な面方位の基板が必要となるので、製造コストが上昇する。

また、特許文献３に開示されているようにトレンチ側壁面にマスクを形成してトレンチ側壁面以外に選択的に厚いゲート絶縁膜を形成する場合には、マスクの形成及び除去という工程が必要となる。このため、製造工程が複雑になって製造コスト及びサイクルタイムが増大するという問題が生じてしまう。

尚、以上のような問題は、シリコン半導体装置においてだけではなく、炭化珪素（シリコンカーバイド：ＳｉＣ）等のワイドバンドギャップ半導体を用いた半導体装置においても生じる。特に、ＳｉＣの比誘電率（４Ｈ−ＳｉＣでは９．７）は、Ｓｉの比誘電率（１１．９）よりも小さく、ＳｉＯ₂ の比誘電率（３．８）との差が小さいため、ＳｉＣを用いた半導体装置においては、より大きい電界がゲート絶縁膜に印加される。その結果、ＳｉＣを用いた半導体装置においてゲート電極をＴ字状にした場合、ゲート−半導体層間における容量の増大の問題、及びゲート−半導体層間におけるゲート絶縁膜の絶縁破壊耐圧の低下の問題はより深刻になる。

前記に鑑み、ゲート−半導体層間における容量を低減でき且つゲート−半導体層間におけるゲート絶縁膜の絶縁破壊耐圧を向上させることができるトレンチゲート構造の半導体装置を容易に実現できるようにすることについて以下に説明する。

本明細書において開示される半導体装置の一形態は、主面側に半導体層を有する基板と、前記半導体層に設けられたトレンチと、前記トレンチの周囲に位置する前記半導体層の上部に設けられた第１の第一導電型不純物領域と、前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上に設けられたゲート絶縁膜と、前記トレンチ内の前記ゲート絶縁膜の上、及び前記トレンチの周囲に位置する前記半導体層上の前記ゲート絶縁膜の上に設けられたゲート電極とを備え、前記トレンチの周囲に位置する前記ゲート電極と前記第１の第一導電型不純物領域との間に、前記第１の第一導電型不純物領域側から第二導電型不純物領域と第２の第一導電型不純物領域とが介在している。

本明細書において開示される半導体装置の製造方法の一形態は、主面側に半導体層を有する基板を準備する工程と、前記半導体層の上部に第１の第一導電型不純物領域を形成する工程と、前記第１の第一導電型不純物領域上に第二導電型不純物領域を形成する工程と、前記第二導電型不純物領域上に第２の第一導電型不純物領域を形成する工程と、前記半導体層にトレンチを形成する工程と、前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上にゲート絶縁膜を形成する工程と、前記トレンチ内の前記ゲート絶縁膜の上、及び前記トレンチの周囲に位置する前記半導体層上の前記ゲート絶縁膜の上にゲート電極を形成する工程とを備え、前記トレンチの周囲に位置する前記ゲート電極と前記第１の第一導電型不純物領域との間に、前記第二導電型不純物領域及び前記第２の第一導電型不純物領域が介在している。

本明細書において開示される半導体装置及びその製造方法によれば、ゲート−半導体層間における寄生容量の低減、及びゲート−半導体層間に形成されるゲート絶縁膜の絶縁破壊耐圧の向上を容易に実現することができる。

図１は、第１の実施形態に係る半導体装置を示す平面図である。 図２は、第１の実施形態に係る半導体装置を示す断面図である。 図３（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｄ）は、第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５は、第１の実施形態の第１変形例に係る半導体装置を示す断面図である。 図６は、第１の実施形態の第２変形例に係る半導体装置を示す断面図である。 図７は、第２の実施形態に係る半導体装置を示す断面図である。 図８（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１０は、第３の実施形態に係る半導体装置を示す断面図である。 図１１（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１２は、第４の実施形態に係る半導体装置を示す断面図である。 図１３（ａ）〜（ｃ）はそれぞれ、第４の実施形態に係る半導体装置の変形例を示す断面図である。 図１４（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１５は、第５の実施形態に係る半導体装置を示す断面図である。 図１６（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１７（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図１８は、第５の実施形態の変形例に係る半導体装置を示す断面図である。 図１９は、第６の実施形態に係る半導体装置を示す断面図である。 図２０（ａ）〜（ｄ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２１（ａ）〜（ｄ）は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２２は、第６の実施形態に係る半導体装置の製造方法の一工程を示す断面図である。 図２３は、第７の実施形態に係る半導体装置を示す断面図である。 図２４（ａ）〜（ｄ）は、第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図２５は、第８の実施形態に係る半導体装置を示す断面図である。 図２６（ａ）〜（ｃ）は、第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

本明細書において開示されるトレンチゲート構造の半導体装置は、トレンチ周囲の半導体層上に延伸したゲート電極の下側に、例えばソース領域となる第１の第一導電型不純物領域と第二導電型不純物領域と第２の第一導電型不純物領域とが順次積層された構成を有する。

この半導体装置によれば、トレンチ周囲の半導体層上に延伸したゲート電極と第１の第一導電型不純物領域（例えばソース領域又はエミッタ領域）との間に、第二導電型不純物領域と第２の第一導電型不純物領域とが介在している。このため、トレンチ周囲の半導体層上に延伸したゲート電極の下側において、ゲート絶縁膜に加えて、第２の第一導電型不純物領域と第二導電型不純物領域との間に形成される空乏層、及び第二導電型不純物領域と第１の第一導電型不純物領域との間に形成される空乏層がそれぞれ容量として機能する。これにより、第二導電型不純物領域及び第２の第一導電型不純物領域を設けなかった場合と比較して、ゲート電極−半導体層間の容量が小さくなる。

また、ゲート電極−半導体層間の電圧をゲート絶縁膜と２つの空乏層とによって分散させることができるため、ゲート絶縁膜に印加される電界が緩和されるので、ゲート絶縁膜の絶縁破壊耐圧が向上する。

このような絶縁破壊耐圧向上の効果は、第１の第一導電型不純物領域、第二導電型不純物領域及び第２の第一導電型不純物領域の３つの領域が積層されてＮＰＮ又はＰＮＰの構造となっていることから、ゲート電極に印加されるバイアスが正及び負のいずれの場合にも発揮される。

例えば、第一導電型をＮ型、第二導電型をＰ型とすると、前記の３つの領域によってＮＰＮ構造が構成されていることになる。この場合、ゲート電極に負のバイアスが印加された際には、第１の第一導電型不純物領域と第２導電型不純物領域との間に空乏層によって絶縁破壊耐圧が向上する。また、ゲート電極に正のバイアスが印加された際には、第二導電型不純物領域と第２の第一導電型不純物領域との間の空乏層によって絶縁破壊耐圧が向上する。従って、バイアスの正負に関わらず絶縁破壊耐圧は向上する。

これに対し、仮に、第２の第一導電型不純物領域が設けられていないとすると、前記と同じ導電型であれば、第１の第一導電型不純物領域と第２導電型不純物領域とによるＮＰの構造だけになる。この場合、ゲート電極に負のバイアスが印加された際には、第１の第一導電型不純物領域と第２導電型不純物領域の間の空乏層によって絶縁破壊耐圧が向上する。しかし、正のバイアスが印加された際には、対応する空乏層が無いので、絶縁破壊耐圧向上の効果は発揮されない。尚、導電型が逆の場合、類似の理由から負のバイアスに対してのみ絶縁破壊耐圧が向上することになる。

以下、本明細書において開示されるトレンチゲート構造の半導体装置に本願発明者らが想到するに至った経緯について説明する。

トレンチゲート構造の半導体装置のゲート電極には例えば±２０Ｖ程度の電圧が印加される。このとき、ソース電圧はほぼ０Ｖとなるため、ゲート電極−半導体層（例えばソース領域）間には±２０Ｖ程度が印加される。通常の熱酸化膜における絶縁破壊電界強度は１０ＭＶ／ｃｍ以上である。しかし、長期使用の際のゲート絶縁膜信頼性を確保するためには、半導体装置において許容しうる電界強度を、絶縁破壊電界強度よりも十分に小さい３ＭＶ／ｃｍ〜４ＭＶ／ｃｍ程度にすることが好ましい。

そこで、トレンチ側壁面のゲート絶縁膜の膜厚を例えば７０ｎｍ程度に設定する。（０００１）Ｓｉ面を主面とするＳｉＣ半導体基板を用いた場合、トレンチ側壁面である（１１−２０）面におけるゲート絶縁膜の厚さを７０ｎｍ程度とすると、トレンチ周囲の半導体主面となる（０００１）Ｓｉ面におけるゲート絶縁膜の厚さは３０ｎｍ程度以下となる（熱酸化でゲート絶縁膜を形成した場合）。このため、半導体主面のゲート絶縁膜に印加される電界は１０ＭＶ／ｃｍ程度以上となり、該ゲート絶縁膜の信頼性が不十分になってしまう。また、トレンチ側壁面と同じ厚さのゲート絶縁膜が半導体主面に形成された場合と比較して、ゲート電極−半導体層間の容量も約４倍の値となり、その結果、容量増加に起因する遅延が発生するため、スイッチングスピードが低下する。

また、トレンチ周辺の半導体層上におけるゲート絶縁膜の膜厚を選択的に厚くするために、ゲート絶縁膜の形成工程を複数の工程に分けることにより、トレンチ側壁面におけるゲート絶縁膜の膜厚とトレンチ周辺の半導体層上におけるゲート絶縁膜の膜厚とを独立して制御することが可能である。しかし、ゲート絶縁膜の形成工程を複数の工程に分けた場合、工数の増加が大きな問題となる。複数の工程によるゲート絶縁膜形成は、例えば、以下のように行われる。まず、トレンチの内部及び周囲に熱酸化膜を形成した後、熱酸化膜を覆うようにポリシリコン膜を形成する。次に、ポリシリコン膜を覆う窒化膜を形成した後、形成した窒化膜を選択的に除去してトレンチ側壁面を覆い且つトレンチ底部を露出するマスクを形成する。次に、該マスクからのポリシリコン膜の露出部分を熱酸化した後、該マスクを除去し、さらに、酸化されていないポリシリコン膜を除去する。

また、前述の複数の工程によるゲート絶縁膜形成には、以下のような別の問題もある。すなわち、ポリシリコンを酸化した酸化膜は、単結晶シリコンを酸化した酸化膜と比べて、絶縁破壊電界強度が低くなる。このため、トレンチの内部及び周辺にゲート絶縁膜となる熱酸化膜を直接形成する場合と比較して、トレンチ周辺の半導体層上におけるゲート絶縁膜の膜厚をより厚くする必要があるので、ゲート絶縁膜となるポリシリコン膜を厚くする必要がある。しかし、厚いポリシリコン膜を内部まで完全に酸化することは困難であるので、トレンチ周辺の半導体層上におけるゲート絶縁膜の膜厚を、トレンチ側壁面上におけるゲート絶縁膜の膜厚よりも大幅に厚くすることは容易ではない。

そこで、本願発明者らは、トレンチ側壁面上及びトレンチ周辺の半導体層上のそれぞれにおけるゲート絶縁膜の膜厚を変化させなくても、トレンチ周辺に形成されたゲート電極と半導体層との間において容量を低減し且つゲート絶縁膜の絶縁破壊耐圧を向上させるために、トレンチ周囲の半導体層上に延伸したゲート電極の下側に、例えばソース領域となる第１の第一導電型不純物領域と第二導電型不純物領域と第２の第一導電型不純物領域とが順次積層された構成を有する半導体装置に想到するに至った。

（第１の実施形態）
以下、第１の実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。

図１及び図２はそれぞれ、第１の実施形態に係る例示的半導体装置の平面構成及び断面構成を示している。尚、図１においては、簡単のため、ソース電極等の記載を省略していると共に、ゲート電極８及びゲート絶縁膜１１については、トレンチ１２内に形成されている部分のみを図示している。また、図２は、図１におけるＩ−Ｉ’線の断面図である。

本実施形態の半導体装置１００は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field-Effect Transitor：ＭＩＳＦＥＴ）であり、図１に示すように、複数のユニットセル１００Ｕを有している。尚、本実施形態において、図１に示すように、基板の主面の法線方向から見て、トレンチ１２は長方形状（ストライプ状）の平面形状を有している。また、図２は、トレンチの長手方向と直交する方向における、半導体装置の断面図である。但し、トレンチ１２は他の平面形状を有していても良いし、他の方向の断面を考えても良い。

また、図２に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４は、ボディ領域３に囲まれるように形成されている。

本実施形態では、ソース領域４の上部にｐ型不純物領域５０がソース領域４に囲まれるように形成されていると共に、ｐ型不純物領域５０の上部にｎ型不純物領域５１がｐ型不純物領域５０に囲まれるように形成されている。本実施形態において、ソース領域４が「第１の第一導電型不純物領域」に、ｐ型不純物領域５０が「第二導電型不純物領域」に、ｎ型不純物領域５１が「第２の第一導電型不純物領域」にそれぞれ相当する。

ｐ型不純物領域５０の不純物濃度は例えば２×１０¹⁸ｃｍ^-3程度であり、ｐ型不純物領域５０の深さ（半導体層１０２の上面からの深さ）は例えば１００ｎｍ程度であり、ｎ型不純物領域５１の不純物濃度は例えば２×１０¹⁸ｃｍ^-3程度であり、ｎ型不純物領域５１の深さ（半導体層１０２の上面からの深さ）は例えば５０ｎｍ程度である。これにより、ｎ型不純物領域５１とｐ型不純物領域５０との間、及びｐ型不純物領域５０とソース領域４との間にそれぞれ幅４０ｎｍ程度の空乏層が形成される。尚、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの濃度及び形成深さは前述の例に限定されるものではなく、必要な空乏層幅が得られる任意の組み合わせに設定可能である。

また、図２に示すように、半導体層１０２には、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４及びボディ領域３をそれぞれ貫通し且つドリフト領域２に達するトレンチ（凹部）１２が設けられている。トレンチ１２の底部及び側壁面のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上にはゲート絶縁膜１１が形成されている。ゲート絶縁膜１１は、トレンチ１２の側壁面に設けられた第１の絶縁膜１１ａと、トレンチ１２の周囲に設けられた第２の絶縁膜１１ｂとを含む。本実施形態では、第１の絶縁膜１１ａの膜厚ｔ１は、第２の絶縁膜１１ｂの膜厚ｔ２と同等以上である。

ゲート絶縁膜１１の上には導電膜からなるゲート電極８が、トレンチ１２を埋めると共にトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように形成されている。これにより、ゲート電極８の断面形状はＴ字状になる。また、ゲート電極８のうちトレンチ１２内に埋め込まれた部分の側面は第１の絶縁膜１１ａと接していると共に、ゲート電極８のうちトレンチ１２の周囲に設けられた部分は第２の絶縁膜１１ｂと接している。このように、ゲート電極８は、ゲート絶縁膜１１によって半導体層１０２から電気的に絶縁されている。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型不純物領域５１と少しでもオーバーラップしていれば、該オーバーラップ領域の下側に空乏層を生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｎ型不純物領域５１とオーバーラップすること、言い換えると、半導体層１０２の上面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｎ型不純物領域５１の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層が形成されるため、前述の効果がより顕著に発揮される。

また、図２に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されていると共に、ｐ型不純物領域５０及びｎ型不純物領域５１とは電気的に絶縁されている。基板１の裏面（主面と反対側の面）にはドレイン電極９が設けられている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。図示は省略しているが、層間絶縁膜１３にはゲート配線及びソース配線が設けられ、該ゲート配線及びソース配線はそれぞれコンタクトプラグを通じてゲート電極８及びソース電極１０と電気的に接続される。

図３（ａ）〜（ｄ）及び図４（ａ）〜（ｄ）は、第１の実施形態に係る例示的半導体装置の製造方法の各工程を示す断面図である。

まず、図３（ａ）に示すように、基板１の主面上に例えばＳｉＣ層をエピタキシャル成長させることにより、ｎ型のドリフト領域２及びｐ型のボディ領域３を順次形成する。続いて、ボディ領域３の上部にｎ型のソース領域４を例えばイオン注入法により形成する。

基板１には、例えば３×１０¹⁸ｃｍ^-3程度の濃度の窒素を含む低抵抗のｎ型ＳｉＣ基板を用いることができる。ドリフト領域２には、例えば８×１０¹⁵ｃｍ^-3程度の濃度で窒素をドープすればよい。また、ドリフト領域２の厚さは、例えば１２μｍ程度とすればよい。尚、ドリフト領域２の不純物濃度及び厚さは、必要とする耐圧によって決定すればよく、例示した濃度及び厚さに限定されない。

ボディ領域３には、例えば２×１０¹⁸ｃｍ^-3程度の濃度でアルミニウムをドープすればよい。また、ボディ領域３の厚さは、例えば１μｍ程度とすればよい。

ソース領域４は、例えばイオン注入等により形成すればよい。ソース領域４の不純物濃度は、例えば５×１０¹⁹ｃｍ^-3程度であればよく、ソース領域４の深さ（半導体層１０２の上面からの深さ）は、例えば５００ｎｍ程度であればよい。ソース領域４をイオン注入により形成する方法は以下の通りである。まず、ボディ領域３におけるソース領域４を形成する部分を露出するように、例えばＳｉＯ₂ 等からなる注入マスクを形成する。この後、ボディ領域３にｎ型の不純物イオン（例えば窒素イオン）を注入する。イオン注入として、例えば、加速エネルギーとドーズ量との組み合わせが（３０ｋｅＶ、２×１０¹⁴ｃｍ^-2）、（５５ｋｅＶ、２×１０¹⁴ｃｍ^-2）、（９０ｋｅＶ、５×１０¹⁴ｃｍ^-2）の多段階注入を実施してもよい。

尚、本実施形態では、ドリフト領域２、ボディ領域３及びソース領域４を有する半導体層１０２をエピタキシャル成長により形成する例を示したが、これに代えて、半導体層１０２の全部又は一部をＳｉＣ基板にイオン注入等を行うことにより形成してもよい。例えば、ｎ型のＳｉＣ基板にｐ型の不純物を注入して、ＳｉＣ基板の上部をボディ領域３としてもよい。また、ＳｉＣ基板の上にｎ型の半導体層をエピタキシャル成長した後、形成したｎ型の半導体層の上部にｐ型不純物をイオン注入してボディ領域３を形成してもよい。これらの場合には、ｐ型不純物が注入されなかった領域がドリフト領域２となる。

次に、図３（ｂ）に示すように、ソース領域４内にｐ型不純物領域５０を例えばイオン注入法により形成する。ｐ型不純物領域５０の不純物濃度は、例えば２×１０¹⁸ｃｍ^-3程度であればよく、ｐ型不純物領域５０の深さは、例えば１００ｎｍ程度であればよい。ｐ型不純物領域５０の具体的な形成方法は、例えば以下の通りである。まず、ソース領域４におけるｐ型不純物領域５０を形成する部分を露出するように、例えばＳｉＯ₂ 等からなる注入マスクを形成する。この後、ソース領域４にｐ型の不純物イオン（例えばアルミニウムイオン）を注入する。イオン注入として、例えば、加速エネルギーとドーズ量との組み合わせが（３０ｋｅＶ、６×１０¹²ｃｍ^-2）、（７０ｋｅＶ、１×１０¹³ｃｍ^-2）、（１５０ｋｅＶ、２．５×１０¹³ｃｍ^-2）の多段階注入を実施してもよい。その後、前記注入マスクを除去する。

次に、図３（ｃ）に示すように、ｐ型不純物領域５０内にｎ型不純物領域５１を例えばイオン注入法により形成する。ｎ型不純物領域５１の不純物濃度は、例えば２×１０¹⁸ｃｍ^-3程度であればよく、ｎ型不純物領域５１の深さは、例えば５０ｎｍ程度であればよい。ｎ型不純物領域５１の具体的な形成方法は、例えば以下の通りである。まず、ｐ型不純物領域５０におけるｎ型不純物領域５１を形成する部分を露出するように、例えばＳｉＯ₂ 等からなる注入マスクを形成する。この後、ソース領域４にｎ型の不純物イオン（例えば窒素イオン）を注入する。イオン注入として、例えば、加速エネルギーとドーズ量との組み合わせが（３０ｋｅＶ、６×１０¹²ｃｍ^-2）、（７０ｋｅＶ、１×１０³ｃｍ^-2）の多段階注入を実施してもよい。その後、前記注入マスクを除去する。

続いて、ｎ型不純物領域５１の形成後、例えば、不活性ガス雰囲気において１７００℃程度の温度で３０分程度のアニール処理を行う。これにより、ソース領域４、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれに注入されている不純物イオンが活性化される。

次に、図３（ｄ）に示すように、半導体層１０２にトレンチ１２を形成する。トレンチ１２の具体的な形成方法は、例えば以下の通りである。まず、ｎ型不純物領域５１の中央部（ソース領域４及びｐ型不純物領域５０のそれぞれの中央部の上に位置している）を露出するように、例えばＳｉＯ₂ 膜からなるマスクを形成する。この後、該マスクを用いて、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４、ボディ領域３及びドリフト領域２のそれぞれの一部を例えば反応性イオンエッチング（Reactive Ion Etching：ＲＩＥ）により順次除去する。トレンチ１２は、ドリフト領域２を貫通することなく、ドリフト領域２とボディ領域３との界面よりも下側に底面が位置するように形成される。トレンチ１２の深さは、例えば１．５μｍ程度であればよく、トレンチ１２の幅は、例えば１μｍ程度とあればよい。

尚、本実施形態においては、図３（ｄ）に示すように、トレンチ１２の側壁面が、基板１の主面に対して垂直である場合を例示しているが、トレンチ１２の側壁面が基板１の主面に対して垂直にならなくてもよい。

次に、図４（ａ）に示すように、トレンチ１２の底部及び側壁面のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上に、例えば熱酸化によりゲート絶縁膜１１として酸化膜を形成する。具体的には、熱酸化として、例えば、ドライ酸化雰囲気において１２００℃程度の温度で１時間程度の熱処理を行うことにより、トレンチ１２の側壁面である（１１−２０）面には、ゲート絶縁膜１１の一部として、厚さｔ１が例えば７０ｎｍ程度の第１の絶縁膜１１ａが形成される。この時、トレンチ１２の周囲に位置する半導体層１０２の上面である（０００１）Ｓｉ面には、厚さｔ２が例えば３０ｎｍ程度の第２の絶縁膜１１ｂが形成される。

次に、図４（ｂ）に示すように、トレンチ１２内を含む半導体層１０２上の全面に導電膜を形成した後、フォトレジスト２４をマスクにしてＲＩＥにより該導電膜をエッチングする。これにより、トレンチ１２を埋め且つトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように、ゲート絶縁膜１１の上にＴ字型のゲート電極８が形成される。ここで、前記導電膜としては、例えば、１×１０²⁰ｃｍ^-3以上の濃度でリンがドープされた厚さ６００ｎｍ程度のポリシリコン膜を用いればよい。該ポリシリコン膜は、例えばＬＰ（Low Pressure）−ＣＶＤ（Chemical Vapor Deposition ）法により形成すればよい。但し、ゲート電極８となる導電膜として、ポリシリコン膜以外の導電膜を用いてもよい。

本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体がｎ型不純物領域５１とオーバーラップするように、ゲート電極８を形成する。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ソース領域４とｐ型不純物領域５０とｎ型不純物領域５１との積層構造を設けることができる。

ここで、ゲート電極８におけるトレンチ１２の周囲に張り出した部分の幅（半導体層１０２の上面に沿った方向の幅）は、リソグラフィー技術の合わせずれ等を考慮して、例えば２００ｎｍ程度以上とすることが好ましい。一方、素子の集積化を図るためには、該幅は、例えば５００ｎｍ程度以下とすることが好ましい。

次に、フォトレジスト２４を除去した後、図４（ｃ）に示すように、ゲート電極８を覆うように、層間絶縁膜１３を形成し、その後、ソース領域４の一部とボディ領域３の一部とを開口したレジストマスク（図示省略）を用いて、例えばＲＩＥにより層間絶縁膜１３に開口部を形成する。また、ｐ型不純物領域５０と後述するソース電極１０（図４（ｄ）参照）との電気的絶縁を確保するために、層間絶縁膜１３の開口部をｐ型不純物領域５０の外側に形成する。また、このとき、層間絶縁膜１３の開口部に位置するゲート絶縁膜１１も除去される。

次に、図４（ｄ）に示すように、層間絶縁膜１３の開口部に位置する半導体層１０２の上に導電膜を堆積して熱処理を行うことにより、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）ソース電極１０を形成する。ソース電極１０となる導電膜としては、例えばニッケル（Ｎｉ）等を用いればよい。ソース電極１０の具体的な形成方法は、例えば以下の通りである。まず、ソース電極１０となる導電膜を堆積した後、例えば、窒素雰囲気において９５０℃程度の温度で１分間程度の熱処理を行う。その後、未反応の導電膜を例えば過酸化水素水溶液により除去する。これにより、ソース領域４及びボディ領域３のそれぞれとオーミック接触するソース電極１０が得られる。

次に、図４（ｄ）に示すように、基板１の裏面（主面と反対側の面）上に、例えばソース電極１０の形成方法と同様の方法を用いて、ドレイン電極９を形成する。その後、図示は省略しているが、必要に応じて、層間絶縁膜１３に、ゲート配線、ソース配線、及び、該各配線とゲート電極８及びソース電極１０のそれぞれとを電気的に接続するコンタクトプラグ等を形成してもよい。

ところで、基板１の材料としてＳｉＣを用いる場合において、基板１の主面を結晶成長が容易な（０００１）Ｓｉ面とし且つトレンチ１２の側壁面におけるゲート絶縁膜１１の膜厚を例えば７０ｎｍ程度に設定すると、（０００１）Ｓｉ面の酸化速度が非常に遅いため、半導体層１０２の上面に熱酸化法により形成されるＳｉＯ₂ 膜の厚さは例えば３０ｎｍ程度になる。このため、ゲート電極８の断面形状をＴ字状にした場合には、ゲート電極８とソース領域４とが接近してしまい、ゲート−ソース容量が大きくなってしまう。

一方、本実施形態においては、図２に示すように、Ｔ字型のゲート電極８のうちトレンチ１２周辺の半導体層１０２の上面に形成されている部分の下側において、ソース領域４とｐ型不純物領域５０とｎ型不純物領域５１とが積層されているため、各領域間にＰＮ接合が生じて空乏層が形成される。その結果、該各領域間に形成される空乏層が、ゲート絶縁膜１１に加えて、絶縁膜と同じ働きをする。このため、ゲート電極８とソース領域４との間にゲート絶縁膜１１のみが設けられている場合（つまり、本実施形態のｐ型不純物領域５０及びｎ型不純物領域５１が設けられていない場合）と比較して、ゲート電極８とソース領域４との間の寄生容量を低減することができる。また、ゲート電極８とソース領域４との間の電圧が、ゲート絶縁膜１１と前記各空乏層とに分散されて印加されるため、ゲート絶縁膜１１に印加される電界の強度を小さくすることができるので、ゲート絶縁膜１１の絶縁破壊強度を増大させることができる。図２には、ソース領域４、ｐ型不純物領域５０、ｎ型不純物領域５１、ゲート絶縁膜１１、及びゲート電極８の積層構造の等価回路を合わせて示している。ここで、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度及び厚さは、印加される電圧に応じた空乏層幅が生じるように計算により設定することができる。言い換えると、該空乏層幅は、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度及び厚さにより決定される。例えば、ソース領域４とｐ型不純物領域５０との間、及びｐ型不純物領域５０とｎ型不純物領域５１との間にそれぞれ生じる空乏層の幅が４０ｎｍとなるようにｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度を設定した場合、該各空乏層の誘電率を酸化膜に換算すると、厚さ４０ｎｍ程度の絶縁膜を形成した場合と同様の効果が得られる。この場合、前述のように（０００１）Ｓｉ面に熱酸化法により形成される絶縁膜の厚さ３０ｎｍと合わせて、合計で厚さ７０ｎｍ程度の絶縁膜を形成したことになる。従って、ゲート絶縁膜１１の膜厚を２．３倍程度増大させたことになり、ゲート−ソース容量を元の４０％程度の値にまで小さくすることができる。

さらに、トレンチ１２周辺のゲート電極８とソース領域４との間の電圧が、トレンチ１２周辺のゲート絶縁膜１１（厚さ３０ｎｍ程度）と前記各空乏層（酸化膜換算で厚さ４０ｎｍ程度）とに分散されて印加されるため、トレンチ１２周辺のゲート絶縁膜１１における電界強度を３ＭＶ／ｃｍ程度の値にまで小さくすることができる。

以上に説明したように、本実施形態によると、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。このような効果は、ゲート電極８に印加されるバイアスが正、負のいずれであっても発揮される。

尚、図２には、トレンチ１２の上部コーナーがほぼ直角となっている場合を示している。しかし、図５に示すように、トレンチ１２の上部コーナーを丸めて曲面コーナーとしてもよい。図５は、本実施形態の第１変形例に係る半導体装置を示す断面図である。トレンチ１２の上部コーナーを丸めることにより、トレンチ１２の上部コーナーにおける電界集中を緩和することができる。

図５に示す第１変形例に係る半導体装置は、以下のようにして得ることができる。すなわち、トレンチ１２を形成するためのエッチングの際に、エッチング中生成物の堆積量が多くなるような条件でエッチングを開始し、その後、エッチング中生成物の堆積量が徐々に減少するような条件でエッチングを行うことにより、トレンチ１２の上部コーナーを丸めることができる。或いは、通常のエッチング条件を用いて、垂直な上部コーナーを有するトレンチ１２を形成した後、水素雰囲気においてアニールを行うことにより、トレンチ１２の上部コーナーを丸めることも可能である。また、図５に示すように、トレンチ１２の上部コーナーだけではなく、下部コーナーについても曲面コーナーとしてもよい。このようにすれば、トレンチ１２の下部コーナーにおける電界集中を緩和することができる。

また、本実施形態においては、反転チャネル構造を有するＭＩＳＦＥＴについて説明したが、図６に示すような蓄積チャネル構造を有するＭＩＳＦＥＴについても、本実施形態と同様の構成とすることができる。図６は、本実施形態の第２変形例に係る半導体装置を示す断面図である。第２変形例においては、例えば、半導体層１０２にトレンチ１２を形成した後、トレンチ１２の内部を含む半導体層１０２の上に、ｎ型のＳｉＣ層からなるチャネル層（以下、ｎ型チャネル層という）２１を形成すればよい。ｎ型チャネル層２１を形成した後は、反転チャネル構造を有する本実施形態のＭＩＳＦＥＴと同様に、ゲート絶縁膜１１、ゲート電極８、ソース電極１０及びドレイン電極９等を形成すればよい。第２変形例によると、ｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分をｐ型不純物領域５０との濃度差によって完全に空乏化させて空乏層２１ａを形成することができるため、ｎ型チャネル層２１を通じてｎ型不純物領域５１とソース領域４とが電気的に接続されることはない。

（第２の実施形態）
以下、第２の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図７は、第２の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図７に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれるように形成されている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されていると共に、ｐ型不純物領域５０の上にｎ型不純物領域５１が形成されている。ここで、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの側面（後述するトレンチ１２の反対側の側面）は実質的に面一（連続面）であり、該各側面はソース領域４から露出している。

尚、本実施形態において、図７に示すように、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度及び深さについては、例えば第１の実施形態と同様に設定してもよい。

また、トレンチ１２、ゲート絶縁膜１１及びゲート電極８についても、例えば第１の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型不純物領域５１と少しでもオーバーラップしていれば、該オーバーラップ領域の下側に空乏層を生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｎ型不純物領域５１とオーバーラップすること、言い換えると、基板１の主面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｎ型不純物領域５１の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層が形成されるため、前述の効果がより顕著に発揮される。

また、図７に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。ここで、層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられていると共に、層間絶縁膜１３は、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面を覆っている。これにより、ソース電極１０は、ｐ型不純物領域５０及びｎ型不純物領域５１と電気的に絶縁されている。

また、ドレイン電極９、ゲート配線及びソース配線等については、例えば第１の実施形態と同様に構成してもよい。

尚、図７には、ソース領域４、ｐ型不純物領域５０、ｎ型不純物領域５１、ゲート絶縁膜１１、及びゲート電極８の積層構造の等価回路を合わせて示している。

ところで、前述の第１の実施形態においては、ソース領域４とｎ型不純物領域５１とを電気的に分離するために、半導体層１０２の主面上にｐ型不純物領域５０を露出させていた（図２参照）。このため、前述の第１の実施形態に係る半導体装置においては、ｐ型不純物領域５０の露出幅分だけ平面寸法が増大する。

一方、第２の実施形態では、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面は、ソース領域４から露出していると共に層間絶縁膜１３によって覆われているので、ソース領域４とｎ型不純物領域５１とが電気的に分離されている。このため、第１の実施形態と異なり、半導体層１０２主面におけるｐ型不純物領域５０の露出領域が不要となるので、チップ面積を縮小することができる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

図８（ａ）〜（ｄ）及び図９（ａ）〜（ｄ）は、第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、第１の実施形態の図３（ａ）に示す工程と同様に、図８（ａ）に示すように、基板１の主面上に例えばＳｉＣ層をエピタキシャル成長させることにより、ｎ型のドリフト領域２及びｐ型のボディ領域３を順次形成する。続いて、ボディ領域３の上部にｎ型のソース領域４を例えばイオン注入法により形成する。

続いて、例えば、不活性ガス雰囲気において１７００℃程度の温度で３０分程度のアニール処理を行う。これにより、ソース領域４に注入されている不純物イオンが活性化される。

次に、図８（ｂ）に示すように、半導体層１０２の主面上にｐ型不純物領域５０及びｎ型不純物領域５１を例えばエピタキシャル成長により形成する。ｐ型不純物領域５０の不純物濃度は、例えば２×１０¹⁸ｃｍ^-3程度であればよく、ｐ型不純物領域５０の深さは、例えば１００ｎｍ程度であればよい。また、ｎ型不純物領域５１の不純物濃度は、例えば２×１０¹⁸ｃｍ^-3程度であればよく、ｎ型不純物領域５１の深さは、例えば５０ｎｍ程度であればよい。以下の説明では、ｐ型不純物領域５０及びｎ型不純物領域５１を含めて半導体層１０２と称する。

尚、本実施形態では、ｐ型不純物領域５０及びｎ型不純物領域５１をエピタキシャル成長により形成したが、これに代えて、ｐ型不純物領域５０及びｎ型不純物領域５１をイオン注入法により形成してもよい。但し、イオン注入法を用いた場合には深さ方向の注入分布を持つ。このため、エピタキシャル成長を用いた場合の方が急峻なＰＮ接合を形成することができる点で有利である。

次に、図８（ｃ）に示すように、半導体層１０２にトレンチ１２を形成する。トレンチ１２の具体的な形成方法は、例えば第１の実施形態と同様にしてもよい。トレンチ１２は、ドリフト領域２を貫通することなく、ドリフト領域２とボディ領域３との界面よりも下側に底面が位置するように形成される。トレンチ１２の深さは、例えば１．５μｍ程度であればよく、トレンチ１２の幅は、例えば１μｍ程度あればよい。

尚、本実施形態においては、図８（ｃ）に示すように、トレンチ１２の側壁面が、基板１の主面に対して垂直である場合を例示しているが、トレンチ１２の側壁面が基板１の主面に対して垂直にならなくてもよい。

次に、図８（ｄ）に示すように、トレンチ１２の底部及び側壁面のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上に、例えば熱酸化によりゲート絶縁膜１１として酸化膜を形成する。具体的には、熱酸化として、例えば、ドライ酸化雰囲気において１２００℃程度の温度で１時間程度の熱処理を行うことにより、トレンチ１２の側壁面である（１１−２０）面には、ゲート絶縁膜１１の一部として、厚さｔ１が例えば７０ｎｍ程度の第１の絶縁膜１１ａが形成される。この時、トレンチ１２の周囲に位置する半導体層１０２の上面である（０００１）Ｓｉ面には、厚さｔ２が例えば３０ｎｍ程度の第２の絶縁膜１１ｂが形成される。

次に、図９（ａ）に示すように、トレンチ１２内を含む半導体層１０２上の全面に導電膜を形成した後、フォトレジスト２４をマスクにしてＲＩＥにより該導電膜をエッチングする。これにより、トレンチ１２を埋め且つトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように、ゲート絶縁膜１１の上にＴ字型のゲート電極８が形成される。ここで、前記導電膜としては、例えば、第１の実施形態と同様の導電膜を用いてもよい。

ここで、ゲート電極８におけるトレンチ１２の周囲に張り出した部分のサイズは、ゲート抵抗を十分に小さくできるサイズとすることが好ましい。また、ゲート電極８におけるトレンチ１２の周囲に張り出した部分の幅（半導体層１０２の主面に沿った方向の幅）は、リソグラフィー技術の合わせずれ等を考慮して、例えば２００ｎｍ程度以上とすることが好ましい。一方、素子の微細化を図るために、該幅は、例えば５００ｎｍ程度以下とすることが好ましい。

次に、図９（ｂ）に示すように、ゲート電極８及びその周辺に位置する半導体層１０２を覆うフォトレジスト２５（言い換えると、ソース領域４の一部の上側とボディ領域３の一部の上側が開口されたフォトレジスト２５）を用いて、例えばＲＩＥにより、ゲート絶縁膜１１、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を除去する。ここで、ゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態では、ソース領域４の表面部も部分的に除去している。ここで、ソース領域４とｎ型不純物領域５１とを電気的に分離することと、ｐ型不純物領域５０及びｎ型不純物領域５１とソース電極１０（図９（ｄ）参照）とを電気的に分離することとが達成できれば、図９（ｂ）に示すエッチングをソース領域４の表面で終了させても問題はない。しかし、エッチングの工程ばらつきを考慮した場合、ソース領域４表面のｐ型不純物領域５０を確実に除去して、ｐ型不純物領域５０とソース電極１０との電気的分離を確実に確保するためには、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体がｎ型不純物領域５１とオーバーラップするように、ｎ型不純物領域５１のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ソース領域４とｐ型不純物領域５０とｎ型不純物領域５１との積層構造を設けることができる。

次に、フォトレジスト２５を除去した後、図９（ｃ）に示すように、ゲート電極８を覆うと共にｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの側面（パターニングより生じた側面）を覆うように、層間絶縁膜１３を形成する。その後、ソース領域４の一部とボディ領域３の一部とを開口したレジストマスク（図示省略）を用いて、例えばＲＩＥにより層間絶縁膜１３に開口部を形成する。層間絶縁膜１３のエッチングには例えばＣＦ系のガスを用いてもよい。このとき、ｐ型不純物領域５０及びｎ型不純物領域５１と後述するソース電極１０（図９（ｄ）参照）との電気的絶縁を確保するために、層間絶縁膜１３の開口部をｐ型不純物領域５０及びｎ型不純物領域５１の外側に形成する。

次に、第１の実施形態の図４（ｄ）に示す工程と同様に、図９（ｄ）に示すように、ソース電極１０、ドレイン電極９、ゲート配線、及びソース配線等を形成する。

以上に説明した第２の実施形態の製造方法では、第１の実施形態の製造方法と比較して、ｐ型不純物領域５０及びｎ型不純物領域５１をイオン注入により形成するためのマスク形成工程を省略することができる。特に、基板１の材料としてＳｉＣを用いた場合、該イオン注入は５００℃程度の高温で実施される必要があるため、イオン注入マスクを形成するためには、ハードマスクとなる酸化膜等の堆積、フォトレジストによるパターン形成、酸化膜等のエッチングによるパターン転写、及びフォトレジスト除去等の複数工程が必要となる。このため、ｐ型不純物領域５０及びｎ型不純物領域５１をイオン注入を用いずにエピタキシャル成長によって形成する第２の実施形態では、工程数を大幅に削減することが可能となり、量産性が著しく向上する。

また、第２の実施形態によると、第１の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

（第３の実施形態）
以下、第３の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図１０は、第３の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図１０に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されていると共に、ｐ型不純物領域５０の上にｎ型不純物領域５１が形成されている。ここで、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの側面（後述するトレンチ１２の反対側の側面）は実質的に面一（連続面）であり、該各側面はソース領域４から露出している。

尚、本実施形態において、図１０に示すように、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度及び深さについては、例えば第１の実施形態と同様に設定してもよい。

また、トレンチ１２、ゲート絶縁膜１１及びゲート電極８についても、例えば第１の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型不純物領域５１と少しでもオーバーラップしていれば、該オーバーラップ領域の下側に空乏層を生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｎ型不純物領域５１とオーバーラップすること、言い換えると、基板１の主面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｎ型不純物領域５１の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層が形成されるため、前述の効果がより顕著に発揮される。

また、図１０に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されていると共に、ｐ型不純物領域５０及びｎ型不純物領域５１とは絶縁性サイドウォールスペーサ５２によって電気的に絶縁されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられていると共に、当該開口部におけるゲート電極８側の側壁面は、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面と共に絶縁性サイドウォールスペーサ５２によって覆われている。

また、ドレイン電極９、ゲート配線及びソース配線等については、例えば第１の実施形態と同様に構成してもよい。

尚、図１０には、ソース領域４、ｐ型不純物領域５０、ｎ型不純物領域５１、ゲート絶縁膜１１、及びゲート電極８の積層構造の等価回路を合わせて示している。

ところで、前述の第２の実施形態においては、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれをソース電極１０から電気的に絶縁するために、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれとソース電極１０との間に間隔を設けていた（図７参照）。具体的には、当該間隔として、一般的なフォトリソグラフィーでの寸法ばらつきや重ね合わせずれ等を考慮して、数百ｎｍ程度の間隔を設けることが好ましい。

これに対して、第３の実施形態では、ソース電極１０を形成するために層間絶縁膜１３に設けた開口部の側壁面の位置と、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの側面の位置とを略一致させて、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれとソース電極１０との電気的分離に絶縁性サイドウォールスペーサ５２を用いている。このため、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれとソース電極１０との電気的分離を例えば１００ｎｍ程度以下の距離で実現できるため、チップ面積のさらなる縮小が可能となる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

図１１（ａ）〜（ｄ）は、第３の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、例えば、図８（ａ）〜（ｄ）及び図９（ａ）に示す第２の実施形態に係る半導体装置の製造方法の各工程を実施することにより、図１１（ａ）に示す構造（図９（ａ）に示す構造と同じ）を得る。

次に、フォトレジスト２４を除去した後、図１１（ｂ）に示すように、ゲート電極８上を含む半導体層１０２上の全面に層間絶縁膜１３を堆積する。その後、ゲート電極８及びその周辺に位置する半導体層１０２を覆うフォトレジスト２５（言い換えると、ソース領域４の一部の上側とボディ領域３の一部の上側が開口されたフォトレジスト２５）を用いて、例えばＲＩＥにより、層間絶縁膜１３を開口すると共に、ゲート絶縁膜１１、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を除去する。ここで、層間絶縁膜１３及びゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態でも、第２の実施形態と同様に、ソース領域４の表面部をエッチングにより部分的に除去している。ここで、第２の実施形態では、ソース電極１０とｐ型不純物領域５０との距離が十分に長いため、該エッチングが仮にｐ型不純物領域５０の中ほどで停止したとしても、問題は生じにくい。しかし、第３の実施形態では、ｐ型不純物領域５０とソース電極１０との電気的分離を、幅の狭い絶縁性サイドウォールスペーサ５２（図１１（ｄ）参照）によって実施しているため、層間絶縁膜１３の開口部に位置するｐ型不純物領域５０を完全に除去することが必要である。従って、エッチングの工程ばらつきを考慮した場合、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体がｎ型不純物領域５１とオーバーラップするように、ｎ型不純物領域５１のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ソース領域４とｐ型不純物領域５０とｎ型不純物領域５１との積層構造を設けることができる。

次に、フォトレジスト２５を除去した後、図１１（ｃ）に示すように、層間絶縁膜１３上を含む半導体層１０２上の全面に、絶縁性サイドウォールスペーサ５２（図１１（ｄ）参照）となる絶縁膜５２ａとして、例えば酸化膜を堆積する。絶縁膜５２ａは、例えばＣＶＤ法により簡便に堆積することができる。

次に、図１１（ｄ）に示すように、絶縁膜５２ａを例えばＲＩＥによりエッチングすることにより、層間絶縁膜１３、ｎ型不純物領域５１及びｐ型不純物領域５０のそれぞれの側面（パターニングにより生じた側面）を覆うように絶縁性サイドウォールスペーサ５２を形成する。このＲＩＥは、例えばフッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）の混合ガスを用いて容易に実施することができる。その後、第１の実施形態の図４（ｄ）に示す工程と同様に、ソース電極１０、ドレイン電極９、ゲート配線、及びソース配線等を形成する。

以上に説明した第３の実施形態の製造方法では、ｐ型不純物領域５０及びｎ型不純物領域５１を部分的に除去する工程を、層間絶縁膜１３に開口部を形成する工程と一緒に行うため、第２の実施形態の製造方法と比較して、ｐ型不純物領域５０及びｎ型不純物領域５１を部分的に除去するためのマスク形成工程を省略することができる。このため、第３の実施形態では、工程数を削減することが可能となり、量産性が向上する。

また、第３の実施形態によると、第１の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

（第４の実施形態）
以下、第４の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図１２は、第４の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図１２に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されていると共に、ｐ型不純物領域５０の上にｎ型不純物領域５１が形成されている。ここで、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの側面（後述するトレンチ１２の反対側の側面）は実質的に面一（連側面）であり、該各側面はソース領域４から露出している。

尚、本実施形態において、図１２に示すように、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及びｎ型不純物領域５１の前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれの不純物濃度及び深さについては、例えば第１の実施形態と同様に設定してもよい。

また、トレンチ１２、ゲート絶縁膜１１及びゲート電極８についても、例えば第１の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型不純物領域５１と少しでもオーバーラップしていれば、該オーバーラップ領域の下側に空乏層を生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｎ型不純物領域５１とオーバーラップすること、言い換えると、基板１の主面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｎ型不純物領域５１の幅と同等以下であることが望ましい。例えば、本実施形態においては、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面と、トレンチ１２の周囲に位置するゲート電極８の側面とは実質的に面一（連続面）となっており、これにより、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅とｎ型不純物領域５１の幅とは同等程度となっている。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層が形成されるため、前述の効果がより顕著に発揮される。

また、図１２に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。層間絶縁膜１３は、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面も覆っている。層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられている。ここで、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれとソース電極１０とは層間絶縁膜１３により電気的に絶縁されている。

尚、ドレイン電極９、ゲート配線及びソース配線等については、例えば第１の実施形態と同様に構成してもよい。

ところで、前述の第３の実施形態においては、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれとソース電極１０との電気的分離に絶縁性サイドウォールスペーサ５２を用いている。このため、絶縁性サイドウォールスペーサ５２の幅の分だけチップ面積が増加する。一般的に絶縁性サイドウォールスペーサを用いる場合、例えば１００ｎｍ程度以下の距離での電気的分離が可能となる。

それに対して、第４の実施形態では、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面とを実質的に面一（連続面）とすることにより、第３の実施形態と比較して、絶縁性サイドウォールスペーサ５２の幅の分だけチップ面積を縮小することが可能となる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

尚、図１２では、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面とが実質的に面一（連続面）となっている構造を示した。

一方、図１３（ａ）に示すように、ゲート電極８を形成する際のエッチングに起因するゲート電極８へのダメージを回復させる目的で、ゲート電極８の周縁部にゲート電極酸化膜６０（例えば厚さｔ４）を熱酸化により形成することがある。この場合、ゲート電極８のサイズが厚さｔ４の約２分の１だけ縮小するため、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面は１／２×ｔ４程度離間する。ゲート電極酸化膜６０の厚さが例えば５０ｎｍ程度以下であるとすると、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面との間の離間距離は２５ｎｍ程度以下となる。

また、本実施形態においては、ゲート電極８を形成するためのエッチングとｎ型不純物領域５１及びｐ型不純物領域５０を除去するためのエッチングとの間に、ゲート絶縁膜１１のエッチングが必要となる。ここで、図１３（ｂ）に示すように、ゲート絶縁膜１１が幅ｔ５のテーパー形状又は段差形状を有するようにエッチングされる場合がある。この場合、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面はｔ５程度離間する。ゲート絶縁膜１１のテーパー形状又は段差形状の幅ｔ５は、一般的に、被エッチング材料であるゲート絶縁膜１１の厚さ（具体的には第２の絶縁膜１１ｂの厚さで３０ｎｍ程度（第１の実施形態参照））の２倍程度以下となるので、ｔ５は例えば６０ｎｍ程度以下となる。

もちろん、図１３（ｃ）に示すように、ゲート絶縁膜１１が幅ｔ５のテーパー形状又は段差形状を有する場合において、ゲート電極酸化膜６０を形成することもある。この場合には、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型不純物領域５１のそれぞれにおけるトレンチ１２の反対側の側面は、（１／２×ｔ４）＋ｔ５程度だけ離間する。前述の各数値を考慮すると、この離間距離は８５ｎｍ程度以下である。

尚、前述の第１〜第３の実施形態においても、ゲート電極酸化膜６０を形成してもよいし、或いは、ゲート絶縁膜１１がテーパー形状又は段差形状を有していてもよい。

図１４（ａ）〜（ｃ）は、第４の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、例えば、図８（ａ）〜（ｄ）及び図９（ａ）に示す第２の実施形態に係る半導体装置の製造方法の各工程を実施することにより、図１４（ａ）に示す構造（図９（ａ）に示す構造と同じ）を得る。

次に、図１４（ｂ）に示すように、ゲート電極８を形成するためのエッチングマスクであるフォトレジスト２４を利用して、ゲート絶縁膜１１を開口した後、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を順次除去する。ここで、ゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型不純物領域５１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態でも、第２の実施形態と同様に、ソース領域４の表面部をエッチングにより部分的に除去している。ここで、第２の実施形態では、ソース電極１０とｐ型不純物領域５０との距離が十分に長いため、該エッチングが仮にｐ型不純物領域５０の中ほどで停止したとしても、問題は生じにくい。しかし、第４の実施形態では、ｐ型不純物領域５０とソース電極１０とを電気的に分離するためには、後述する層間絶縁膜１３（図１４（ｃ）参照）の開口部を含むゲート電極８の外側領域においてｐ型不純物領域５０を完全に除去することが必要である。従って、エッチングの工程ばらつきを考慮した場合、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体がｎ型不純物領域５１とオーバーラップとオーバーラップするように、ｎ型不純物領域５１及びｐ型不純物領域５０のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ソース領域４とｐ型不純物領域５０とｎ型不純物領域５１との積層構造を設けることができる。

次に、フォトレジスト２４を除去した後、第２の実施形態の図９（ｃ）に示す工程と同様に、図１４（ｃ）に示すように、層間絶縁膜１３を形成し、その後、第１の実施形態の図４（ｄ）に示す工程と同様に、ソース電極１０、ドレイン電極９、ゲート配線、及びソース配線等を形成する。

以上に説明した第４の実施形態の製造方法では、第３の実施形態の製造方法と比較して、絶縁性サイドウォールスペーサ５２を形成する工程を省略することができる。このため、第４の実施形態では、工程数を削減することが可能となり、量産性が向上する。

また、第４の実施形態によると、第１の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

尚、第２〜第４の実施形態においては、トレンチ１２の上部コーナーがほぼ直角となっている場合を示してきた。しかし、図５に示す第１の実施形態の第１変形例と同様に、第２〜第４の実施形態においても、トレンチ１２の上部コーナーを丸めて曲面コーナーとしてもよい。このようにトレンチ１２の上部コーナーを丸める方法についても、第１の実施形態の第１変形例と同様である。

また、第２〜第４の実施形態においては、反転チャネル構造を有するＭＩＳＦＥＴについて説明してきた。しかし、図６に示す第１の実施形態の第２変形例と同様に、蓄積チャネル構造を有するＭＩＳＦＥＴについても、第２〜第４の実施形態のそれぞれと同様の構成とすることができる。蓄積チャネル構造を有するＭＩＳＦＥＴの構造及び製造方法についても、第１の実施形態の第２変形例と同様である。

（第５の実施形態）
以下、第５の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図１５は、第５の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図１５に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上部にｐ型不純物領域５０がソース領域４に囲まれるように形成されている。

また、図１５に示すように、半導体層１０２には、ｐ型不純物領域５０、ソース領域４及びボディ領域３をそれぞれ貫通し且つドリフト領域２に達するトレンチ（凹部）１２が設けられている。トレンチ１２の側壁面及び底部のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上にはｎ型チャネル層２１が形成されている。トレンチ１２の内部及び周囲のそれぞれにおけるｎ型チャネル層２１の上にはゲート絶縁膜１１が形成されている。ゲート絶縁膜１１は、トレンチ１２の側壁面に設けられた第１の絶縁膜１１ａと、トレンチ１２の周囲に設けられた第２の絶縁膜１１ｂとを含む。本実施形態では、第１の絶縁膜１１ａの膜厚ｔ１は、第２の絶縁膜１１ｂの膜厚ｔ２と同等以上である。

ｎ型チャネル層２１は、例えばエピタキシャル成長により形成されており、トランジスタの閾値電圧を制御するために、ｎ型チャネル層２１の不純物濃度及び厚さはそれぞれ、一例として、例えば１×１０¹⁷ｃｍ^-3程度及び７０ｎｍ程度に設定されている。尚、ｎ型チャネル層２１の不純物濃度及び厚さをそれぞれ、他例として、例えば１×１０¹⁸ｃｍ^-3程度及び２５ｎｍ程度に設定してもよい。

ここで、ｐ型不純物領域５０の不純物濃度及び深さ（半導体層１０２の上面からの深さ）はそれぞれ、ｎ型チャネル層２１の不純物濃度及び厚さに応じて設定されていることが望ましい。本実施形態では、ｐ型不純物領域５０の不純物濃度を高くすることによって、ｐ型不純物領域５０に接する部分のｎ型チャネル層２１を完全に空乏化させて空乏層２１ａを形成する。

具体的には、ｎ型チャネル層２１の不純物濃度及び厚さがそれぞれ、前記一例として挙げた、例えば１×１０¹⁷ｃｍ^-3程度及び７０ｎｍ程度に設定されている場合には、ｐ型不純物領域５０の不純物濃度及び深さのそれぞれを２×１０¹⁷ｃｍ^-3程度以上及び７０ｎｍ程度以上に設定すればよい。また、ｎ型チャネル層２１の不純物濃度及び厚さがそれぞれ、前記他例として挙げた、例えば１×１０¹⁸ｃｍ^-3程度及び２５ｎｍ程度に設定されている場合には、ｐ型不純物領域５０の不純物濃度及び深さのそれぞれを２×１０¹⁸ｃｍ^-3程度以上及び２５ｎｍ程度以上に設定すればよい。前記いずれの場合においても、ｐ型不純物領域５０の不純物濃度と比べて、ｎ型チャネル層２１の不純物濃度の方が低いため、ｐ型不純物領域５０とｎ型チャネル層２１との間に生じる空乏層は主としてｎ型チャネル層２１側に形成されることになる。言い換えると、ｐ型不純物領域５０に生じる空乏層を、ｎ型チャネル層２１の厚さよりも薄くすることができる。

以上に説明したように、ｐ型不純物領域５０の不純物濃度は、ｐ型不純物領域５０と接する部分のｎ型チャネル層２１を完全に空乏化して空乏層２１ａを形成できるように設定されていることが望ましい。

ここで、ｎ型チャネル層２１の不純物濃度をＮ_D 、ｐ型不純物領域５０の不純物濃度をＮ_A とした場合、空乏層２１ａの幅（以下、空乏層幅という）Ｄは、下記のように計算される。

Ｄ＝√（２・ε・ε₀ ・（Ｎ_A −Ｎ_D ）／（ｑ・Ｎ_A ・Ｎ_D ・（φ₀ −Ｖ）））
但し、ε＝１０．０３、ε₀ ＝８．８５×１０^-12(F/cm) 、ｑ＝１．６×１０^-14(C) 、φ₀ ＝２．７(V)である。尚、εは誘電率、ε₀ は真空の誘電率、ｑは電荷、φ₀ はｐ型不純物領域５０とｎ型チャネル層２１との間の障壁高さ、Ｖはｐ型不純物領域５０とｎ型チャネル層２１との間の電圧である。

ここで、トランジスタの閾値電圧設定に基づいて、ｎ型チャネル層２１の不純物濃度及び厚さが決定されるので、前記計算式を用いて、空乏層幅Ｄがｎ型チャネル層２１の厚さと同程度の値となるように、ｐ型不純物領域５０の不純物濃度Ｎ_A を設定することができる。また、ｐ型不純物領域５０の厚さについては、ｎ型チャネル層２１の厚さと同等以上に設定することが望ましい。

ゲート絶縁膜１１の上には導電膜からなるゲート電極８が、トレンチ１２を埋めると共にトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように形成されている。これにより、ゲート電極８の断面形状はＴ字状になる。また、ゲート電極８のうちトレンチ１２内に埋め込まれた部分の側面は第１の絶縁膜１１ａと接していると共に、ゲート電極８のうちトレンチ１２の周囲に設けられた部分は第２の絶縁膜１１ｂと接している。このように、ゲート電極８は、ゲート絶縁膜１１によって半導体層１０２から電気的に絶縁されている。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０と少しでもオーバーラップしていれば、該オーバーラップ領域に空乏層２１ａを生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｐ型不純物領域５０とオーバーラップすること、言い換えると、半導体層１０２の上面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｐ型不純物領域５０の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層２１ａが形成されるため、前述の効果がより顕著に発揮される。

以上のように、本実施形態においては、トレンチ１２周辺の半導体層１０２の上面上に延伸されたゲート電極８とソース領域４との間に、ゲート絶縁膜１１に加えて、少なくとも、空乏化したｎ型チャネル層２１である空乏層２１ａが介在することになる。このため、ゲート電極８とソース領域４との間にゲート絶縁膜１１のみが介在する場合と比較して、ゲート電極８とソース領域４との間に生じる容量が小さくなる。従って、ゲート電極８−ソース領域４間の寄生容量を小さくすることができると共に、ゲート絶縁膜１１に加わる電圧を空乏層２１ａにも分散させることにより、ゲート絶縁膜１１の絶縁破壊強度を増大させることができる。

また、図１５に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されていると共に、ｐ型不純物領域５０とはソース領域４の介在により電気的に絶縁されている。基板１の裏面（主面と反対側の面）にはドレイン電極９が設けられている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。図示は省略しているが、層間絶縁膜１３にはゲート配線及びソース配線が設けられ、該ゲート配線及びソース配線はそれぞれコンタクトプラグを通じてゲート電極８及びソース電極１０と電気的に接続される。

図１６（ａ）〜（ｄ）及び図１７（ａ）〜（ｄ）は、第５の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、図１６（ａ）に示すように、基板１の主面上に例えばＳｉＣ層をエピタキシャル成長させることにより、ｎ型のドリフト領域２及びｐ型のボディ領域３を順次形成する。続いて、ボディ領域３の上部にｎ型のソース領域４を例えばイオン注入法によって形成する。基板１、ドリフト領域２、ボディ領域３及びソース領域４の各詳細については、例えば第１の実施形態と同様にしてもよい。

次に、図１６（ｂ）に示すように、ソース領域４内にｐ型不純物領域５０を例えばイオン注入法により形成する。ｐ型不純物領域５０の不純物濃度Ｎ_A は、例えば、下記の計算式において空乏層幅（後述する空乏層２１ａの幅）Ｄが後工程でのゲート絶縁膜１１（図１７（ａ）参照）の形成後に残留するｎ型チャネル層２１の厚さと同程度になるように設定すればよい。

Ｄ＝√（２・ε・ε₀ ・（Ｎ_A −Ｎ_D ）／（ｑ・Ｎ_A ・Ｎ_D ・（φ₀ −Ｖ）））
但し、ε＝１０．０３、ε₀ ＝８．８５×１０^-12(F/cm) 、ｑ＝１．６×１０^-14(C) 、φ₀ ＝２．７(V)である。尚、εは誘電率、ε₀ は真空の誘電率、ｑは電荷、φ₀ はｐ型不純物領域５０とｎ型チャネル層２１との間の障壁高さ、Ｖはｐ型不純物領域５０とｎ型チャネル層２１との間の電圧である。また、Ｎ_D はｎ型チャネル層２１の不純物濃度である。

また、ｐ型不純物領域５０の厚さについては、前述のゲート絶縁膜１１形成後に残留するｎ型チャネル層２１の厚さと同等以上に設定すればよい。

具体的には、ｎ型チャネル層２１の不純物濃度及び厚さがそれぞれ、例えば１×１０¹⁷ｃｍ^-3程度及び７０ｎｍ程度である場合には、ｐ型不純物領域５０の不純物濃度及び深さのそれぞれを２×１０¹⁷ｃｍ^-3程度以上及び７０ｎｍ程度以上に設定すればよい。また、ｎ型チャネル層２１の不純物濃度及び厚さがそれぞれ、例えば１×１０¹⁸ｃｍ^-3程度及び２５ｎｍ程度である場合には、ｐ型不純物領域５０の不純物濃度及び深さのそれぞれを２×１０¹⁸ｃｍ^-3程度以上及び２５ｎｍ程度以上に設定すればよい。

ｐ型不純物領域５０の具体的な形成方法は、例えば、第１の実施形態と同様にしてもよい。ｐ型不純物領域５０の形成後、例えば、不活性ガス雰囲気において１７００℃程度の温度で３０分程度のアニール処理を行う。これにより、ソース領域４及びｐ型不純物領域５０のそれぞれに注入されている不純物イオンが活性化される。

次に、図１６（ｃ）に示すように、半導体層１０２にトレンチ１２を形成する。トレンチ１２の具体的な形成方法は、例えば、第１の実施形態と同様にしてもよい。トレンチ１２は、ドリフト領域２を貫通することなく、ドリフト領域２とボディ領域３との界面よりも下側に底面が位置するように形成される。トレンチ１２の深さは、例えば１．５μｍ程度であればよく、トレンチ１２の幅は、例えば１μｍ程度とあればよい。

尚、本実施形態においては、図１６（ｃ）に示すように、トレンチ１２の側壁面が、基板１の主面に対して垂直である場合を例示しているが、トレンチ１２の側壁面が基板１の主面に対して垂直にならなくてもよい。

次に、図１６（ｄ）に示すように、トレンチ１２の底部及び側壁面のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上に、例えばエピタキシャル成長法により、ｎ型チャネル層２１としてＳｉＣ層を堆積する。ｎ型チャネル層２１の不純物濃度及び厚さはそれぞれ、一例としては、１×１０¹⁷ｃｍ^-3程度及び１３５ｎｍ程度であり、他例としては、１×１０¹⁸ｃｍ^-3程度及び５０ｎｍ程度である。ここで、後工程でゲート絶縁膜１１（図１７（ａ）参照）を形成する際に、ｎ型チャネル層２１の厚さは、ゲート絶縁膜１１の厚さの約１／２程度減少するので、このことを考慮した上でｎ型チャネル層２１の厚さを設定する。尚、ｎ型チャネル層２１の不純物濃度及び厚さの組み合わせは、前述の数値例に限定されるものではなく、該組み合わせは、ボディ領域３の不純物濃度及び後工程で形成するゲート絶縁膜１１の厚さと共に、トランジスタの閾値電圧が所望値となるように決定される。

次に、図１７（ａ）に示すように、トレンチ１２の内部及び周囲におけるｎ型チャネル層２１の上に、例えば熱酸化によりゲート絶縁膜１１として酸化膜を形成する。具体的には、熱酸化として、例えば、ドライ酸化雰囲気において１２００℃程度の温度で１時間程度の熱処理を行うことにより、トレンチ１２の側壁面である（１１−２０）面には、ゲート絶縁膜１１の一部として、厚さｔ１が例えば７０ｎｍ程度の第１の絶縁膜１１ａが形成される。この時、トレンチ１２の周囲に位置するｎ型チャネル層２１の上面である（０００１）Ｓｉ面には、厚さｔ２が例えば３０ｎｍ程度の第２の絶縁膜１１ｂが形成される。ここで、ゲート絶縁膜１１の形成後に残留したｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分では、ｐ型不純物領域５０との間で空乏化が起こる結果、該部分のほぼ全体が空乏層２１ａとなる。

次に、図１７（ｂ）に示すように、トレンチ１２内を含む半導体層１０２上の全面に導電膜を形成した後、フォトレジスト２４をマスクにしてＲＩＥにより該導電膜をエッチングする。これにより、トレンチ１２を埋め且つトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように、ゲート絶縁膜１１の上にＴ字型のゲート電極８が形成される。ここで、前記導電膜としては、例えば、第１の実施形態と同様の導電膜を用いてもよい。

本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０とオーバーラップするように、ゲート電極８を形成する。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ゲート絶縁膜１１とｎ型チャネル層２１が空乏化した空乏層２１ａとの積層構造を設けることができる。

ここで、ゲート電極８におけるトレンチ１２の周囲に張り出した部分の幅（半導体層１０２の上面に沿った方向の幅）は、リソグラフィー技術の合わせずれ等を考慮して、例えば２００ｎｍ程度以上とすることが好ましい。一方、素子の集積化を図るために、該幅は、例えば５００ｎｍ程度以下とすることが好ましい。

次に、フォトレジスト２４を除去した後、図１７（ｃ）に示すように、ゲート電極８を覆うように、層間絶縁膜１３を形成し、その後、ソース領域４の一部とボディ領域３の一部とを開口したレジストマスク（図示省略）を用いて、例えばＲＩＥにより層間絶縁膜１３に開口部を形成する。このとき、層間絶縁膜１３の開口部に位置するゲート絶縁膜１１も除去される。また、ｐ型不純物領域５０と後述するソース電極１０（図１７（ｄ）参照）との電気的絶縁を確保するために、層間絶縁膜１３の開口部をｐ型不純物領域５０の外側に形成する。

次に、第１の実施形態の図４（ｄ）に示す工程と同様に、図１７（ｄ）に示すように、ソース電極１０、ドレイン電極９、ゲート配線、ソース配線、及び各電極と各配線とを接続するプラグ等を形成する。

ところで、基板１の材料としてＳｉＣを用いる場合において、基板１の主面を結晶成長が容易な（０００１）Ｓｉ面とし且つトレンチ１２の側壁面におけるゲート絶縁膜１１の膜厚を例えば７０ｎｍ程度に設定すると、（０００１）Ｓｉ面の酸化速度が非常に遅いため、半導体層１０２の上面に熱酸化法により形成されるＳｉＯ₂ 膜の厚さは例えば３０ｎｍ程度になる。このため、ゲート電極８の断面形状をＴ字状にした場合には、ゲート電極８とソース領域４とが接近してしまい、ゲート−ソース容量が大きくなってしまう。

一方、本実施形態においては、Ｔ字型のゲート電極８のうちトレンチ１２周辺の半導体層１０２の上面に形成されている部分の下側において、ゲート絶縁膜１１と、ｎ型チャネル層２１のうちｐ型不純物領域５０に接した部分である空乏層２１ａとが積層されている。ここで、空乏層２１ａは実質的に絶縁体であるため、空乏層２１ａはゲート絶縁膜１１を厚くするのと同じ働きをする。このため、このため、ゲート電極８とソース領域４との間にゲート絶縁膜１１のみが設けられている場合（つまり、本実施形態のｐ型不純物領域５０及び空乏層２１ａが設けられていない場合）と比較して、ゲート電極８とソース領域４との間の寄生容量を低減することができる。また、ゲート電極８とソース領域４との間の電圧が、ゲート絶縁膜１１と空乏層２１ａとに分散されて印加されるため、ゲート絶縁膜１１に印加される電界の強度を小さくすることができるので、ゲート絶縁膜１１の絶縁破壊強度を増大させることができる。

以上に説明したように、本実施形態によると、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

尚、図１５には、トレンチ１２の上部コーナーがほぼ直角となっている場合を示している。しかし、図１８に示すように、トレンチ１２の上部コーナーを丸めて曲面コーナーとしてもよい。図１８は、本実施形態の変形例に係る半導体装置を示す断面図である。トレンチ１２の上部コーナーを丸めることにより、トレンチ１２の上部コーナーにおける電界集中を緩和することができる。

図１８に示す変形例に係る半導体装置は、例えば、図５に示す第１の実施形態の第１変形例に係る半導体装置と同様にして得ることができる。また、図１８に示すように、トレンチ１２の上部コーナーだけではなく、下部コーナーについても曲面コーナーとしてもよい。このようにすれば、トレンチ１２の下部コーナーにおける電界集中を緩和することができる。

（第６の実施形態）
以下、第６の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図１９は、第６の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図１９に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されている。

また、図１９に示すように、半導体層１０２には、ｐ型不純物領域５０、ソース領域４及びボディ領域３をそれぞれ貫通し且つドリフト領域２に達するトレンチ（凹部）１２が設けられている。トレンチ１２の側壁面及び底部のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上にはｎ型チャネル層２１が形成されている。ここで、ｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分は空乏層２１ａとなっている。

尚、本実施形態では、ｐ型不純物領域５０及び空乏層２１ａのそれぞれの側面（トレンチ１２の反対側の側面）は実質的に面一（連続面）であり、該各側面はソース領域４から露出している。

また、本実施形態において、図１９に示すように、ｐ型不純物領域５０及び空乏層２１ａの前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及び空乏層２１ａの前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型チャネル層２１のそれぞれの不純物濃度及び深さについては、例えば第５の実施形態と同様に設定してもよい。

また、ゲート絶縁膜１１及びゲート電極８についても、例えば第５の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０と少しでもオーバーラップしていれば、該オーバーラップ領域に空乏層２１ａを生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｐ型不純物領域５０とオーバーラップすること、言い換えると、半導体層１０２の上面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｐ型不純物領域５０の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層２１ａが形成されるため、前述の効果がより顕著に発揮される。

また、図１９に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。ここで、層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられていると共に、層間絶縁膜１３は、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面を覆っている。これにより、ソース電極１０は、ｐ型不純物領域５０と電気的に絶縁されている。

尚、ドレイン電極９、ゲート配線及びソース配線等については、例えば第５の実施形態と同様に構成してもよい。

ところで、前述の第５の実施形態においては、ｐ型不純物領域５０とソース電極１０とを電気的に分離するために、ｐ型不純物領域５０をソース領域４の内部に島状に形成している（図１５参照）。このため、前述の第５の実施形態に係る半導体装置においては、半導体層１０２の主面上にソース領域４を露出させていた。

一方、第６の実施形態では、ｐ型不純物領域５０におけるトレンチ１２の反対側の側面は、ソース領域４から露出していると共に層間絶縁膜１３によって覆われているので、ｐ型不純物領域５０とソース電極１０とが電気的に分離されている。このため、第５の実施形態とは異なり、半導体層１０２主面におけるソース領域４の露出領域が不要となるので、チップ面積を縮小することができる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

図２０（ａ）〜（ｄ）、図２１（ａ）〜（ｄ）及び図２２は、第６の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、第１の実施形態の図３（ａ）に示す工程と同様に、図２０（ａ）に示すように、基板１の主面上に例えばＳｉＣ層をエピタキシャル成長させることにより、ｎ型のドリフト領域２及びｐ型のボディ領域３を順次形成する。続いて、ボディ領域３の上部にｎ型のソース領域４を例えばイオン注入法によって形成する。

続いて、例えば、不活性ガス雰囲気において１７００℃程度の温度で３０分程度のアニール処理を行う。これにより、ソース領域４に注入されている不純物イオンが活性化される。

次に、図２０（ｂ）に示すように、半導体層１０２の主面上にｐ型不純物領域５０を例えばエピタキシャル成長により形成する。ｐ型不純物領域５０の不純物濃度及び厚さについては、例えば第５の実施形態と同様に設定してもよい。以下の説明では、ｐ型不純物領域５０を含めて半導体層１０２と称する。

尚、本実施形態では、ｐ型不純物領域５０をエピタキシャル成長により形成したが、これに代えて、ｐ型不純物領域５０をイオン注入法により形成してもよい。但し、イオン注入法を用いた場合には深さ方向の注入分布を持つ。このため、エピタキシャル成長を用いた場合の方が急峻なＰＮ接合を形成することができる点で有利である。

次に、図２０（ｃ）に示すように、半導体層１０２にトレンチ１２を形成する。トレンチ１２の具体的な形成方法は、例えば、第１の実施形態と同様にしてもよい。トレンチ１２は、ドリフト領域２を貫通することなく、ドリフト領域２とボディ領域３との界面よりも下側に底面が位置するように形成される。トレンチ１２の深さは、例えば１．５μｍ程度であればよく、トレンチ１２の幅は、例えば１μｍ程度あればよい。

尚、本実施形態においては、図２０（ｃ）に示すように、トレンチ１２の側壁面が、基板１の主面に対して垂直である場合を例示しているが、トレンチ１２の側壁面が基板１の主面に対して垂直にならなくてもよい。

次に、図２０（ｄ）に示すように、トレンチ１２の底部及び側壁面のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上に、例えばエピタキシャル成長法により、ｎ型チャネル層２１としてＳｉＣ層を堆積する。ｎ型チャネル層２１の不純物濃度及び厚さについては、例えば第５の実施形態と同様に設定してもよい。

次に、図２１（ａ）に示すように、トレンチ１２の内部及び周囲におけるｎ型チャネル層２１の上に、例えば熱酸化によりゲート絶縁膜１１として酸化膜を形成する。具体的には、熱酸化として、例えば、ドライ酸化雰囲気において１２００℃程度の温度で１時間程度の熱処理を行うことにより、トレンチ１２の側壁面である（１１−２０）面には、ゲート絶縁膜１１の一部として、厚さｔ１が例えば７０ｎｍ程度の第１の絶縁膜１１ａが形成される。この時、トレンチ１２の周囲に位置するｎ型チャネル層２１の上面である（０００１）Ｓｉ面には、厚さｔ２が例えば３０ｎｍ程度の第２の絶縁膜１１ｂが形成される。ここで、ゲート絶縁膜１１の形成後に残留したｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分では、ｐ型不純物領域５０との間で空乏化が起こる結果、該部分のほぼ全体が空乏層２１ａとなる。

次に、図２１（ｂ）に示すように、トレンチ１２内を含む半導体層１０２上の全面に導電膜を形成した後、フォトレジスト２４をマスクにしてＲＩＥにより該導電膜をエッチングする。これにより、トレンチ１２を埋め且つトレンチ１２の周囲に位置する半導体層１０２の上に拡がるように、ゲート絶縁膜１１の上にＴ字型のゲート電極８が形成される。ゲート電極８及びその形成方法等の詳細は、例えば第５の実施形態と同様にしてもよい。

次に、図２１（ｃ）に示すように、ゲート電極８及びその周辺に位置する半導体層１０２を覆うフォトレジスト２５（言い換えると、ソース領域４の一部の上側とボディ領域３の一部の上側が開口されたフォトレジスト２５）を用いて、例えばＲＩＥにより、ゲート絶縁膜１１、ｎ型チャネル層２１（空乏層２１ａ）、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を除去する。ここで、ゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型チャネル層２１、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態では、ソース領域４の表面部も部分的に除去している。ここで、ｐ型不純物領域５０とソース電極１０（図２２参照）とを電気的に分離することが達成できれば、図２１（ｃ）に示すエッチングをソース領域４の表面で終了させても問題はない。しかし、エッチングの工程ばらつきを考慮した場合、ソース領域４表面のｐ型不純物領域５０を確実に除去して、ｐ型不純物領域５０とソース電極１０との電気的分離を確実に確保するためには、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０とオーバーラップするように、ｎ型チャネル層２１及びｐ型不純物領域５０のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ゲート絶縁膜１１とｎ型チャネル層２１が空乏化した空乏層２１ａとの積層構造を設けることができる。

次に、フォトレジスト２５を除去した後、図２１（ｄ）に示すように、ゲート電極８を覆うと共にｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれの側面（パターニングより生じた側面）を覆うように、層間絶縁膜１３を形成する。その後、ソース領域４の一部とボディ領域３の一部とを開口したレジストマスク（図示省略）を用いて、例えばＲＩＥにより層間絶縁膜１３に開口部を形成する。層間絶縁膜１３のエッチングには例えばＣＦ系のガスを用いてもよい。このとき、ｐ型不純物領域５０と後述するソース電極１０（図２２参照）との電気的絶縁を確保するために、層間絶縁膜１３の開口部をｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）の外側に形成する。

次に、第１の実施形態の図４（ｄ）に示す工程と同様に、図２２に示すように、ソース電極１０、ドレイン電極９、ゲート配線、ソース配線、及び各電極と各配線とを接続するプラグ等を形成する。

以上に説明した第６の実施形態の製造方法では、第５の実施形態の製造方法と比較して、ｐ型不純物領域５０をイオン注入により形成するためのマスク形成工程を省略することができる。特に、基板１の材料としてＳｉＣを用いた場合、該イオン注入は５００℃程度の高温で実施される必要があるため、イオン注入マスクを形成するためには、ハードマスクとなる酸化膜等の堆積、フォトレジストによるパターン形成、酸化膜等のエッチングによるパターン転写、及びフォトレジスト除去等の複数工程が必要となる。このため、ｐ型不純物領域５０をイオン注入を用いずにエピタキシャル成長によって形成する第６の実施形態では、工程数を大幅に削減することが可能となり、量産性が著しく向上する。

また、第６の実施形態によると、第５の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

（第７の実施形態）
以下、第７の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図２３は、第７の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図２３に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されている。

また、図２３に示すように、半導体層１０２には、ｐ型不純物領域５０、ソース領域４及びボディ領域３をそれぞれ貫通し且つドリフト領域２に達するトレンチ（凹部）１２が設けられている。トレンチ１２の側壁面及び底部のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上にはｎ型チャネル層２１が形成されている。ここで、ｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分は空乏層２１ａとなっている。

尚、本実施形態では、ｐ型不純物領域５０及び空乏層２１ａのそれぞれの側面（トレンチ１２の反対側の側面）は実質的に面一（連続面）であり、該各側面はソース領域４から露出している。

また、本実施形態において、図２３に示すように、ｐ型不純物領域５０及び空乏層２１ａの前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及び空乏層２１ａの前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型チャネル層２１のそれぞれの不純物濃度及び深さについては、例えば第５の実施形態と同様に設定してもよい。

また、ゲート絶縁膜１１及びゲート電極８についても、例えば第５の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０と少しでもオーバーラップしていれば、該オーバーラップ領域に空乏層２１ａを生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｐ型不純物領域５０とオーバーラップすること、言い換えると、半導体層１０２の上面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｐ型不純物領域５０の幅よりも狭いことが望ましい。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層２１ａが形成されるため、前述の効果がより顕著に発揮される。

また、図２３に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されていると共に、ｐ型不純物領域５０とは絶縁性サイドウォールスペーサ５２によって電気的に絶縁されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられていると共に、当該開口部におけるゲート電極８側の側壁面は、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面と共に絶縁性サイドウォールスペーサ５２によって覆われている。

尚、ドレイン電極９、ゲート配線及びソース配線等については、例えば第５の実施形態と同様に構成してもよい。

ところで、前述の第６の実施形態においては、ｐ型不純物領域５０をソース電極１０から電気的に絶縁するために、ｐ型不純物領域５０とソース電極１０との間に間隔を設けていた（図１９参照）。具体的には、当該間隔として、一般的なフォトリソグラフィーでの寸法ばらつきや重ね合わせずれ等を考慮して、数百ｎｍ程度の間隔を設けることが好ましい。

これに対して、第７の実施形態では、ソース電極１０を形成するために層間絶縁膜１３に設けた開口部の側壁面の位置と、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれの側面の位置とを略一致させて、ｐ型不純物領域５０とソース電極１０との電気的分離に絶縁性サイドウォールスペーサ５２を用いている。このため、ｐ型不純物領域５０とソース電極１０との電気的分離を例えば１００ｎｍ程度以下の距離で実現できるため、チップ面積のさらなる縮小が可能となる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

図２４（ａ）〜（ｄ）は、第７の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、例えば、図２０（ａ）〜（ｄ）及び図２１（ａ）、（ｂ）に示す第６の実施形態に係る半導体装置の製造方法の各工程を実施することにより、図２４（ａ）に示す構造（図２１（ｂ）に示す構造と同じ）を得る。

次に、フォトレジスト２４を除去した後、図２４（ｂ）に示すように、ゲート電極８上を含む半導体層１０２上の全面に層間絶縁膜１３を堆積する。その後、ゲート電極８及びその周辺に位置する半導体層１０２を覆うフォトレジスト２５（言い換えると、ソース領域４の一部の上側とボディ領域３の一部の上側が開口されたフォトレジスト２５）を用いて、例えばＲＩＥにより、層間絶縁膜１３を開口すると共に、ゲート絶縁膜１１、ｎ型チャネル層２１（空乏層２１ａ）、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を除去する。ここで、層間絶縁膜１３及びゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型チャネル層２１（空乏層２１ａ）、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態でも、第６の実施形態と同様に、ソース領域４の表面部をエッチングにより部分的に除去している。ここで、第６の実施形態では、ソース電極１０とｐ型不純物領域５０との距離が十分に長いため、該エッチングが仮にｐ型不純物領域５０の中ほどで停止したとしても、問題は生じにくい。しかし、第７の実施形態では、ｐ型不純物領域５０とソース電極１０との電気的分離を、幅の狭い絶縁性サイドウォールスペーサ５２（図２４（ｄ）参照）によって実施しているため、層間絶縁膜１３の開口部に位置するｐ型不純物領域５０を完全に除去することが必要である。従って、エッチングの工程ばらつきを考慮した場合、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０とオーバーラップするように、ｎ型チャネル層２１及びｐ型不純物領域５０のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ゲート絶縁膜１１とｎ型チャネル層２１のうちの空乏層２１ａとの積層構造を設けることができる。

次に、フォトレジスト２５を除去した後、図２４（ｃ）に示すように、層間絶縁膜１３上を含む半導体層１０２上の全面に、絶縁性サイドウォールスペーサ５２（図２４（ｄ）参照）となる絶縁膜５２ａとして、例えば酸化膜を堆積する。絶縁膜５２ａは、例えばＣＶＤ法により簡便に堆積することができる。

次に、図２４（ｄ）に示すように、絶縁膜５２ａを例えばＲＩＥによりエッチングすることにより、層間絶縁膜１３、ｎ型チャネル層２１（空乏層２１ａ）及びｐ型不純物領域５０のそれぞれの側面（パターニングにより生じた側面）を覆うように絶縁性サイドウォールスペーサ５２を形成する。このＲＩＥは、例えばフッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）の混合ガスを用いて容易に実施することができる。その後、第１の実施形態の図４（ｄ）に示す工程と同様に、ソース電極１０、ドレイン電極９、ゲート配線、及びソース配線等を形成する。

以上に説明した第７の実施形態の製造方法では、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）を部分的に除去する工程を、層間絶縁膜１３に開口部を形成する工程と一緒に行うため、第６の実施形態の製造方法と比較して、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）を部分的に除去するためのマスク形成工程を省略することができる。このため、第７の実施形態では、工程数を削減することが可能となり、量産性が向上する。

また、第７の実施形態によると、第５の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

（第８の実施形態）
以下、第８の実施形態に係る例示的半導体装置及びその製造方法について、図面を参照しながら説明する。

図２５は、第８の実施形態に係る半導体装置の断面構成を示している。

本実施形態の半導体装置は、トレンチゲート構造を有するＳｉＣ−金属絶縁体半導体電界効果トランジスタ（ＭＩＳＦＥＴ）であり、図１に示す第１の実施形態に係る半導体装置の平面構成と同様に、複数のユニットセル１００Ｕを有している。また、図２５に示すように、各ユニットセル１００Ｕは、ＳｉＣを含む基板１の表面（主面）に設けられた半導体層１０２を有している。半導体層１０２は、ｎ型のドリフト領域２と、ドリフト領域２の上に設けられたｐ型のボディ領域３と、ボディ領域３の上部に設けられたｎ型のソース領域４とを有している。ソース領域４はボディ領域３に囲まれている。

本実施形態では、ソース領域４の上にｐ型不純物領域５０が形成されている。

また、図２５に示すように、半導体層１０２には、ｐ型不純物領域５０、ソース領域４及びボディ領域３をそれぞれ貫通し且つドリフト領域２に達するトレンチ（凹部）１２が設けられている。トレンチ１２の側壁面及び底部のそれぞれの上並びにトレンチ１２の周囲に位置する半導体層１０２の上にはｎ型チャネル層２１が形成されている。ここで、ｎ型チャネル層２１のうちｐ型不純物領域５０に接する部分は空乏層２１ａとなっている。

尚、本実施形態では、ｐ型不純物領域５０及び空乏層２１ａのそれぞれの側面（トレンチ１２の反対側の側面）は実質的に面一（連続面）であり、該各側面はソース領域４から露出している。

また、本実施形態において、図２５に示すように、ｐ型不純物領域５０及び空乏層２１ａの前記各側面は、基板１の主面に対して実質的に垂直になっている。しかし、ｐ型不純物領域５０及び空乏層２１ａの前記各側面が、基板１の主面に対して９０度以外の角度を有していてもよいし、該各側面が曲率を持っていてもよい。

ｐ型不純物領域５０及びｎ型チャネル層２１のそれぞれの不純物濃度及び深さについては、例えば第５の実施形態と同様に設定してもよい。

また、ゲート絶縁膜１１及びゲート電極８についても、例えば第５の実施形態と同様に構成してもよい。

ここで、ゲート電極８のうちトレンチ１２の周囲に拡がる部分が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０と少しでもオーバーラップしていれば、該オーバーラップ領域の下側に空乏層２１ａを生じさせることができ、それによる効果を得ることができる。しかし、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の全体がｐ型不純物領域５０とオーバーラップすること、言い換えると、基板１の主面に沿った方向において、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅がｐ型不純物領域５０の幅と同等以下であることが望ましい。例えば、本実施形態においては、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面と、トレンチ１２の周囲に位置するゲート電極８の側面とは実質的に面一（連続面）となっており、これにより、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の幅とｐ型不純物領域５０の幅（つまり空乏層２１ａの幅）とは同等程度となっている。このようにすると、ゲート電極８のうちトレンチ１２の周囲に拡がる部分の下側全体に亘って空乏層２１ａが形成されるため、前述の効果がより顕著に発揮される。

また、図２５に示すように、半導体層１０２の上には、ソース領域４及びボディ領域３のそれぞれと電気的に接続されたソース電極（ソース−ボディ電極）１０が設けられている。本実施形態においては、ソース電極１０はトレンチ１２を囲むように設けられている。また、ソース電極１０は、トレンチ１２から見てｐ型不純物領域５０の外側に配置されている。さらに、半導体層１０２の上には、ゲート電極８を覆う層間絶縁膜１３が設けられている。層間絶縁膜１３は、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面も覆っている。層間絶縁膜１３には、ソース電極１０を露出させる開口部が設けられている。ここで、ｐ型不純物領域５０とソース電極１０とは層間絶縁膜１３により電気的に絶縁されている。

尚、ドレイン電極９、ゲート配線及びソース配線等については、例えば第５の実施形態と同様に構成してもよい。

ところで、前述の第７の実施形態においては、ｐ型不純物領域５０とソース電極１０との電気的分離に絶縁性サイドウォールスペーサ５２を用いている。このため、絶縁性サイドウォールスペーサ５２の幅の分だけチップ面積が増加する。一般的に絶縁性サイドウォールスペーサを用いる場合、例えば１００ｎｍ程度以下の距離での電気的分離が可能となる。

それに対して、第８の実施形態では、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面とを実質的に面一（連続面）とすることにより、第７の実施形態と比較して、絶縁性サイドウォールスペーサ５２の幅の分だけチップ面積を縮小することが可能となる。これにより、量産性を向上させることができると共に、同じチップ面積で比較した場合のユニットセル１００Ｕの充填率を増大させて大電流を流すことが可能となる。

尚、図２５では、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面とが実質的に面一（連続面）となっている構造を示した。

一方、前述の第４の実施形態における図１３（ａ）に示す変形例のように、ゲート電極８を形成する際のエッチングに起因するゲート電極８へのダメージを回復させる目的で、ゲート電極８の周縁部にゲート電極酸化膜６０（例えば厚さｔ４）を熱酸化により形成することがある。この場合、ゲート電極８のサイズが厚さｔ４の約２分の１だけ縮小するため、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面は１／２×ｔ４程度離間する。ゲート電極酸化膜６０の厚さが例えば５０ｎｍ程度以下であるとすると、トレンチ１２の周囲に位置するゲート電極８の側面と、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面との間の離間距離は２５ｎｍ程度以下となる。

また、本実施形態においては、ゲート電極８を形成するためのエッチングとｎ型チャネル層２１（空乏層２１ａ）及びｐ型不純物領域５０を除去するためのエッチングとの間に、ゲート絶縁膜１１のエッチングが必要となる。ここで、前述の第４の実施形態における図１３（ｂ）に示す変形例のように、ゲート絶縁膜１１が幅ｔ５のテーパー形状又は段差形状を有するようにエッチングされる場合がある。この場合、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面はｔ５程度離間する。ゲート絶縁膜１１のテーパー形状又は段差形状の幅ｔ５は、一般的に、被エッチング材料であるゲート絶縁膜１１の厚さ（具体的には第２の絶縁膜１１ｂの厚さで３０ｎｍ程度（第１の実施形態参照））の２倍程度以下となるので、ｔ５は例えば６０ｎｍ程度以下となる。

もちろん、前述の第４の実施形態における図１３（ｃ）に示す変形例のように、ゲート絶縁膜１１が幅ｔ５のテーパー形状又は段差形状を有する場合において、ゲート電極酸化膜６０を形成することもある。この場合には、トレンチ１２の周囲に位置するゲート電極８の側面から、ｐ型不純物領域５０及びｎ型チャネル層２１（空乏層２１ａ）のそれぞれにおけるトレンチ１２の反対側の側面は、（１／２×ｔ４）＋ｔ５程度だけ離間する。前述の各数値を考慮すると、この離間距離は８５ｎｍ程度以下である。

尚、前述の第５〜第７の実施形態においても、ゲート電極酸化膜６０を形成してもよいし、或いは、ゲート絶縁膜１１がテーパー形状又は段差形状を有していてもよい。

図２６（ａ）〜（ｃ）は、第８の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。

まず、例えば、図２０（ａ）〜（ｄ）及び図２１（ａ）、（ｂ）に示す第６の実施形態に係る半導体装置の製造方法の各工程を実施することにより、図２６（ａ）に示す構造（図２１（ｂ）に示す構造と同じ）を得る。

次に、図２６（ｂ）に示すように、ゲート電極８を形成するためのエッチングマスクであるフォトレジスト２４を利用して、ゲート絶縁膜１１を開口した後、ｎ型チャネル層２１（空乏層２１ａ）、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）を順次除去する。ここで、ゲート絶縁膜１１をエッチングする際には、フッ素（Ｆ）と炭素（Ｃ）との化合物及び酸素（Ｏ）を含む混合ガスを用いる。その後、該混合ガスを、例えば塩素（Ｃｌ）系のガスに切り替えることにより、ｎ型チャネル層２１（空乏層２１ａ）、ｐ型不純物領域５０、ソース領域４（表面部）及びボディ領域３（表面部）をエッチングすることができる。

尚、本実施形態でも、第６の実施形態と同様に、ソース領域４の表面部をエッチングにより部分的に除去している。ここで、第６の実施形態では、ソース電極１０とｐ型不純物領域５０との距離が十分に長いため、該エッチングが仮にｐ型不純物領域５０の中ほどで停止したとしても、問題は生じにくい。しかし、第８の実施形態では、ｐ型不純物領域５０とソース電極１０とを電気的に分離するためには、後述する層間絶縁膜１３（図２６（ｃ）参照）の開口部を含むゲート電極８の外側領域においてｐ型不純物領域５０を完全に除去することが必要である。従って、エッチングの工程ばらつきを考慮した場合、ソース領域４の表面部までエッチングすることが望ましい。

また、本実施形態においては、ゲート電極８のうちトレンチ１２の周辺に延伸した部分の全体が、ｎ型チャネル層２１を挟んでｐ型不純物領域５０とオーバーラップするように、ｎ型チャネル層２１及びｐ型不純物領域５０のパターニングを行う。このことにより、トレンチ１２の周辺におけるゲート電極８の下側の全体に亘って、ゲート絶縁膜１１とｎ型チャネル層２１のうちの空乏層２１ａとの積層構造を設けることができる。

次に、フォトレジスト２４を除去した後、第６の実施形態の図２１（ｄ）に示す工程と同様に、図２６（ｃ）に示すように、層間絶縁膜１３を形成し、その後、第１の実施形態の図４（ｄ）に示す工程と同様に、ソース電極１０、ドレイン電極９、ゲート配線、及びソース配線等を形成する。

以上に説明した第８の実施形態の製造方法では、第７の実施形態の製造方法と比較して、絶縁性サイドウォールスペーサ５２を形成する工程を省略することができる。このため、第８の実施形態では、工程数を削減することが可能となり、量産性が向上する。

また、第８の実施形態によると、第５の実施形態と同様に、ゲート−ソース容量の増大を抑制すると共にゲート絶縁膜１１の絶縁破壊耐圧を向上させつつ、ゲート電極８の断面積を大きくしてゲート抵抗の増大を容易に抑えることができる。

尚、第６〜第８の実施形態においては、トレンチ１２の上部コーナーがほぼ直角となっている場合を示してきた。しかし、図１８に示す第５の実施形態の変形例と同様に、第６〜第８の実施形態においても、トレンチ１２の上部コーナーを丸めて曲面コーナーとしてもよい。このようにトレンチ１２の上部コーナーを丸める方法についても、第５の実施形態の変形例と同様である。

また、第１〜第８の実施形態においては、ｎ型のＭＩＳＦＥＴについて説明したが、これに代えて、本開示の技術をｐ型のＭＩＳＦＥＴに適用することも可能である。この場合には、基板１、ドリフト領域２、ｎ型不純物領域５１（又はｎ型チャネル層２１）、及びソース領域４のそれぞれの導電型をｐ型とし、ｐ型不純物領域５０及びボディ領域３のそれぞれの導電型をｎ型とすればよい。また、半導体層１０２が、ｎ型不純物領域５１、ｐ型不純物領域５０、ドリフト領域２、ボディ領域３及びソース領域４以外の他の不純物領域を有していてもよい。例えば、電界緩和のために、ドリフト領域２におけるトレンチ１２の底面近傍に、ドリフト領域２と異なる導電型の不純物領域が設けられている構成としてもよい。

また、本開示の技術の適用対象は、ＭＩＳＦＥＴに限られるものではなく、半導体層の上に絶縁膜を介して電極が配置されている構造を持つ種々の半導体装置にも適用可能である。例えば、基板とその直上に形成する半導体層とをそれぞれ互いに異なる導電型とすることにより、絶縁ゲート型バイポーラトランジスタ（Insulated Gate Bipolar Transistor ：ＩＧＢＴ）を構成することができるが、このＩＧＢＴにも本開示の技術は適用可能である。

尚、ＩＧＢＴにおいては、前述の各実施形態におけるソース電極、ドレイン電極及びソース領域はそれぞれ、エミッタ電極、コレクタ電極及びエミッタ領域と呼ばれる。また、前述の各実施形態において、ドリフト領域及びエミッタ領域の導電型をｎ型とし、基板及びボディ領域の導電型をｐ型とすると、ｎ型のＩＧＢＴを得ることができる。このとき、ｐ型基板とｎ型ドリフト層との間にｎ型のバッファ層を配置してもよい。また、ドリフト領域及びエミッタ領域の導電型をｐ型とし、基板及びボディ領域の導電型をｎ型とすると、ｐ型のＩＧＢＴを得ることができる。このとき、ｎ型基板とｐ型ドリフト層との間にｐ型のバッファ層を配置してもよい。

また、前述の各実施形態においては、複数のユニットセルが格子状に配列されている場合を例示したが、ユニットセルの配置が特に限定されないことは言うまでもない。また、平面形状が長方形状のトレンチを有している場合を例示したが、トレンチの平面形状も特に限定されるものではない。例えば、トレンチの平面形状を正方形状とし、複数のトレンチが格子状又は千鳥状に配列されるようにユニットセルを配置してもよい。

また、前述の各実施形態においては、基板１が４Ｈ−ＳｉＣからなり、基板１の（０００１）Ｓｉ面の上に半導体層１０２を形成する場合を例示した。しかし、基板１の（０００−１）Ｃ面の上に半導体層１０２を形成し、（０００１）Ｓｉ面の上にドレイン電極９を形成してもよい。また、基板１の主面の面方位を他の結晶面としてもよい。さらに、基板１として、他のポリタイプのＳｉＣ基板を用いることも可能である。

また、前述の各実施形態においては、トレンチ１２が埋まるようにゲート電極８を形成したが、ゲート電極８によってトレンチ１２を埋めなくてもよい。すなわち、ゲート電極８は、トレンチ１２内のゲート絶縁膜１１のうち少なくともボディ領域３を覆う部分の上、及びトレンチ１２の周囲に位置する半導体層１０２上に配置されたゲート絶縁膜１１の少なくとも一部分の上に形成されていればよい。

また、前述の各実施形態においては、ＳｉＣを用いた半導体装置について説明したが、これに代えて、窒化ガリウム（ＧａＮ）又はダイヤモンド等の他のワイドバンドギャップ半導体を用いた半導体装置に本開示の技術を適用することも可能である。また、シリコンを用いた半導体装置に本開示の技術を適用することも可能である。

本開示の技術に係る半導体装置及びその製造方法は、パワーデバイス等を含む種々の半導体装置及びその製造方法として有用である。

１ 基板
２ ドリフト領域
３ ボディ領域
４ ソース領域
８ ゲート電極
９ ドレイン電極
１０ ソース電極
１１ ゲート絶縁膜
１１ａ 第１の絶縁膜
１１ｂ 第２の絶縁膜
１２ トレンチ
１３ 層間絶縁膜
２１ ｎ型チャネル層
２１ａ 空乏層
２４ フォトレジスト
２５ フォトレジスト
５０ ｐ型不純物領域
５１ ｎ型不純物領域
５２ 絶縁性サイドウォールスペーサ
５２ａ 絶縁膜
６０ ゲート電極酸化膜
１００ 半導体装置
１００Ｕ ユニットセル
１０２ 半導体層

Claims (20)

1. 主面側に半導体層を有する基板と、
   前記半導体層に設けられたトレンチと、
   前記トレンチの周囲に位置する前記半導体層の上部に設けられた第１の第一導電型不純物領域と、
   前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上に設けられたゲート絶縁膜と、
   前記トレンチ内の前記ゲート絶縁膜の上、及び前記トレンチの周囲に位置する前記半導体層上の前記ゲート絶縁膜の上に設けられたゲート電極とを備え、
   前記トレンチの周囲に位置する前記ゲート電極と前記第１の第一導電型不純物領域との間に、前記第１の第一導電型不純物領域側から第二導電型不純物領域と第２の第一導電型不純物領域とが介在している半導体装置。
2. 請求項１において、
   前記第二導電型不純物領域における前記トレンチの反対側の側面は前記第１の第一導電型不純物領域によって囲まれている半導体装置。
3. 請求項１において、
   前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面は実質的に面一であり、前記第１の第一導電型不純物領域から露出している半導体装置。
4. 請求項３において、
   前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面は、前記ゲート電極と共に絶縁膜によって覆われている半導体装置。
5. 請求項３において、
   前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面は、絶縁性サイドウォールスペーサによって覆われている半導体装置。
6. 請求項３〜５のいずれか１項において、
   前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面と、前記トレンチの周囲に位置する前記ゲート電極の側面とは実質的に面一である半導体装置。
7. 請求項１〜６のいずれか１項において、
   前記トレンチの側壁面となる前記半導体層の表面上に設けられたチャネル層をさらに備えている半導体装置。
8. 請求項１〜６のいずれか１項において、
   前記第２の第一導電型不純物領域は、前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上に設けられたチャネル層の一部である半導体装置。
9. 請求項８において、
   前記第２の第一導電型不純物領域となる部分の前記チャネル層は、前記第二導電型不純物領域と接することにより空乏化している半導体装置。
10. 請求項１〜９のいずれか１項において、
    前記第１の第一導電型不純物領域と電気的に接続する他の電極をさらに備え、
    前記他の電極と前記第二導電型不純物領域とが離間している半導体装置。
11. 請求項１０において、
    前記ゲート電極を覆うように設けられた層間絶縁膜をさらに備え、
    前記層間絶縁膜には、前記他の電極が形成される開口が設けられている半導体装置。
12. 請求項１〜１１のいずれか１項において、
    前記半導体層は、炭化珪素により構成されている半導体装置。
13. 請求項１２において、
    前記基板は炭化珪素基板であり、
    前記基板の前記主面はシリコン面である半導体装置。
14. 主面側に半導体層を有する基板を準備する工程と、
    前記半導体層の上部に第１の第一導電型不純物領域を形成する工程と、
    前記第１の第一導電型不純物領域上に第二導電型不純物領域を形成する工程と、
    前記第二導電型不純物領域上に第２の第一導電型不純物領域を形成する工程と、
    前記半導体層にトレンチを形成する工程と、
    前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上にゲート絶縁膜を形成する工程と、
    前記トレンチ内の前記ゲート絶縁膜の上、及び前記トレンチの周囲に位置する前記半導体層上の前記ゲート絶縁膜の上にゲート電極を形成する工程とを備え、
    前記トレンチの周囲に位置する前記ゲート電極と前記第１の第一導電型不純物領域との間に、前記第二導電型不純物領域及び前記第２の第一導電型不純物領域が介在している半導体装置の製造方法。
15. 請求項１４において、
    前記第二導電型不純物領域は、前記第二導電型不純物領域の側面が前記第１の第一導電型不純物領域によって囲まれるように形成される半導体装置の製造方法。
16. 請求項１４において、
    前記第二導電型不純物領域は、前記第１の第一導電型不純物領域の上面を覆うように形成され、
    前記トレンチを形成する工程の後に、前記トレンチの周囲に位置する部分を残して前記第二導電型不純物領域及び前記第２の第一導電型不純物領域を除去する工程をさらに備えている半導体装置の製造方法。
17. 請求項１６において、
    前記第二導電型不純物領域及び前記第２の第一導電型不純物領域を除去する工程の後に、前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面を、前記ゲート電極と共に絶縁膜によって覆う工程をさらに備えている半導体装置の製造方法。
18. 請求項１６において、
    前記第二導電型不純物領域及び前記第２の第一導電型不純物領域を除去する工程の後に、前記第二導電型不純物領域及び前記第２の第一導電型不純物領域のそれぞれにおける前記トレンチの反対側の側面を、絶縁性サイドウォールスペーサによって覆う工程をさらに備えている半導体装置の製造方法。
19. 請求項１６〜１８のいずれか１項において、
    前記第二導電型不純物領域及び前記第２の第一導電型不純物領域を除去する工程で、前記ゲート電極をパターニングするためのマスクを用いて、前記第二導電型不純物領域及び前記第２の第一導電型不純物領域を除去する半導体装置の製造方法。
20. 請求項１４〜１９のいずれか１項において、
    前記第２の第一導電型不純物領域を形成する工程は、前記トレンチを形成する工程と前記ゲート絶縁膜を形成する工程との間に、前記トレンチの側壁面の上及び前記トレンチの周囲に位置する前記半導体層の上に、前記第２の第一導電型不純物領域となる部分を含むチャネル層を形成することにより行われる半導体装置の製造方法。

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