JPWO2013038775A1 - 電力用半導体素子のゲート駆動回路、および電力用半導体素子の駆動方法 - Google Patents

Abstract

出力が電力用半導体素子（１）のゲート端子（５０）に接続され、電力用半導体素子（１）のゲート電流を制限するゲート電流制限回路（７）を備えた電力用半導体素子のゲート駆動回路において、制御信号で制御される第一の電圧源（１３）をゲート電流制限回路（７）の入力として電力用半導体素子（１）をオンさせ、電力用半導体素子（１）がオンした後の所定のタイミングで、電力用半導体素子（１）のゲート端子（５０）における電圧が、第一の電圧源の電圧よりも低い電圧となるよう切り替える構成とした。

Description

この発明は、主に電力変換器に用いる電力用半導体素子のゲート駆動回路に関するものである。

直流を交流、あるいは交流を直流に変換する、いわゆるインバータなど、電力変換器にＩＧＢＴやＭＯＳＦＥＴといった電力用半導体素子が用いられている。このような電力用半導体素子では、ＩＧＢＴではコレクタからエミッタ、ＭＯＳＦＥＴではドレインからソースへ流れる電流を、ゲート−エミッタ間あるいはゲート−ソース間に電荷を充電・放電させてこの間の電圧を変化させることにより制御する。

従来の電力用半導体素子のゲート駆動回路として、例えば特許文献１に示すものがあった。特許文献１に記載されたゲート駆動回路では、電力用半導体素子である絶縁ゲート型トランジスタを駆動するために、定電流回路とカレントミラー回路を用い、一定電流を絶縁ゲート型トランジスタのゲート端子に流していた。絶縁ゲート型トランジスタのスイッチングを行うために遮断回路を定電流回路とカレントミラー回路の間に接続し、この遮断回路をオンさせることで絶縁ゲート型トランジスタをオンさせ、遮断回路をオフさせることで絶縁ゲート型トランジスタをオフさせている。

特開２００３−３１８７１３号公報

このような電力用半導体素子の駆動回路においては、電力半導体素子上に抵抗を作り込むなどして、モジュール内部にゲート抵抗を内蔵させた電力用半導体素子を駆動するときに、ゲート抵抗の電圧降下によって、定電流回路の電圧が不足し、ゲート電流に定電流を流せない問題点があった。また、ゲート電流に定電流を流すことができるようにするために定電流回路の電圧源として高い電圧の電圧源を用いると、駆動回路の損失が増加するとともに、電力用半導体素子の寿命低下を招くことになる。

この発明は、上記のような問題点を解決するためになされたものであり、電力用半導体素子にゲート抵抗が内蔵された場合でも、定電流で駆動できるとともに、駆動回路の損失が少なく、かつ電力用半導体素子の寿命低下を抑制できる電力用半導体素子のゲート駆動回路を得ることを目的とする。

この発明は、出力が電力用半導体素子のゲート端子に接続され、電力用半導体素子のゲート電流を制限するゲート電流制限回路を備えた電力用半導体素子のゲート駆動回路において、制御信号で制御される第一の電圧源をゲート電流制限回路の入力として電力用半導体素子をオンさせ、電力用半導体素子がオンした後の所定のタイミングで、電力用半導体素子のゲート端子における電圧が、第一の電圧源の電圧よりも低い電圧となるよう切り替える構成としたものである。

本発明にかかる電力用半導体素子のゲート駆動回路は、以上のように構成されているため、定電流で駆動できるとともに、ゲート駆動回路の損失が少なく、かつ電力用半導体素子の寿命低下を抑制できる電力用半導体素子のゲート駆動回路を得ることができる。

この発明の実施の形態１による電力用半導体素子のゲート駆動回路を示す図である。 この発明による電力用半導体素子のゲート駆動回路を適用する電力変換システムの一例を示す図である。 この発明の実施の形態１による電力用半導体素子のゲート駆動回路の電流制限回路の一例を示す図である。 この発明の実施の形態１による電力用半導体素子のゲート駆動回路の電流制限回路の動作の例を示す図である。 この発明の実施の形態１による電力用半導体素子のゲート駆動回路の動作を説明するシーケンス図である。 電力用半導体素子のゲート電圧とドレイン電流の関係を示す図である。 この発明の実施の形態２による電力用半導体素子のゲート駆動回路を示す図である。 この発明の実施の形態２による電力用半導体素子のゲート駆動回路の動作を説明するシーケンス図である。 この発明の実施の形態２による電力用半導体素子のゲート駆動回路の遅延回路の一例を示す図である。 この発明の実施の形態３による電力用半導体素子のゲート駆動回路を示すブロック図である。 この発明の実施の形態３による電力用半導体素子のゲート駆動回路を示す詳細回路図である。 この発明の実施の形態３による電力用半導体素子のゲート駆動回路の動作を説明するシーケンス図である。

実施の形態１．
以下、この発明の実施の形態１による電力用半導体素子のゲート駆動回路を図に基づいて説明する。図１は、この発明の実施の形態１による電力用半導体素子のゲート駆動回路１００の構成を示す図である。この電力用半導体素子のゲート駆動回路１００は、本実施の形態１に限らず他の実施の形態のいずれのゲート駆動回路も各種電力変換器に用いることが可能で、例えば図２に示す電力変換システムのゲート駆動回路に用いることができる。図２に示す電力変換システムの例は、系統電源からの交流電力を整流回路にて直流電力に整流した後に、モータ負荷等に出力する交流電力に変換する３相インバータシステムである。ここで、図２におけるゲート駆動回路１００ａ、１００ｂ、１００ｃ、１００ｄ、１００ｅ、１００ｆ、および電力用半導体素子１ａ、１ｂ、１ｃ、１ｄ、１ｅ、１ｆは、図１や、後述の図７、図１０などのゲート駆動回路１００および電力用半導体素子１に相当する。

ここでは、ゲート駆動回路が駆動する電圧駆動型の電力用半導体素子１としてＭＯＳＦＥＴ１を用いているが、電力用半導体素子１はＭＯＳＦＥＴに限るものではなく、ＩＧＢＴなど他の電圧駆動型の電力用半導体素子でも良い。なお、ＭＯＳＦＥＴ１には、ダイオード２が逆並列に接続されているが、これは、ＭＯＳＦＥＴ１のボディダイオードで代用させることも可能である。

次に、図１に示す電力用半導体素子のゲート駆動回路１００の、詳細構成および動作を説明する。半導体チップ上に内蔵ゲート抵抗３を備えたＭＯＳＦＥＴ等の電力用半導体素子１（以下ＭＯＳＦＥＴ１とする）を駆動するために、制御信号を受けて絶縁した信号を出力する絶縁信号伝達素子１０（フォトカプラやＨＶＩＣなど）を備えている。また、ＭＯＳＦＥＴ１のゲート端子５０に出力が接続されたゲート電流制限回路７を備えている。ここで、ゲート端子５０は内蔵ゲート抵抗３を介してＭＯＳＦＥＴ１のゲートに接続されていることになる。このゲート電流制限回路７は、ＭＯＳＦＥＴ１のターンオン時に絶縁信号伝達素子１０からＭＯＳＦＥＴ１のゲートに向かって流れるゲート電流を制限する。ＭＯＳＦＥＴ１のターンオフ時は、アノードをゲート端子５０に接続し、カソードを絶縁信号伝達素子１０に接続したダイオード６をゲート電流が流れるため、電流は制限されない。ダイオード６と直列に抵抗を接続しても良い。また、ゲート端子５０とゲート電流制限回路７との間にアノードを接続し、カソードをクランプ用電圧源５に接続したクランプダイオード４によって、アーム短絡など異常電流が流れた場合でもＭＯＳＦＥＴ１のゲート電圧の上昇は抑制される。ここで、ゲート電流制限回路７の一例を図３に示す。図３に示すゲート電流制限回路７は一般的な電流制限回路である。抵抗１９に流れる電流を検出し、トランジスタ１８によりトランジスタ２０のベース抵抗に電圧を発生させることによりトランジスタ２０のベース電圧を制御して、トランジスタ２０のコレクタ電流を制御する構成となっている。

また、反転入力端子をゲート端子５０とゲート電流制限回路７の接続点に接続し、非反転入力端子に基準電圧源９（Ｖｒｅｆ）を接続し、反転入力端子の電圧が非反転入力端子の電圧を超えたときに電圧源切り替えスイッチ１１をオフさせる比較器８を備える。絶縁信号伝達素子１０の電圧源として、第一の電圧源１３と第二の電圧源１５を備える。ここで、第二の電圧源１５の電圧よりも第一の電圧源１３の電圧のほうが高い。よって、電圧源切り替えスイッチ１１がオンしている間は、絶縁信号伝達素子１０の出力電圧は第一の電圧源１３で定まり、電圧源切り替えスイッチ１１がオフすると、絶縁信号伝達素子１０の出力電圧は第二の電圧源１５で定まる。電圧源切り替えスイッチ１１がオンしているときに、第一の電圧源１３から第二の電圧源１５へ電流が流れ込まないようにダイオード１４を用いている。第一の電圧源１３と第二の電圧源１５の出力インピーダンスが高い場合に備えて、バイパスコンデンサ１２とバイパスコンデンサ１６を接続している。

図５に示すシーケンス図で動作を詳細に説明する。図５（ａ）に示す制御信号が絶縁信号伝達素子１０に与えられると、図５（ｂ）に示すように、絶縁信号伝達素子１０の出力電圧はＨｉｇｈ信号となる。このときＭＯＳＦＥＴ１のゲート電圧は比較器８の基準電圧９よりも小さいため、電圧源切り替えスイッチ１１はオンしている。よって、絶縁信号伝達素子１０の出力電圧は、第一の電圧源１３の電圧となる。ゲート電流制限回路７はこの第一の電圧源１３の電圧を入力とすることになり、この電圧によって、ＭＯＳＦＥＴ１のゲートは充電されゲート電圧は上昇するが、ゲート電流制限回路７の働きによって、図５（ｃ）に示すようにゲート電流は一定電流に制限される。ゲート電流を一定にすることで、低ノイズ、低損失などの効果が得られる。図４に示すように、ゲート電流制限回路７は、一定の電流を流すために、一定のバイアス電圧を必要とする。ＭＯＳＦＥＴ１はチップ上に内蔵ゲート抵抗３を持つため、ターンオン時にゲート電流と内蔵ゲート抵抗３の積によって電圧降下を起こす。電圧降下によって、ゲート電流制限回路７が必要とするバイアス電圧よりも実際に印加されているバイアス電圧が低下すれば、ゲート電流は定電流とならず、定電流駆動の効果は得られない。しかし、図１に示す本発明の実施の形態１によるゲート駆動回路においては、第一の電圧源１３をゲート電流制限回路７に十分なバイアス電圧を印加できる電圧に設定することで、内蔵ゲート抵抗３を備える場合でも、ＭＯＳＦＥＴ１を定電流で駆動することができる。

ゲート電圧が上昇し、比較器８の基準電圧９よりも大きくなると、電圧源切り替えスイッチ１１はオフし、絶縁信号伝達素子１０の出力電圧、すなわちゲート電流制限回路７の入力電圧は、第二の電圧源１５の電圧となる。この結果、ゲート端子５０における電圧はゲート電流が流れなくなった後、第二の電圧源１５の電圧になる。図５（ｆ）のドレイン電流Ｉｄ、および図５（ｇ）のドレイン−ソース間電圧Ｖｄｓで示すように、ＭＯＳＦＥＴ１は、図５（ｅ）に示すゲート電圧Ｖｇｓが一定の期間であるミラー期間を超えると、スイッチングが完了して完全にオンになる。比較器８の基準電圧Ｖｒｅｆは、ミラー期間でのゲート電圧であるミラー電圧に内蔵ゲート抵抗３の電圧降下を加えた電圧と第二の電圧源１５の間に設定する。ミラー電圧（ミラー期間のゲート電圧）は主電流（ドレイン電流）によって、図６に示すように変化するため、Ｖｒｅｆの値は、ＭＯＳＦＥＴ１が流しうる最大のドレイン電流を基に設定する必要がある。

電圧源切り替えスイッチ１１を設けずに、常に第一の電圧源１３が絶縁信号伝達素子１０から出力されると、第一の電圧源１３から絶縁信号伝達素子１０、ゲート電流制限回路７、ダイオード４、クランプ用電圧源５と電流が流れ続けるため、ゲート駆動回路１００の損失が大きくなる。また、クランプ用電圧源５の電圧を高くすると上記の電流は流れなくなるが、ＭＯＳＦＥＴ１のゲート電圧が高くなるため、ＭＯＳＦＥＴ１のゲート酸化膜の寿命が低下する。

本発明の実施の形態１の電力用半導体素子のゲート駆動回路１００によれば、電圧源切り替えスイッチ１１によって、ＭＯＳＦＥＴ１のターンオンが終了した後に、絶縁信号伝達素子１０の出力電圧を、第一の電圧源１３の電圧から第二の電圧源１５の電圧まで下げることによって、すなわち、ゲート端子５０における電圧を下げることによって、ゲート駆動回路１００の損失増加とゲート酸化膜の寿命低下が抑制される。

実施の形態２．
この発明の実施の形態２による電力用半導体素子のゲート駆動回路を図７に基づいて説明する。図７において図１と同一符号は同一または相当する部分を示す。また、実施の形態１と同じ構成要素に対しては、説明を省略する。実施の形態１では、電圧源切り替えスイッチ１１の切り替えタイミングをＭＯＳＦＥＴ１のゲート電圧によって判定していたが、実施の形態２では、絶縁信号伝達素子１０から出力された信号を、遅延回路２２を通して電圧源切り替えスイッチ１１を切り替えている点が異なる。

図８に、図７の電力半導体素子のゲート駆動回路の動作を表すシーケンス図を示す。遅延回路２２は、絶縁信号伝達素子１０の出力のオン指令を、制御信号のオンタイミングよりも遅延時間Ｔｄだけ遅らせる。一般的な遅延回路２２の例を図９に示す。抵抗２４とコンデンサ２５によるＲＣ充電回路により入力電圧の上昇を遅らせ、インバータ２６、２７によって波形成形することにより、図８（ｄ）に示すような、入力電圧よりも遅延時間Ｔｄだけ遅れたオンタイミングの波形を出力する。抵抗２３に並列に挿入されたダイオード２３は立下りが遅れないようにするためのものである。遅れ時間Ｔｄは、ゲート電圧Ｖｇｓがミラー電圧よりも大きく、電圧源１５の電圧よりも小さい電圧であるタイミングに設定する。第一の電圧源１３をゲート電流制限回路７に十分なバイアス電圧を印加できる電圧に設定することで、内蔵ゲート抵抗３を備える場合でも、ＭＯＳＦＥＴ１を定電流で駆動することができる。

本発明の実施の形態２の電力用半導体素子のゲート駆動回路１００によれば、遅延回路２２の遅延時間Ｔｄを適切に設定することで、実施の形態１と同様、電圧源切り替えスイッチ１１によって、ＭＯＳＦＥＴ１のターンオンが完了した後、すなわちＭＯＳＦＥＴ１のミラー期間を超えたタイミングに、絶縁信号伝達素子１０の出力電圧を第二の電圧源１５まで下げることができる。これにより、ゲート駆動回路１００の損失増加とゲート酸化膜の寿命低下が抑制される。

実施の形態３．
この発明の実施の形態３による電力用半導体素子のゲート駆動回路を図１０、図１１、図１２に基づいて説明する。これまでの実施の形態と同じ構成要素に対しては説明を省略する。図１０に本実施の形態３による電力用半導体素子のゲート駆動回路のブロック図を示す。ゲート電流停止回路２８は、絶縁信号伝達素子１０の出力信号を基に、ＭＯＳＦＥＴ１のゲート電圧がクランプ用電圧源５の電圧に達した後にゲート電流制限回路７を停止し、ゲート充電回路２９をオンさせる。絶縁信号伝達素子１０の第一の電圧源１３は、ゲート電流制限回路７に十分なバイアス電圧を与えることが可能な電圧に設定されている。また、クランプ用電圧源５の電圧、およびゲート充電回路２９の第二の電圧源１５（図１１参照）の電圧は、第一の電圧源１３の電圧よりも低い電圧に設定されている。以下、簡単のため、クランプ用電圧源５の電圧と第二の電圧源１５の電圧は同じ電圧に設定されているとして説明する。ただし、クランプ用電圧源５の電圧および第二の電圧源１５の電圧は、第一の電圧源１３の電圧よりも低く設定されていれば良く、クランプ用電圧源５の電圧と第二の電圧源１５の電圧は必ずしも同じである必要は無い。

詳細な回路の例を図１１に、動作を説明するシーケンス図を図１２に示す。オンの制御信号が絶縁信号伝達素子１０に入ると、絶縁信号伝達素子１０は、第一の電圧源１３から絶縁信号伝達素子１０の電圧降下分を引いた電圧を出力する。この電圧は、制御信号がオンの間、絶縁信号伝達素子１０から出力される。ゲート電流制限回路７がゲート電流を制限するため、ＭＯＳＦＥＴ１は一定電流によって充電される。ゲート電圧Ｖｇｓが図６に示したゲート閾値電圧に達すると、ＭＯＳＦＥＴ１のドレイン電流Ｉｄが流れ始める。その後、ゲート電圧Ｖｇｓが一定となるミラー期間に入り、ドレイン電圧Ｖｄｓは低下する。ドレイン電圧Ｖｄｓが低下した後、再びゲート電圧が上昇し、クランプ用電圧源５の電圧にダイオード４の順方向降下電圧を加えた電圧に達すると、ダイオード４がオンする。ダイオード４がオンすると、電流がクランプ用電圧源５に向かって流れるため、ゲート電圧はクランプされ、ゲート電圧の上昇は停止する。

一方、絶縁信号伝達素子１０の出力電圧は、抵抗３０とコンデンサ３１からなる時定数回路に入力される。抵抗３０とコンデンサ３１の接続点の電圧は、ある時定数を持って上昇するため、図１２（ｄ）および図１２（ｅ）に示すように、遅れ時間Ｔｄ後にトランジスタ４１をオンさせ、トランジスタ３６をオフさせる。トランジスタ３６がオフすると、トランジスタ４３のベース電位は低下し、トランジスタ４３がオンする。トランジスタ４３がオンすると、ゲート電流制限回路７のトランジスタ２０のベース電位が上昇し、ゲート電流制限回路７の通電が停止する。第一の電圧源１３、絶縁信号伝達素子１０、ゲート電流制限回路７、ダイオード４、クランプ用電圧源５の経路で電流が流れなくなるため、ゲート駆動回路１００での余分な電力消費を抑えることができる。

ここでは、図１２に示すように、遅れ時間Ｔｄはゲート電圧がダイオード４によってクランプされるタイミング以降に設定したが、遅れ時間Ｔｄは、ミラー期間を超えた所定のタイミングに設定すればよい。また、ゲート電流停止回路２８がゲート電流制限回路７を停止させると同時に、ゲート充電回路２９のトランジスタ４５をオンさせることにより、ゲート充電回路２９に接続された第二の電圧源１５からゲート端子５０に電圧が供給される。このため、ＭＯＳＦＥＴ１のゲートに十分な電圧を印加し続けることができる。よって、例えば、ＭＯＳＦＥＴ１のゲートとソース間に設けた抵抗等によるゲート電圧の低下を防ぐことができる。ゲート充電回路２９は、ＭＯＳＦＥＴ１をスイッチングさせることが目的ではないため、抵抗４６の値は通常のゲート抵抗と比べて大きな値に設定する。このとき、ゲート端子５０に供給される電圧は、第一の電圧源１３の電圧よりも低い電圧であるため、ゲート酸化膜の寿命低下も抑制される。

本発明の実施の形態３による電力用半導体素子のゲート駆動回路１００によれば、遅れ時間Ｔｄがミラー期間を超えたタイミングとなるよう設定し、ゲート電流停止回路２８がゲート電流制限回路７を停止させると同時に、ゲート充電回路２９のトランジスタ４５をオンさせることにより、ＭＯＳＦＥＴ１のゲートに十分な電圧を印加し続けるようにした。これにより、実施の形態１や実施の形態２と同様、ゲート駆動回路１００の損失増加とゲート酸化膜の寿命低下が抑制される。

上記いずれの実施の形態においても、電力用半導体素子は、珪素によって形成されてもよい。また、珪素に比べてバンドギャップが大きいワイドバンドギャップ半導体によって形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料又はダイヤモンドがある。

このようなワイドバンドギャップ半導体によって形成された電力用半導体素子は、耐電圧性が高く、許容電流密度も高いため、電力用半導体素子の小型化が可能であり、これら小型化された電力用半導体素子を用いることにより、これらの素子を組み込んだ半導体装置の小型化が可能となる。

また耐熱性も高いため、ヒートシンクの放熱フィンの小型化や、水冷部の空冷化が可能であるので、半導体素子の一層の小型化が可能になる。更に電力損失が低いため、電力用半導体素子の高効率化が可能であり、延いては半導体装置の高効率化が可能になる。

１：電力用半導体素子 ５：クランプ用電圧源
７：ゲート電流制限回路 ８：比較器
９：基準電圧源 １０：絶縁信号伝達素子
１１：電圧源切り替えスイッチ １３：第一の電圧源
１５：第二の電圧源 ２８：ゲート電流停止回路
２９：ゲート充電回路 １００：ゲート駆動回路

Claims (9)

1. 出力が電力用半導体素子のゲート端子に接続され、前記電力用半導体素子のゲート電流を制限するゲート電流制限回路を備えた電力用半導体素子のゲート駆動回路において、
   制御信号で制御される第一の電圧源を前記ゲート電流制限回路の入力として前記電力用半導体素子をオンさせ、前記電力用半導体素子がオンした後の所定のタイミングで、前記電力用半導体素子のゲート端子における電圧が、前記第一の電圧源の電圧よりも低い電圧となるよう切り替える構成としたことを特徴とする電力用半導体素子のゲート駆動回路。
2. 前記ゲート電流制限回路の入力として、さらに前記第一の電圧源の電圧よりも低い電圧の第二の電圧源を備え、前記電力用半導体素子がオンした後の所定のタイミングで、前記ゲート電流制限回路の入力を、前記第一の電圧源から前記第二の電圧源に切り替えるよう構成したことを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
3. 前記電力用半導体素子のゲート端子の電圧が所定の電圧に達した後に、前記ゲート電流制限回路の入力を、前記第一の電圧源から前記第二の電圧源に切り替えることを特徴とする請求項２に記載の電力用半導体素子のゲート駆動回路。
4. 前記制御信号、または前記制御信号で制御された前記第一の電圧源の電圧のオンタイミングから所定の遅延時間後に、前記ゲート電流制限回路の入力を、前記第一の電圧源から前記第二の電圧源に切り替えることを特徴とする請求項２に記載の電力用半導体素子のゲート駆動回路。
5. 前記電力用半導体素子のゲート端子に接続されたゲート充電回路と、前記電力用半導体素子がオンした後の所定のタイミングで、前記ゲート電流制限回路の動作を停止させるゲート電流停止回路とを備え、
   前記ゲート電流停止回路により前記ゲート電流制限回路の動作を停止させると同時に、前記ゲート充電回路から前記電力用半導体素子のゲート端子に前記第一の電圧源の電圧より低い電圧を印加することを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
6. 前記電力用半導体素子がオンした後の所定のタイミングは、前記電力用半導体素子のミラー期間を超えたタイミングであることを特徴とする請求項１に記載の電力用半導体素子のゲート駆動回路。
7. 前記電力用半導体素子がワイドバンドギャップ半導体により形成されていることを特徴とする請求項１〜６のいずれか１項に記載の電力用半導体素子のゲート駆動回路。
8. 前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、ダイヤモンドのいずれかの半導体であることを特徴とする請求項７に記載の電力用半導体素子のゲート駆動回路。
9. 出力が電力用半導体素子のゲート端子に接続され、前記電力用半導体素子のゲート電流を制限するゲート電流制限回路を備えたゲート駆動回路によって前記電力用半導体素子のゲートを駆動する電力用半導体素子の駆動方法において、
   制御信号で制御される第一の電圧源を前記ゲート電流制限回路の入力として前記電力用半導体素子をオンさせ、前記電力用半導体素子がオンした後の所定のタイミングで、前記電力用半導体素子のゲート端子における電圧が、前記第一の電圧源の電圧よりも低い電圧となるよう切り替えて前記電力用半導体素子を駆動することを特徴とする電力用半導体素子の駆動方法。

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