JPWO2009081510A1 - プラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置 - Google Patents

Abstract

２相駆動動作は、少なくとも１つのサブフィールドで第１の回路および第２の回路により行うものであり、第１の回路は、初期化期間に、第１の電位から第２の電位に下降する第１のランプ波形を複数の第１走査電極に印加し、書き込み期間において複数の第１走査電極に順に走査パルスを印加し、第２の回路は、初期化期間に、第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２走査電極に印加し、書き込み期間において第１走査電極に走査パルスが印加されている期間に、第２走査電極を第３の電位よりも高い第４の電位に保持し、その後、複数の第２電極に順に走査パルスを印加するものである。２相駆動動作を適用することにより、書き込み放電の放電不良を防止できる。

Description

本発明は、プラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置に関する。

プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。

前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電体層および保護層が形成されている。

背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とにＲ（赤）、Ｇ（緑）およびＢ（青）の蛍光体層が形成されている。

そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデータ電極とが対向する部分に放電セルが形成される。

このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が発生し、その紫外線でＲ、ＧおよびＢの蛍光体が励起されて発光する。それにより、カラー表示が行われる。

パネルを駆動する方法としてはサブフィールド法が用いられている（例えば、特許文献１参照）。サブフィールド法では、１フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。

初期化期間においては、各走査電極に初期化パルスが印加され、各放電セルで初期化放電が行われる。それにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷が形成される。

書込み期間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極とデータ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われる。

続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行われた放電セルで選択的に放電が起こり、その放電セルが発光する。

複数の走査電極は走査電極駆動回路により駆動され、複数の維持電極は維持電極駆動回路により駆動され、複数のデータ電極はデータ電極駆動回路により駆動される。
特開２００６−１８２９８号公報

ところで、上述したように、書込み期間においては、複数の走査電極に走査パルスが順次印加される。したがって、複数の放電セルのうち走査パルスが印加される順番が遅い放電セルにおいては、初期化パルスが印加されてから走査パルスが印加されるまでの間の時間が長くなる。

ここで、初期化放電よって放電セルに形成された壁電荷は、他の放電セルに書込み放電を発生させるためにデータ電極に印加される書込みパルスの影響を受けて徐々に減少する。そのため、走査パルスが印加される順番が遅い放電セルにおいては、その放電セルに走査パルスおよび書込みパルスが印加されるまでに壁電荷が減少し、書込み放電の放電不良が発生する場合がある。

本発明の目的は、書込み放電の放電不良を防止することができるラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。

（１）本発明の一局面に従うプラズマディスプレイパネルの駆動装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数の第１の走査電極を駆動する第１の回路と、複数の第２の走査電極を駆動する第２の回路とを備え、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するものである。

この駆動装置においては、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１および第２の回路により２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が複数の第１の走査電極に印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第２の走査電極に印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、第２の回路により複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（２）第２の回路は、２相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、下降する第３のランプ波形を複数の第２の走査電極に印加してもよい。

この場合、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。そのため、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。

（３）第２の回路は、２相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、第４の電位以下の第５の電位から第６の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加してもよい。

この場合、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。そのため、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。

（４）第６の電位は、第２の電位よりも低くてもよい。

この場合、第１のランプ波形の印加後に第１の電極上の放電セルに残る電荷の量と、第３のランプ波形の印加後に第２の電極上の放電セルに残る電荷の量とを等しく調整することができる。それにより、クロストークの発生を防止することができる。

（５）プラズマディスプレイパネルの駆動装置は、所定ノードの電位を変化させる電位制御回路をさらに備え、第１の回路は、複数の第１の走査電極と所定ノードとの接続状態をそれぞれ切り替える複数の第１の切替回路を含み、第２の回路は、複数の第２の走査電極と所定ノードとの接続状態をそれぞれ切り替える複数の第２の切替回路を含み、電位制御回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位を第１の電位から第２の電位に下降させ、複数の第１の切替回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位が第１の電位から第２の電位に変化するまでの期間に複数の第１の走査電極をそれぞれ所定ノードに接続し、複数の第２の切替回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位が第１の電位から第３の電位に変化するまでの期間に複数の第２の走査電極をそれぞれ所定ノードに接続し、所定ノードの電位が第３の電位から第２の電位に変化するまでの期間に複数の第２の走査電極を所定ノードから遮断してもよい。

この場合、上記の少なくとも１つのサブフィールドの初期化期間において、電位制御回路により所定ノードの電位が第１の電位から第２の電位に下降する。

所定ノードの電位が第１の電位から第２の電位に変化するまでの期間に、複数の第１の切替回路により複数の第１の走査電極がそれぞれ所定ノードに接続される。これにより、第１の走査電極に第１のランプ波形が印加され、第１の走査電極上の放電セルで放電が発生する。

また、所定ノードの電位が第１の電位から第３の電位に変化するまでの期間に、複数の第２の切替回路により複数の第２の走査電極がそれぞれ所定ノードに接続される。これにより、第２の走査電極に第２のランプ波形が印加され、第２の走査電極上の放電セルで放電が発生する。

所定ノードの電位が第３の電位から第２の電位に変化するまでの期間には、複数の第２の走査電極が所定ノードから遮断される。この場合、第２の走査電極の電位が第３の電位に維持され、第２の走査電極上の放電セルで放電が発生しない。

このように、第１のランプ波形および第２のランプ波形を発生させるために共通の電位制御回路を用いることができるとともに、複数の第１の切替回路および複数の第２の切替回路の構成を共通にすることができる。したがって、駆動装置の回路構成および動作を複雑化することなく、複数の第１の走査電極および複数の第２の走査電極に第１のランプ波形および第２のランプ波形をそれぞれ印加することが可能になる。

（６）プラズマディスプレイパネルは画像信号に基づいて駆動され、プラズマディスプレイパネルの駆動装置は、画像信号に基づいてプラズマディスプレイパネルに表示される１フレームの画像の平均輝度レベルを検出する輝度レベル検出部をさらに備え、第１および第２の回路は、輝度レベル検出部により検出される平均輝度レベルが高くなるほど複数のサブフィールドのうちより多くのサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、駆動動作時間の不足を防止しつつ放電セルの放電不良を確実に防止することができる。

（７）複数のサブフィールドはそれぞれ輝度重みを有し、第１および第２の回路は、複数のサブフィールドのうち予め定められた輝度重み以上の輝度重みを有するサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、プラズマディスプレイパネルの駆動性能を向上させつつ駆動コストを低減することが可能になる。

（８）プラズマディスプレイパネルは画像信号に基づいて駆動され、プラズマディスプレイパネルの駆動装置は、画像信号に基づいて、プラズマディスプレイパネルの点灯率を検出する点灯率検出部と、点灯率検出部により検出される点灯率に基づいて複数のサブフィールドのうち少なくとも１つのサブフィールドを選択する選択部とをさらに備え、第１および第２の回路は、選択部により選択されたサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、放電セルの放電不良を防止しつつプラズマディスプレイパネルの駆動コストを確実に低減することができる。

（９）プラズマディスプレイパネルの駆動装置は、プラズマディスプレイパネルの温度を検出する温度検出部をさらに備え、第１および第２の回路は、温度検出部により検出される温度が高いほど複数のサブフィールドのうち多くのサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、放電セルの放電不良を防止しつつプラズマディスプレイパネルの駆動コストを確実に低減することができる。

（１０）本発明の他の局面に従うプラズマディスプレイパネルの駆動装置は、複数の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数の走査電極は、少なくとも第１および第２の走査電極群を含む複数の走査電極群からなり、第１の走査電極群を駆動する第１の回路と、第２の走査電極群を駆動する第２の回路とを備え、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を第１の走査電極群に印加し、書込み期間において第１の走査電極群に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を第２の走査電極群に印加し、書込み期間において第２の走査電極群を第３の電位よりも高い第４の電位に保持しつつ第１の走査電極群への走査パルスの印加後に第２の走査電極群に順に走査パルスを印加するものである。

この駆動装置においては、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１および第２の回路により複数の走査電極群のうち第１および第２の走査電極群に２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が第１の走査電極群に印加される。それにより、第１の走査電極群に属する走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極群に属する走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が第２の走査電極群に印加される。それにより、第２の走査電極群に属する走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極群に属する走査電極上の放電セルで移動する電荷の量は、第１の走査電極群に属する走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極群に属する走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により第１の走査電極群に順に走査パルスが印加される。それにより、第１の走査電極群に属する走査電極上の選択された放電セルにおいて書込み放電が発生する。また、第１の走査電極群への走査パルスの印加後に、第２の回路により第２の走査電極群に順に走査パルスが印加される。それにより、第２の走査電極群に属する走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極群に属する走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極群に走査パルスが印加されている間に第２の走査電極群に属する走査電極上の放電セルの壁電荷が減少しても、第２の走査電極群への走査パルスの印加時に第２の走査電極群に属する走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極群に属する走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極群に属する走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極群を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極群に属する走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極群に走査パルスが印加される際に第２の走査電極群に属する走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極群が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極群に属する走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極群に属する走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（１１）本発明のさらに他の局面に従うプラズマディスプレイパネルの駆動方法は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動方法であって、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加するステップと、少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するステップとを備えるものである。

この駆動方法においては、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、複数の第１の走査電極に第１の電位から第２の電位に下降する第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、その初期化期間において、複数の第２の走査電極に第１の電位から第３の電位に下降する第２のランプ波形が印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（１２）本発明のさらに他の局面に従うプラズマディスプレイ装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルと、プラズマディスプレイパネルを１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置とを備え、駆動装置は、複数の第１の走査電極を駆動する第１の回路と、複数の第２の走査電極を駆動する第２の回路とを含み、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するものである。

このプラズマディスプレイ装置においては、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置によりプラズマディスプレイパネルが駆動される。複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、駆動装置の第１および第２の回路により２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が複数の第１の走査電極に印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第２の走査電極に印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、第２の回路により複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

本発明によれば、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

図１は第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図 図２は第１の実施の形態におけるパネルの電極配列図 図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図４は図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図 図５は図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図 図６は第２ＳＦにおける走査電極群の電位の変化と放電セルでの放電量との関係を示す図 図７は走査電極駆動回路の構成を示す回路図 図８は制御信号の論理と走査ＩＣの状態との対応関係を示す図 図９は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１０は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１１は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１２は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１３は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１４は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１５は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１６は比較回路およびその周辺部分の構成を示す図 図１７はＡＰＬと余剰時間との関係を示す図 図１８は１相駆動動作および２相駆動動作の選択条件の一例を示す図 図１９は各サブフィールドにおいて各放電セルを正常に点灯させるために必要となる電圧Ｖｓｃｎの値を示す図 図２０は第３の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図２１は１相駆動動作により走査電極を駆動した場合の点灯率と必要電圧との関係を示す図 図２２は演算部によるサブフィールドの設定動作を示すフローチャート 図２３は１相ＳＦおよび２相ＳＦの設定例を示す図 図２４は第４の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図２５は１相駆動動作により走査電極を駆動した場合のパネルの温度と必要電圧との関係を示す図 図２６は１相ＳＦおよび２相ＳＦの設定例を示す図

以下、本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置について、図面を用いて詳細に説明する。

（１）第１の実施の形態
（１−１）パネルの構成
図１は、本発明の第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。

プラズマディスプレイパネル（以下、パネルと略記する）１０は、互いに対向配置されたガラス製の前面基板２１および背面基板３１を備える。前面基板２１および背面基板３１の間に放電空間が形成される。前面基板２１上には複数対の走査電極２２および維持電極２３が互いに平行に形成されている。各対の走査電極２２および維持電極２３が表示電極を構成する。走査電極２２および維持電極２３を覆うように誘電体層２４が形成され、誘電体層２４上には保護層２５が形成されている。

背面基板３１上には絶縁体層３３で覆われた複数のデータ電極３２が設けられ、絶縁体層３３上に井桁状の隔壁３４が設けられている。また、絶縁体層３３の表面および隔壁３４の側面に蛍光体層３５が設けられている。そして、複数対の走査電極２２および維持電極２３と複数のデータ電極３２とが垂直に交差するように前面基板２１と背面基板３１とが対向配置され、前面基板２１と背面基板３１との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。

図２は本発明の第１の実施の形態におけるパネルの電極配列図である。行方向に沿ってｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に沿ってｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。ｎは偶数であり、ｍは２以上の自然数である。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルＤＣが形成されている。それにより、放電空間内にｍ×ｎ個の放電セルが形成されている。

（１−２）プラズマディスプレイ装置の構成
図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。

このプラズマディスプレイ装置は、パネル１０、画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３、維持電極駆動回路５４、タイミング発生回路５５、ＡＰＬ検出器５６および電源回路（図示せず）を備える。

画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２に出力する。

データ電極駆動回路５２は、サブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する信号に変換し、その信号に基づいて各データ電極Ｄ１〜Ｄｍを駆動する。

ＡＰＬ検出器５６は、画像信号ｓｉｇのＡＰＬ（平均画像レベル；Average Picture Level）を検出し、検出したＡＰＬを示す信号をタイミング発生回路５５へ出力する。ここで、ＡＰＬとは、１フレームにおける画像信号ｓｉｇの輝度レベルの平均をいい、１画面の画像の全体的な明るさを表している。本実施の形態では、１フレームは１フィールドに等しい。

タイミング発生回路５５は、水平同期信号Ｈ、垂直同期信号ＶおよびＡＰＬ検出器５６が検出した平均輝度レベルＡＰＬに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。

走査電極駆動回路５３は、タイミング信号に基づいて走査電極ＳＣ１〜ＳＣｎに駆動波形を供給し、維持電極駆動回路５４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎに駆動波形を供給する。

なお、走査電極駆動回路５３は、後述するように、初期化期間において全ての走査電極ＳＣ１〜ＳＣｎに対して同じ駆動波形を印加する１相駆動動作および走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１と走査電極ＳＣ２，ＳＣ４，…，ＳＣｎとに異なる駆動波形を印加する２相駆動動作を選択的に行うことができる。

また、本実施の形態においては、タイミング発生回路５５は、ＡＰＬ検出器５６により検出されるＡＰＬに基づいて、１相駆動動作のためのタイミング信号および２相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路５３へ供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

以下の説明においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群と称し、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群と称する。また、維持電極ＳＵ１，ＳＵ３，…，ＳＵｎ−１を第１の維持電極群と称し、維持電極ＳＵ２，ＳＵ４，…，ＳＵｎを第２の維持電極群と称する。さらに、第１の走査電極群および第１の維持電極群により構成される複数の放電セルを第１の放電セル群と称し、第２の走査電極群および第２の維持電極群により構成される複数の放電セルを第２の放電セル群と称する。

（１−３）サブフィールド構成
次に、サブフィールド構成について説明する。サブフィールド法では、１フィールド（１／６０秒＝１６．６７ｍｓｅｃ）が時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。

例えば、１フィールドが時間軸上で１０個のサブフィールド（以下、第１ＳＦ、第２ＳＦ、…，および第１０ＳＦと呼ぶ）に分割され、それらのサブフィールドがそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。

図４および図５は、図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図である。なお、図４は、走査電極駆動回路５３の１相駆動動作時に各電極に印加される駆動波形を示し、図５は、走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形を示す。

図４および図５には、第１の走査電極群の１本の走査電極ＳＣ１、第２の走査電極群の１本の走査電極ＳＣ２、維持電極ＳＵ１〜ＳＵｎ、およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。なお、図４および図５には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。

（ａ）１相駆動動作時の駆動波形
まず、走査電極駆動回路５３の１相駆動動作時に各電極に印加される駆動波形について説明する。

図４に示すように、第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを０Ｖ（接地電位）に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。

このランプ波形Ｌ１は、放電開始電圧以下の正の電位Ｖｓｃｎから放電開始電圧を超える正の電位（Ｖｓｕｓ＋Ｖｓｅｔ）に向かって緩やかに上昇する。すると、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。

続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保持し、走査電極ＳＣ１〜ＳＣｎに正の電位（Ｖｓｕｓ）から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、全ての放電セルにおいて２回目の微弱な初期化放電が起こる。これにより、全ての放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

第１ＳＦの書込み期間の前半部では、維持電極ＳＵ１〜ＳＵｎを一旦電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、１行目の走査電極ＳＣ１に負の走査パルスＰａ（＝−Ｖａｄ）を印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目において発光すべき放電セルのデータ電極Ｄｋ（ｋは１〜ｍのいずれか）に正の書込みパルスＰｄ（＝Ｖｄａ）を印加する。すると、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧は、外部印加電圧（Ｐｄ−Ｐａ）にデータ電極Ｄｋ上の壁電圧および走査電極ＳＣ１上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ１上に正の壁電荷が蓄積され、維持電極ＳＵ１上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。

このようにして、１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈ（ｈ≠ｋ）と走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。

以上の書込み動作を、第１の放電セル群において１行目の放電セルからｎ−１行目の放電セルに至るまで順次行い、その後、同様の書込み動作を第２の放電セル群において２行目の放電セルからｎ行目の放電セルに至るまで順次行う。なお、この場合、書込み期間において第１の走査電極群の走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１に順に走査パルスＰａが印加された後、第２の走査電極群の走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに順に走査パルスＰａが印加される。

続く維持期間では、維持電極ＳＵ１〜ＳＵｎを接地電位に戻し、走査電極ＳＣ１〜ＳＣｎに維持期間の最初の維持パルスＰｓ（＝Ｖｓｕｓ）を印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧は、維持パルスＰｓ（＝Ｖｓｕｓ）に走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極ＳＣｉ上に負の壁電荷が蓄積され、維持電極ＳＵｉ上に正の壁電荷が蓄積され、データ電極Ｄｋ上に正の壁電荷が蓄積される。

書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持電極ＳＵ１〜ＳＵｎに維持パルスＰｓを印加する。すると、維持放電が起こった放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が起こり、維持電極ＳＵｉ上に負の壁電荷が蓄積され、走査電極ＳＣｉ上に正の壁電荷が蓄積される。

以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。

維持パルスＰｓの印加後、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍを接地電位に保持した状態で、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。このランプ波形Ｌ３は、接地電位から正の電位Ｖｅｒａｓｅに向かって緩やかに上昇する。これにより、維持放電が起こった放電セルにおいて、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧が放電開始電圧を超え、維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な消去放電が発生する。

その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。

第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。なお、Ｖｓｅｔ４はＶｓｅｔ２よりも大きい。すなわち、電位（−Ｖａｄ＋Ｖｓｅｔ４）は電位（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い。

すると、前のサブフィールド（図４では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。

第２ＳＦの書込み期間においては、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間と同様の駆動波形を印加する。

第２ＳＦの維持期間においては、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。

また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。

なお、本実施の形態においては、維持期間に走査電極ＳＣ１〜ＳＣｎに印加される維持パルスＰｓの数は、ＡＰＬ検出器５６により検出されるＡＰＬが高いほど少なくなるように設定される。

（ｂ）２相駆動動作時の駆動波形
次に、走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形について説明する。なお、図５に示すランプ波形Ｌ１〜Ｌ４は、図４のランプ波形Ｌ１〜Ｌ４と同様である。

第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。それにより、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。

続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）にＶｓｕｓから（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、第１の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第１の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、Ｖｓｕｓから（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ５を印加する。これにより、第２の放電セル群において２回目の微弱な初期化放電が起こる。その後、第２の走査電極群を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。なお、Ｖｈｉｚは、Ｖｓｅｔ２およびＶｓｅｔ４よりも大きい。

ここで、第１の走査電極群に印加されるランプ波形Ｌ２は（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するのに対して、第２の走査電極群に印加されるランプ波形Ｌ５は（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。そのため、第２の放電セル群においては２回目の初期化放電によって移動する電荷の量が第１の放電セル群に比べて少ない。それにより、２回目の初期化放電後、第２の放電セル群には、第１の放電セル群より多くの壁電荷が保持される。

第１ＳＦの書込み期間の前半部では、図４で説明したように、第１の放電セル群において１行目の放電セルからｎ−１行目の放電セルに至るまで書込み動作を順次行う。

第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。

ここで、第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第２の放電セル群には第１の放電セル群より多くの壁電荷が保持されている。したがって、上記の期間において第２の放電セル群の壁電荷が減少しても、第２の放電セル群にはまだ十分な量の壁電荷が保持されている。

また、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。すると、第２の放電セル群において３回目の微弱な初期化放電が起こる。これにより、第２の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

すなわち、走査電極駆動回路５３の２相駆動動作時には、第１ＳＦの初期化期間において第１の放電セル群に属する全ての放電セルの初期化動作（第１の放電セル群の全セル初期化動作）が行われ、第１ＳＦの初期化期間および書込み期間において第２の放電セル群に属する全ての放電セルの初期化動作（第２の放電セル群の全セル初期化動作）が行われる。

なお、本実施の形態では、ランプ波形Ｌ６が接地電位から下降するが、ランプ波形Ｌ６が他の電位から下降してもよい。例えば、ランプ波形Ｌ６が（−Ｖａｄ＋Ｖｓｃｎ）から下降してもよく、（−Ｖａｄ＋Ｖｓｃｎ）よりも高い電位から下降してもよい。

第１ＳＦの書込み期間の後半部（上記ランプ波形Ｌ６の印加後）では、維持電極ＳＵ１〜ＳＵｎを再び電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、２行目の走査電極ＳＣ２に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ２との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ２との間および維持電極ＳＵ２と走査電極ＳＣ２との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ２上に正の壁電荷が蓄積され、維持電極ＳＵ２上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。

このようにして、２行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ２との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。

以上の書込み動作を、第２の放電セル群において、２行目の放電セルからｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。

続く維持期間では、図４で説明したように、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎに交互に維持パルスＰｓを印加する。それにより、書込み期間において書込み放電が発生した放電セルにおいて維持放電が発生する。

維持パルスＰｓの印加後、図４で説明したように、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。これにより、維持放電が起こった放電セルにおいて、微弱な消去放電が発生する。

その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。

第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）に接地電位から（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。

すると、第１の放電セル群のうち前のサブフィールド（図５では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第１の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

第１の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。

一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、接地電位から（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ８を印加する。その後、第２の走査電極群を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、第２の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。

ここで、第１の走査電極群に印加されるランプ波形Ｌ４は（−Ｖａｄ＋Ｖｓｅｔ４）まで下降するのに対して、第２の走査電極群に印加されるランプ波形Ｌ８は（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。それにより、第２の放電セル群においては、第１の放電セル群に比べて移動する電荷の量が少ない。そのため、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第１の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。

なお、第２の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。

第２ＳＦの書込み期間の前半部では、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の前半部と同様の駆動波形を印加する。

第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ３）に向かって緩やかに下降するランプ波形Ｌ９を印加する。なお、Ｖｓｅｔ３は、Ｖｓｅｔ２よりも大きくＶｓｅｔ４よりも小さい。

ここで、第２ＳＦの書込み期間において第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第２ＳＦの初期化期間終了時に多くの壁電荷が保持されている。したがって、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。

また、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ３）に向かって緩やかに下降するランプ波形Ｌ９を印加する。すると、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

すなわち、走査電極駆動回路５３の２相駆動動作時には、第２ＳＦの初期化期間において第１の放電セル群に対する選択初期化動作が行われ、第２ＳＦの初期化期間および書込み期間において第２の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作をいう。

第２ＳＦの書込み期間の後半部では、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の後半部と同様の駆動波形を印加する。

第２ＳＦの維持期間には、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。

また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。

ところで、２相駆動動作時における第２ＳＦ以降のサブフィールドでは、クロストークの発生を防止するため、初期化放電が発生する放電セルのうち、第１の放電セル群に属する放電セル（以下、第１選択セルと呼ぶ）と第２の放電セル群に属する放電セル（以下、第２選択セルと呼ぶ）とで、その放電量が等しいことが好ましい。

すなわち、ランプ波形Ｌ４の印加時に第１選択セルで発生する放電量と、ランプ波形Ｌ８の印加時に第２選択セルで発生する放電量およびランプ波形Ｌ９の印加時に第２選択セルで発生する放電量の和とが等しいことが好ましい。

ここで、ランプ波形Ｌ４の印加時における第１選択セルでの放電量およびランプ波形Ｌ８，Ｌ９の印加時における第２選択セルでの放電量について説明する。図６（ａ）は第２ＳＦにおける第１の走査電極群の電位の変化と第１選択セルでの放電量との関係を示し、図６（ｂ）は、第２ＳＦにおける第２の走査電極群の電位の変化と第２選択セルでの放電量との関係を示す。

図６（ａ）に示すように、第１の走査電極群にランプ波形Ｌ４が印加されると、通常、第１の走査電極群の電位が接地電位よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｓｅｔ４）になる時点までの期間Ａ１において、第１選択セルで放電が発生する。

第１の走査電極群にランプ波形Ｌ９が印加される場合、第１の走査電極群の電位が（−Ｖａｄ＋Ｖｓｅｔ４）よりも僅かに低い所定値になると第１の放電セルで放電が発生するが、本実施の形態において、（−Ｖａｄ＋Ｖｓｅｔ３）はその所定値とほぼ等しく設定される。そのため、この期間には第１の放電セルで放電が発生しない。

一方、図６（ｂ）に示すように、第２の走査電極群にランプ波形Ｌ８が印加されると、通常、第２の走査電極群の電位が接地電位よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｈｉｚ）になる時点までの期間Ｂ１において、第２選択セルで放電が発生する。

また、第２の走査電極群にランプ波形Ｌ９が印加されると、通常、第２の走査電極群の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｓｅｔ３）になる時点までの期間Ｂ２において、第２選択セルで放電が発生する。

ここで、図６（ｂ）において、（−Ｖａｄ＋Ｖｈｉｚ）と期間Ｂ２の開始時点における第２の走査電極群の電位との電位差をＶｔ１とする。本実施の形態では、図６（ａ）における電位差（Ｖｓｅｔ４−Ｖｓｅｔ３）と図６（ｂ）における電位差Ｖｔ１とが等しくなるようにＶｓｅｔ３の値が設定される。この場合、期間Ｂ１における放電量と期間Ｂ２における放電量との和が、期間Ａ１における放電量に等しくなる。

このように、第２ＳＦ以降のサブフィールドにおいては、ランプ波形Ｌ９がランプ波形Ｌ４よりも低い電位まで下降することにより、第１選択セルと第２選択セルとで初期化放電での放電量が等しくなる。その結果、クロストークの発生が防止される。

なお、第１ＳＦにおいては、ランプ波形Ｌ２，Ｌ６がともに同じ電位（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するが、（−Ｖａｄ＋Ｖｓｅｔ２）が十分に低く設定されているので、この場合にはクロストークが発生しにくい。

（１−４）走査電極駆動回路５３の構成
図７は走査電極駆動回路５３の構成を示す回路図である。

走査電極駆動回路５３は、第１の駆動回路ＤＲ１、第２の駆動回路ＤＲ２、直流電源２００、回収回路３００、比較回路４００、ダイオードＤ１０，Ｄ１１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ３〜Ｑ９を含む。

第１の駆動回路ＤＲ１は、複数の走査ＩＣ１００を含む。各走査ＩＣ１００は、ノードＮ１とノードＮ２との間に接続されるとともに、第１の走査電極群に属する走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の各々に接続される。各走査ＩＣ１００は、対応する走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１をノードＮ１およびノードＮ２に選択的に接続する。

第１の駆動回路ＤＲ１には、制御信号Ｓ５１Ａ，Ｓ５２Ａが与えられる。制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて走査ＩＣ１００の状態が切り替わる。走査ＩＣ１００の詳細については後述する。

第２の駆動回路ＤＲ２は、複数の走査ＩＣ１１０を含む。各走査ＩＣ１１０は、ノードＮ１とノードＮ２との間に接続されるとともに、第２の走査電極群に属する走査電極ＳＣ２，ＳＣ４，…，ＳＣｎの各々に接続される。各走査ＩＣ１１０は、対応する走査電極ＳＣ２，ＳＣ４，…，ＳＣｎをノードＮ１およびノードＮ２に選択的に接続する。

第２の駆動回路ＤＲ２には、制御信号Ｓ５１Ｂ，Ｓ５２Ｂが与えられる。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて走査ＩＣ１１０の状態が切り替わる。走査ＩＣ１１０の詳細については後述する。

電圧Ｖｓｃｎを受ける電源端子Ｖ１０は、ダイオードＤ１０を介してノードＮ３に接続される。直流電源２００は、ノードＮ１とノードＮ３との間に接続される。この直流電源２００は、電解コンデンサからなり、電圧Ｖｓｃｎを保持するフローティング電源として働く。ノードＮ２とノードＮ３との間には、保護抵抗Ｒ１が接続される。以下、ノードＮ１の電位をＶＦＧＮＤとし、ノードＮ３の電位をＶｓｃｎＦとする。ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤに電圧Ｖｓｃｎを加算した値を有する。すなわち、ＶｓｃｎＦ＝ＶＦＧＮＤ＋Ｖｓｃｎとなる。

トランジスタＱ３は、電圧（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））を受ける電源端子Ｖ１１とノードＮ４との間に接続され、ゲートには制御信号Ｓ３が与えられる。トランジスタＱ４は、ノードＮ１とノードＮ４との間に接続され、ゲートには制御信号Ｓ４が与えられる。トランジスタＱ５は、ノードＮ１と負の電圧（−Ｖａｄ）を受ける電源端子Ｖ１２との間に接続され、ゲートには制御信号Ｓ５が与えられる。制御信号Ｓ４は制御信号Ｓ５の反転信号である。

また、トランジスタＱ３，Ｑ５にはゲート抵抗ＲＧおよびコンデンサＣＧが接続される。なお、トランジスタＱ６にもゲート抵抗およびコンデンサが接続されるが、図示は省略する。

トランジスタＱ６は、電圧Ｖｓｕｓを受ける電源端子Ｖ１３とノードＮ５との間に接続される。トランジスタＱ６のベースには制御信号Ｓ６が与えられる。トランジスタＱ７は、ノードＮ４とノードＮ５との間に接続される。トランジスタＱ７のゲートには制御信号Ｓ７が与えられる。トランジスタＱ８は、ノードＮ４と接地端子との間に接続され、ベースには制御信号Ｓ８が与えられる。

電圧Ｖｅｒｓを受ける電源端子Ｖ１４とノードＮ４との間に、トランジスタＱ９およびダイオードＤ１１が接続される。トランジスタＱ９のベースには制御信号Ｓ９が与えられる。

回収回路３００は、ノードＮ４とノードＮ５との間に接続される。回収回路３００は、上記の維持期間において、複数の放電セルから電荷を回収して蓄積するとともに、蓄積した電荷を再び複数に放電セルに与える。比較回路４００は、電源端子Ｖ１２とノードＮ１との間に接続される。比較回路４００の詳細については後述する。

（１−５）走査ＩＣの詳細
次に、走査ＩＣ１００，１１０の詳細について説明する。上記のように、走査ＩＣ１００の状態は制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて切り替わり、走査ＩＣ１１０の状態は制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて切り替わる。

図８は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係を示す図である。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理と走査ＩＣ１１０の状態との対応関係は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係と同様である。

図８に示すように、制御信号Ｓ５１Ａ，Ｓ５２Ａがともにハイレベル（Ｈｉ）である場合、各走査ＩＣ１００は“Ａｌｌ‐Ｈｉ”（オールハイ）の状態になる。“Ａｌｌ‐Ｈｉ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ２に接続する。すなわち、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位がノードＮ２およびノードＮ３の電位と等しくなる。

制御信号Ｓ５１Ａがハイレベルであり、制御信号Ｓ５２Ａがローレベル（Ｌｏ）である場合、各走査ＩＣ１００が“Ａｌｌ‐Ｌｏ”（オールロー）の状態になる。“Ａｌｌ‐Ｌｏ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１に接続する。すなわち、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位がノードＮ１の電位と等しくなる。

制御信号Ｓ５１Ａがローレベルであり、制御信号Ｓ５２Ａがハイレベルである場合、各走査ＩＣ１００が“ＤＡＴＡ”（データ）の状態になる。“ＤＡＴＡ”の状態では、各走査ＩＣ１００が順に対応する走査電極をノードＮ１に接続する。この場合、書込み期間において、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１に順に書込みパルスが印加される。

制御信号Ｓ５１Ａ，Ｓ５２Ａがともにローレベルである場合、各走査ＩＣ１００が“ＨｉＺ”（ハイインピーダンス）の状態になる。“ＨｉＺ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１およびノードＮ２から遮断する。

（１−６）走査電極駆動回路の動作
次に、走査電極駆動回路５３の動作について説明する。１相駆動動作時の走査電極駆動回路５３の動作は２相駆動動作時の走査電極駆動回路５３の動作に基づいて容易に説明できるので、ここでは、まず２相駆動動作時の走査電極駆動回路５３の動作を説明する。

（１−６―１）２相駆動動作時の走査電極駆動回路の動作
図９〜図１２は、２相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。

図９は第１ＳＦの初期化期間における各制御信号のタイミング図であり、図１０は第１ＳＦの書込み期間における各制御信号のタイミング図である。また、図１１は第２ＳＦの初期化期間における各制御信号のタイミング図であり、図１２は第２ＳＦの書込み期間における各制御信号のタイミング図である。なお、図９〜図１２には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂおよび走査ＩＣ１００，ＩＣ１１０（図中においてＩＣ１００およびＩＣ１１０と略記）の状態が示される。また、図９〜図１２の最上段には、実線で走査電極ＳＣ１の電位の変化が示され、一点鎖線で走査電極ＳＣ２の電位の変化が示される。

（１−６−１−１）第１ＳＦ
図９の第１ＳＦにおける初期化期間の開始時点ｔ０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルにある。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。

したがって、ノードＮ１は接地電位（０Ｖ）となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。

時点ｔ１で、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態になる。したがって、走査電極ＳＣ１，ＳＣ２の電位がＶｓｃｎに立ち上がる。

時点ｔ２で、制御信号Ｓ３がハイレベルになり、制御信号Ｓ７，Ｓ８がローレベルになる。それにより、トランジスタＱ３がオンし、トランジスタＱ７，Ｑ８がオフする。それにより、トランジスタＱ３に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ）まで緩やかに上昇する。また、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。

時点ｔ３で、制御信号Ｓ３がローレベルになり、制御信号Ｓ６，Ｓ７がハイレベルになる。それにより、トランジスタＱ３がオフし、トランジスタＱ６，Ｑ７がオンする。その結果、ノードＮ１の電位ＶＦＧＮＤがＶｓｕｓまで低下し、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。

時点ｔ４で、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になる。このとき、ノードＮ１の電位ＶＦＧＮＤの電位はＶｓｕｓとなっているので、走査電極ＳＣ１，ＳＣ２の電位がＶｓｕｓまで低下する。

時点ｔ５で、制御信号Ｓ４，Ｓ６，Ｓ７がローレベルになり、制御信号Ｓ５，Ｓ８がハイレベルになる。それにより、トランジスタＱ４，Ｑ６，Ｑ７がオフし、トランジスタＱ５，Ｑ８がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態にあるので。走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ５ａで、制御信号Ｓ５１Ｂがローレベルになる。それにより、走査ＩＣ１１０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

なお、時点ｔ５ａにおける制御信号Ｓ５１Ｂの切替は、図７の比較回路４００によって行われる。後述の時点ｔ６，ｔ１２，ｔ２２，ｔ２３，ｔ３２においても、比較回路４００によって制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂの切替が行われる。比較回路４００の詳細については後述する。

走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ６で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂがハイレベルになり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

図１０に示すように、第１のＳＦにおける書込み期間の前半部（時点ｔ７〜ｔ１０の期間）には、走査ＩＣ１００が“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１が順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位が順に（−Ｖａｄ）まで低下する。図１０においては、時点ｔ８〜ｔ９の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。

一方、走査ＩＣ１１０は“Ａｌｌ‐Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。

時点ｔ１０で制御信号Ｓ４がハイベルになり、制御信号Ｓ５がローレベルになる。それにより、トランジスタＱ４がオンし、トランジスタＱ５がオフする。その結果、ノードＮ１の電位ＶＦＧＮＤが接地電位まで上昇し、ノードＮ３の電位ＶｓｃｎＦがＶｓｃｎまで上昇する。また、制御信号Ｓ５１Ａがハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になる。したがって、走査電極ＳＣ１，ＳＣ２の電位が接地電位まで低下する。

時点ｔ１１で制御信号Ｓ４がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４がオフし、トランジスタＱ５がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦの電位が（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態にあるので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ１２で、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になる。また、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。したがって、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

第１ＳＦにおける書込み期間の後半部（時点ｔ１２〜ｔ１５の期間）には、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ１の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。

一方、走査ＩＣ１１０は“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎが順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎの電位が順に（−Ｖａｄ）まで低下する。図１０においては、時点ｔ１３〜ｔ１４の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下する。

（１−６−１−２）第２ＳＦ以降のサブフィールド
図１１に示すように、第２ＳＦの初期化期間の開始時点ｔ２０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルにある。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。

したがって、ノードＮ１の電位ＶＦＧＮＤは接地電位となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。

時点ｔ２１で制御信号Ｓ４，Ｓ７がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４，Ｑ７がオフになり、トランジスタＱ５がオンになる。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ２２で、制御信号Ｓ５１Ｂがローレベルになる。それにより、走査ＩＣ１１０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ４）になる時点ｔ２３で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂがハイレベルになり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

図１２に示すように、第２ＳＦの書込み期間には、時点ｔ２７〜ｔ３１の期間において、各制御信号が図１０の時点ｔ７〜ｔ１１の期間と同様に変化する。なお、図１２においては、時点ｔ２８〜ｔ２９の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ３）になる時点ｔ３２で、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になる。また、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。したがって、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

時点ｔ３２〜ｔ３５の期間には、各制御信号が図１０の時点ｔ１２〜ｔ１５の期間と同様に変化する。なお、図１２においては、時点ｔ３３〜ｔ３４の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下する。

第３ＳＦ以降のサブフィールドでは、各制御信号が第２ＳＦと同様に変化する。

（１−６−２）１相駆動動作時の走査電極駆動回路の動作
次に、１相駆動動作時の走査電極駆動回路５３の動作について説明する。

図１３〜図１５は、１相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。図１３は第１ＳＦの初期化期間における各制御信号のタイミング図であり、図１４は第１ＳＦの書込み期間における各制御信号のタイミング図であり、図１５は第２ＳＦの初期化期間における各制御信号のタイミング図である。図１３〜図１５には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂおよび走査ＩＣ１００，ＩＣ１１０（図中においてＩＣ１００およびＩＣ１１０と略記）の状態が示される。

図１３〜図１５のタイミング図が図９〜図１２のタイミング図と異なるのは以下の点である。

図１３に示すように、走査電極駆動回路５３の１相駆動動作時には、時点ｔ５ａ〜ｔ６の期間に走査ＩＣ１１０が“Ａｌｌ‐Ｌｏ”の状態に維持される。また、時点ｔ６で制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。

すなわち、初期化期間において、走査ＩＣ１１０の状態と走査ＩＣ１００の状態とが同様になる。それにより、走査電極ＳＣ１の電位と走査電極ＳＣ２の電位とが同様に変化する。

また、図１４に示すように、時点ｔ７〜ｔ１５の期間において、制御信号Ｓ５１Ａ，Ｓ５１Ｂがローレベルに維持され、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルに維持される。それにより、走査ＩＣ１００，１１０が“ＤＡＴＡ”の状態に維持される。また、時点ｔ１０〜ｔ１２の期間において、制御信号Ｓ４がローレベルに維持され、制御信号Ｓ５，Ｓ８がハイレベルに維持される。それにより、トランジスタＱ４はオフの状態に維持され、トランジスタＱ５，Ｓ８はオンの状態に維持される。

この場合、走査電極ＳＣ１，ＳＣ２，…，ＳＣｎ−１，ＳＣｎが順にノードＮ１に接続され、走査電極ＳＣ１，ＳＣ２，…，ＳＣｎ−１，ＳＣｎの電位が順に（−Ｖａｄ）まで低下する。

また、図１５に示すように、時点ｔ２２〜ｔ２３の期間において、走査ＩＣ１１０が“Ａｌｌ‐Ｌｏ”の状態に維持される。また、時点ｔ２３で制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。すなわち、時点ｔ２０〜ｔ２３の期間において走査ＩＣ１１０の状態と走査ＩＣ１００の状態とが同様になる。それにより、走査電極ＳＣ１の電位と走査電極ＳＣ２の電位とが同様に変化する。

（１−７）比較回路
（１−７−１）構成
次に、比較回路４００の詳細について説明する。図１６は、比較回路４００およびその周辺部分の構成を具体的に示す回路図である。

図１６に示すように、比較回路４００は、コンパレータＣＮ１，ＣＮ２、ＡＮＤゲート回路ＡＧ１，ＡＧ２、電源Ｖ２１〜Ｖ２４、スイッチＳＷ１〜ＳＷ３およびセレクタ４０１を含む。

コンパレータＣＮ１の負側の入力端子はノードＮ１に接続される。コンパレータＣＮ１の正側の入力端子はノードＮ１１に接続される。ノードＮ１１と電源端子Ｖ１２との間に、電源Ｖ２１，Ｖ２２，Ｖ２３がそれぞれスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３を介して並列に接続される。電源Ｖ２１は電圧Ｖｓｅｔ２を保持し、電源Ｖ２２は電圧Ｖｓｅｔ３を保持し、電源Ｖ２３は電圧Ｖｓｅｔ４を保持する。なお、Ｖｓｅｔ２は例えば６Ｖであり、Ｖｓｅｔ３は例えば８Ｖであり、Ｖｓｅｔ４は例えば１０Ｖである。

コンパレータＣＮ１の出力端子は、ＡＮＤゲート回路ＡＧ１の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ１の他方の入力端子には、制御信号Ｓ２１が与えられる。

ＡＮＤゲート回路ＡＧ１の出力端子は第１の駆動回路ＤＲ１および第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ１からの出力信号が制御信号Ｓ５２Ａとして第１の駆動回路ＤＲ１に与えられ、制御信号Ｓ５２Ｂとして第２の駆動回路ＤＲ２に与えられる。

コンパレータＣＮ２の正側の入力端子はノードＮ１に接続される。コンパレータＣＮ２の負側の入力端子は、電源Ｖ２４を介して電源端子Ｖ１２に接続される。電源Ｖ２４は電圧Ｖｈｉｚを保持する。それにより、コンパレータＣＮ２の負側の入力端子の電位は（−Ｖａｄ＋Ｖｈｉｚ）に保持される。なお、Ｖｈｉｚは例えば７０Ｖである。コンパレータＣＮ２の出力端子は、ＡＮＤゲート回路ＡＧ２の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ２の他方の入力端子には、制御信号Ｓ２２が与えられる。

ＡＮＤゲート回路ＡＧ２の出力端子はセレクタ４０１の一方の入力端子に接続される。セレクタ４０１の他方の入力端子には制御信号Ｓ２３が与えられる。セレクタ４０１の出力端子は第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ２からの出力信号および制御信号Ｓ２３の一方がセレクタ４０１によって選択的に制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与えられる。

なお、図１６の例では、ノードＮ１と電源端子Ｖ１２との間にｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ５ａが接続されている。トランジスタＱ５がオフした状態でトランジスタＱ５ａがオンすることにより、ノードＮ１の電位が瞬時に−Ｖａｄに下降する。

（１−７−２）動作
次に、図１６の比較回路４００の動作について説明する。まず、図９の時点ｔ５〜ｔ６の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルに維持される。

時点ｔ５から時点ｔ５ａに至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。したがって、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルとなり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。

また、コンパレータＣＮ２の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。したがって、ＡＮＤゲート回路ＡＧ２の出力端子の電位はハイレベルになる。セレクタ４０１は、ＡＮＤゲート回路ＡＧ２からの出力信号を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。すなわち、制御信号Ｓ５１Ｂがハイレベルになる。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ５ａでノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）になると、コンパレータＣＮ２の出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ２の出力端子の電位がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。その結果、走査ＩＣ１１０が“Ｈｉｚ”の状態になり、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

続いて、時点ｔ６でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

そのため、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１０の時点ｔ１１〜ｔ１２の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

時点ｔ１１から時点ｔ１２に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。また、制御信号Ｓ２３がハイレベルに維持され、制御信号Ｓ５１Ｂがハイレベルに維持される。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ１２でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。

したがって、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になり、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１１の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ３がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ４）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルに維持される。

時点ｔ２１から時点ｔ２３に至るまでの期間には、図９の時点ｔ５から時点ｔ６に至るまでの期間と同様に走査回路４００が動作する。

時点ｔ２３でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。したがって、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１２の時点ｔ３１〜ｔ３２の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ２がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ３）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

時点ｔ３１から時点ｔ３２に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ３）よりも高い。この場合、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。また、制御信号Ｓ２３がハイレベルに維持され、制御信号Ｓ５１Ｂがハイレベルに維持される。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ３２でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ３）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。

したがって、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になり、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１３の時点ｔ５〜ｔ６の期間および図１５の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作について、図９の時点ｔ５〜ｔ６の期間および図１１の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作と異なる点を説明する。

この期間においては、セレクタ４０１が制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。制御信号Ｓ２３は、制御信号Ｓ５１Ａと同様に変化する。そのため、制御信号Ｓ５１Ｂが制御信号Ｓ５１Ａと同様に変化する。それにより、走査ＩＣ１１０の状態が走査ＩＣ１００の状態と同様に変化し、走査電極ＳＣ２の電位が走査電極ＳＣ１の電位と同様に変化する。

このように、走査電極ＳＣ１，ＳＣ２へのランプ波形の印加時には、比較回路４００により走査電極ＳＣ１，ＳＣ２の電位の変化に応じた適切なタイミングで走査ＩＣ１００，１１０の状態が切り替えられる。それにより、走査電極ＳＣ１，ＳＣ２の電位を正確に制御することができる。

（１−８）１相駆動動作および２相駆動動作の選択
図１７は、１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合のＡＰＬと余剰時間との関係を示す図である。なお、余剰時間とは、１フィールド（１６．６７ｍｓｅｃ）から上述の初期化期間、書込み期間、維持期間等のために最低限必要となる時間を除いた時間である。

図１８は、１相駆動動作および２相駆動動作の選択条件の一例を示す図である。図１８の例では、１フィールドが第１ＳＦ〜第８ＳＦにより構成される。図１８において、低ＡＰＬとは、例えばＡＰＬが５％以上３０％未満である場合をいい、高ＡＰＬとは、例えばＡＰＬが３０％以上１００％以下である場合をいう。また、図１８において“×”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが１相駆動動作によって駆動されることを示し、“○”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが２相駆動動作によって駆動されることを示す。

なお、以下の説明においては、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎが駆動されるサブフィールドを１相ＳＦと称し、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎが駆動されるサブフィールドを２相ＳＦと称する。

図１７に示すように、ＡＰＬが約０〜１０％の場合には余剰時間はほとんど存在せず、ＡＰＬが約１０％以上である場合にはＡＰＬの上昇に従って余剰時間は増加する。

ここで、図５で説明したように、２相ＳＦにおいては、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ６またはランプ波形Ｌ９が印加される。このランプ波形Ｌ６（Ｌ９）の印加には約１００μｓの時間が必要である。したがって、ランプ波形Ｌ６またはランプ波形Ｌ９を印加する場合、書込み期間が長くなる。そのため、余剰時間を十分に確保できるフィールドにおいて２相ＳＦに設定されるサブフィールドの数を多くすることが好ましい。したがって、図１８に示すように、ＡＰＬが高いほど１フィールドにおける２相ＳＦの数が大きく設定される。それにより、上記ランプ波形の印加により書込み期間が長くなる場合にも、維持パルスＰｓを印加するための時間が不足することが防止される。

また、ＡＰＬが高い場合には、点灯する放電セルの割合が高いことが多い。点灯する放電セルの割合が高い場合、各放電セルの壁電荷が、他の放電セルに書込み放電を発生させるための書込みパルスによる影響を受けやすくなる。それにより、第１の放電セル群における書込み動作が行われる期間に第２の放電セル群の壁電荷が減少しやすくなる。したがって、ＡＰＬが高いほど１フィールドにおける２相ＳＦの数が大きく設定されることにより、第２の放電セル群において壁電荷の減少による放電不良が発生することが防止される。

また、維持パルス数が多いサブフィールドの次のサブフィールドにおいては、第２の放電セル群の壁電荷が減少しやすくなる傾向がある。そのため、図１８の例では、維持パルス数が多い第８ＳＦの次の第１ＳＦにおいて、２相駆動動作が行われる。

（１−９）第１の実施の形態の効果
以上のように、本実施の形態においては、１相駆動動作および２相駆動動作が選択的に実行される。

２相駆動動作においては、初期化期間における初期化放電時（第１ＳＦにおいては２回目の微弱放電時）に、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）を第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）よりも高い電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、初期化放電によって第２の放電セル群で移動する電荷の量が、第１の放電セル群で移動する電荷の量に比べて少なくなる。それにより、書込み期間の開始時点において、第２の放電セル群に十分な量の電荷を蓄積することができる。

したがって、第２の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。

また、書込み期間において第１の放電セル群に対する走査パルスＰａの印加が終了した後に、第２の放電セル群の所定の放電セルにおいて微弱放電を発生させている。それにより、第２の放電セル群の各放電セルに走査パルスＰａが印加される直前に、第２の放電セル群の各放電セルを書込み動作に適した状態にすることができる。その結果、第２の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。

なお、初期化期間の終了時に第２の放電セル群に過剰に電荷が蓄積されていると、第２の放電セル群における壁電圧が高い状態で維持され、書込み期間において第２の放電セル群で誤放電が発生しやすくなる。具体的には、書込み期間の前半部に、第１の放電セル群における書込み放電のための書込みパルスがデータ電極Ｄ１，Ｄ２，…，Ｄｍに印加されると、第２の放電セル群で誤放電が発生する。

そこで、本実施の形態では、初期化期間において第２の放電セル群に適度に初期化放電を発生させる。それにより、第２の放電セル群に過剰に電荷が残留することが防止される。したがって、第１の放電セル群の書込み動作時に、第２の放電セル群で誤放電が発生することが防止される。

また、初期化期間終了後、書込み期間においても第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）に保持したままであると、第２の放電セル群が放電開始電圧で維持された状態で第１の放電セル群の書込み動作が行われる。その場合にも、第２の放電セル群での誤放電が発生しやすくなる。

そこで、本実施の形態では、初期化期間の終了時に、第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）から（−Ｖａｄ＋Ｖｓｃｎ）に上昇させている。これにより、書込み期間において第２の放電セル群で誤放電が発生することをより確実に防止することができる。

また、書込み期間（走査パルスＰａが印加される期間を除く）において第２の走査電極群の電位（−Ｖａｄ＋Ｖｓｃｎ）を低くすることにより、第２の放電セル群の各放電セルの壁電荷が減少しても、各放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極群の電位を低くすることができるので、電源端子Ｖ１０が受ける電圧Ｖｓｃｎを低減することができる。

以上の結果、電圧Ｖｓｃｎを効率よく低下させつつ、放電セルを確実に点灯させることが可能となる。それにより、パネル１０の駆動コストを低減することができるとともに、パネル１０の動作性能を向上させることができる。

また、本実施の形態においては、ＡＰＬの値が高いほど１フィールドにおける２相ＳＦの数が多く設定される。それにより、放電セルの放電不良を防止しつつ、維持期間を十分に確保することができる。

また、本実施の形態においては、直流電源２００によりノードＮ１とノードＮ３との間の電位差が一定に保持されている。さらに、走査ＩＣ１００により走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１がノードＮ１またはノードＮ２に選択的に接続され、走査ＩＣ１１０により走査電極ＳＣ２，ＳＣ４，…，ＳＣｎがノードＮ１またはノードＮ２に選択的に接続される。それにより、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形が印加される。このように、走査電極駆動回路５３の構成および動作を複雑化することなく、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形を容易に印加することができる。それにより、走査電極駆動回路５３の製造コストを低減することができる。

（２）第２の実施の形態
次に、本発明の第２の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図１９は各サブフィールドにおいて全ての放電セルを正常に点灯させる（書込み放電および維持放電を発生させる）ために必要となる電圧Ｖｓｃｎの値（以下、必要電圧と称する）を示す図である。なお、電圧Ｖｓｃｎ（必要電圧）は、図７の電源端子Ｖ１０に与えられる電圧である。図１９において縦軸は必要電圧を示し、横軸はサブフィールド番号を示す。なお、図１９の例では、１フィールドが第１ＳＦ〜第１０ＳＦにより構成され、第１〜第１０ＳＦはそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。また、実線は１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動する場合の必要電圧を示し、一点鎖線は２相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動する場合の必要電圧を示す。

図１９に示すように、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合に比べて必要電圧が大幅に低下する。また、必要電圧は、サブフィールドの輝度重みが大きくなるにつれて高くなる。

ここで、図１９の例では、第１０ＳＦにおいて２相駆動動作で放電セルを正常に点灯させるための必要電圧（以下、２相駆動必要電圧と称する）は、第５ＳＦにおいて１相駆動動作で放電セルを正常に点灯させるための必要電圧より高い。この場合、２相駆動必要電圧を電源端子Ｖ１０（図７）に与えることができれば、第１〜第５ＳＦにおいて１相駆動動作で放電セルを正常に点灯させることができる。

したがって、第１〜第５ＳＦにおいては１相駆動動作により放電セルを点灯させ、第６〜第１０ＳＦにおいては２相駆動動作により放電セルを点灯させる場合には、電源端子Ｖ１０（図７）に与えられる電圧Ｖｓｃｎを２相駆動必要電圧よりも高くしなくてよい。それにより、第１〜第１０ＳＦにおいて１相駆動動作により放電セルを点灯させる場合に比べて大幅に電圧Ｖｓｃｎを低減することができる。

このように、第２実施の形態においては、１相駆動動作により放電セルを正常に点灯させるための必要電圧が２相駆動必要電圧以下となるサブフィールドにおいては１相駆動動作によって放電セルを点灯させ、それ以外のサブフィールドにおいては２相駆動動作によって放電セルを点灯させる。それにより、放電セルを正常に点灯させるために必要となる電圧Ｖｓｃｎを効率よく低減することができる。

（３）第３の実施の形態
（３−１）構成
次に、本発明の第３の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図２０は第３の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、図３のタイミング発生回路５５の代わりにタイミング発生装置５５ａを備え、ＡＰＬ検出器５６の代わりに点灯率検出器６１を備える。

画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２および点灯率検出器６１に出力する。

タイミング発生装置５５ａは、水平同期信号Ｈ、垂直同期信号Ｖおよび点灯率検出器６１により検出された点灯率および各サブフィールドの輝度重みに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。

点灯率検出器６１は、画像信号処理回路５１から出力されるサブフィールドごとの画像データから、パネル１０上で同時に駆動される放電セルＤの点灯率を検出し、その結果をタイミング発生装置５５ａへ出力する。

ここで、点灯率とは、独立に点灯／非点灯の状態に制御することができる放電空間の最小単位を放電セルと呼ぶとすると、
点灯率（％）＝（同時に点灯させる放電セルの数）／（パネルの全放電セル数）×１００
をいうものとする。例えば、パネル１０の全放電セルＤが同時に点灯する場合は、点灯率が１００％で、全く放電していない場合は、点灯率が０％である。

タイミング発生装置５５ａは、記憶部５５１および演算部５５２を含む。記憶部５５１には、後述する必要電圧、点灯率および輝度重みの関係を示す情報が記憶されている。演算部５５２は、水平同期信号Ｈ、垂直同期信号Ｖおよび記憶部５５１に記憶される上記の関係に基づいて複数のサブフィールドのうち所定数のサブフィールドを選択する。

タイミング発生装置５５ａは、演算部５５２により選択されたサブフィールドにおいて２相駆動動作のためのタイミング信号を走査電極駆動回路５３に供給し、演算部５５２により選択されないサブフィールドにおいて１相駆動動作のためのタイミング信号を走査電極駆動回路５３に供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

（３−２）動作
図２１は、１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合の点灯率と必要電圧との関係を示す図である。なお、本例では１フィールドが第１ＳＦ〜第１０ＳＦにより構成され、図２１は、第１０ＳＦにおける点灯率と必要電圧との関係を示す。

図２１に示すように、サブフィールドの必要電圧は点灯率の大きさに応じて変化する。また、図１９に示したように、サブフィールドの必要電圧は輝度重みの大きさに応じて変化する。

本実施の形態においては、図２０のタイミング発生回路５５の記憶部５５１に、輝度重み、点灯率および必要電圧の関係を示す情報が予め記憶されている。そして、演算部５５２（図２０）は、記憶部５５１に記憶されている上記の関係に基づいて、１フィールドごとに必要電圧がより高い順に所定数のサブフィールドを選択し、選択したサブフィールドを２相ＳＦに設定する。以下の例では、所定数を５とする。以下、図面を用いて演算部５５２による２相ＳＦの設定動作について説明する。

図２２は、演算部５５２によるサブフィールドの設定動作を示すフローチャートである。

図２２に示すように、演算部５５２は、まず、点灯率検出器６１（図２０）から１フィールドの各サブフィールドの点灯率を取得する（ステップＳ１）。次に、演算部５５２は、取得した各サブフィールドの点灯率に基づいて、記憶部５５１に記憶されている点灯率、輝度重みおよび必要電圧の関係から各サブフィールドの必要電圧を抽出する（ステップＳ２）。

次に、演算部５５２は、抽出した各サブフィールドの必要電圧に基づいて、第１〜第１０ＳＦを、より輝度重みの大きい所定数（本例では５つ）のサブフィールドを選択する（ステップＳ３）。

次に、演算部５５２は、選択した所定数のサブフィールドを２相ＳＦに設定し、それ以外のサブフィールドを１相ＳＦに設定する（ステップＳ４）。以上により、演算部５５２によるサブフィールドの選択動作が終了する。

次に、図２２で説明した動作による１相ＳＦおよび２相ＳＦの設定について、各サブフィールドの点灯率の例を挙げて説明する。

図２３は、１相ＳＦおよび２相ＳＦの設定例を示す図である。なお、図２３において“×”はそのサブフィールドが１相ＳＦに設定されることを示し、“○”はそのサブフィールドが２相ＳＦに設定されることを示す。

図２３（ａ）の例では、第１〜第８ＳＦの点灯率が５０％であり、第９ＳＦおよび第１０ＳＦの点灯率が０％である。この場合、点灯率０％のサブフィールドの必要電圧は低いので、第９ＳＦおよび第１０ＳＦは１相ＳＦに設定される。また、第１〜第８ＳＦの点灯率はそれぞれ５０％であるので、より大きい輝度重みを有する第４〜第８ＳＦが優先的に２相ＳＦに設定される。

図２３（ｂ）の例では、第１〜第３ＳＦの点灯率が７０％であり、第４〜第７ＳＦの点灯率が５０％であり、第８ＳＦの点灯率が１０％であり、第９および第１０ＳＦの点灯率が０％である。この場合、図２３（ａ）と同様に、点灯率が０％である第９および第１０ＳＦは１相ＳＦに設定される。また、図２３（ｂ）の例では、点灯率１０％の第８ＳＦの必要電圧より点灯率７０％の第３ＳＦの必要電圧が高い。また、点灯率７０％の第２ＳＦの必要電圧より点灯率５０％の第４ＳＦの必要電圧が高い。したがって、第１〜第８ＳＦうち第３〜第７のサブフィールドが２相ＳＦに設定される。

このように、第３の実施の形態においては、点灯率検出器６１により検出される点灯率および各サブフィールドの輝度重みに基づいて、所定数のサブフィールドが２相ＳＦに設定される。それにより、効率よく必要電圧を低下させつつ、放電セルの放電不良を防止することができる。

（４）第４の実施の形態
（４−１）構成
次に、本発明の第４の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図２４は本発明の第４の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、図３のＡＰＬ検出器５６の代わりに温度検出器６２を備える。

温度検出器６２は、図示しない熱電対等の温度検出素子によりパネル１０の温度を検出し、検出した温度を示す信号をタイミング発生回路５５へ出力する。

タイミング発生回路５５は、温度検出器６２により検出される温度に基づいて、１相駆動動作のためのタイミング信号および２相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路５３へ供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

（４−２）動作
図２５は、任意のサブフィールドにおいて１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合のパネル１０の温度と必要電圧との関係を示す図である。なお本例では、１フィールドが第１ＳＦ〜第１０ＳＦにより構成される。

図２５に示すように、必要電圧は、パネル１０の温度が高いほど高くなる。また、図１９に示したように、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合に比べて必要電圧が低下する。

図２６は、１相駆動動作および２相駆動動作の選択条件の一例を示す図である。なお、図２６に示す温度の値（℃）は、小数点以下一桁を四捨五入した値である。また、図２６において“×”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが１相駆動動作によって駆動されることを示し、“○”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが２相駆動動作によって駆動されることを示す。

本実施の形態においては、図２６に示すように、パネル１０の温度が高いほど２相ＳＦに設定されるサブフィールドの数が大きく設定される。この場合、パネル１０の温度が高い場合には必要電圧を十分に低下させることができ、パネル１０の温度が低い場合には維持期間を十分に確保することができる。それにより、放電セルの放電不良を防止しつつ、効率よく必要電圧を低下させることができる。

また、図２６に示すように、より輝度重みの大きいサブフィールドから優先的に２相ＳＦに設定される。この場合、必要電圧をさらに効率よく低下させることができる。

このように、第４の実施の形態においては、パネル１０の温度が高いほど１フィールドにおける２相ＳＦの数が大きく設定される。それにより、放電セルの放電不良を防止しつつ、必要電圧を効率よく低減することができる。

（５）他の実施の形態
上記実施の形態においては、走査電極駆動回路５３において、スイッチング素子としてｎチャネルＦＥＴおよびｐチャネルＦＥＴが用いられているが、スイッチング素子はこれらに限られない。

例えば、上記各回路において、ｎチャネルＦＥＴに代えてｐチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよいし、ｐチャネルＦＥＴに代えて、ｎチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよい。

また、上記実施の形態においては、第１ＳＦにおいて全セル初期化動作を行っているが、第１ＳＦにおいて選択初期化動作を行い、第２ＳＦ以降のいずれかのＳＦにおいて全セル初期化動作を行ってもよい。

また、上記実施の形態においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群とし、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群としたが、走査電極ＳＣ１〜ＳＣｎ／２を第１の走査電極群とし、走査電極ＳＣｎ／２＋１〜ＳＣｎを第１の走査電極群としてもよい。なお、この場合、維持電極ＳＵ１〜ＳＵｎ／２が第１の維持電極群となり、維持電極ＳＵｎ／２＋１〜ＳＵｎが第２の維持電極群となる。

また、上記実施の形態においては、走査電極ＳＣ１〜ＳＣｎを第１および第２の走査電極群に分割し、パネル１０の全ての放電セルを第１および第２の放電セル群に分割しているが、走査電極ＳＣ１〜ＳＣｎを３つ以上の走査電極群に分割し、パネル１０の全ての放電セルを３つ以上の放電セル群に分割してもよい。

また、上記実施の形態においては、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）にランプ波形Ｌ６，Ｌ９（図５）を印加しているが、第１の走査電極群にはランプ波形Ｌ６，Ｌ９を印加しなくてもよい。

また、上記実施の形態においては、２相駆動動作時における書込み期間に第１および第２の走査電極群を接地電位から（−Ｖａｄ＋Ｖｓｅｔ２（Ｖｓｅｔ３またはＶｓｅｔ４））まで一定の変化率で下降させているが、本発明はこれに限らない。例えば、第１および第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）に瞬時に下降させた後、（−Ｖａｄ＋Ｖｈｉｚ）から（−Ｖａｄ＋Ｖｓｅｔ２（Ｖｓｅｔ３またはＶｓｅｔ４））まで緩やかに下降させてもよい。

また、上記第２〜第４の実施の形態においては、第１０ＳＦが最も大きい輝度重みを有するが、他のＳＦが最も大きい輝度重みを有してもよい。

（６）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。

上記実施の形態では、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１が複数の第１の走査電極の例であり、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎが複数の第２の走査電極の例である。

また、第１の駆動回路ＤＲ１が第１の回路の例であり、第２の駆動回路ＤＲ２が第２の回路の例であり、電位Ｖｓｕｓまたは接地電位が第１の電位の例であり、（−Ｖａｄ＋Ｖｓｅｔ２）または（−Ｖａｄ＋Ｖｓｅｔ４）が第２の電位の例であり、（−Ｖａｄ＋Ｖｈｉｚ）が第３の電位の例であり、（−Ｖａｄ＋Ｖｓｃｎ）が第４の電位の例であり、接地電位が第５の電位の例であり、（−Ｖａｄ＋Ｖｓｅｔ２）または（−Ｖａｄ＋Ｖｓｅｔ３）が第６の電位の例である。

また、ランプ波形Ｌ２またはランプ波形Ｌ４が第１のランプ波形の例であり、ランプ波形Ｌ５またはランプ波形Ｌ８が第２のランプ波形の例であり、ランプ波形Ｌ６またはランプ波形Ｌ９が第３のランプ波形の例であり、第１および第２の駆動回路ＤＲ１，ＤＲ２ならびに回収回路３００を除く走査電極駆動回路５３の部分が電位制御回路の例であり、ノードＮ１が所定ノードの例であり、走査ＩＣ１００が第１の切替回路の例であり、走査ＩＣ１１０が第２の切替回路の例であり、ＡＰＬ検出器５６が輝度レベル検出部の例であり、点灯率検出器６１が点灯率検出部の例であり、演算部５５２が選択部の例であり、温度検出器６２が温度検出部の例である。

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。

本発明は、種々の画像を表示する表示装置に利用することができる。

本発明は、プラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置に関する。

プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルを備える。

前面板は、前面ガラス基板、複数の表示電極、誘電体層および保護層により構成される。各表示電極は、一対の走査電極および維持電極からなる。複数の表示電極は、前面ガラス基板上に互いに平行に形成され、それらの表示電極を覆うように誘電体層および保護層が形成されている。

背面板は、背面ガラス基板、複数のデータ電極、誘電体層、複数の隔壁および蛍光体層により構成される。背面ガラス基板上に複数のデータ電極が平行に形成され、それらを覆うように誘電体層が形成されている。その誘電体層上にデータ電極と平行に複数の隔壁がそれぞれ形成され、誘電体層の表面と隔壁の側面とにＲ（赤）、Ｇ（緑）およびＢ（青）の蛍光体層が形成されている。

そして、表示電極とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極とデータ電極とが対向する部分に放電セルが形成される。

このような構成を有するパネルにおいて、各放電セル内でガス放電により紫外線が発生し、その紫外線でＲ、ＧおよびＢの蛍光体が励起されて発光する。それにより、カラー表示が行われる。

パネルを駆動する方法としてはサブフィールド法が用いられている（例えば、特許文献１参照）。サブフィールド法では、１フィールド期間が複数のサブフィールドに分割され、それぞれのサブフィールドで各放電セルを発光または非発光させることにより階調表示が行われる。各サブフィールドは、初期化期間、書込み期間および維持期間を有する。

初期化期間においては、各走査電極に初期化パルスが印加され、各放電セルで初期化放電が行われる。それにより、各放電セルにおいて、続く書込み動作のために必要な壁電荷が形成される。

書込み期間では、走査電極に順次走査パルスを印加するとともに、データ電極には表示すべき画像信号に対応した書込みパルスを印加する。それにより、走査電極とデータ電極との間で選択的に書込み放電が発生し、選択的な壁電荷形成が行われる。

続く維持期間では、表示させるべき輝度に応じた所定の回数の維持パルスを走査電極と維持電極との間に印加する。それにより、書込み放電による壁電荷形成が行われた放電セルで選択的に放電が起こり、その放電セルが発光する。

複数の走査電極は走査電極駆動回路により駆動され、複数の維持電極は維持電極駆動回路により駆動され、複数のデータ電極はデータ電極駆動回路により駆動される。

特開２００６−１８２９８号公報

ところで、上述したように、書込み期間においては、複数の走査電極に走査パルスが順次印加される。したがって、複数の放電セルのうち走査パルスが印加される順番が遅い放電セルにおいては、初期化パルスが印加されてから走査パルスが印加されるまでの間の時間が長くなる。

ここで、初期化放電よって放電セルに形成された壁電荷は、他の放電セルに書込み放電を発生させるためにデータ電極に印加される書込みパルスの影響を受けて徐々に減少する。そのため、走査パルスが印加される順番が遅い放電セルにおいては、その放電セルに走査パルスおよび書込みパルスが印加されるまでに壁電荷が減少し、書込み放電の放電不良が発生する場合がある。

本発明の目的は、書込み放電の放電不良を防止することができるラズマディスプレイパネルの駆動装置および駆動方法ならびにそれを用いたプラズマディスプレイ装置を提供することである。

（１）本発明の一局面に従うプラズマディスプレイパネルの駆動装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数の第１の走査電極を駆動する第１の回路と、複数の第２の走査電極を駆動する第２の回路とを備え、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するものである。

この駆動装置においては、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１および第２の回路により２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が複数の第１の走査電極に印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第２の走査電極に印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、第２の回路により複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（２）第２の回路は、２相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、下降する第３のランプ波形を複数の第２の走査電極に印加してもよい。

この場合、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。そのため、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。

（３）第２の回路は、２相駆動動作時には、書込み期間において複数の第１の走査電極への走査パルスの印加後で複数の第２の走査電極への走査パルスの印加前に、第４の電位以下の第５の電位から第６の電位へ下降する第３のランプ波形を複数の第２の走査電極に印加してもよい。

この場合、第３のランプ波形の印加により、第２の走査電極上の放電セルに微弱な放電が発生する。それにより、第２の走査電極上の放電セルの壁電荷の量が減少する。そのため、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量が十分に低減されていない場合でも、第２の走査電極上の放電セルの壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを確実に防止することができる。

（４）第６の電位は、第２の電位よりも低くてもよい。

この場合、第１のランプ波形の印加後に第１の走査電極上の放電セルに残る電荷の量と、第３のランプ波形の印加後に第２の走査電極上の放電セルに残る電荷の量とを等しく調整することができる。それにより、クロストークの発生を防止することができる。

（５）プラズマディスプレイパネルの駆動装置は、所定ノードの電位を変化させる電位制御回路をさらに備え、第１の回路は、複数の第１の走査電極と所定ノードとの接続状態をそれぞれ切り替える複数の第１の切替回路を含み、第２の回路は、複数の第２の走査電極と所定ノードとの接続状態をそれぞれ切り替える複数の第２の切替回路を含み、電位制御回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位を第１の電位から第２の電位に下降させ、複数の第１の切替回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位が第１の電位から第２の電位に変化するまでの期間に複数の第１の走査電極をそれぞれ所定ノードに接続し、複数の第２の切替回路は、少なくとも１つのサブフィールドの初期化期間において所定ノードの電位が第１の電位から第３の電位に変化するまでの期間に複数の第２の走査電極をそれぞれ所定ノードに接続し、所定ノードの電位が第３の電位から第２の電位に変化するまでの期間に複数の第２の走査電極を所定ノードから遮断してもよい。

この場合、上記の少なくとも１つのサブフィールドの初期化期間において、電位制御回路により所定ノードの電位が第１の電位から第２の電位に下降する。

所定ノードの電位が第１の電位から第２の電位に変化するまでの期間に、複数の第１の切替回路により複数の第１の走査電極がそれぞれ所定ノードに接続される。これにより、第１の走査電極に第１のランプ波形が印加され、第１の走査電極上の放電セルで放電が発生する。

また、所定ノードの電位が第１の電位から第３の電位に変化するまでの期間に、複数の第２の切替回路により複数の第２の走査電極がそれぞれ所定ノードに接続される。これにより、第２の走査電極に第２のランプ波形が印加され、第２の走査電極上の放電セルで放電が発生する。

所定ノードの電位が第３の電位から第２の電位に変化するまでの期間には、複数の第２の走査電極が所定ノードから遮断される。この場合、第２の走査電極の電位が第３の電位に維持され、第２の走査電極上の放電セルで放電が発生しない。

このように、第１のランプ波形および第２のランプ波形を発生させるために共通の電位制御回路を用いることができるとともに、複数の第１の切替回路および複数の第２の切替回路の構成を共通にすることができる。したがって、駆動装置の回路構成および動作を複雑化することなく、複数の第１の走査電極および複数の第２の走査電極に第１のランプ波形および第２のランプ波形をそれぞれ印加することが可能になる。

（６）プラズマディスプレイパネルは画像信号に基づいて駆動され、プラズマディスプレイパネルの駆動装置は、画像信号に基づいてプラズマディスプレイパネルに表示される１フレームの画像の平均輝度レベルを検出する輝度レベル検出部をさらに備え、第１および第２の回路は、輝度レベル検出部により検出される平均輝度レベルが高くなるほど複数のサブフィールドのうちより多くのサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、駆動動作時間の不足を防止しつつ放電セルの放電不良を確実に防止することができる。

（７）複数のサブフィールドはそれぞれ輝度重みを有し、第１および第２の回路は、複数のサブフィールドのうち予め定められた輝度重み以上の輝度重みを有するサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、プラズマディスプレイパネルの駆動性能を向上させつつ駆動コストを低減することが可能になる。

（８）プラズマディスプレイパネルは画像信号に基づいて駆動され、プラズマディスプレイパネルの駆動装置は、画像信号に基づいて、プラズマディスプレイパネルの点灯率を検出する点灯率検出部と、点灯率検出部により検出される点灯率に基づいて複数のサブフィールドのうち少なくとも１つのサブフィールドを選択する選択部とをさらに備え、第１および第２の回路は、選択部により選択されたサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、放電セルの放電不良を防止しつつプラズマディスプレイパネルの駆動コストを確実に低減することができる。

（９）プラズマディスプレイパネルの駆動装置は、プラズマディスプレイパネルの温度を検出する温度検出部をさらに備え、第１および第２の回路は、温度検出部により検出される温度が高いほど複数のサブフィールドのうち多くのサブフィールドにおいて２相駆動動作を行ってもよい。

この場合、放電セルを正常に点灯させるために必要な電圧を効率よく低減することができる。その結果、放電セルの放電不良を防止しつつプラズマディスプレイパネルの駆動コストを確実に低減することができる。

（１０）本発明の他の局面に従うプラズマディスプレイパネルの駆動装置は、複数の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、複数の走査電極は、少なくとも第１および第２の走査電極群を含む複数の走査電極群からなり、第１の走査電極群を駆動する第１の回路と、第２の走査電極群を駆動する第２の回路とを備え、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を第１の走査電極群に印加し、書込み期間において第１の走査電極群に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を第２の走査電極群に印加し、書込み期間において第２の走査電極群を第３の電位よりも高い第４の電位に保持しつつ第１の走査電極群への走査パルスの印加後に第２の走査電極群に順に走査パルスを印加するものである。

この駆動装置においては、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、第１および第２の回路により複数の走査電極群のうち第１および第２の走査電極群に２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が第１の走査電極群に印加される。それにより、第１の走査電極群に属する走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極群に属する走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が第２の走査電極群に印加される。それにより、第２の走査電極群に属する走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極群に属する走査電極上の放電セルで移動する電荷の量は、第１の走査電極群に属する走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極群に属する走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により第１の走査電極群に順に走査パルスが印加される。それにより、第１の走査電極群に属する走査電極上の選択された放電セルにおいて書込み放電が発生する。また、第１の走査電極群への走査パルスの印加後に、第２の回路により第２の走査電極群に順に走査パルスが印加される。それにより、第２の走査電極群に属する走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極群に属する走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極群に走査パルスが印加されている間に第２の走査電極群に属する走査電極上の放電セルの壁電荷が減少しても、第２の走査電極群への走査パルスの印加時に第２の走査電極群に属する走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極群に属する走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極群に属する走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極群を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極群に属する走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極群に走査パルスが印加される際に第２の走査電極群に属する走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極群が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極群に属する走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極群に属する走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（１１）本発明のさらに他の局面に従うプラズマディスプレイパネルの駆動方法は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動方法であって、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加するステップと、少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するステップとを備えるものである。

この駆動方法においては、複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において、複数の第１の走査電極に第１の電位から第２の電位に下降する第１のランプ波形が印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、その初期化期間において、複数の第２の走査電極に第１の電位から第３の電位に下降する第２のランプ波形が印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

（１２）本発明のさらに他の局面に従うプラズマディスプレイ装置は、複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルと、プラズマディスプレイパネルを１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置とを備え、駆動装置は、複数の第１の走査電極を駆動する第１の回路と、複数の第２の走査電極を駆動する第２の回路とを含み、第１および第２の回路は、複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、第１の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を複数の第１の走査電極に印加し、書込み期間において複数の第１の走査電極に順に走査パルスを印加し、第２の回路は、２相駆動動作時には、初期化期間において第１の電位から第２の電位よりも高い第３の電位に下降する第２のランプ波形を複数の第２の走査電極に印加し、書込み期間において複数の第２の走査電極を第３の電位よりも高い第４の電位に保持しつつ複数の第１の走査電極への走査パルスの印加後に複数の第２の走査電極に順に走査パルスを印加するものである。

このプラズマディスプレイ装置においては、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動装置によりプラズマディスプレイパネルが駆動される。複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて、駆動装置の第１および第２の回路により２相駆動動作が行われる。

２相駆動動作時には、初期化期間において、第１の回路により第１の電位から第２の電位に下降する第１のランプ波形が複数の第１の走査電極に印加される。それにより、第１の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。その結果、第１の走査電極上の放電セルにおける壁電荷の量が書込み動作に適した状態になる。

また、初期化期間において、第２の回路により第１の電位から第３の電位に下降する第２のランプ波形が複数の第２の走査電極に印加される。それにより、第２の走査電極上の放電セルに微弱な放電が発生し、その放電セルの壁電荷の量が減少する。

ここで、第１のランプ波形が第２の電位まで下降するのに対して、第２のランプ波形は第２の電位よりも高い第３の電位までしか下降しない。そのため、第２の走査電極上の放電セルで移動する電荷の量は、第１の走査電極上の放電セルで移動する電荷の量よりも少ない。それにより、初期化期間の終了時に、第２の走査電極上の放電セルには十分な量の壁電荷が残る。

書込み期間においては、第１の回路により複数の第１の走査電極に順に走査パルスが印加される。それにより、第１の走査電極上の選択された放電セルにおいて書込み放電が発生する。また、複数の第１の走査電極への走査パルスの印加後に、第２の回路により複数の第２の走査電極に順に走査パルスが印加される。それにより、第２の走査電極上の選択された放電セルにおいて書込み放電が発生する。

上記のように、第２の走査電極上の放電セルには、初期化期間の終了時に十分な量の電荷が残されている。したがって、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

また、壁電荷が減少しても第２の走査電極上の放電セルに良好に書込み動作を発生させることが可能であるので、書込み期間において壁電荷の減少を防止するために第２の走査電極を高い電位に保持する必要がない。それにより、プラズマディスプレイパネルの駆動コストを低減しつつ駆動性能を向上させることが可能になる。

また、初期化期間において第２の走査電極上の放電セルに適度に放電が発生することにより、初期化期間の終了時にそれらの放電セルに過剰に電荷が残ることが防止される。それにより、第１の走査電極に走査パルスが印加される際に第２の走査電極上の放電セルで誤放電が発生することが防止される。

また、書込み期間においては、走査パルスが印加される期間を除いて第２の走査電極が第３の電位よりも高い第４の電位に保持される。この場合、第２の走査電極上の放電セルにおける電荷の状態が安定する。それにより、第２の走査電極上の放電セルで誤放電が発生することをより確実に防止することができる。

本発明によれば、第１の走査電極に走査パルスが印加されている間に第２の走査電極上の放電セルの壁電荷が減少しても、第２の走査電極への走査パルスの印加時に第２の走査電極上の放電セルにおける壁電荷の量を書込み動作に適した状態にすることができる。その結果、書込み期間において第２の走査電極上の放電セルに放電不良が発生することを防止することができる。

図１は第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図 図２は第１の実施の形態におけるパネルの電極配列図 図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図４は図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図 図５は図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図 図６は第２ＳＦにおける走査電極群の電位の変化と放電セルでの放電量との関係を示す図 図７は走査電極駆動回路の構成を示す回路図 図８は制御信号の論理と走査ＩＣの状態との対応関係を示す図 図９は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１０は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１１は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１２は走査電極駆動回路の２相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１３は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１４は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１５は走査電極駆動回路の１相駆動動作時にトランジスタに与えられる制御信号の詳細なタイミング図 図１６は比較回路およびその周辺部分の構成を示す図 図１７はＡＰＬと余剰時間との関係を示す図 図１８は１相駆動動作および２相駆動動作の選択条件の一例を示す図 図１９は各サブフィールドにおいて各放電セルを正常に点灯させるために必要となる電圧Ｖｓｃｎの値を示す図 図２０は第３の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図２１は１相駆動動作により走査電極を駆動した場合の点灯率と必要電圧との関係を示す図 図２２は演算部によるサブフィールドの設定動作を示すフローチャート 図２３は１相ＳＦおよび２相ＳＦの設定例を示す図 図２４は第４の実施の形態に係るプラズマディスプレイ装置の回路ブロック図 図２５は１相駆動動作により走査電極を駆動した場合のパネルの温度と必要電圧との関係を示す図 図２６は１相ＳＦおよび２相ＳＦの設定例を示す図

以下、本発明の実施の形態に係るプラズマディスプレイパネルの駆動装置、駆動方法およびプラズマディスプレイ装置について、図面を用いて詳細に説明する。

（１）第１の実施の形態
（１−１）パネルの構成
図１は、本発明の第１の実施の形態に係るプラズマディスプレイ装置におけるプラズマディスプレイパネルの一部を示す分解斜視図である。

プラズマディスプレイパネル（以下、パネルと略記する）１０は、互いに対向配置されたガラス製の前面基板２１および背面基板３１を備える。前面基板２１および背面基板３１の間に放電空間が形成される。前面基板２１上には複数対の走査電極２２および維持電極２３が互いに平行に形成されている。各対の走査電極２２および維持電極２３が表示電極を構成する。走査電極２２および維持電極２３を覆うように誘電体層２４が形成され、誘電体層２４上には保護層２５が形成されている。

背面基板３１上には絶縁体層３３で覆われた複数のデータ電極３２が設けられ、絶縁体層３３上に井桁状の隔壁３４が設けられている。また、絶縁体層３３の表面および隔壁３４の側面に蛍光体層３５が設けられている。そして、複数対の走査電極２２および維持電極２３と複数のデータ電極３２とが垂直に交差するように前面基板２１と背面基板３１とが対向配置され、前面基板２１と背面基板３１との間に放電空間が形成されている。放電空間には、放電ガスとして、例えばネオンとキセノンとの混合ガスが封入されている。なお、パネルの構造は上述したものに限られず、例えばストライプ状の隔壁を備えた構造を用いてもよい。

図２は本発明の第１の実施の形態におけるパネルの電極配列図である。行方向に沿ってｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列され、列方向に沿ってｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。ｎは偶数であり、ｍは２以上の自然数である。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉ（ｉ＝１〜ｎ）と１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルＤＣが形成されている。それにより、放電空間内にｍ×ｎ個の放電セルが形成されている。

（１−２）プラズマディスプレイ装置の構成
図３は本発明の第１の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。

このプラズマディスプレイ装置は、パネル１０、画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３、維持電極駆動回路５４、タイミング発生回路５５、ＡＰＬ検出器５６および電源回路（図示せず）を備える。

画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２に出力する。

データ電極駆動回路５２は、サブフィールド毎の画像データを各データ電極Ｄ１〜Ｄｍに対応する信号に変換し、その信号に基づいて各データ電極Ｄ１〜Ｄｍを駆動する。

ＡＰＬ検出器５６は、画像信号ｓｉｇのＡＰＬ（平均画像レベル；Average Picture Level）を検出し、検出したＡＰＬを示す信号をタイミング発生回路５５へ出力する。ここで、ＡＰＬとは、１フレームにおける画像信号ｓｉｇの輝度レベルの平均をいい、１画面の画像の全体的な明るさを表している。本実施の形態では、１フレームは１フィールドに等しい。

タイミング発生回路５５は、水平同期信号Ｈ、垂直同期信号ＶおよびＡＰＬ検出器５６が検出した平均輝度レベルＡＰＬに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。

走査電極駆動回路５３は、タイミング信号に基づいて走査電極ＳＣ１〜ＳＣｎに駆動波形を供給し、維持電極駆動回路５４はタイミング信号に基づいて維持電極ＳＵ１〜ＳＵｎに駆動波形を供給する。

なお、走査電極駆動回路５３は、後述するように、初期化期間において全ての走査電極ＳＣ１〜ＳＣｎに対して同じ駆動波形を印加する１相駆動動作および走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１と走査電極ＳＣ２，ＳＣ４，…，ＳＣｎとに異なる駆動波形を印加する２相駆動動作を選択的に行うことができる。

また、本実施の形態においては、タイミング発生回路５５は、ＡＰＬ検出器５６により検出されるＡＰＬに基づいて、１相駆動動作のためのタイミング信号および２相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路５３へ供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

以下の説明においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群と称し、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群と称する。また、維持電極ＳＵ１，ＳＵ３，…，ＳＵｎ−１を第１の維持電極群と称し、維持電極ＳＵ２，ＳＵ４，…，ＳＵｎを第２の維持電極群と称する。さらに、第１の走査電極群および第１の維持電極群により構成される複数の放電セルを第１の放電セル群と称し、第２の走査電極群および第２の維持電極群により構成される複数の放電セルを第２の放電セル群と称する。

（１−３）サブフィールド構成
次に、サブフィールド構成について説明する。サブフィールド法では、１フィールド（１／６０秒＝１６．６７ｍｓｅｃ）が時間軸上で複数のサブフィールドに分割され、複数のサブフィールドに輝度重みがそれぞれ設定されている。

例えば、１フィールドが時間軸上で１０個のサブフィールド（以下、第１ＳＦ、第２ＳＦ、…，および第１０ＳＦと呼ぶ）に分割され、それらのサブフィールドがそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。

図４および図５は、図３のプラズマディスプレイ装置のサブフィールド構成における駆動波形図である。なお、図４は、走査電極駆動回路５３の１相駆動動作時に各電極に印加される駆動波形を示し、図５は、走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形を示す。

図４および図５には、第１の走査電極群の１本の走査電極ＳＣ１、第２の走査電極群の１本の走査電極ＳＣ２、維持電極ＳＵ１〜ＳＵｎ、およびデータ電極Ｄ１〜Ｄｍの駆動波形が示される。なお、図４および図５には、１フィールドの第１ＳＦの初期化期間から第２ＳＦの維持期間までが示される。

（ａ）１相駆動動作時の駆動波形
まず、走査電極駆動回路５３の１相駆動動作時に各電極に印加される駆動波形について説明する。

図４に示すように、第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを０Ｖ（接地電位）に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。

このランプ波形Ｌ１は、放電開始電圧以下の正の電位Ｖｓｃｎから放電開始電圧を超える正の電位（Ｖｓｕｓ＋Ｖｓｅｔ）に向かって緩やかに上昇する。すると、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。ここで、電極を覆う誘電体層または蛍光体層上等に蓄積した壁電荷により生じる電圧を電極上の壁電圧という。

続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保持し、走査電極ＳＣ１〜ＳＣｎに正の電位（Ｖｓｕｓ）から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、全ての放電セルにおいて２回目の微弱な初期化放電が起こる。これにより、全ての放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

第１ＳＦの書込み期間の前半部では、維持電極ＳＵ１〜ＳＵｎを一旦電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、１行目の走査電極ＳＣ１に負の走査パルスＰａ（＝−Ｖａｄ）を印加するとともに、データ電極Ｄ１〜Ｄｍのうち１行目において発光すべき放電セルのデータ電極Ｄｋ（ｋは１〜ｍのいずれか）に正の書込みパルスＰｄ（＝Ｖｄａ）を印加する。すると、データ電極Ｄｋと走査電極ＳＣ１との交差部の電圧は、外部印加電圧（Ｐｄ−Ｐａ）にデータ電極Ｄｋ上の壁電圧および走査電極ＳＣ１上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ１との間および維持電極ＳＵ１と走査電極ＳＣ１との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ１上に正の壁電荷が蓄積され、維持電極ＳＵ１上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。

このようにして、１行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈ（ｈ≠ｋ）と走査電極ＳＣ１との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。

以上の書込み動作を、第１の放電セル群において１行目の放電セルからｎ−１行目の放電セルに至るまで順次行い、その後、同様の書込み動作を第２の放電セル群において２行目の放電セルからｎ行目の放電セルに至るまで順次行う。なお、この場合、書込み期間において第１の走査電極群の走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１に順に走査パルスＰａが印加された後、第２の走査電極群の走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに順に走査パルスＰａが印加される。

続く維持期間では、維持電極ＳＵ１〜ＳＵｎを接地電位に戻し、走査電極ＳＣ１〜ＳＣｎに維持期間の最初の維持パルスＰｓ（＝Ｖｓｕｓ）を印加する。このとき、書込み期間で書込み放電が発生した放電セルにおいては、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧は、維持パルスＰｓ（＝Ｖｓｕｓ）に走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉ上の壁電圧が加算された値となり、放電開始電圧を超える。それにより、走査電極ＳＣｉと維持電極ＳＵｉとの間で維持放電が起こり、放電セルが発光する。その結果、走査電極ＳＣｉ上に負の壁電荷が蓄積され、維持電極ＳＵｉ上に正の壁電荷が蓄積され、データ電極Ｄｋ上に正の壁電荷が蓄積される。

書込み期間で書込み放電が発生しなかった放電セルでは維持放電は起こらず、初期化期間の終了時における壁電荷の状態が保持される。続いて、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持電極ＳＵ１〜ＳＵｎに維持パルスＰｓを印加する。すると、維持放電が起こった放電セルでは、維持電極ＳＵｉと走査電極ＳＣｉとの間の電圧が放電開始電圧を超えるので、再び維持電極ＳＵｉと走査電極ＳＣｉとの間で維持放電が起こり、維持電極ＳＵｉ上に負の壁電荷が蓄積され、走査電極ＳＣｉ上に正の壁電荷が蓄積される。

以降同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加することにより、書込み期間において書込み放電が発生した放電セルでは維持放電が継続して行われる。

維持パルスＰｓの印加後、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍを接地電位に保持した状態で、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。このランプ波形Ｌ３は、接地電位から正の電位Ｖｅｒａｓｅに向かって緩やかに上昇する。これにより、維持放電が起こった放電セルにおいて、走査電極ＳＣｉと維持電極ＳＵｉとの間の電圧が放電開始電圧を超え、維持電極ＳＵｉと走査電極ＳＣｉとの間で微弱な消去放電が発生する。

その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。

第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。なお、Ｖｓｅｔ４はＶｓｅｔ２よりも大きい。すなわち、電位（−Ｖａｄ＋Ｖｓｅｔ４）は電位（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い。

すると、前のサブフィールド（図４では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。

第２ＳＦの書込み期間においては、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間と同様の駆動波形を印加する。

第２ＳＦの維持期間においては、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。

また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。

なお、本実施の形態においては、維持期間に走査電極ＳＣ１〜ＳＣｎに印加される維持パルスＰｓの数は、ＡＰＬ検出器５６により検出されるＡＰＬが高いほど少なくなるように設定される。

（ｂ）２相駆動動作時の駆動波形
次に、走査電極駆動回路５３の２相駆動動作時に各電極に印加される駆動波形について説明する。なお、図５に示すランプ波形Ｌ１〜Ｌ４は、図４のランプ波形Ｌ１〜Ｌ４と同様である。

第１ＳＦの初期化期間の前半部では、データ電極Ｄ１〜Ｄｍの電位をＶｄａに保持し、維持電極ＳＵ１〜ＳＵｎを接地電位に保持し、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ１を印加する。それにより、全ての放電セルにおいて１回目の微弱な初期化放電が起こり、走査電極ＳＣ１〜ＳＣｎ上に負の壁電荷が蓄えられるとともに維持電極ＳＵ１〜ＳＵｎ上およびデータ電極Ｄ１〜Ｄｍ上に正の壁電荷が蓄えられる。

続く初期化期間の後半部では、データ電極Ｄ１〜Ｄｍを接地電位に保持し、維持電極ＳＵ１〜ＳＵｎを正の電位Ｖｅ１に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）にＶｓｕｓから（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ２を印加する。すると、第１の放電セル群において２回目の微弱な初期化放電が起こる。これにより、第１の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、Ｖｓｕｓから（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ５を印加する。これにより、第２の放電セル群において２回目の微弱な初期化放電が起こる。その後、第２の走査電極群を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。なお、Ｖｈｉｚは、Ｖｓｅｔ２およびＶｓｅｔ４よりも大きい。

ここで、第１の走査電極群に印加されるランプ波形Ｌ２は（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するのに対して、第２の走査電極群に印加されるランプ波形Ｌ５は（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。そのため、第２の放電セル群においては２回目の初期化放電によって移動する電荷の量が第１の放電セル群に比べて少ない。それにより、２回目の初期化放電後、第２の放電セル群には、第１の放電セル群より多くの壁電荷が保持される。

第１ＳＦの書込み期間の前半部では、図４で説明したように、第１の放電セル群において１行目の放電セルからｎ−１行目の放電セルに至るまで書込み動作を順次行う。

第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。

ここで、第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、初期化期間が終了した時点で、第２の放電セル群には第１の放電セル群より多くの壁電荷が保持されている。したがって、上記の期間において第２の放電セル群の壁電荷が減少しても、第２の放電セル群にはまだ十分な量の壁電荷が保持されている。

また、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ２）に向かって緩やかに下降するランプ波形Ｌ６を印加する。すると、第２の放電セル群において３回目の微弱な初期化放電が起こる。これにより、第２の放電セル群において、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

すなわち、走査電極駆動回路５３の２相駆動動作時には、第１ＳＦの初期化期間において第１の放電セル群に属する全ての放電セルの初期化動作（第１の放電セル群の全セル初期化動作）が行われ、第１ＳＦの初期化期間および書込み期間において第２の放電セル群に属する全ての放電セルの初期化動作（第２の放電セル群の全セル初期化動作）が行われる。

なお、本実施の形態では、ランプ波形Ｌ６が接地電位から下降するが、ランプ波形Ｌ６が他の電位から下降してもよい。例えば、ランプ波形Ｌ６が（−Ｖａｄ＋Ｖｓｃｎ）から下降してもよく、（−Ｖａｄ＋Ｖｓｃｎ）よりも高い電位から下降してもよい。

第１ＳＦの書込み期間の後半部（上記ランプ波形Ｌ６の印加後）では、維持電極ＳＵ１〜ＳＵｎを再び電位Ｖｅ２に保持し、走査電極ＳＣ１〜ＳＣｎを一旦電位（−Ｖａｄ＋Ｖｓｃｎ）に保持する。次に、２行目の走査電極ＳＣ２に負の走査パルスＰａを印加するとともに、データ電極Ｄ１〜Ｄｍのうち２行目において発光すべき放電セルのデータ電極Ｄｋに正の書込みパルスＰｄを印加する。すると、データ電極Ｄｋと走査電極ＳＣ２との交差部の電圧は、放電開始電圧を超える。それにより、データ電極Ｄｋと走査電極ＳＣ２との間および維持電極ＳＵ２と走査電極ＳＣ２との間で書込み放電が発生する。その結果、その放電セルの走査電極ＳＣ２上に正の壁電荷が蓄積され、維持電極ＳＵ２上に負の壁電荷が蓄積され、データ電極Ｄｋ上にも負の壁電荷が蓄積される。

このようにして、２行目において発光すべき放電セルで書込み放電が発生して各電極上に壁電荷を蓄積させる書込み動作が行われる。一方、書込みパルスＰｄが印加されなかったデータ電極Ｄｈと走査電極ＳＣ２との交差部の電圧は放電開始電圧を超えないので、書込み放電は発生しない。

以上の書込み動作を、第２の放電セル群において、２行目の放電セルからｎ行目の放電セルに至るまで順次行い、書込み期間が終了する。

続く維持期間では、図４で説明したように、走査電極ＳＣ１〜ＳＣｎおよび維持電極ＳＵ１〜ＳＵｎに交互に維持パルスＰｓを印加する。それにより、書込み期間において書込み放電が発生した放電セルにおいて維持放電が発生する。

維持パルスＰｓの印加後、図４で説明したように、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ３を印加する。これにより、維持放電が起こった放電セルにおいて、微弱な消去放電が発生する。

その結果、走査電極ＳＣｉに負の壁電荷が蓄積され、維持電極ＳＵｉに正の壁電荷が蓄積される。このとき、データ電極Ｄｋ上には正の壁電荷が蓄積される。その後、走査電極ＳＣ１〜ＳＣｎを接地電位に戻し、維持期間における維持動作を終了する。

第２ＳＦの初期化期間では、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、データ電極Ｄ１〜Ｄｍを接地電位に保持し、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）に接地電位から（−Ｖａｄ＋Ｖｓｅｔ４）に向かって緩やかに下降するランプ波形Ｌ４を印加する。

すると、第１の放電セル群のうち前のサブフィールド（図５では、第１ＳＦ）の維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。それにより、第１の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

第１の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては、放電が発生することはなく、前のサブフィールドの初期化期間の終了時における壁電荷の状態がそのまま保たれる。

一方、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）には、接地電位から（−Ｖａｄ＋Ｖｈｉｚ）に向かって緩やかに下降するランプ波形Ｌ８を印加する。その後、第２の走査電極群を一旦電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、第２の放電セル群のうち前のサブフィールドの維持期間で維持放電が起こった放電セルでは微弱な初期化放電が発生する。

ここで、第１の走査電極群に印加されるランプ波形Ｌ４は（−Ｖａｄ＋Ｖｓｅｔ４）まで下降するのに対して、第２の走査電極群に印加されるランプ波形Ｌ８は（−Ｖａｄ＋Ｖｓｅｔ４）よりも高い（−Ｖａｄ＋Ｖｈｉｚ）までしか下降しない。それにより、第２の放電セル群においては、第１の放電セル群に比べて移動する電荷の量が少ない。そのため、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第１の放電セル群の各放電セルよりも多くの壁電荷が蓄積された状態になる。

なお、第２の放電セル群のうち前のサブフィールドで維持放電が起こらなかった放電セルにおいては放電が発生しない。

第２ＳＦの書込み期間の前半部では、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の前半部と同様の駆動波形を印加する。

第１の放電セル群における書込み動作の終了後、維持電極ＳＵ１〜ＳＵｎを電位Ｖｅ１に保持し、全ての走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ３）に向かって緩やかに下降するランプ波形Ｌ９を印加する。なお、Ｖｓｅｔ３は、Ｖｓｅｔ２よりも大きくＶｓｅｔ４よりも小さい。

ここで、第２ＳＦの書込み期間において第１の走査電極群に走査パルスＰａが印加される期間には、第２の走査電極群には走査パルスＰａが印加されない。この期間において、第２の放電セル群の壁電荷は減少する。しかしながら、上述したように、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルには、第２ＳＦの初期化期間終了時に多くの壁電荷が保持されている。したがって、上記の期間においてそれらの放電セルの壁電荷が減少しても、それらの放電セルにはまだ十分な量の壁電荷が保持されている。

また、本実施の形態においては、第２の走査電極群に走査パルスＰａを印加する直前に、走査電極ＳＣ１〜ＳＣｎに接地電位から負の電位（−Ｖａｄ＋Ｖｓｅｔ３）に向かって緩やかに下降するランプ波形Ｌ９を印加する。すると、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて微弱な初期化放電が起こる。これにより、第２の放電セル群のうち前のサブフィールドで維持放電が起こった放電セルにおいて、走査電極ＳＣｉ上の壁電圧および維持電極ＳＵｉの壁電圧が弱められ、データ電極Ｄｋ上の壁電圧も書込み動作に適した値に調整される。

すなわち、走査電極駆動回路５３の２相駆動動作時には、第２ＳＦの初期化期間において第１の放電セル群に対する選択初期化動作が行われ、第２ＳＦの初期化期間および書込み期間において第２の放電セル群に対する選択初期化動作が行われる。なお、選択初期化動作とは、直前のサブフィールドで維持放電が起こった放電セルで選択的に初期化放電を発生させる動作をいう。

第２ＳＦの書込み期間の後半部では、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第１ＳＦの書込み期間の後半部と同様の駆動波形を印加する。

第２ＳＦの維持期間には、第１ＳＦの維持期間と同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに予め定められた数の維持パルスＰｓを交互に印加する。それにより、書込み期間において書込み放電が発生した放電セルで維持放電が行われる。

また、第３ＳＦ以降のサブフィールドでは、第１の走査電極群、第２の走査電極群、維持電極ＳＵ１〜ＳＵｎおよびデータ電極Ｄ１〜Ｄｍに対して第２ＳＦと同様の駆動波形を印加する。

ところで、２相駆動動作時における第２ＳＦ以降のサブフィールドでは、クロストークの発生を防止するため、初期化放電が発生する放電セルのうち、第１の放電セル群に属する放電セル（以下、第１選択セルと呼ぶ）と第２の放電セル群に属する放電セル（以下、第２選択セルと呼ぶ）とで、その放電量が等しいことが好ましい。

すなわち、ランプ波形Ｌ４の印加時に第１選択セルで発生する放電量と、ランプ波形Ｌ８の印加時に第２選択セルで発生する放電量およびランプ波形Ｌ９の印加時に第２選択セルで発生する放電量の和とが等しいことが好ましい。

ここで、ランプ波形Ｌ４の印加時における第１選択セルでの放電量およびランプ波形Ｌ８，Ｌ９の印加時における第２選択セルでの放電量について説明する。図６（ａ）は第２ＳＦにおける第１の走査電極群の電位の変化と第１選択セルでの放電量との関係を示し、図６（ｂ）は、第２ＳＦにおける第２の走査電極群の電位の変化と第２選択セルでの放電量との関係を示す。

図６（ａ）に示すように、第１の走査電極群にランプ波形Ｌ４が印加されると、通常、第１の走査電極群の電位が接地電位よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｓｅｔ４）になる時点までの期間Ａ１において、第１選択セルで放電が発生する。

第１の走査電極群にランプ波形Ｌ９が印加される場合、第１の走査電極群の電位が（−Ｖａｄ＋Ｖｓｅｔ４）よりも僅かに低い所定値になると第１選択セルで放電が発生するが、本実施の形態において、（−Ｖａｄ＋Ｖｓｅｔ３）はその所定値とほぼ等しく設定される。そのため、この期間には第１選択セルで放電が発生しない。

一方、図６（ｂ）に示すように、第２の走査電極群にランプ波形Ｌ８が印加されると、通常、第２の走査電極群の電位が接地電位よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｈｉｚ）になる時点までの期間Ｂ１において、第２選択セルで放電が発生する。

また、第２の走査電極群にランプ波形Ｌ９が印加されると、通常、第２の走査電極群の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも僅かに低くなる時点から（−Ｖａｄ＋Ｖｓｅｔ３）になる時点までの期間Ｂ２において、第２選択セルで放電が発生する。

ここで、図６（ｂ）において、（−Ｖａｄ＋Ｖｈｉｚ）と期間Ｂ２の開始時点における第２の走査電極群の電位との電位差をＶｔ１とする。本実施の形態では、図６（ａ）における電位差（Ｖｓｅｔ４−Ｖｓｅｔ３）と図６（ｂ）における電位差Ｖｔ１とが等しくなるようにＶｓｅｔ３の値が設定される。この場合、期間Ｂ１における放電量と期間Ｂ２における放電量との和が、期間Ａ１における放電量に等しくなる。

このように、第２ＳＦ以降のサブフィールドにおいては、ランプ波形Ｌ９がランプ波形Ｌ４よりも低い電位まで下降することにより、第１選択セルと第２選択セルとで初期化放電での放電量が等しくなる。その結果、クロストークの発生が防止される。

なお、第１ＳＦにおいては、ランプ波形Ｌ２，Ｌ６がともに同じ電位（−Ｖａｄ＋Ｖｓｅｔ２）まで下降するが、（−Ｖａｄ＋Ｖｓｅｔ２）が十分に低く設定されているので、この場合にはクロストークが発生しにくい。

（１−４）走査電極駆動回路５３の構成
図７は走査電極駆動回路５３の構成を示す回路図である。

走査電極駆動回路５３は、第１の駆動回路ＤＲ１、第２の駆動回路ＤＲ２、直流電源２００、回収回路３００、比較回路４００、ダイオードＤ１０，Ｄ１１およびｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ３〜Ｑ９を含む。

第１の駆動回路ＤＲ１は、複数の走査ＩＣ１００を含む。各走査ＩＣ１００は、ノードＮ１とノードＮ２との間に接続されるとともに、第１の走査電極群に属する走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の各々に接続される。各走査ＩＣ１００は、対応する走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１をノードＮ１およびノードＮ２に選択的に接続する。

第１の駆動回路ＤＲ１には、制御信号Ｓ５１Ａ，Ｓ５２Ａが与えられる。制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて走査ＩＣ１００の状態が切り替わる。走査ＩＣ１００の詳細については後述する。

第２の駆動回路ＤＲ２は、複数の走査ＩＣ１１０を含む。各走査ＩＣ１１０は、ノードＮ１とノードＮ２との間に接続されるとともに、第２の走査電極群に属する走査電極ＳＣ２，ＳＣ４，…，ＳＣｎの各々に接続される。各走査ＩＣ１１０は、対応する走査電極ＳＣ２，ＳＣ４，…，ＳＣｎをノードＮ１およびノードＮ２に選択的に接続する。

第２の駆動回路ＤＲ２には、制御信号Ｓ５１Ｂ，Ｓ５２Ｂが与えられる。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて走査ＩＣ１１０の状態が切り替わる。走査ＩＣ１１０の詳細については後述する。

電圧Ｖｓｃｎを受ける電源端子Ｖ１０は、ダイオードＤ１０を介してノードＮ３に接続される。直流電源２００は、ノードＮ１とノードＮ３との間に接続される。この直流電源２００は、電解コンデンサからなり、電圧Ｖｓｃｎを保持するフローティング電源として働く。ノードＮ２とノードＮ３との間には、保護抵抗Ｒ１が接続される。以下、ノードＮ１の電位をＶＦＧＮＤとし、ノードＮ３の電位をＶｓｃｎＦとする。ノードＮ３の電位ＶｓｃｎＦは、ノードＮ１の電位ＶＦＧＮＤに電圧Ｖｓｃｎを加算した値を有する。すなわち、ＶｓｃｎＦ＝ＶＦＧＮＤ＋Ｖｓｃｎとなる。

トランジスタＱ３は、電圧（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））を受ける電源端子Ｖ１１とノードＮ４との間に接続され、ゲートには制御信号Ｓ３が与えられる。トランジスタＱ４は、ノードＮ１とノードＮ４との間に接続され、ゲートには制御信号Ｓ４が与えられる。トランジスタＱ５は、ノードＮ１と負の電圧（−Ｖａｄ）を受ける電源端子Ｖ１２との間に接続され、ゲートには制御信号Ｓ５が与えられる。制御信号Ｓ４は制御信号Ｓ５の反転信号である。

また、トランジスタＱ３，Ｑ５にはゲート抵抗ＲＧおよびコンデンサＣＧが接続される。なお、トランジスタＱ６にもゲート抵抗およびコンデンサが接続されるが、図示は省略する。

トランジスタＱ６は、電圧Ｖｓｕｓを受ける電源端子Ｖ１３とノードＮ５との間に接続される。トランジスタＱ６のベースには制御信号Ｓ６が与えられる。トランジスタＱ７は、ノードＮ４とノードＮ５との間に接続される。トランジスタＱ７のゲートには制御信号Ｓ７が与えられる。トランジスタＱ８は、ノードＮ４と接地端子との間に接続され、ベースには制御信号Ｓ８が与えられる。

電圧Ｖｅｒｓを受ける電源端子Ｖ１４とノードＮ４との間に、トランジスタＱ９およびダイオードＤ１１が接続される。トランジスタＱ９のベースには制御信号Ｓ９が与えられる。

回収回路３００は、ノードＮ４とノードＮ５との間に接続される。回収回路３００は、上記の維持期間において、複数の放電セルから電荷を回収して蓄積するとともに、蓄積した電荷を再び複数の放電セルに与える。比較回路４００は、電源端子Ｖ１２とノードＮ１との間に接続される。比較回路４００の詳細については後述する。

（１−５）走査ＩＣの詳細
次に、走査ＩＣ１００，１１０の詳細について説明する。上記のように、走査ＩＣ１００の状態は制御信号Ｓ５１Ａ，Ｓ５２Ａの論理に応じて切り替わり、走査ＩＣ１１０の状態は制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理に応じて切り替わる。

図８は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係を示す図である。制御信号Ｓ５１Ｂ，Ｓ５２Ｂの論理と走査ＩＣ１１０の状態との対応関係は、制御信号Ｓ５１Ａ，Ｓ５２Ａの論理と走査ＩＣ１００の状態との対応関係と同様である。

図８に示すように、制御信号Ｓ５１Ａ，Ｓ５２Ａがともにハイレベル（Ｈｉ）である場合、各走査ＩＣ１００は“Ａｌｌ‐Ｈｉ”（オールハイ）の状態になる。“Ａｌｌ‐Ｈｉ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ２に接続する。すなわち、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位がノードＮ２およびノードＮ３の電位と等しくなる。

制御信号Ｓ５１Ａがハイレベルであり、制御信号Ｓ５２Ａがローレベル（Ｌｏ）である場合、各走査ＩＣ１００が“Ａｌｌ‐Ｌｏ”（オールロー）の状態になる。“Ａｌｌ‐Ｌｏ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１に接続する。すなわち、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位がノードＮ１の電位と等しくなる。

制御信号Ｓ５１Ａがローレベルであり、制御信号Ｓ５２Ａがハイレベルである場合、各走査ＩＣ１００が“ＤＡＴＡ”（データ）の状態になる。“ＤＡＴＡ”の状態では、各走査ＩＣ１００が順に対応する走査電極をノードＮ１に接続する。この場合、書込み期間において、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１に順に書込みパルスが印加される。

制御信号Ｓ５１Ａ，Ｓ５２Ａがともにローレベルである場合、各走査ＩＣ１００が“ＨｉＺ”（ハイインピーダンス）の状態になる。“ＨｉＺ”の状態では、全ての走査ＩＣ１００が、対応する走査電極をノードＮ１およびノードＮ２から遮断する。

（１−６）走査電極駆動回路の動作
次に、走査電極駆動回路５３の動作について説明する。１相駆動動作時の走査電極駆動回路５３の動作は２相駆動動作時の走査電極駆動回路５３の動作に基づいて容易に説明できるので、ここでは、まず２相駆動動作時の走査電極駆動回路５３の動作を説明する。

（１−６―１）２相駆動動作時の走査電極駆動回路の動作
図９〜図１２は、２相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。

図９は第１ＳＦの初期化期間における各制御信号のタイミング図であり、図１０は第１ＳＦの書込み期間における各制御信号のタイミング図である。また、図１１は第２ＳＦの初期化期間における各制御信号のタイミング図であり、図１２は第２ＳＦの書込み期間における各制御信号のタイミング図である。なお、図９〜図１２には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂおよび走査ＩＣ１００，ＩＣ１１０（図中においてＩＣ１００およびＩＣ１１０と略記）の状態が示される。また、図９〜図１２の最上段には、実線で走査電極ＳＣ１の電位の変化が示され、一点鎖線で走査電極ＳＣ２の電位の変化が示される。

（１−６−１−１）第１ＳＦ
図９の第１ＳＦにおける初期化期間の開始時点ｔ０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルにある。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。

したがって、ノードＮ１は接地電位（０Ｖ）となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。

時点ｔ１で、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態になる。したがって、走査電極ＳＣ１，ＳＣ２の電位がＶｓｃｎに立ち上がる。

時点ｔ２で、制御信号Ｓ３がハイレベルになり、制御信号Ｓ７，Ｓ８がローレベルになる。それにより、トランジスタＱ３がオンし、トランジスタＱ７，Ｑ８がオフする。それにより、トランジスタＱ３に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（Ｖｓｅｔ＋（Ｖｓｕｓ−Ｖｓｃｎ））まで緩やかに上昇する。また、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｕｓ＋Ｖｓｅｔ）まで緩やかに上昇する。

時点ｔ３で、制御信号Ｓ３がローレベルになり、制御信号Ｓ６，Ｓ７がハイレベルになる。それにより、トランジスタＱ３がオフし、トランジスタＱ６，Ｑ７がオンする。その結果、ノードＮ１の電位ＶＦＧＮＤがＶｓｕｓまで低下し、ノードＮ３の電位ＶｓｃｎＦが（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｈｉ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（Ｖｓｃｎ＋Ｖｓｕｓ）まで低下する。

時点ｔ４で、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になる。このとき、ノードＮ１の電位ＶＦＧＮＤの電位はＶｓｕｓとなっているので、走査電極ＳＣ１，ＳＣ２の電位がＶｓｕｓまで低下する。

時点ｔ５で、制御信号Ｓ４，Ｓ６，Ｓ７がローレベルになり、制御信号Ｓ５，Ｓ８がハイレベルになる。それにより、トランジスタＱ４，Ｑ６，Ｑ７がオフし、トランジスタＱ５，Ｑ８がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態にあるので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ５ａで、制御信号Ｓ５１Ｂがローレベルになる。それにより、走査ＩＣ１１０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

なお、時点ｔ５ａにおける制御信号Ｓ５１Ｂの切替は、図７の比較回路４００によって行われる。後述の時点ｔ６，ｔ１２，ｔ２２，ｔ２３，ｔ３２においても、比較回路４００によって制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂの切替が行われる。比較回路４００の詳細については後述する。

走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ６で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂがハイレベルになり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

図１０に示すように、第１のＳＦにおける書込み期間の前半部（時点ｔ７〜ｔ１０の期間）には、走査ＩＣ１００が“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１が順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１の電位が順に（−Ｖａｄ）まで低下する。図１０においては、時点ｔ８〜ｔ９の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。

一方、走査ＩＣ１１０は“Ａｌｌ‐Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ２の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。

時点ｔ１０で制御信号Ｓ４がハイベルになり、制御信号Ｓ５がローレベルになる。それにより、トランジスタＱ４がオンし、トランジスタＱ５がオフする。その結果、ノードＮ１の電位ＶＦＧＮＤが接地電位まで上昇し、ノードＮ３の電位ＶｓｃｎＦがＶｓｃｎまで上昇する。また、制御信号Ｓ５１Ａがハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になる。したがって、走査電極ＳＣ１，ＳＣ２の電位が接地電位まで低下する。

時点ｔ１１で制御信号Ｓ４がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４がオフし、トランジスタＱ５がオンする。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。また、ノードＮ３の電位ＶｓｃｎＦの電位が（−Ｖａｄ＋Ｖｓｃｎ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態にあるので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ２）になる時点ｔ１２で、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になる。また、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。したがって、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

第１ＳＦにおける書込み期間の後半部（時点ｔ１２〜ｔ１５の期間）には、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態に維持される。それにより、走査電極ＳＣ１の電位は（−Ｖａｄ＋Ｖｓｃｎ）に維持される。

一方、走査ＩＣ１１０は“ＤＡＴＡ”の状態に維持される。それにより、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎが順にノードＮ１に接続される。このとき、ノードＮ１の電位ＶＦＧＮＤは（−Ｖａｄ）になっている。そのため、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎの電位が順に（−Ｖａｄ）まで低下する。図１０においては、時点ｔ１３〜ｔ１４の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下する。

（１−６−１−２）第２ＳＦ以降のサブフィールド
図１１に示すように、第２ＳＦの初期化期間の開始時点ｔ２０では、制御信号Ｓ５１Ａ，Ｓ５１Ｂがハイレベルにあり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルにある。それにより、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態になっている。また、制御信号Ｓ３，Ｓ５，Ｓ６がローレベルにあり、制御信号Ｓ４，Ｓ７，Ｓ８がハイレベルにある。それにより、トランジスタＱ３，Ｑ５，Ｑ６がオフし、トランジスタＱ４，Ｑ７，Ｑ８がオンしている。

したがって、ノードＮ１の電位ＶＦＧＮＤは接地電位となっており、ノードＮ３の電位ＶｓｃｎＦはＶｓｃｎとなっている。また、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位は接地電位となっている。

時点ｔ２１で制御信号Ｓ４，Ｓ７がローレベルになり、制御信号Ｓ５がハイレベルになる。それにより、トランジスタＱ４，Ｑ７がオフになり、トランジスタＱ５がオンになる。その結果、トランジスタＱ５に接続されたゲート抵抗ＲＧおよびコンデンサＣＧにより構成されるＲＣ積分回路により、ノードＮ１の電位ＶＦＧＮＤが（−Ｖａｄ）に向かって緩やかに低下する。このとき、走査ＩＣ１００，１１０がそれぞれ“Ａｌｌ‐Ｌｏ”の状態であるので、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ）に向かって緩やかに低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｈｉｚ）になる時点ｔ２２で、制御信号Ｓ５１Ｂがローレベルになる。それにより、走査ＩＣ１１０が“ＨｉＺ”の状態になる。その結果、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

走査電極ＳＣ１の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ４）になる時点ｔ２３で、制御信号Ｓ５１Ａがローレベルになり、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“ＤＡＴＡ”の状態になる。また、制御信号Ｓ５１Ｂ，Ｓ５２Ｂがハイレベルになり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

図１２に示すように、第２ＳＦの書込み期間には、時点ｔ２７〜ｔ３１の期間において、各制御信号が図１０の時点ｔ７〜ｔ１１の期間と同様に変化する。なお、図１２においては、時点ｔ２８〜ｔ２９の期間に走査電極ＳＣ１の電位が（−Ｖａｄ）に低下する。

走査電極ＳＣ１，ＳＣ２の電位（ノードＮ１の電位）が（−Ｖａｄ＋Ｖｓｅｔ３）になる時点ｔ３２で、制御信号Ｓ５２Ａがハイレベルになる。それにより、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になる。また、制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。このとき、ノードＮ３の電位ＶｓｃｎＦは（−Ｖａｄ＋Ｖｓｃｎ）になっている。したがって、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）まで上昇する。

時点ｔ３２〜ｔ３５の期間には、各制御信号が図１０の時点ｔ１２〜ｔ１５の期間と同様に変化する。なお、図１２においては、時点ｔ３３〜ｔ３４の期間に走査電極ＳＣ２の電位が（−Ｖａｄ）に低下する。

第３ＳＦ以降のサブフィールドでは、各制御信号が第２ＳＦと同様に変化する。

（１−６−２）１相駆動動作時の走査電極駆動回路の動作
次に、１相駆動動作時の走査電極駆動回路５３の動作について説明する。

図１３〜図１５は、１相駆動動作時の走査電極駆動回路５３の動作について説明するための各制御信号のタイミング図である。図１３は第１ＳＦの初期化期間における各制御信号のタイミング図であり、図１４は第１ＳＦの書込み期間における各制御信号のタイミング図であり、図１５は第２ＳＦの初期化期間における各制御信号のタイミング図である。図１３〜図１５には、制御信号Ｓ３〜Ｓ８，Ｓ５１Ａ，Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂおよび走査ＩＣ１００，ＩＣ１１０（図中においてＩＣ１００およびＩＣ１１０と略記）の状態が示される。

図１３〜図１５のタイミング図が図９〜図１２のタイミング図と異なるのは以下の点である。

図１３に示すように、走査電極駆動回路５３の１相駆動動作時には、時点ｔ５ａ〜ｔ６の期間に走査ＩＣ１１０が“Ａｌｌ‐Ｌｏ”の状態に維持される。また、時点ｔ６で制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。

すなわち、初期化期間において、走査ＩＣ１１０の状態と走査ＩＣ１００の状態とが同様になる。それにより、走査電極ＳＣ１の電位と走査電極ＳＣ２の電位とが同様に変化する。

また、図１４に示すように、時点ｔ７〜ｔ１５の期間において、制御信号Ｓ５１Ａ，Ｓ５１Ｂがローレベルに維持され、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルに維持される。それにより、走査ＩＣ１００，１１０が“ＤＡＴＡ”の状態に維持される。また、時点ｔ１０〜ｔ１２の期間において、制御信号Ｓ４がローレベルに維持され、制御信号Ｓ５，Ｓ８がハイレベルに維持される。それにより、トランジスタＱ４はオフの状態に維持され、トランジスタＱ５，Ｑ８はオンの状態に維持される。

この場合、走査電極ＳＣ１，ＳＣ２，…，ＳＣｎ−１，ＳＣｎが順にノードＮ１に接続され、走査電極ＳＣ１，ＳＣ２，…，ＳＣｎ−１，ＳＣｎの電位が順に（−Ｖａｄ）まで低下する。

また、図１５に示すように、時点ｔ２２〜ｔ２３の期間において、走査ＩＣ１１０が“Ａｌｌ‐Ｌｏ”の状態に維持される。また、時点ｔ２３で制御信号Ｓ５１Ｂがローレベルになり、制御信号Ｓ５２Ｂがハイレベルになる。それにより、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。すなわち、時点ｔ２０〜ｔ２３の期間において走査ＩＣ１１０の状態と走査ＩＣ１００の状態とが同様になる。それにより、走査電極ＳＣ１の電位と走査電極ＳＣ２の電位とが同様に変化する。

（１−７）比較回路
（１−７−１）構成
次に、比較回路４００の詳細について説明する。図１６は、比較回路４００およびその周辺部分の構成を具体的に示す回路図である。

図１６に示すように、比較回路４００は、コンパレータＣＮ１，ＣＮ２、ＡＮＤゲート回路ＡＧ１，ＡＧ２、電源Ｖ２１〜Ｖ２４、スイッチＳＷ１〜ＳＷ３およびセレクタ４０１を含む。

コンパレータＣＮ１の負側の入力端子はノードＮ１に接続される。コンパレータＣＮ１の正側の入力端子はノードＮ１１に接続される。ノードＮ１１と電源端子Ｖ１２との間に、電源Ｖ２１，Ｖ２２，Ｖ２３がそれぞれスイッチ回路ＳＷ１，ＳＷ２，ＳＷ３を介して並列に接続される。電源Ｖ２１は電圧Ｖｓｅｔ２を保持し、電源Ｖ２２は電圧Ｖｓｅｔ３を保持し、電源Ｖ２３は電圧Ｖｓｅｔ４を保持する。なお、Ｖｓｅｔ２は例えば６Ｖであり、Ｖｓｅｔ３は例えば８Ｖであり、Ｖｓｅｔ４は例えば１０Ｖである。

コンパレータＣＮ１の出力端子は、ＡＮＤゲート回路ＡＧ１の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ１の他方の入力端子には、制御信号Ｓ２１が与えられる。

ＡＮＤゲート回路ＡＧ１の出力端子は第１の駆動回路ＤＲ１および第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ１からの出力信号が制御信号Ｓ５２Ａとして第１の駆動回路ＤＲ１に与えられ、制御信号Ｓ５２Ｂとして第２の駆動回路ＤＲ２に与えられる。

コンパレータＣＮ２の正側の入力端子はノードＮ１に接続される。コンパレータＣＮ２の負側の入力端子は、電源Ｖ２４を介して電源端子Ｖ１２に接続される。電源Ｖ２４は電圧Ｖｈｉｚを保持する。それにより、コンパレータＣＮ２の負側の入力端子の電位は（−Ｖａｄ＋Ｖｈｉｚ）に保持される。なお、Ｖｈｉｚは例えば７０Ｖである。コンパレータＣＮ２の出力端子は、ＡＮＤゲート回路ＡＧ２の一方の入力端子に接続される。ＡＮＤゲート回路ＡＧ２の他方の入力端子には、制御信号Ｓ２２が与えられる。

ＡＮＤゲート回路ＡＧ２の出力端子はセレクタ４０１の一方の入力端子に接続される。セレクタ４０１の他方の入力端子には制御信号Ｓ２３が与えられる。セレクタ４０１の出力端子は第２の駆動回路ＤＲ２に接続される。特定のタイミングにおいて、ＡＮＤゲート回路ＡＧ２からの出力信号および制御信号Ｓ２３の一方がセレクタ４０１によって選択的に制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与えられる。

なお、図１６の例では、ノードＮ１と電源端子Ｖ１２との間にｎチャネル電界効果トランジスタ（以下、トランジスタと略記する）Ｑ５ａが接続されている。トランジスタＱ５がオフした状態でトランジスタＱ５ａがオンすることにより、ノードＮ１の電位が瞬時に−Ｖａｄに下降する。

（１−７−２）動作
次に、図１６の比較回路４００の動作について説明する。まず、図９の時点ｔ５〜ｔ６の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルに維持される。

時点ｔ５から時点ｔ５ａに至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。したがって、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルとなり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。

また、コンパレータＣＮ２の負側の入力端子の電位が正側の入力端子の電位より低くなり、出力端子の電位がハイレベルになる。したがって、ＡＮＤゲート回路ＡＧ２の出力端子の電位はハイレベルになる。セレクタ４０１は、ＡＮＤゲート回路ＡＧ２からの出力信号を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。すなわち、制御信号Ｓ５１Ｂがハイレベルになる。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ５ａでノードＮ１の電位が（−Ｖａｄ＋Ｖｈｉｚ）になると、コンパレータＣＮ２の出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ２の出力端子の電位がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。その結果、走査ＩＣ１１０が“Ｈｉｚ”の状態になり、走査電極ＳＣ２の電位が（−Ｖａｄ＋Ｖｈｉｚ）に維持される。

続いて、時点ｔ６でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

そのため、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１０の時点ｔ１１〜ｔ１２の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ１がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ２）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

時点ｔ１１から時点ｔ１２に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）よりも高い。そのため、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。また、制御信号Ｓ２３がハイレベルに維持され、制御信号Ｓ５１Ｂがハイレベルに維持される。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ１２でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ２）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。

したがって、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になり、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１１の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ３がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ４）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルに維持される。

時点ｔ２１から時点ｔ２３に至るまでの期間には、図９の時点ｔ５から時点ｔ６に至るまでの期間と同様に比較回路４００が動作する。

時点ｔ２３でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ４）になると、コンパレータＣＮ１の出力端子の電位がハイレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、セレクタ４０１がハイレベルの制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。したがって、走査ＩＣ１００が“ＤＡＴＡ”の状態になり、走査ＩＣ１１０が“Ａｌｌ‐Ｈｉ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１２の時点ｔ３１〜ｔ３２の期間における比較回路４００の動作を説明する。この期間には、比較回路４００からの出力信号が制御信号Ｓ５２Ａ，Ｓ５１Ｂ，Ｓ５２Ｂとして第１および第２の駆動回路ＤＲ１，ＤＲ２に与えられる。

なお、この期間においては、スイッチＳＷ２がオンされ、コンパレータＣＮ１の正側の入力端子の電位が（−Ｖａｄ＋Ｖｓｅｔ３）に維持される。また、制御信号Ｓ２１，Ｓ２２がハイレベルで維持される。また、セレクタ４０１は、制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。

時点ｔ３１から時点ｔ３２に至るまでの期間には、ノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ３）よりも高い。この場合、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より高くなり、出力端子の電位がローレベルになる。それにより、ＡＮＤゲート回路ＡＧ１の出力端子の電位がローレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがローレベルになる。また、制御信号Ｓ２３がハイレベルに維持され、制御信号Ｓ５１Ｂがハイレベルに維持される。

この場合、走査ＩＣ１００，１１０が“Ａｌｌ‐Ｌｏ”の状態で維持され、走査電極ＳＣ１，ＳＣ２の電位が緩やかに下降する。

時点ｔ３２でノードＮ１の電位が（−Ｖａｄ＋Ｖｓｅｔ３）になると、コンパレータＣＮ１の負側の入力端子の電位が正側の入力端子の電位より低くなる。それにより、コンパレータＣＮ１の出力端子の電位がハイレベルになる。そのため、ＡＮＤゲート回路ＡＧ１の出力端子の電位がハイレベルになり、制御信号Ｓ５２Ａ，Ｓ５２Ｂがハイレベルになる。また、制御信号Ｓ２３がローレベルになり、制御信号Ｓ５１Ｂがローレベルになる。

したがって、走査ＩＣ１００が“Ａｌｌ‐Ｈｉ”の状態になり、走査ＩＣ１１０が“ＤＡＴＡ”の状態になる。その結果、走査電極ＳＣ１，ＳＣ２の電位が（−Ｖａｄ＋Ｖｓｃｎ）に上昇する。

次に、図１３の時点ｔ５〜ｔ６の期間および図１５の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作について、図９の時点ｔ５〜ｔ６の期間および図１１の時点ｔ２１〜ｔ２３の期間における比較回路４００の動作と異なる点を説明する。

この期間においては、セレクタ４０１が制御信号Ｓ２３を制御信号Ｓ５１Ｂとして第２の駆動回路ＤＲ２に与える。制御信号Ｓ２３は、制御信号Ｓ５１Ａと同様に変化する。そのため、制御信号Ｓ５１Ｂが制御信号Ｓ５１Ａと同様に変化する。それにより、走査ＩＣ１１０の状態が走査ＩＣ１００の状態と同様に変化し、走査電極ＳＣ２の電位が走査電極ＳＣ１の電位と同様に変化する。

このように、走査電極ＳＣ１，ＳＣ２へのランプ波形の印加時には、比較回路４００により走査電極ＳＣ１，ＳＣ２の電位の変化に応じた適切なタイミングで走査ＩＣ１００，１１０の状態が切り替えられる。それにより、走査電極ＳＣ１，ＳＣ２の電位を正確に制御することができる。

（１−８）１相駆動動作および２相駆動動作の選択
図１７は、１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合のＡＰＬと余剰時間との関係を示す図である。なお、余剰時間とは、１フィールド（１６．６７ｍｓｅｃ）から上述の初期化期間、書込み期間、維持期間等のために最低限必要となる時間を除いた時間である。

図１８は、１相駆動動作および２相駆動動作の選択条件の一例を示す図である。図１８の例では、１フィールドが第１ＳＦ〜第８ＳＦにより構成される。図１８において、低ＡＰＬとは、例えばＡＰＬが５％以上３０％未満である場合をいい、高ＡＰＬとは、例えばＡＰＬが３０％以上１００％以下である場合をいう。また、図１８において“×”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが１相駆動動作によって駆動されることを示し、“○”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが２相駆動動作によって駆動されることを示す。

なお、以下の説明においては、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎが駆動されるサブフィールドを１相ＳＦと称し、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎが駆動されるサブフィールドを２相ＳＦと称する。

図１７に示すように、ＡＰＬが約０〜１０％の場合には余剰時間はほとんど存在せず、ＡＰＬが約１０％以上である場合にはＡＰＬの上昇に従って余剰時間は増加する。

ここで、図５で説明したように、２相ＳＦにおいては、走査電極ＳＣ１〜ＳＣｎにランプ波形Ｌ６またはランプ波形Ｌ９が印加される。このランプ波形Ｌ６（Ｌ９）の印加には約１００μｓの時間が必要である。したがって、ランプ波形Ｌ６またはランプ波形Ｌ９を印加する場合、書込み期間が長くなる。そのため、余剰時間を十分に確保できるフィールドにおいて２相ＳＦに設定されるサブフィールドの数を多くすることが好ましい。したがって、図１８に示すように、ＡＰＬが高いほど１フィールドにおける２相ＳＦの数が大きく設定される。それにより、上記ランプ波形の印加により書込み期間が長くなる場合にも、維持パルスＰｓを印加するための時間が不足することが防止される。

また、ＡＰＬが高い場合には、点灯する放電セルの割合が高いことが多い。点灯する放電セルの割合が高い場合、各放電セルの壁電荷が、他の放電セルに書込み放電を発生させるための書込みパルスによる影響を受けやすくなる。それにより、第１の放電セル群における書込み動作が行われる期間に第２の放電セル群の壁電荷が減少しやすくなる。したがって、ＡＰＬが高いほど１フィールドにおける２相ＳＦの数が大きく設定されることにより、第２の放電セル群において壁電荷の減少による放電不良が発生することが防止される。

また、維持パルス数が多いサブフィールドの次のサブフィールドにおいては、第２の放電セル群の壁電荷が減少しやすくなる傾向がある。そのため、図１８の例では、維持パルス数が多い第８ＳＦの次の第１ＳＦにおいて、２相駆動動作が行われる。

（１−９）第１の実施の形態の効果
以上のように、本実施の形態においては、１相駆動動作および２相駆動動作が選択的に実行される。

２相駆動動作においては、初期化期間における初期化放電時（第１ＳＦにおいては２回目の微弱放電時）に、第２の走査電極群（走査電極ＳＣ２，ＳＣ４，…，ＳＣｎ）を第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）よりも高い電位（−Ｖａｄ＋Ｖｈｉｚ）に保持する。この場合、初期化放電によって第２の放電セル群で移動する電荷の量が、第１の放電セル群で移動する電荷の量に比べて少なくなる。それにより、書込み期間の開始時点において、第２の放電セル群に十分な量の電荷を蓄積することができる。

したがって、第２の放電セル群の各放電セルに走査パルスＰａが印加されるまでに、各放電セルに蓄積されている壁電荷が減少したとしても、第２の放電セル群において壁電荷の減少による放電不良が発生することを防止することができる。

また、書込み期間において第１の放電セル群に対する走査パルスＰａの印加が終了した後に、第２の放電セル群の所定の放電セルにおいて微弱放電を発生させている。それにより、第２の放電セル群の各放電セルに走査パルスＰａが印加される直前に、第２の放電セル群の各放電セルを書込み動作に適した状態にすることができる。その結果、第２の放電セル群の各放電セルにおいて壁電荷の減少による放電不良が発生することを確実に防止することができる。

なお、初期化期間の終了時に第２の放電セル群に過剰に電荷が蓄積されていると、第２の放電セル群における壁電圧が高い状態で維持され、書込み期間において第２の放電セル群で誤放電が発生しやすくなる。具体的には、書込み期間の前半部に、第１の放電セル群における書込み放電のための書込みパルスがデータ電極Ｄ１，Ｄ２，…，Ｄｍに印加されると、第２の放電セル群で誤放電が発生する。

そこで、本実施の形態では、初期化期間において第２の放電セル群に適度に初期化放電を発生させる。それにより、第２の放電セル群に過剰に電荷が残留することが防止される。したがって、第１の放電セル群の書込み動作時に、第２の放電セル群で誤放電が発生することが防止される。

また、初期化期間終了後、書込み期間においても第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）に保持したままであると、第２の放電セル群が放電開始電圧で維持された状態で第１の放電セル群の書込み動作が行われる。その場合にも、第２の放電セル群での誤放電が発生しやすくなる。

そこで、本実施の形態では、初期化期間の終了時に、第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）から（−Ｖａｄ＋Ｖｓｃｎ）に上昇させている。これにより、書込み期間において第２の放電セル群で誤放電が発生することをより確実に防止することができる。

また、書込み期間（走査パルスＰａが印加される期間を除く）において第２の走査電極群の電位（−Ｖａｄ＋Ｖｓｃｎ）を低くすることにより、第２の放電セル群の各放電セルの壁電荷が減少しても、各放電セルに十分な量の電荷を残すことができる。したがって、書込み期間における第２の走査電極群の電位を低くすることができるので、電源端子Ｖ１０が受ける電圧Ｖｓｃｎを低減することができる。

以上の結果、電圧Ｖｓｃｎを効率よく低下させつつ、放電セルを確実に点灯させることが可能となる。それにより、パネル１０の駆動コストを低減することができるとともに、パネル１０の動作性能を向上させることができる。

また、本実施の形態においては、ＡＰＬの値が高いほど１フィールドにおける２相ＳＦの数が多く設定される。それにより、放電セルの放電不良を防止しつつ、維持期間を十分に確保することができる。

また、本実施の形態においては、直流電源２００によりノードＮ１とノードＮ３との間の電位差が一定に保持されている。さらに、走査ＩＣ１００により走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１がノードＮ１またはノードＮ２に選択的に接続され、走査ＩＣ１１０により走査電極ＳＣ２，ＳＣ４，…，ＳＣｎがノードＮ１またはノードＮ２に選択的に接続される。それにより、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形が印加される。このように、走査電極駆動回路５３の構成および動作を複雑化することなく、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１および走査電極ＳＣ２，ＳＣ４，…，ＳＣｎに共通または異なる駆動波形を容易に印加することができる。それにより、走査電極駆動回路５３の製造コストを低減することができる。

（２）第２の実施の形態
次に、本発明の第２の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図１９は各サブフィールドにおいて全ての放電セルを正常に点灯させる（書込み放電および維持放電を発生させる）ために必要となる電圧Ｖｓｃｎの値（以下、必要電圧と称する）を示す図である。なお、電圧Ｖｓｃｎ（必要電圧）は、図７の電源端子Ｖ１０に与えられる電圧である。図１９において縦軸は必要電圧を示し、横軸はサブフィールド番号を示す。なお、図１９の例では、１フィールドが第１ＳＦ〜第１０ＳＦにより構成され、第１〜第１０ＳＦはそれぞれ１、２、３、６、１１、１８、３０、４４、６０および８１の輝度重みを有する。また、実線は１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動する場合の必要電圧を示し、一点鎖線は２相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動する場合の必要電圧を示す。

図１９に示すように、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合に比べて必要電圧が大幅に低下する。また、必要電圧は、サブフィールドの輝度重みが大きくなるにつれて高くなる。

ここで、図１９の例では、第１０ＳＦにおいて２相駆動動作で放電セルを正常に点灯させるための必要電圧（以下、２相駆動必要電圧と称する）は、第５ＳＦにおいて１相駆動動作で放電セルを正常に点灯させるための必要電圧より高い。この場合、２相駆動必要電圧を電源端子Ｖ１０（図７）に与えることができれば、第１〜第５ＳＦにおいて１相駆動動作で放電セルを正常に点灯させることができる。

したがって、第１〜第５ＳＦにおいては１相駆動動作により放電セルを点灯させ、第６〜第１０ＳＦにおいては２相駆動動作により放電セルを点灯させる場合には、電源端子Ｖ１０（図７）に与えられる電圧Ｖｓｃｎを２相駆動必要電圧よりも高くしなくてよい。それにより、第１〜第１０ＳＦにおいて１相駆動動作により放電セルを点灯させる場合に比べて大幅に電圧Ｖｓｃｎを低減することができる。

このように、第２実施の形態においては、１相駆動動作により放電セルを正常に点灯させるための必要電圧が２相駆動必要電圧以下となるサブフィールドにおいては１相駆動動作によって放電セルを点灯させ、それ以外のサブフィールドにおいては２相駆動動作によって放電セルを点灯させる。それにより、放電セルを正常に点灯させるために必要となる電圧Ｖｓｃｎを効率よく低減することができる。

（３）第３の実施の形態
（３−１）構成
次に、本発明の第３の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図２０は第３の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、図３のタイミング発生回路５５の代わりにタイミング発生装置５５ａを備え、ＡＰＬ検出器５６の代わりに点灯率検出器６１を備える。

画像信号処理回路５１は、画像信号ｓｉｇをパネル１０の画素数に応じた画像データに変換し、各画素の画像データを複数のサブフィールドに対応する複数のビットに分割し、それらをデータ電極駆動回路５２および点灯率検出器６１に出力する。

タイミング発生装置５５ａは、水平同期信号Ｈ、垂直同期信号Ｖおよび点灯率検出器６１により検出された点灯率および各サブフィールドの輝度重みに基づいてタイミング信号を発生し、それらのタイミング信号をそれぞれの駆動回路ブロック（画像信号処理回路５１、データ電極駆動回路５２、走査電極駆動回路５３および維持電極駆動回路５４）へ供給する。

点灯率検出器６１は、画像信号処理回路５１から出力されるサブフィールドごとの画像データから、パネル１０上で同時に駆動される放電セルＤの点灯率を検出し、その結果をタイミング発生装置５５ａへ出力する。

ここで、点灯率とは、独立に点灯／非点灯の状態に制御することができる放電空間の最小単位を放電セルと呼ぶとすると、
点灯率（％）＝（同時に点灯させる放電セルの数）／（パネルの全放電セル数）×１００
をいうものとする。例えば、パネル１０の全放電セルＤが同時に点灯する場合は、点灯率が１００％で、全く放電していない場合は、点灯率が０％である。

タイミング発生装置５５ａは、記憶部５５１および演算部５５２を含む。記憶部５５１には、後述する必要電圧、点灯率および輝度重みの関係を示す情報が記憶されている。演算部５５２は、水平同期信号Ｈ、垂直同期信号Ｖおよび記憶部５５１に記憶される上記の関係に基づいて複数のサブフィールドのうち所定数のサブフィールドを選択する。

タイミング発生装置５５ａは、演算部５５２により選択されたサブフィールドにおいて２相駆動動作のためのタイミング信号を走査電極駆動回路５３に供給し、演算部５５２により選択されないサブフィールドにおいて１相駆動動作のためのタイミング信号を走査電極駆動回路５３に供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

（３−２）動作
図２１は、１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合の点灯率と必要電圧との関係を示す図である。なお、本例では１フィールドが第１ＳＦ〜第１０ＳＦにより構成され、図２１は、第１０ＳＦにおける点灯率と必要電圧との関係を示す。

図２１に示すように、サブフィールドの必要電圧は点灯率の大きさに応じて変化する。また、図１９に示したように、サブフィールドの必要電圧は輝度重みの大きさに応じて変化する。

本実施の形態においては、図２０のタイミング発生装置５５ａの記憶部５５１に、輝度重み、点灯率および必要電圧の関係を示す情報が予め記憶されている。そして、演算部５５２（図２０）は、記憶部５５１に記憶されている上記の関係に基づいて、１フィールドごとに必要電圧がより高い順に所定数のサブフィールドを選択し、選択したサブフィールドを２相ＳＦに設定する。以下の例では、所定数を５とする。以下、図面を用いて演算部５５２による２相ＳＦの設定動作について説明する。

図２２は、演算部５５２によるサブフィールドの設定動作を示すフローチャートである。

図２２に示すように、演算部５５２は、まず、点灯率検出器６１（図２０）から１フィールドの各サブフィールドの点灯率を取得する（ステップＳ１）。次に、演算部５５２は、取得した各サブフィールドの点灯率に基づいて、記憶部５５１に記憶されている点灯率、輝度重みおよび必要電圧の関係から各サブフィールドの必要電圧を抽出する（ステップＳ２）。

次に、演算部５５２は、抽出した各サブフィールドの必要電圧に基づいて、第１〜第１０ＳＦを、より輝度重みの大きい所定数（本例では５つ）のサブフィールドを選択する（ステップＳ３）。

次に、演算部５５２は、選択した所定数のサブフィールドを２相ＳＦに設定し、それ以外のサブフィールドを１相ＳＦに設定する（ステップＳ４）。以上により、演算部５５２によるサブフィールドの選択動作が終了する。

次に、図２２で説明した動作による１相ＳＦおよび２相ＳＦの設定について、各サブフィールドの点灯率の例を挙げて説明する。

図２３は、１相ＳＦおよび２相ＳＦの設定例を示す図である。なお、図２３において“×”はそのサブフィールドが１相ＳＦに設定されることを示し、“○”はそのサブフィールドが２相ＳＦに設定されることを示す。

図２３（ａ）の例では、第１〜第８ＳＦの点灯率が５０％であり、第９ＳＦおよび第１０ＳＦの点灯率が０％である。この場合、点灯率０％のサブフィールドの必要電圧は低いので、第９ＳＦおよび第１０ＳＦは１相ＳＦに設定される。また、第１〜第８ＳＦの点灯率はそれぞれ５０％であるので、より大きい輝度重みを有する第４〜第８ＳＦが優先的に２相ＳＦに設定される。

図２３（ｂ）の例では、第１〜第３ＳＦの点灯率が７０％であり、第４〜第７ＳＦの点灯率が５０％であり、第８ＳＦの点灯率が１０％であり、第９および第１０ＳＦの点灯率が０％である。この場合、図２３（ａ）と同様に、点灯率が０％である第９および第１０ＳＦは１相ＳＦに設定される。また、図２３（ｂ）の例では、点灯率１０％の第８ＳＦの必要電圧より点灯率７０％の第３ＳＦの必要電圧が高い。また、点灯率７０％の第２ＳＦの必要電圧より点灯率５０％の第４ＳＦの必要電圧が高い。したがって、第１〜第１０ＳＦうち第３〜第７のサブフィールドが２相ＳＦに設定される。

このように、第３の実施の形態においては、点灯率検出器６１により検出される点灯率および各サブフィールドの輝度重みに基づいて、所定数のサブフィールドが２相ＳＦに設定される。それにより、効率よく必要電圧を低下させつつ、放電セルの放電不良を防止することができる。

（４）第４の実施の形態
（４−１）構成
次に、本発明の第４の実施の形態に係るプラズマディスプレイ装置について、上記第１の実施の形態と異なる点を説明する。

図２４は本発明の第４の実施の形態に係るプラズマディスプレイ装置の回路ブロック図である。このプラズマディスプレイ装置は、図３のＡＰＬ検出器５６の代わりに温度検出器６２を備える。

温度検出器６２は、図示しない熱電対等の温度検出素子によりパネル１０の温度を検出し、検出した温度を示す信号をタイミング発生回路５５へ出力する。

タイミング発生回路５５は、温度検出器６２により検出される温度に基づいて、１相駆動動作のためのタイミング信号および２相駆動動作のためのタイミング信号を選択的に発生し、発生したタイミング信号を走査電極駆動回路５３へ供給する。それにより、走査電極ＳＣ１〜ＳＣｎが１相駆動動作または２相駆動動作により駆動される。

（４−２）動作
図２５は、任意のサブフィールドにおいて１相駆動動作により走査電極ＳＣ１〜ＳＣｎを駆動した場合のパネル１０の温度と必要電圧との関係を示す図である。なお本例では、１フィールドが第１ＳＦ〜第１０ＳＦにより構成される。

図２５に示すように、必要電圧は、パネル１０の温度が高いほど高くなる。また、図１９に示したように、２相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合、１相駆動動作によって走査電極ＳＣ１〜ＳＣｎを駆動する場合に比べて必要電圧が低下する。

図２６は、１相駆動動作および２相駆動動作の選択条件の一例を示す図である。なお、図２６に示す温度の値（℃）は、小数点以下一桁を四捨五入した値である。また、図２６において“×”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが１相駆動動作によって駆動されることを示し、“○”はそのサブフィールドにおいて走査電極ＳＣ１〜ＳＣｎが２相駆動動作によって駆動されることを示す。

本実施の形態においては、図２６に示すように、パネル１０の温度が高いほど２相ＳＦに設定されるサブフィールドの数が大きく設定される。この場合、パネル１０の温度が高い場合には必要電圧を十分に低下させることができ、パネル１０の温度が低い場合には維持期間を十分に確保することができる。それにより、放電セルの放電不良を防止しつつ、効率よく必要電圧を低下させることができる。

また、図２６に示すように、より輝度重みの大きいサブフィールドから優先的に２相ＳＦに設定される。この場合、必要電圧をさらに効率よく低下させることができる。

このように、第４の実施の形態においては、パネル１０の温度が高いほど１フィールドにおける２相ＳＦの数が大きく設定される。それにより、放電セルの放電不良を防止しつつ、必要電圧を効率よく低減することができる。

（５）他の実施の形態
上記実施の形態においては、走査電極駆動回路５３において、スイッチング素子としてｎチャネルＦＥＴおよびｐチャネルＦＥＴが用いられているが、スイッチング素子はこれらに限られない。

例えば、上記各回路において、ｎチャネルＦＥＴに代えてｐチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよいし、ｐチャネルＦＥＴに代えて、ｎチャネルＦＥＴまたはＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等を用いてもよい。

また、上記実施の形態においては、第１ＳＦにおいて全セル初期化動作を行っているが、第１ＳＦにおいて選択初期化動作を行い、第２ＳＦ以降のいずれかのＳＦにおいて全セル初期化動作を行ってもよい。

また、上記実施の形態においては、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１を第１の走査電極群とし、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎを第２の走査電極群としたが、走査電極ＳＣ１〜ＳＣｎ／２を第１の走査電極群とし、走査電極ＳＣｎ／２＋１〜ＳＣｎを第２の走査電極群としてもよい。なお、この場合、維持電極ＳＵ１〜ＳＵｎ／２が第１の維持電極群となり、維持電極ＳＵｎ／２＋１〜ＳＵｎが第２の維持電極群となる。

また、上記実施の形態においては、走査電極ＳＣ１〜ＳＣｎを第１および第２の走査電極群に分割し、パネル１０の全ての放電セルを第１および第２の放電セル群に分割しているが、走査電極ＳＣ１〜ＳＣｎを３つ以上の走査電極群に分割し、パネル１０の全ての放電セルを３つ以上の放電セル群に分割してもよい。

また、上記実施の形態においては、第１の走査電極群（走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１）にランプ波形Ｌ６，Ｌ９（図５）を印加しているが、第１の走査電極群にはランプ波形Ｌ６，Ｌ９を印加しなくてもよい。

また、上記実施の形態においては、２相駆動動作時における書込み期間に第１および第２の走査電極群を接地電位から（−Ｖａｄ＋Ｖｓｅｔ２（Ｖｓｅｔ３またはＶｓｅｔ４））まで一定の変化率で下降させているが、本発明はこれに限らない。例えば、第１および第２の走査電極群の電位を（−Ｖａｄ＋Ｖｈｉｚ）に瞬時に下降させた後、（−Ｖａｄ＋Ｖｈｉｚ）から（−Ｖａｄ＋Ｖｓｅｔ２（Ｖｓｅｔ３またはＶｓｅｔ４））まで緩やかに下降させてもよい。

また、上記第２〜第４の実施の形態においては、第１０ＳＦが最も大きい輝度重みを有するが、他のＳＦが最も大きい輝度重みを有してもよい。

（６）請求項の各構成要素と実施の形態の各要素との対応
以下、請求項の各構成要素と実施の形態の各要素との対応の例について説明するが、本発明は下記の例に限定されない。

上記実施の形態では、走査電極ＳＣ１，ＳＣ３，…，ＳＣｎ−１が複数の第１の走査電極の例であり、走査電極ＳＣ２，ＳＣ４，…，ＳＣｎが複数の第２の走査電極の例である。

また、第１の駆動回路ＤＲ１が第１の回路の例であり、第２の駆動回路ＤＲ２が第２の回路の例であり、電位Ｖｓｕｓまたは接地電位が第１の電位の例であり、（−Ｖａｄ＋Ｖｓｅｔ２）または（−Ｖａｄ＋Ｖｓｅｔ４）が第２の電位の例であり、（−Ｖａｄ＋Ｖｈｉｚ）が第３の電位の例であり、（−Ｖａｄ＋Ｖｓｃｎ）が第４の電位の例であり、接地電位が第５の電位の例であり、（−Ｖａｄ＋Ｖｓｅｔ２）または（−Ｖａｄ＋Ｖｓｅｔ３）が第６の電位の例である。

また、ランプ波形Ｌ２またはランプ波形Ｌ４が第１のランプ波形の例であり、ランプ波形Ｌ５またはランプ波形Ｌ８が第２のランプ波形の例であり、ランプ波形Ｌ６またはランプ波形Ｌ９が第３のランプ波形の例であり、第１および第２の駆動回路ＤＲ１，ＤＲ２ならびに回収回路３００を除く走査電極駆動回路５３の部分が電位制御回路の例であり、ノードＮ１が所定ノードの例であり、走査ＩＣ１００が第１の切替回路の例であり、走査ＩＣ１１０が第２の切替回路の例であり、ＡＰＬ検出器５６が輝度レベル検出部の例であり、点灯率検出器６１が点灯率検出部の例であり、演算部５５２が選択部の例であり、温度検出器６２が温度検出部の例である。

請求項の各構成要素として、請求項に記載されている構成または機能を有する他の種々の要素を用いることもできる。

本発明は、種々の画像を表示する表示装置に利用することができる。

Claims (12)

1. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、
   前記複数の第１の走査電極を駆動する第１の回路と、
   前記複数の第２の走査電極を駆動する第２の回路とを備え、
   前記第１および第２の回路は、前記複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、
   前記第１の回路は、前記２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、書込み期間において前記複数の第１の走査電極に順に走査パルスを印加し、
   前記第２の回路は、前記２相駆動動作時には、前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記書込み期間において前記複数の第２の走査電極を前記第３の電位よりも高い第４の電位に保持しつつ前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加する、プラズマディスプレイパネルの駆動装置。
2. 前記第２の回路は、前記２相駆動動作時には、前記書込み期間において前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、下降する第３のランプ波形を前記複数の第２の走査電極に印加する、請求項１記載のプラズマディスプレイパネルの駆動装置。
3. 前記第２の回路は、前記２相駆動動作時には、前記書込み期間において前記複数の第１の走査電極への走査パルスの印加後で前記複数の第２の走査電極への走査パルスの印加前に、前記第４の電位以下の第５の電位から第６の電位へ下降する第３のランプ波形を前記複数の第２の走査電極に印加する、請求項２記載のプラズマディスプレイパネルの駆動装置。
4. 前記第６の電位は、前記第２の電位よりも低い、請求項３記載のプラズマディスプレイパネルの駆動装置。
5. 所定ノードの電位を変化させる電位制御回路をさらに備え、
   前記第１の回路は、前記複数の第１の走査電極と前記所定ノードとの接続状態をそれぞれ切り替える複数の第１の切替回路を含み、
   前記第２の回路は、前記複数の第２の走査電極と前記所定ノードとの接続状態をそれぞれ切り替える複数の第２の切替回路を含み、
   前記電位制御回路は、前記少なくとも１つのサブフィールドの初期化期間において前記所定ノードの電位を前記第１の電位から前記第２の電位に下降させ、
   前記複数の第１の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記所定ノードの電位が前記第１の電位から前記第２の電位に変化するまでの期間に前記複数の第１の走査電極をそれぞれ前記所定ノードに接続し、
   前記複数の第２の切替回路は、前記少なくとも１つのサブフィールドの初期化期間において前記所定ノードの電位が前記第１の電位から前記第３の電位に変化するまでの期間に前記複数の第２の走査電極をそれぞれ前記所定ノードに接続し、前記所定ノードの電位が前記第３の電位から前記第２の電位に変化するまでの期間に前記複数の第２の走査電極を前記所定ノードから遮断する、請求項１記載のプラズマディスプレイパネルの駆動装置。
6. 前記プラズマディスプレイパネルは画像信号に基づいて駆動され、
   前記画像信号に基づいて前記プラズマディスプレイパネルに表示される１フレームの画像の平均輝度レベルを検出する輝度レベル検出部をさらに備え、
   前記第１および第２の回路は、前記輝度レベル検出部により検出される平均輝度レベルが高くなるほど前記複数のサブフィールドのうちより多くのサブフィールドにおいて前記２相駆動動作を行う、請求項１記載のプラズマディスプレイパネルの駆動装置。
7. 前記複数のサブフィールドはそれぞれ輝度重みを有し、
   前記第１および第２の回路は、前記複数のサブフィールドのうち予め定められた輝度重み以上の輝度重みを有するサブフィールドにおいて前記２相駆動動作を行う、請求項１記載のプラズマディスプレイパネルの駆動装置。
8. 前記プラズマディスプレイパネルは画像信号に基づいて駆動され、
   前記画像信号に基づいて、前記プラズマディスプレイパネルの点灯率を検出する点灯率検出部と、
   前記点灯率検出部により検出される点灯率に基づいて前記複数のサブフィールドのうち少なくとも１つのサブフィールドを選択する選択部とをさらに備え、
   前記第１および第２の回路は、前記選択部により選択されたサブフィールドにおいて前記２相駆動動作を行う、請求項１記載のプラズマディスプレイパネルの駆動装置。
9. 前記プラズマディスプレイパネルの温度を検出する温度検出部をさらに備え、
   前記第１および第２の回路は、前記温度検出部により検出される温度が高いほど前記複数のサブフィールドのうち多くのサブフィールドにおいて２相駆動動作を行う、請求項１記載のプラズマディスプレイパネルの駆動装置。
10. 複数の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置であって、
    前記複数の走査電極は、少なくとも第１および第２の走査電極群を含む複数の走査電極群からなり、
    前記第１の走査電極群を駆動する第１の回路と、
    前記第２の走査電極群を駆動する第２の回路とを備え、
    前記第１および第２の回路は、前記複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、
    前記第１の回路は、前記２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記第１の走査電極群に印加し、書込み期間において前記第１の走査電極群に順に走査パルスを印加し、
    前記第２の回路は、前記２相駆動動作時には、前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記第２の走査電極群に印加し、前記書込み期間において前記第２の走査電極群を前記第３の電位よりも高い第４の電位に保持しつつ前記第１の走査電極群への走査パルスの印加後に前記第２の走査電極群に順に走査パルスを印加する、プラズマディスプレイパネルの駆動装置。
11. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルを、１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動方法であって、
    前記複数のサブフィールドのうち少なくとも１つのサブフィールドの初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、書込み期間において前記複数の第１の走査電極に順に走査パルスを印加するステップと、
    前記少なくとも１つのサブフィールドの前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記書込み期間において前記複数の第２の走査電極を前記第３の電位よりも高い第４の電位に保持しつつ前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加するステップとを備える、プラズマディスプレイパネルの駆動方法。
12. 複数の第１および第２の走査電極、複数の維持電極ならびに複数のデータ電極の交差部にそれぞれ放電セルを有するプラズマディスプレイパネルと、
    前記プラズマディスプレイパネルを１フィールド期間が複数のサブフィールドを含むサブフィールド法で駆動する駆動装置とを備え、
    前記駆動装置は、
    前記複数の第１の走査電極を駆動する第１の回路と、
    前記複数の第２の走査電極を駆動する第２の回路とを含み、
    前記第１および第２の回路は、前記複数のサブフィールドのうち少なくとも１つのサブフィールドにおいて２相駆動動作を行い、
    前記第１の回路は、前記２相駆動動作時には、初期化期間において第１の電位から第２の電位に下降する第１のランプ波形を前記複数の第１の走査電極に印加し、書込み期間において前記複数の第１の走査電極に順に走査パルスを印加し、
    前記第２の回路は、前記２相駆動動作時には、前記初期化期間において前記第１の電位から前記第２の電位よりも高い第３の電位に下降する第２のランプ波形を前記複数の第２の走査電極に印加し、前記書込み期間において前記複数の第２の走査電極を前記第３の電位よりも高い第４の電位に保持しつつ前記複数の第１の走査電極への走査パルスの印加後に前記複数の第２の走査電極に順に走査パルスを印加する、プラズマディスプレイ装置。

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