KR100692041B1 - 플라즈마 디스플레이 장치 및 그 구동 방법 - Google Patents

플라즈마 디스플레이 장치 및 그 구동 방법 Download PDF

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Abstract

본 발명은 플라즈마 디스플레이 장치에 관한 것으로, 더욱 상세하게는 구동시 발생되는 잔상성 오방전을 방지할 수 있는 플라즈마 디스플레이 장치 및 그 구동 방법에 관한 것이다.
본 발명에 따른, 플라즈마 디스플레이 장치는 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극을 포함하는 유지 전극이 복수개 형성된 플라즈마 디스플레이 패널; 상기 복수의 유지 전극을 구동시키기 위한 구동부; 및 리셋 기간 동안, 상기 스캔 전극에는 셋업 펄스의 최고 전압 레벨 보다 낮은 제1 전압 레벨에서 하강하는 하강 펄스를 인가한 후, 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨에서 하강하는 셋다운 펄스를 인가하고, 상기 하강 펄스가 인가되는 동안, 상기 서스테인 전극에는 정극성 펄스를 인가하도록 상기 구동부를 제어하는 구동 펄스 제어부를 포함하는 것을 특징으로 한다.
프리 리셋(Pre-Reset), 잔상성 오방전, 보색 잔상, 화면 왜곡 현상

Description

플라즈마 디스플레이 장치 및 그 구동 방법{Plasma Display Apparatus and Driving Method Thereof}
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 2는 종래의 플라즈마 디스플레이 장치의 화상을 구현하는 방법을 나타낸 도이다.
도 3a는 종래 플라즈마 디스플레이 장치의 구동 파형을 나타낸 도이다.
도 3b는 종래의 구동 파형에 따른 방전셀 내에 분포하는 벽전하를 설명하기 위한 도이다.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도이다.
도 5a는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구동 파형을 나타낸 도이다.
도 5b는 본 발명의 일실시예에 따른 구동 파형에 따른 방전셀 내에 분포하는 벽전하를 설명하기 위한 도이다.
도 6은 본 발명의 일실시예에 따른 셋업 펄스와 하강 펄스의 관계를 설명하기 위한 파형도이다.
도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 변형된 파형 을 나타낸 도이다.
도 8은 본 발명의 일실시예에 따른 프리 리셋 펄스를 포함하는 파형을 설명하기 위한 파형도이다.
***** 도면의 주요부분에 대한 부호의 설명*****
400; 플라즈마 디스플레이 패널 410; 데이터 구동부
420; 스캔 구동부 430; 서스테인 구동부
440; 구동 펄스 제어부 450; 구동 전압 발생부
본 발명은 플라즈마 디스플레이 장치에 관한 것으로, 더욱 상세하게는 구동시 발생되는 잔상성 오방전을 방지할 수 있는 플라즈마 디스플레이 장치 및 그 구동 방법에 관한 것이다.
일반적으로 플라즈마 디스플레이 장치(Plasma Display Apparatus)는 전면기판과 후면기판 사이에 형성된 격벽이 하나의 단위 셀을 이루는 플라즈마 디스플레이 패널을 포함한다. 각 셀 내에는 네온(Ne), 헬륨(He) 또는 네온 및 헬륨의 혼합기체(Ne+He)와 같은 주 방전 기체와 소량의 크세논을 함유하는 불활성 가스가 충진되어 있다. 고주파 전압에 의해 방전이 될 때, 불활성 가스는 진공자외선(Vacuum Ultraviolet rays)을 발생하고 격벽 사이에 형성된 형광체를 발광시켜 화상이 구현 된다. 이와 같은 플라즈마 디스플레이 장치는 얇고 가벼운 구성이 가능하므로 차세대 표시장치로서 각광받고 있다.
도 1은 일반적인 플라즈마 디스플레이 패널의 구조를 나타낸 도이다.
도 1에 도시된 바와 같이, 플라즈마 디스플레이 패널은 화상이 디스플레이 되는 표시면인 전면 글라스(101)에 스캔 전극(102)과 서스테인 전극(103)이 쌍을 이뤄 형성된 복수의 유지전극쌍이 배열된 전면기판(100) 및 배면을 이루는 후면 글라스(111) 상에 상술한 복수의 유지전극쌍과 교차되도록 복수의 어드레스 전극(113)이 배열된 후면기판(110)이 일정거리를 사이에 두고 평행하게 결합된다.
전면기판(100)은 하나의 방전셀에서 상호 방전시키고 셀의 발광을 유지하기 위한 스캔 전극(102) 및 서스테인 전극(103), 즉 투명한 ITO(Indium Thin Oxide) 물질로 형성된 투명 전극(a)과 금속 재질로 제작된 버스 전극(b)으로 구비된 스캔 전극 및 서스테인 전극(103)의 방전 전류를 제한하며 전극 쌍 간을 절연시켜주는 하나 이상의 유전체층(104)에 의해 덮혀진다. 유전체층(104) 전면에는 방전 조건을 용이하게 하기 위하여 산화마그네슘(MgO)을 증착한 보호층(105)이 형성된다.
후면기판(110)은 복수개의 방전 공간 즉, 방전셀을 형성시키기 위한 스트라이프 타입(또는 웰 타입)의 격벽(112)이 평행을 유지하여 배열된다. 또한, 어드레스 방전을 수행하는 다수의 어드레스 전극(113)이 격벽(112)에 대해 평행하게 배치된다. 후면기판(110)의 상측면에는 서스테인 방전시 화상 표시를 위한 가시광선을 방출하는 R, G, B 형광체(114)가 도포된다. 어드레스 전극(113)과 형광체(114) 사이에는 어드레스 전극(113)을 보호하기 위한 유전체층(115)이 형성된다.
도 2는 종래의 플라즈마 디스플레이 장치의 화상을 구현하는 방법을 나타낸 도이다.
도 2에 도시된 바와 같이, 플라즈마 디스플레이 장치는 하나의 프레임 기간을 방전횟수가 서로 다른 복수개의 서브필드로 나누고, 입력되는 영상 신호의 계조값에 해당하는 서브필드 기간에 플라즈마 디스플레이 패널을 발광시켜줌으로써 화상이 구현된다.
각 서브필드는 방전을 균일하게 일으키기 위한 리셋 기간, 방전 셀을 선택하기 위한 어드레스 기간 및 방전횟수에 따라 계조를 구현하는 서스테인 기간으로 나뉘어진다. 예를 들어, 256 계조로 화상을 표시하고자 하는 경우에 1/60 초에 해당하는 프레임 기간(16.67ms)은 8개의 서브필드들로 나누어지게 된다.
아울러, 8개의 서브 필드들 각각은 리셋기간, 어드레스 기간 및 서스테인 기간으로 다시 나누어지게 된다. 여기서, 서스테인 기간은 각 서브필드에서 2n(n=0,1,2,3,4,5,6,7)의 비율로 증가된다. 이와 같이 각 서브필드에서 서스테인 기간이 달라지게 되므로 화상의 계조(Gray level)를 구현할 수 있게 된다. 이와 같은 플라즈마 디스플레이 장치의 구동원리에 대하여 살펴보면 다음 도 3a 및 도 3b와 같다.
도 3a는 종래 플라즈마 디스플레이 장치의 구동 파형을 나타낸 도이다.
도 3a에 도시된 바와 같이, 플라즈마 디스플레이 장치는 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프(Ramp-up) 파형이 동시에 인가된다. 이 상승 램프 파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
셋다운 기간에는 상승 램프 파형이 공급된 후, 상승 램프 파형의 피크전압보다 낮은 정극성 전압에서 떨어지기 시작하여 그라운드(GND)레벨 전압 이하의 특정 전압레벨까지 떨어지는 하강 램프(Ramp-down) 파형이 셀들 내에 미약한 소거 방전을 일으킴으로써 스캔 전극에 과도하게 형성된 벽 전하를 충분히 소거시키게 된다. 이 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 어드레스 펄스가 인가된다. 이 스캔 펄스와 어드레스 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 어드레스 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정 극성 바이어스 전압(Vzb)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압레벨이 작은 소거 램프(Ramp-ers) 파형의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다.
이러한 구동 펄스에 의해 방전셀 내에 분포하게 되는 벽전하를 도 3b를 결부하여 살펴보면 다음과 같다.
도 3b는 종래의 구동 파형에 따른 방전셀 내에 분포하는 벽전하를 설명하기 위한 도이다.
도 3b를 살펴보면, 리셋 기간의 셋업기간에는 정극성의 상승 램프의 펄스가 스캔 전극(Y)으로 공급되고, 서스테인 전극(Z) 및 어드레스 전극(X)에는 상술한 스캔 전극(Y)에 공급되는 펄스보다 상대적으로 낮은 전위의 펄스가 공급되어 도 3b의 (a)와 같이 스캔 전극(Y)상에는 부극성 전하들이 위치하고, 서스테인 전극(Z) 및 어드레스 전극(X) 상에는 정극성의 전하들이 위치한다.
이후에 셋다운 기간에서는 하강 램프의 펄스가 스캔 전극(Y)으로 공급되고, 서스테인 전극(Z) 및 어드레스 전극(X)에는 소정의 바이어스 전압, 바람직하게는 그라운드 레벨(GND)의 전압이 공급 및 유지되어 도3b의 (b)와 같이 셋업기간에서 방전셀 내에 과도하게 쌓인 벽전하를 일정부분 소거시킨다. 이러한 소거 과정을 통해 각각의 방전셀 내에서의 벽전하의 분포가 고르게 되는 것이다.
이후에 어드레스 기간에서는 스캔 전극(Y)에 공급되는 스캔 펄스와 어드레스 전극(X)에 공급되는 어드레스 펄스에 의해 어드레스 방전이 (c)와 같이 발생한다.
이후에 서스테인 기간에서는 스캔 전극(Y)과 서스테인 전극(Z)간에 교번하는 서스테인 펄스가 인가되어 서스테인 방전이 (d)와 같이 발생한다.
한편, 종래에는 셋업 기간에 형성된 벽전하들이 셋다운 기간을 통해 스캔 전극(Y)과 어드레스 전극(X) 사이에 주로 소거가 일어난다. 이에 따라, 스캔 전극(Y)과 서스테인 전극(Z)간에 형성된 벽전하는 여전히 유지하게 된다.
또한, R(Red), G(Green), B(Blue)의 셀이 하나의 픽셀을 이루며, 상기 픽셀이 단색 패턴을 가질 때, 즉 구동시 온(on)되지 않는 셀이 지속될 때, 이웃하는 셀에서 확산되는 전하(Charged particle)가 상기 온(on)되지 않는 셀에 전달된다.
이와 같이, 고착된 벽전하와 이웃하는 셀에서 확산된 전하에 의해 온(on)되지 않아야 될 셀에서 어드레스 기간 동안 스캔 전극(Y)과 서스테인 전극(Z)간에 오방전이 발생하는데 이를 잔상성 오방전이라 한다. 종래의 플라즈마 디스플레이 장치는 이러한 잔상성 오방전으로 인하여 서스테인 기간에 방전이 유지됨에 따라 휘점(spot)이 발생하는 문제점이 있다.
이때, 고착된 벽전하를 소거하기 위한 펄스를 인가할 경우, 셋업 기간에 형성된 과도한 벽전하로 인해 오히려 방전이 발생할 가능성이 높다. 이에 따라, 표시 화면의 왜곡 현상이 발생할 수 있는 문제점을 고려하여야 한다.
본 발명은 상기와 같은 문제점들을 해결하기 위한 것으로, 플라즈마 디스플레이 장치 및 그 구동 방법을 개선하여 잔상성 오방전을 억제할 수 있는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
또한, 본 발명의 다른 목적은 플라즈마 디스플레이 장치 및 그 구동 방법을 개선하여 구현되는 단색 패턴에서의 휘점 문제를 개선할 수 있는 플라즈마 디스플레이 장치를 제공하는데 그 목적이 있다.
또한, 본 발명의 또 다른 목적은 상기 목적들을 개선하기 위해 인가되는 펄스로 인해 표시 화면의 왜곡 현상을 방지할 수 있는 플라즈마 디스플레이 장치를 제공하는 것이다.
상기의 목적을 달성하기 위하여, 본 발명의 플라즈마 디스플레이 장치는 스캔 전극과 서스테인 전극을 포함하는 유지 전극이 복수개 형성된 플라즈마 디스플레이 패널; 상기 복수의 유지 전극을 구동시키기 위한 구동부; 및 리셋 기간 동안, 상기 스캔 전극에는 셋업 펄스의 최고 전압 레벨 보다 낮은 제1 전압 레벨에서 하강하는 하강 펄스를 인가한 후, 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨에서 하강하는 셋다운 펄스를 인가하고, 상기 하강 펄스가 인가되는 동안, 상기 서스테인 전극에는 정극성 펄스를 인가하도록 상기 구동부를 제어하는 구동 펄스 제어부를 포함하는 것을 특징으로 한다.
본 발명의 제1 전압 레벨은 스캔 기간 동안 인가되는 스캔 기준 펄스와 동일 한 전압 레벨인 것을 특징으로 한다.
본 발명의 제1 전압 레벨은 110 V 이상 130 V 이하인 것을 특징으로 한다.
본 발명의 제2 전압 레벨은 그라운드(GND) 레벨인 것을 특징으로 한다.
본 발명의 하강 펄스의 최저 전압 레벨은 - 50 V 이상 - 10 V 이하인 것을 특징으로 한다.
본 발명은 스캔 전극에 인가되는 셋업 펄스의 전압 레벨에 따라 상기 하강 펄스의 최저 전압 레벨이 제어되는 것을 특징으로 한다.
본 발명의 정극성 펄스는 서스테인 기간 동안 인가되는 서스테인 펄스와 동일한 전압 레벨을 사용하는 것을 특징으로 한다.
본 발명의 하강 펄스는 상기 셋다운 펄스와 동일한 전압원으로부터 공급되는 전압을 사용하는 것을 특징으로 한다.
본 발명의 하강 펄스의 부극성 전압의 크기는 상기 셋다운 펄스의 부극성 전압 크기의 30% 이하인 것을 특징으로 한다.
본 발명의 하강 펄스의 폭은 10 ㎲ 이상 30 ㎲ 이하인 것을 특징으로 한다.
본 발명의 하강 펄스는 적어도 하나 이상의 서브필드 기간에 인가되는 것을 특징으로 한다.
본발명은 셋업 펄스 이전에 상기 서스테인 전극에는 정극성 펄스가 인가되고, 상기 정극성 펄스와 동기되어 상기 스캔 전극에는 부극성 펄스가 인가되는 것을 특징으로 한다.
본 발명의 첫번째 서브필드의 상기 하강 펄스의 최저 전압 레벨은 나머지 서 브필드의 상기 하강 펄스의 최저 전압 레벨과 서로 다른 것을 특징으로 한다.
본 발명의 첫번째 서브필드의 상기 하강 펄스의 최저 전압 레벨은 - 20 V 이상 - 10 V 이하이고, 나머지 서브필드의 상기 하강 펄스의 최저 전압 레벨은 -50 V 이상 - 10 V 이하인 것을 특징으로 한다.
본 발명의 첫번째 서브필드의 상기 하강 펄스의 폭은 10 ㎲ 이상 20 ㎲ 이하이고, 나머지 서브필드의 상기 하강 펄스의 폭은 20 ㎲ 이상 30 ㎲ 이하인 것을 특징으로 한다.
본 발명의 스캔 전극에 인가되는 첫번째 서브필드의 셋업 펄스의 최고 전압 레벨은 나머지 서브필드의 셋업 펄스의 최고 전압 레벨과 서로 다른 것을 특징으로 한다.
이하에서는 본 발명에 따른 구체적인 실시예를 첨부된 도면을 참조하여 설명한다.
도 4는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구조를 설명하기 위한 도이다.
도 4에 도시된 바와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 플라즈마 디스플레이 패널(400), 데이터 구동부(410), 스캔 구동부(420), 서스테인 구동부(430), 구동 펄스 제어부(440) 및 구동 전압 발생부(450)를 구비한다.
플라즈마 디스플레이 패널(400)은 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)과, 상기 스캔 전극(Y1 내지 Yn) 및 서스테인 전극(Z)과 교차하는 복수의 어드레스 전극(X1 지 Xm)이 형성된다.
데이터 구동부(410)는 플라즈마 디스플레이 패널(400)에 형성된 어드레스 전극들(X1 내지 Xm)에 데이터를 인가한다. 여기서, 데이터는 외부에서 입력되는 영상신호를 처리하는 영상신호 처리부(미도시)에서 처리된 영상신호 데이터이다.
데이터 구동부(410)는 구동 펄스 제어부(440)로부터의 데이터 타이밍 제어 신호(CTRX)에 응답하여 데이터를 샘플링하고 래치한 다음, 어드레스 전압(Va)을 갖는 어드레스 펄스를 각각의 어드레스 전극들(X1 내지 Xm)에 공급한다.
스캔 구동부(420)는 플라즈마 디스플레이 패널(400)에 형성된 스캔 전극들(Y1 내지 Yn)을 구동한다. 먼저, 스캔 구동부(420)는 리셋 기간 동안 구동 펄스 제어부(440)의 제어 하에 구동 전압 발생부(450)로부터 인가되는 Vs, Vsetup 및 -Vy의 조합으로 램프 파형을 이루는 셋업 펄스와 셋다운 펄스를 스캔 전극들(Y1 내지 Yn)에 공급한다.
본 발명의 일실시예에 따른 스캔 구동부(420)는 셋다운 펄스 이전에 하강 펄스를 공급한다. 하강 펄스는 셋업 펄스의 최고 전압 레벨 보다 낮은 제1 전압 레벨에서 셋다운 펄스의 최저 전압 레벨이 높은 부극성 전압 레벨로 점진적으로 하강하는 파형을 갖는다. 이와 같은 하강 펄스는 온(on)되지 않는 셀의 스캔 전극(Y1 내지 Yn)과 서스테인 전극(Z)간에 고착되는 벽전하를 소거하기 위한 펄스이다. 벽전하를 소거하기 위해 상기 하강 펄스가 인가되는 동안 서스테인 구동부(430)에서는 정극성 펄스를 서스테인 전극(Z)에 공급한다. 이에 관한 보다 상세한 설명은 이후 도 5a 내지 도 8을 통해 기술하기로 한다.
이후, 어드레스 기간 동안 스캔 기준 전압(Vsc)에서 스캔 전압(-Vy)으로 인가되는 스캔 펄스를 스캔 전극들(Y1 내지 Yn) 각각에 순차적으로 공급한다.
이후, 스캔 구동부(420)는 서스테인 기간 동안 그라운드(GND) 레벨에서 서스테인 전압(Vs)으로 인가되는 서스테인 방전을 하기 위한 적어도 하나 이상의 서스테인 펄스를 스캔 전극들(Y1 내지 Yn)에 공급한다.
서스테인 구동부(430)는 플라즈마 디스플레이 패널(400)에 공통전극을 이루며 형성된 서스테인 전극들(Z)을 구동한다.
본 발명의 일실시예에 따른 서스테인 구동부(430)는 구동 펄스 제어부(440)의 제어 하에 스캔 전극(Y1 내지 Yn)에 본 발명의 하강 펄스가 인가되는 동안 서스테인 펄스과 동일한 전압(Vs)의 정극성 펄스를 서스테인 전극(Z)에 공급한다.
또한, 어드레스 기간 동안 바이어스 전압(Vzb)을 서스테인 전극(Z)들에 공급하고, 서스테인 기간 동안 그라운드(GND) 레벨에서 서스테인 전압(Vs)으로 인가되는 서스테인 방전을 하기 위한 적어도 하나 이상의 서스테인 펄스를 서스테인 전극(Z)들에 공급하게 된다.
구동 펄스 제어부(440)는 플라즈마 디스플레이 패널(400) 구동시 데이터 구 동부(410), 스캔 구동부(420) 및 서스테인 구동부(430)를 제어한다. 즉, 구동 펄스 제어부(440)는 상술한 바와 같은 리셋 기간, 어드레스 기간, 서스테인 기간에 데이터 구동부(410), 스캔 구동부(420) 및 서스테인 구동부(430)의 동작 타이밍과 동기화를 제어하기 위한 타이밍 제어신호(CTRX, CTRY, CTRZ)를 생성하고, 각각의 구동부(410, 420, 430)로 각각의 타이밍 제어신호(CTRX, CTRY, CTRZ)를 전송한다.
이때, 데이터 제어신호(CTRX)에는 데이터를 샘플링하기 위한 샘플링 클럭, 래치 제어신호, 데이터 구동부(410) 내의 에너지 회수회로 및 구동 스위치소자의 온/오프 타임을 제어하기 위한 스위치 제어신호가 포함된다. 스캔 제어신호(CTRY)에는 스캔 구동부(420) 내의 에너지 회수회로와 구동 스위치소자의 온/오프 타임을 제어하기 위한 스위치 제어신호가 포함되고, 서스테인 제어신호(CTRZ)에는 서스테인 구동부(430) 내의 에너지 회수회로와 구동 스위치소자의 온/오프 타임을 제어하기 위한 스위치 제어신호가 포함된다.
구동 전압 발생부(450)는 구동 펄스 제어부(440)와 각각의 구동부(410, 420, 430)에 필요한 구동 전압을 발생시키고, 공급한다. 즉, 구동 전압 발생부(450)는 셋업 전압(Vsetup), 스캔 기준 전압(Vsc), 스캔 전압(-Vy), 서스테인 전압(Vs), 어드레스 전압(Va) 및 바이어스 전압(Vzb)을 발생한다. 이러한 구동 전압들은 방전가스의 조성이나 방전셀 구조에 따라 조절할 수 있다. 여기서, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치에 따라 구현되는 구동 펄스 및 플라즈마 디스플레이 패널 내에 분포하는 벽전하 상태를 살펴보면 다음 도 5a 및 도 5b와 같다.
도 5a는 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 구동 파형 을 나타낸 도이다.
도 5a에 도시된 바와 같이, 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치는 모든 셀들을 초기화시키기 위한 리셋 기간, 방전할 셀을 선택하기 위한 어드레스 기간, 선택된 셀의 방전을 유지시키기 위한 서스테인 기간 및 방전된 셀 내의 벽전하를 소거하기 위한 소거 기간으로 나뉘어 구동된다.
리셋 기간에 있어서, 셋업 기간에는 모든 스캔 전극들에 상승 램프(Ramp-up) 파형이 동시에 인가된다. 이 상승 램프 파형에 의해 전화면의 방전셀들 내에는 약한 암방전(Dark Discharge)이 일어난다. 이 셋업 방전에 의해 어드레스 전극과 서스테인 전극 상에는 정극성 벽전하가 쌓이게 되며, 스캔 전극 상에는 부극성의 벽전하가 쌓이게 된다.
본 발명의 일실시예에서는 잔상성 오방전을 방지하기 위해 스캔 전극과 서스테인 전극 간에 형성된 벽전하를 선택적으로 소거하도록 한다. 이를 위해 스캔 전극에는 셋업 기간에 상승 램프 파형이 공급된 후, 상승 램프 파형의 최고 전압 레벨 보다 낮은 제1 전압 레벨에서 셋다운 펄스의 최저 전압 레벨이 높은 부극성 전압 레벨로 점진적으로 하강하는 하강 펄스가 인가된다. 하강 펄스가 인가되는 시점에 서스테인 전극에는 정극성 펄스가 인가됨으로써, 스캔 전극과 서스테인 전극 간에 미약한 소거 방전이 일어난다.
소거 방전을 통해, 구동시 단색 패턴을 나타내는 영역에서의 온(on)되지 않는 셀에 과도하게 축적된 벽전하를 선택적으로 소거함으로써, 보다 효율적으로 휘점 문제를 개선할 수 있다.
본 발명의 일실시예에서는 고착된 벽전하를 소거하기 위해 높은 전압 레벨의 정극성 펄스, 예컨대 서스테인 전압(Vs)을 서스테인 전극에 인가할 경우, 셋업 기간에 형성된 과도한 벽전하로 인해 오히려 강한 방전이 발생할 가능성이 높다. 이에 따라, 표시 화면의 왜곡 현상이 발생할 수 있는 점을 고려하여 본 발명의 일실시예에 따른 하강 펄스는 인가되는 시점의 제1 전압 레벨은 정극성 전압 레벨에서부터 점진적으로 하강하는 파형을 갖도록 한다. 즉, 하강 펄스가 인가되는 시점에서 정극성 펄스가 인가되는 서스테인 전극과 하강 펄스가 인가되는 스캔 전극 간에 전압차를 줄임으로써, 방전이 발생하는 것을 방지할 수 있다.
이때, 하강 펄스 인가 시점의 제1 전압 레벨은 셋업 펄스의 최고 전압 레벨 보다 낮도록 한다. 이는 하강 펄스 인가 기간에 대한 구동 마진을 확보하고, 하드웨어 구성에 있어서 비용 절감을 도모하며, 벽전하 소거를 효율적으로 하기 위한 것이다.
바람직하게는 제1 전압 레벨이 스캔 기간 동안 인가되는 스캔 기준 전압(Vsc)과 동일한 전압 레벨을 갖도록 한다. 이에 따라, 서스테인 전극에 인가되는 정극성 펄스와의 전압차로 인해 하강 펄스 인가와 동시에 벽전하 소거가 진행된다.
또한, 스캔 기준 전압(Vsc)과 동일한 전압원에서 공급되는 전압을 기준 전압으로 하고, 부극성 전압원에서 공급되는 부극성 전압, 예컨대 -Vy의 크기를 점진적으로 증가시켜서 하강 펄스를 구현함으로써, 하드웨어 구성을 보다 효율적으로 할 수 있다. 따라서, 본 발명의 일실시예에 따른 정극성 전압 레벨, 즉 Vsc의 전압 레벨은 110 V 이상에서 130 V 이하인 것이 바람직하다.
본 발명의 일실시예에서는 최저 전압 레벨이 - 50 V 이상에서 - 10 V 이하가 되도록 하강 펄스를 인가한다. 수치 한정된 - 50 V 미만에서는 스캔 전극과 서스테인 전극 간에 소거 방전이 과도하게 발생되어 암 잔상이 나타나게 되고, - 10 V를 초과하게 되면, 스캔 전극과 서스테인 전극 간에 오방전을 억제할 수 있을 정도의 벽전하 소거가 이루어지지 않는다. 소거 방전은 하강 펄스 인가와 동시에 개시되지만 벽전하 소거는 주로 부극성 전압 레벨에서 이루어지기 때문이다.
이와 같은 하강 펄스의 최저 전압 레벨은 셋업 기간에 인가되는 셋업 펄스의 전압 레벨에 따라 제어된다. 셋업 펄스의 전압 레벨에 따라 쌓여지는 벽전하량이 달라지기 때문에 이에 따라 벽전하를 소거하기 위한 하강 펄스의 최저 전압 레벨도 조절되도록 한다. 이에 관한 보다 상세한 설명은 이후 도 6을 통해 보다 상세히 기술하기로 한다.
또한, 하강 펄스는 적절하게 소거 방전을 일으키기 위해 그 폭을 10 ㎲ 이상 30 ㎲ 이하로 하는 것이 바람직하다.
앞서 언급한 바와 같이, 본 발명의 일실시예에 따른 하강 펄스를 인가하기 위해 셋다운 펄스와 동일한 전압원으로부터 공급되는 부극성 전압의 스위칭 타임(switching time)을 조절함으로써, 하강 펄스의 파형을 구현할 수 있으며, 하드웨어 구성에 있어서도 생산 비용을 절감할 수 있다.
이때, 본 발명의 일실시예에서는 셋다운 펄스와 동일한 전압원의 전압(-Vy)를 사용하되, 하강 펄스의 부극성 전압의 크기는 셋다운 펄스의 부극성 전압 크기의 30% 이하인 것을 특징으로 한다. 여기서, 부극성 전압의 크기는 그라운드(GND) 레벨과 하강 펄스의 최저 부극성 전압 레벨 간의 차이의 절대값이다.
하강 펄스의 부극성 전압 크기가 셋다운 펄스의 부극성 전압 크기(대략, 200V)의 30%를 초과하게 되면, 스캔 전극과 서스테인 전극 간에 소거 방전에 의해 리셋 광이 증가하게 된다. 특히, 단색 패턴을 갖는 영역에서는 온(on)되지 않는 셀의 리셋 광에 의해 암 잔상이 발생하게 되는데 이를 보색 잔상이라 일컫는다. 본 발명의 일실시예에서는 하강 펄스로 인해 나타날 수 있는 보색 잔상을 고려하여 상술한 바와 같이, 셋다운 펄스의 전압 크기의 30% 이하로 하강 펄스의 부극성 전압의 크기를 제어하도록 한다.
또한, 본 발명의 일실시예에서는 앞서 설명한 정극성 전압 레벨인 제1 전압 레벨로부터 하강하는 하강 펄스에 따라, 전압 레벨이 높은 서스테인 전압(Vs)을 서스테인 전극에 인가되는 정극성 펄스로 사용하여도 안정된 소거를 할 수 있다.
이와 같이, 서스테인 펄스와 동일한 크기의 전압(Vs)을 사용함으로써, 상기 하강 펄스와 함께 전압 차를 형성하여 소거 방전을 할 수 있게 되며, 하드웨어 구성에 있어서 생산 비용을 절감할 수 있다. 또한, 실질적인 회로 구성에 있어서도, Vs 전압 인가단에는 에너지 회수 회로가 형성되어 있기 때문에, 구동시 발생되는 EMI(Electromagnetic Interference)를 저감할 수 있고, 정극성 펄스의 피킹(Peaking) 성분을 줄일 수 있다.
셋다운 기간에는 하강 펄스 공급 후, 제1 전압 레벨 보다 낮은 제2 전압 레벨에서 하강 펄스의 최저 전압 레벨 보다 낮은 전압(-Vy) 레벨까지 하강하는 하강 램프(Ramp-down)를 이루는 셋다운 펄스가 인가된다. 여기서, 제2 전압 레벨은 그라 운드(GND) 레벨인 것이 바람직하다. 이때, 셀들 내에는 스캔 전극과 어드레스 전극 간에 소거 방전을 일으킴으로써, 스캔 전극과 어드레스 전극 간에 형성된 벽 전하를 충분히 소거시키게 된다. 셋다운 방전에 의해 어드레스 방전이 안정되게 일어날 수 있을 정도의 벽전하가 셀들 내에 균일하게 잔류된다.
어드레스 기간에는 부극성 스캔 펄스가 스캔 전극들에 순차적으로 인가됨과 동시에 스캔 펄스에 동기되어 어드레스 전극에 정극성의 어드레스 펄스가 인가된다. 스캔 펄스와 어드레스 펄스의 전압 차와 리셋 기간에 생성된 벽 전압이 더해지면서 어드레스 펄스가 인가되는 방전셀 내에는 어드레스 방전이 발생된다. 어드레스 방전에 의해 선택된 셀들 내에는 서스테인 전압(Vs)이 인가될 때 방전이 일어날 수 있게 하는 정도의 벽전하가 형성된다. 서스테인 전극에는 어드레스 기간 동안에 스캔 전극과의 전압차를 줄여 스캔 전극과의 오방전이 일어나지 않도록 정극성 바이어스 전압(Vzb)이 공급된다.
서스테인 기간에는 스캔 전극과 서스테인 전극들에 교번적으로 서스테인 펄스(Sus)가 인가된다. 어드레스 방전에 의해 선택된 셀은 셀 내의 벽 전압과 서스테인 펄스가 더해지면서 매 서스테인 펄스가 인가될 때 마다 스캔 전극과 서스테인 전극 사이에 서스테인 방전 즉, 표시방전이 일어나게 된다.
서스테인 방전이 완료된 후, 소거 기간에서는 펄스폭과 전압 레벨이 낮은 소거 램프(Ramp-ers) 파형의 전압이 서스테인 전극에 공급되어 전화면의 셀들 내에 잔류하는 벽 전하를 소거시키게 된다. 이러한 본 발명의 일실시예에 따른 구동 펄스에 의해 방전셀 내에 분포하게 되는 벽전하를 도 5b를 결부하여 살펴보면 다음과 같다.
도 5b는 본 발명의 일실시예에 따른 구동 파형에 따른 방전셀 내에 분포하는 벽전하를 설명하기 위한 도이다.
도 5b를 살펴보면, 리셋 기간의 셋업 기간에는 정극성의 상승 램프의 펄스가 스캔 전극(Y)으로 공급되고, 서스테인 전극(Z) 및 어드레스 전극(X)에는 상술한 스캔 전극(Y)에 공급되는 펄스보다 상대적으로 낮은 전위의 펄스가 공급된다. 이에 따라, 도 5b의 (a)와 같이, 스캔 전극(Y)상에는 부극성 전하들이 위치하고, 서스테인 전극(Z) 및 어드레스 전극(X) 상에는 정극성의 전하들이 위치한다. 이때, 단색 패턴을 유지하는 픽셀에는, 즉 오프(off)된 상태가 지속되는 셀(B)에는 이웃하는 온(on)된 상태가 지속되는 셀(R 또는 G)에서 확산되는 전하(Charged particle)가 전달된다.
이후에 하강 펄스 인가 기간에는 본 발명의 일실시예에 따른 하강 펄스가 스캔 전극(Y)에 공급되고, 정극성 펄스가 서스테인 전극(Z)에 공급된다. 이에 따라, 도 5b의 (b)와 같이, 벽전하가 과도하게 고착된 오프(off)된 상태가 지속되는 셀(B)에서 스캔 전극(Y)과 서스테인 전극(Z) 간에 선택적인 소거 방전이 발생하게 된다.
이후에 셋다운 기간에서는 하강 펄스의 최저 전압 레벨 보다 최저 전압 레벨이 낮은 셋다운 펄스가 스캔 전극(Y)으로 공급되고, 서스테인 전극(Z) 및 어드레스 전극(X)에는 소정의 바이어스 전압, 바람직하게는 그라운드 레벨(GND)의 전압이 공급 및 유지된다. 이에 따라, 도 5b의 (c)와 같이, 셋업 기간을 통해 형성된 벽전하 를 일정 부분 소거시킨다. 이러한 소거 과정을 통해 각각의 방전셀 내에서의 벽전하의 분포가 고르게 된다.
이후에 어드레스 기간에서는 스캔 전극(Y)에 공급되는 스캔 펄스와 어드레스 전극(X)에 공급되는 어드레스 펄스에 의해 어드레스 방전이 도 5b의 (d)와 같이 발생한다.
이후에 서스테인 기간에서는 스캔 전극(Y)과 서스테인 전극(Z)간에 교번하는 서스테인 펄스가 적어도 한번 이상 인가되어 서스테인 방전이 도 5b의 (e)와 같이 발생한다.
도 6은 본 발명의 일실시예에 따른 셋업 펄스와 하강 펄스의 관계를 설명하기 위한 파형도이다.
도 6에 도시된 바와 같이, 본 발명의 일실시예에서는 그 필요에 따라 스캔 전극에 인가되는 셋업 펄스의 최고 전압 레벨을 조절할 수 있다. 시간적으로 각각의 프레임 단위로 조절 가능하며, 세밀하게는 서브필드 단위로도 조절 가능하다. 또한, 공간적으로 각각의 스캔 전극 라인 단위로 조절 가능하다. 이때, 셋업 펄스의 최고 전압 레벨이 높을수록 형성되는 벽전하량도 증가하며 어느 정도 이상에서는 포화된다. 이처럼, 최고 전압 레벨이 높을수록 증가되는 벽전하량을 고려하여 본 발명의 일실시예에서는 하강 펄스의 최저 전압 레벨을 셋업 펄스의 최고 전압 레벨에 따라 제어하도록 한다. (a) 내지 (c)와 같이, 셋업 펄스의 최고 전압 레벨이 높아짐에 따라 하강 펄스의 최저 전압 레벨을 낮춤으로써, 스캔 전극과 서스테인 전극 간의 벽전하를 적절하게 소거하도록 한다.
도 7은 본 발명의 일실시예에 따른 플라즈마 디스플레이 장치의 변형된 파형을 나타낸 도이다.
도 7에 도시된 바와 같이, 본 발명의 일실시예에 따른 하강 펄스는 한 프레임 동안 적어도 하나 이상의 서브필드 기간에 인가된다. 한 프레임 동안 전체 서브필드에 하강 펄스를 포함하면 잔상성 오방전을 억제하는데 있어서는 바람직하나, 시간적인 제약으로 다른 기간이 줄어들게 된다. 예컨대, 실제 표시광인 서스테인 방전광을 나타내는 서스테인 기간을 줄일 경우, 표시되는 화면의 콘트라스트(contrast)가 저감되는 점을 고려하여 본 발명의 일실시예에서는 시간적인 제약을 극복할 수 있는 개수의 하강 펄스를 매 프레임 마다 인가하도록 한다.
도 8은 본 발명의 일실시예에 따른 프리 리셋 펄스를 포함하는 파형을 설명하기 위한 파형도이다.
도 8에 도시된 바와 같이, 본 발명의 일실시예에 따른 변형된 파형은 프리 리셋(Pre-Reset) 펄스를 포함한다.
프리 리셋 기간에는 점진적으로 하강하는 부극성 펄스가 스캔 전극에 공급되고, 이와 동시에 서스테인 전압(Vs)의 정극성 펄스가 서스테인 전극에 공급된다. 또한, 어드레스 전극에는 그라운드(GND) 레벨의 0 V가 인가된다.
프리 리셋 기간 동안 전체 방전셀들에서는 스캔 전극과 서스테인 전극 사이와, 서스테인전극과 어드레스 전극 사이에 암방전이 일어나며, 벽전하가 형성된다. 이에 따라, 전체 방전셀들은 프리 리셋 기간을 통하여 동일한 벽전하 분포를 가짐으로써, 매 프레임 마다 초기화된다. 이와 같은 프리 리셋 기간을 통하여 안정된 벽전하 상태를 확보함으로써, 한 프레임 동안의 각 서브필드의 리셋 기간에서 셋업 펄스의 셋업 전압 레벨을 낮출 수 있다.
리셋 기간의 셋업 기간에서는 스캔전극에 제1 정극성 램프(Ramp-up 1) 파형과 제2 정극성 램프(Ramp-up 2) 파형의 펄스가 연속적으로 인가되며, 서스테인 전극과 어드레스 전극에는 0 V가 인가된다. 제1 정극성 램프(Ramp-up 1) 파형의 전압은 0 V로부터 정극성 서스테인 전압(Vs)까지 상승하며, 제2 정극성 램프(Ramp-up 2) 파형의 전압은 정극성 서스테인 전압(Vs)으로부터 그 보다 높은 셋업 전압(Vsetup 1 또는 Vsetup 2)까지 상승한다. 셋업 기간 이후, 전 방전셀에는 벽전하가 쌓이게 된다.
여기서, 본 발명의 일실시예에서는 스캔 전극에 인가되는 첫번째 서브필드(SF1)의 셋업 펄스의 최고 전압 레벨이 나머지 서브필드(SF2 내지 SFn)의 셋업 펄스의 최고 전압 레벨과 서로 다르다. 즉, 첫번째 서브필드(SF1)에서는 프리 리셋 기간에 의해 초기화된 방전셀의 벽전하를 형성시키기 위해 셋업 전압(Vsetup 1) 레벨이 높게 되도록 제어하고, 나머지 서브필드(SF2 내지 SFn) 기간에서는 이미 어느 정도의 벽전하가 형성되어 있는 상태이기 때문에 첫번째 서브필드 보다 셋업 전압(Vsetup 2) 레벨이 낮게 되도록 제어한다. 첫번째 서브필드(SF1)의 셋업 전압은 대략 150 V 정도이고, 나머지 서브필드(SF2 내지 SFn)의 셋업 전압은 대략 110 V 정도이다.
셋업 기간 이후, 스캔 전극에는 셋업 기간에 상승 램프 파형이 공급된 후, 상승 램프 파형의 피크 전압 보다 낮은 정극성 전압(Vsc)레벨의 전압으로 하강하 며, 이후 점진적으로 하강하는 하강 펄스가 인가된다. 하강 펄스가 인가되는 시점에 서스테인 전극(Z)에는 Vs의 정극성 펄스가 인가됨으로써, 스캔 전극과 서스테인 전극 간에 미약한 소거 방전이 일어난다.
본 발명의 일실시예에 따른 프리 리셋 기간을 포함하는 구동 파형에서는 첫번째 서브필드의 하강 펄스의 최저 전압 레벨은 나머지 서브필드의 하강 펄스의 최저 전압 레벨과 서로 다른 것을 특징으로 한다. 즉, 첫번째 서브필드(SF1)에서는 프리 리셋 기간에 의해 초기화된 방전셀에 쌓인 벽전하가 적기 때문에 소거 방전이 약하게 일어나도록 제어하고, 나머지 서브필드(SF2 내지 SFn) 기간에서는 이미 어느 정도의 벽전하가 형성되어 있는 상태이기 때문에 첫번째 서브필드 보다 소거 방전이 강하게 일어나도록 제어한다.
바람직하게는 첫번째 서브필드(SF1)의 하강 펄스의 최저 전압 레벨은 그라운드(GND) 레벨을 기준으로 - 20 V 이상 - 10 V 이하로 인가하고, 나머지 서브필드(SF2 내지 SFn)의 하강 펄스의 최저 전압 레벨은 - 50 V 이상 - 10 V 이하로 인가한다.
수치 한정된 - 10 V를 초과하면 스캔 전극과 서스테인 전극 간에 소거 방전이 일어나지 않으며, 첫번째 서브필드(SF1)의 - 20 V와 나머지 서브필드(SF2 내지 Sfn)의 - 50 V 미만에서는 스캔 전극과 서스테인 전극 간에 소거 방전이 과도하게 발생되어 암 잔상이 나타나게 된다.
또한, 하강 펄스는 적절한 소거 방전 기간을 확보하기 위해 그 폭을 첫번째 서브필드(SF1)의 하강 펄스의 폭은 10 ㎲ 이상 20 ㎲ 이하로, 나머지 서브필드(SF2 내지 SFn)의 하강 펄스의 폭은 20 ㎲ 이상 30 ㎲ 이하로 유지하는 것이 바람직하다.
리셋 기간의 셋다운 기간, 어드레스 기간 및 서스테인 기간은 도 5a를 통해 충분히 설명하였으므로 생략하기로 한다.
이와 같이, 하강 펄스를 통해, 구동시 단색 패턴을 나타내는 영역에서의 온(on)되지 않는 셀에 과도하게 축적된 벽전하를 선택적으로 소거함으로써, 보다 효율적으로 휘점 문제를 개선할 수 있다.
또한, 하강 펄스는 정극성의 전압 레벨에서 하강하는 파형을 가짐으로써, 서스테인 전극에는 높은 레벨의 전압을 인가하여도 강한 방전이 발생하는 것을 억제할 수 있다. 예컨대 Vs를 정극성 펄스로 인가함으로써, 플라즈마 디스플레이 패널의 왜곡 현상을 억제할 수 있다. 또한, 하강 펄스의 전압 크기를 제한함으로써, 보색 잔상이 발생하는 문제를 미리 방지할 수 있다.
이와 같이, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.
그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 하고, 본 발명의 범위는 상기 상세한 설명보다 는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서와 같이 본 발명은 플라즈마 디스플레이 장치 및 그 구동 방법을 개선함으로써, 잔상성 오방전을 억제할 수 있는 효과가 있다.
또한, 본 발명은 플라즈마 디스플레이 장치 및 그 구동 방법을 개선함으로써, 구현되는 단색 패턴에서의 휘점을 개선할 수 있는 효과가 있다.
또한, 본 발명은 표시 화면의 왜곡 현상을 방지할 수 있는 효과가 있다.
또한, 본 발명은 구현되는 화상의 보색 잔상을 방지할 수 있는 효과가 있다.

Claims (16)

  1. 스캔 전극과 서스테인 전극을 포함하는 유지 전극이 복수개 형성된 플라즈마 디스플레이 패널;
    상기 복수의 유지 전극을 구동시키기 위한 구동부; 및
    리셋 기간 동안, 상기 스캔 전극에는 셋업 펄스의 최고 전압 레벨 보다 낮은 제1 전압 레벨에서 하강하는 하강 펄스를 인가한 후, 상기 제1 전압 레벨 보다 낮은 제2 전압 레벨에서 하강하는 셋다운 펄스를 인가하고, 상기 하강 펄스가 인가되는 동안, 상기 서스테인 전극에는 정극성 펄스를 인가하도록 상기 구동부를 제어하는 구동 펄스 제어부
    를 포함하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 전압 레벨은 스캔 기간 동안 인가되는 스캔 기준 펄스와 동일한 전압 레벨인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  3. 제2항에 있어서,
    상기 제1 전압 레벨은 110 V 이상 130 V 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  4. 제1항에 있어서,
    상기 제2 전압 레벨은 그라운드(GND) 레벨인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  5. 제1항에 있어서,
    상기 하강 펄스의 최저 전압 레벨은 - 50 V 이상 - 10 V 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  6. 제1항 또는 제5항에 있어서,
    상기 스캔 전극에 인가되는 셋업 펄스의 전압 레벨에 따라 상기 하강 펄스의 최저 전압 레벨이 제어되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  7. 제1항에 있어서,
    상기 정극성 펄스는 서스테인 기간 동안 인가되는 서스테인 펄스와 동일한 전압 레벨을 사용하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  8. 제1항에 있어서,
    상기 하강 펄스는 상기 셋다운 펄스와 동일한 전압원으로부터 공급되는 전압을 사용하는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  9. 제1항 또는 제8항에 있어서,
    상기 하강 펄스의 부극성 전압의 크기는 상기 셋다운 펄스의 부극성 전압 크기의 30% 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  10. 제1항에 있어서,
    상기 하강 펄스의 폭은 10 ㎲ 이상 30 ㎲ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  11. 제1항에 있어서,
    상기 하강 펄스는 적어도 하나 이상의 서브필드 기간에 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  12. 제1항에 있어서,
    상기 셋업 펄스 이전에 상기 서스테인 전극에는 정극성 펄스가 인가되고, 상기 정극성 펄스와 동기되어 상기 스캔 전극에는 부극성 펄스가 인가되는 것을 특징으로 하는 플라즈마 디스플레이 장치.
  13. 제12항에 있어서,
    첫번째 서브필드의 상기 하강 펄스의 최저 전압 레벨은 나머지 서브필드의 상기 하강 펄스의 최저 전압 레벨과 서로 다른 것을 특징으로 하는 플라즈마 디스 플레이 장치.
  14. 제12항 또는 제13항에 있어서,
    첫번째 서브필드의 상기 하강 펄스의 최저 전압 레벨은 - 20 V 이상 - 10 V 이하이고,
    나머지 서브필드의 상기 하강 펄스의 최저 전압 레벨은 -50 V 이상 - 10 V 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  15. 제12항 또는 제13항에 있어서,
    첫번째 서브필드의 상기 하강 펄스의 폭은 10 ㎲ 이상 20 ㎲ 이하이고,
    나머지 서브필드의 상기 하강 펄스의 폭은 20 ㎲ 이상 30 ㎲ 이하인 것을 특징으로 하는 플라즈마 디스플레이 장치.
  16. 제12항 또는 제13항에 있어서,
    상기 스캔 전극에 인가되는 첫번째 서브필드의 셋업 펄스의 최고 전압 레벨은 나머지 서브필드의 셋업 펄스의 최고 전압 레벨과 서로 다른 것을 특징으로 하는 플라즈마 디스플레이 장치.
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