JPWO2009050821A1 - 半導体集積回路装置の動作周波数決定装置および決定方法ならびに決定プログラム - Google Patents

半導体集積回路装置の動作周波数決定装置および決定方法ならびに決定プログラム Download PDF

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Abstract

半導体集積回路装置の製造工程におけるパッケージング前のチップ毎にその動作遅延を検証する単体動作遅延検証工程において適用する単体動作遅延測定周波数を決定する単体動作遅延検証周波数を決定するため、単体動作遅延検証工程に要される単体動作遅延検証費用を求め、単体動作遅延検証工程では否定的な結果が得られるがパッケージング後の動作遅延の検証工程における検証では肯定的な結果が得られものについて生ずるオーバーキル損失額を求め、単体動作遅延検証工程で否定的な結果が得られ且つ前記パッケージング後の動作遅延の検証工程における検証でも否定的な結果が得られるものについて削減可能なパッケージング以降の費用を求め、パッケージング以降の費用から単体動作遅延検証費用およびオーバーキル損失額を差し引いて得られる単体動作遅延検証時費用削減分が最大になると見なされる前記単体動作遅延検証周波数の値を求める。

Description

本発明は半導体集積回路装置の動作周波数決定装置および決定方法ならびに決定プログラムに係り、特に半導体集積回路装置のパッケージング前に行われるディレイテストにおいて適用するクロックパルスの周波数を最適化するための半導体集積回路装置のチップ単体動作遅延検証周波数の決定装置および決定方法ならびに決定プログラムに関する。
図１は半導体集積回路装置の製造工程の流れの例を説明するための図（非特許文献１の図２に対応する）である。
この流れは図示の如く、大略、半導体集積回路装置のＬＳＩチップ（以下、「チップ」という）の製造および試験の工程（Ｓ１〜Ｓ３）、および同チップをパッケージングして試験し製品として出荷する迄の工程（Ｓ４−Ｓ９）に分けることが出来る。
このうち半導体集積回路装置のチップの製造および試験の工程（Ｓ１〜Ｓ３）では、チップ製造工程Ｓ１，機能テスト工程Ｓ２およびディレイ不良スクリーニング工程Ｓ３が行われる。
チップ製造工程Ｓ１では半導体集積回路装置のチップを製造する作業が行われ、機能テスト工程Ｓ２ではこのようにして製造された半導体集積回路装置のチップ単体の基本的な機能を検証する作業が行われる。
ここで、「チップ単体」とは、パッケージング前のＬＳＩチップのことを指し、別の呼称として「ペアチップ」と呼ばれることもある。
又ディレイ不良スクリーニング工程Ｓ３では、機能テスト工程Ｓ２で基本的な機能が検証された半導体集積回路装置のチップに対し、いわゆるディレイテストを行う。このディレイテストでは、図２（非特許文献１の図３に対応する）とともに後述する如くの試験を行い、当該半導体集積回路装置の動作速度が規定の条件を満たすか否かを検証する。
上記半導体集積回路装置のチップをパッケージングして試験し製品として出荷する迄の工程（Ｓ４−Ｓ９）は、外観検査工程Ｓ４，パッケージング工程Ｓ５，バーンインテスト工程Ｓ６，周波数選別工程Ｓ７，ユニットテスト工程Ｓ８およびランニングテスト工程Ｓ９を含む。
外観検査Ｓ４では、上記工程Ｓ１―Ｓ３を経た半導体集積回路装置のチップの外観検査を行い、パッケージング工程Ｓ５では外観検査工程Ｓ４を経た半導体集積回路装置のチップをパッケージに実装し、半導体集積回路装置パッケージを製造する。
バーンインテスト工程Ｓ６では半導体集積回路装置パッケージに対し、バーンイン、エージング等の環境適応性検証試験を行う。
周波数選別工程Ｓ７では、バーンインテスト工程Ｓ６を経た半導体集積回路装置パッケージの選別を行う。ここでは半導体集積回路装置パッケージごとに、当該半導体集積回路装置が適する動作周波数を判定することにより、各半導体集積回路装置パッケージの選別を行う。
ユニットテスト工程Ｓ８では、当該半導体集積回路装置パッケージを、その実際の運用条件で動作させることによって動作の検証を行う。
ランニングテスト工程Ｓ９では、ユニットテスト工程Ｓ８を経た半導体集積回路装置パッケージに対し、最終製品としての装置（サーバ装置等）に組み込まれた状態で実行されるべき動作について検証する。このような検証工程を以下プロダクトテストと称し、後述する「パッケージング後の動作遅延の検証工程」を含む工程である。このランニングテスト工程Ｓ９を経て、当該半導体集積回路装置パッケージが出荷される。
図２は上記ディレイテスト不良スクリーニング工程Ｓ３にて行われるディレイテストの一例を説明するための図である。
図２（ａ）の上側の波形は当該ディレイテストで半導体集積回路装置のチップに対して入力するクロックパルスの波形を示す。
ここでディレイテストにおいて半導体集積回路装置のチップに与えるクロックパルスの周波数は、当該半導体集積回路装置が実際に製品としての装置に組み込まれた状態で実行されるべき動作の動作周波数より低く、当該動作周波数に近い周波数のものが適用される。
また図２（ａ）の下側の波形は、当該半導体集積回路装置のチップに含まれる一のラッチ回路（図中、送りラッチ）において、当該半導体集積回路装置のチップに入力された最初のテストベクタ"０"がラッチされていた状態の後、上記クロックパルスのうちの最初のクロックパルス（左側）により上記送りラッチにおいて次のテストベクタ"１"がラッチされた状態（左側）を示す。
更に図２（ａ）の下側の波形は、当該半導体集積回路装置のチップに含まれる他のラッチ回路であって上記送りラッチの後段に接続されたラッチ回路（図中、受けラッチ）において、上記テストベクタ"０"がラッチされていた状態の後、上記クロックパルスのうちの２番目のクロックパルス（右側）により上記受けラッチにおいて次のテストベクタ"１"がラッチされる場合およびラッチされない場合のそれぞれ状態（左側）を併せて示している。
図２（ｂ）は、上記当該ディレイテストの対象たる半導体集積回路装置のチップに含まれる論理回路の一部を示す。
同図に示す如く、上記送りラッチおよび受けラッチとの間には図示のＮＡＮＤ回路等が接続されているが、その間には他のラッチ回路等の順序回路は含まれていない。そのため論理的には、送りラッチが上記テストベクタをラッチした際、同時にその値は受けラッチに届き、次のクロックパルスでその値は受けラッチでラッチされるべきである。
しかしながら実際には半導体集積回路装置の物理的な構成上の問題、すなわち論理回路を構成するトランジスタ素子間の配線において生ずるデータ伝送遅延、トランジスタ素子自体で生ずる動作遅延等により、上記送りラッチと受けラッチとの間でデータ伝送遅延が生ずる。
本来半導体集積回路装置の設計はこのような物理的な要因によるデータ伝送遅延を考慮してなされる。すなわち上記最初のクロックパルスにより送りラッチが上記２番目のテストベクタ"１"をラッチすると送りラッチから該当する波形の立ち上がりが発信されて受けラッチへ届くところ、その間の遅延時間がクロックパルスの周期より短くなるように設計がなされる。
すなわち、クロックパルスの周期と、送りラッチと受けラッチの間の遅延時間との差が、動作周波数のマージンとなる。
その結果当該設計通りの製造がなされる限り、最初のクロックパルスにより送りラッチがラッチした信号は、次のクロックパルスにより確実に受けラッチによりラッチされる。すなわち当該半導体集積回路装置のチップは設計通りの論理動作を実行することが可能となる。
上記ディレイテストは、所定の周波数のクロックパルスで半導体集積回路装置のチップを動作させた場合に当該半導体集積回路装置にチップが設計通りの論理動作を実行することを検証するためのものである。
そしてディレイテストで半導体集積回路装置のチップが設計通りの論理動作を行うことが検証出来なかった場合、当該半導体集積回路装置のチップは不良品として廃棄される。
ここで半導体集積回路装置のチップに対しパッケージング前の状態でディレイテストを行うことをせず、機能テストＳ２をパスした半導体集積回路装置のチップをそのまま外観検査Ｓ４以降の工程に投入した場合、出荷前の最後のランニングテスト工程Ｓ９における、最終製品としての装置（サーバ装置等）に組み込まれた状態で実行されるべき動作を検証する工程、すなわちプロダクトテストにおいて動作遅延による動作不良が発生する場合が考えられる。このような場合、ディレイ不良スクリーニング工程Ｓ３にて当該半導体集積回路装置のチップを廃棄する場合に比し、その後の工程Ｓ４〜Ｓ９が無駄になる場合があるものと想定される。ディレイ不良スクリーニング工程Ｓ３におけるディレイテストで不良な製品を発見して廃棄することによってそのような無駄を排除することが可能となる。
しかしながらこのディレイ不良スクリーニング工程Ｓ３における試験条件、すなわち上記クロックパルその周波数が高すぎる場合、以下の問題の発生が想定される。
すなわち半導体集積回路装置のチップが図１のディレイ不良スクリーニング工程Ｓ３における上記ディレイテストにおいて正常な論理動作を行わず不良品と認定されるような場合であっても、当該半導体集積回路装置のチップを廃棄せずそのまま引き続き図１のステップＳ４〜Ｓ９を行った際、ランニング工程Ｓ９におけるプロダクトテストにおける動作検証で正常な動作が確認されるような場合が想定される。
このような場合、上記ディレイテストにおいて不良品と認定されたからといってこれを廃棄すると、その後のプロダクトテストにおいて正常な動作が確認されることになるにもかかわらず、その手前のディレイ不良スクリーニング工程Ｓ３の段階で不良と判定されて廃棄されてしまうことになり（後述する「オーバーキル(over-kill)」に該当する）、当該半導体集積回路装置のチップの製造等の費用が無駄になってしまう。
特願２００６−２５３６５１号 特開２００３−４３１０９号公報 特開２００５−８３８９５号公報 特開２００５−２５７６５４号公報 "Delay Defect Screening for a 2.16GHz SPARC64 Microprocessor"、Noriyuki Ito, Akira Kanuma, Daisuke Maruyama, Hitoshi Yamanaka, Tsuyoshi Mochizuki, Osamu Sugawara, Chihiro Endoh, Masahiro Yanagida, Takeshi Kono, Yutaka Isoda, Kazunobu Adachi, Takahisa Hiraide1, Shigeru Nagasawa, Yaroku Sugiyama, Eizo Ninoi, Fujitsu Limited, 1Fujitsu laboratory, 0-7803-9451-8/06, 2006, IEEE, 4A-1, pages 342-347
本発明は上記状況に鑑みてなされたものであり、半導体集積回路装置のチップに対しパッケージング前に行うディレイテスト（「単体動作遅延検証工程」に対応する」において適用するクロックパルスの周波数（「チップ単体動作遅延検証周波数」に対応する）を最適化することにより半導体集積回路装置の製造工程において要される費用を効果的に削減するための、半導体集積回路装置のチップ単体動作遅延検証周波数の決定装置および決定方法ならびに決定プログラムを提供することを目的とする。
この課題を解決するため、本発明によれば、半導体集積回路装置の製造工程におけるパッケージング前の単体半導体集積回路の動作周波数試験において適用する動作周波数を決定する動作周波数決定装置であって、
前記単体半導体集積回路の単体半導体診断用テストパターンが入力される単体半導体診断用テストパターン入力部と、
前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、動作周波数に対する単体半導体テストを行った結果が入力される単体半導体テスト結果入力部と、
前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、動作周波数に対する半導体装置テストを行った結果が入力される半導体装置テスト結果入力部と、
前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路の数を過剰廃棄数として算出するとともに、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られる単体半導体集積回路の数を不足廃棄数として算出する過剰廃棄数／不足廃棄数算出部と、
前記過剰廃棄数と前記不足廃棄数を用いて、前記パッケージング前の単体半導体集積回路のうち、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られたことに伴う廃棄により生ずる過剰損失額と、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られたことに伴うパッケージングにより生ずる不足損失額を用いて、前記半導体集積回路装置の製造総費用の増減を算出する製造総費用増減計算部と、
前記動作周波数に対する前記製造総費用の増減の情報が入力される動作周波数／製造総費用増減入力部と、
前記動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定する動作周波数決定部を有することを特徴とする。
このように本発明による動作周波数決定装置では、動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定する動作周波数決定部を設けた。
ここで上記単体半導体テストにおいて適用する動作周波数、すなわち単体半導体集積回路、すなわちチップに対するディレイテストにおいて適用するクロックパルスの周波数を高め、当該半導体集積回路装置が最終製品としての装置に組み込まれた状態で実行されるべき動作の動作周波数に近づくにつれ半導体集積回路装置のチップの不良率が高まり上記オーバーキルに該当する不良判定がなされる可能性が高まるものと考えられる。その理由は以下の通りである。
クロックパルスの周波数をだんだん高くして行くと半導体集積回路装置の中で周波数を律速している回路部分がより厳しくテストされるようになる。製品で想定されている周波数、つまり設計段階で目標とした周波数を超えた周波数（すなわち上記当該半導体集積回路装置が最終製品としての装置に組み込まれた状態で実行されるべき動作の動作周波数）でテストする場合不良率がさらに増大するのは明らかである。
また回路の中で周波数を律速している回路部分は多数あるが、実際に回路を動作させるテストデータによって特定の部分が厳しくテストされることになる。この厳しさは当該半導体集積回路装置が最終製品としての装置に組み込まれた状態で動作する場合とは異なる場合がある。
また半導体集積回路装置のチップを単体の状態でテストする場合の環境温度や供給電圧などの条件は、当該半導体集積回路装置が最終製品としての装置に組み込まれた状態における条件とは異なる。このため、同じクロックパルスの周波数による動作でも、半導体集積回路装置をチップ単体の状態でテストする場合のほうが、当該半導体集積回路装置が最終製品としての装置に組み込まれた状態より厳しい条件になることがありうる。
本発明では、動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定する動作周波数決定部を設けることにより、半導体集積回路装置の製造工程において要される費用を効果的に削減することを図る。
このように本発明によれば、半導体集積回路装置の製造工程において要される費用を効果的に削減することを図り得る。
半導体集積回路装置の製造工程の一例を説明するための図である。 図１中のディレイ不良スクリーニング工程において実施するディレイテストの原理を説明するための図である。 ディレイテストの結果とパッケージング後のプロダクトテストの結果との関係について説明するための図（非特許文献１中、Ｔａｂｌｅ １に対応する）である。 本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法におけるコスト計算の例を説明するための図である。 本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法において、ディレイテストに適用する最適な周波数を見出す原理について説明するための図である。 本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法の構成を説明するためのシステム構成図である。 本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法における処理の流れを説明するための処理フローチャートである。 本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法をコンピュータを使用して実現する例を説明するため、当該コンピュータのハードウェア構成図である。
符号の説明
１ オーバーキル数およびアンダーキル数計算部
２ コスト増加およびコスト減少計算部
３ 新たな適用周波数決定部
４ テストパターン変更部
以下に本発明の実施形態の例につき、図とともに説明する。
最初に本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法の原理について説明する。
上記ディレイテストは半導体集積回路装置のチップのディレイ不良を検出するテストであるが、そこで適用する上記クロックパルスの周波数（「単体動作遅延検証周波数」に対応するものであり、以下単に「ディレイテスト適用周波数」と称する）は、理想的には当該半導体集積回路装置のチップが最終製品としての装置（サーバ装置等）に組み込まれた状態で実行されるべき動作の動作周波数（「パッケージング後動作遅延検証周波数」に対応するものであり、当該半導体集積回路装置のチップの目標動作周波数に対応する）とすることが望ましいとも考えられる。
しかしながら実際にはそのような周波数をディレイテスト適用最適周波数としてディレイテストを行った場合、当該半導体集積回路装置のチップが最終製品としての装置（サーバ装置等）に組み込まれた段階では特に問題を生ずることがない半導体集積回路装置のチップがディレイ不良として誤判定されて廃棄されてしまう事態が生ずる。
逆に、ディレイテスト適用周波数を、当該半導体集積回路装置のチップが最終製品としての装置（サーバ装置等）に組み込まれた状態における動作周波数に比して低くし過ぎてしまった場合、当該半導体集積回路装置のチップが最終製品としての装置（サーバ装置等）に組み込まれた状態で生ずるディレイ不良をパッケージング前に検出することができなくなる。
そこで本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法では、すべてのコストを考慮し、総コストが最も低くなるようなディレイテスト適用周波数を求めることを図る。
ここで上記ディレイ不良とは、当該半導体集積回路装置の基本的な機能上は問題とならないような論理回路の動作速度の遅延による不良をいう。
ディレイ不良の発生原因として考えられるものは、当該半導体集積回路装置のチップにおける配線やビアのオープン化による高抵抗化、配線間のブリッジショートによる高容量化等に起因する、論理回路の動作遅延の増加である。
このようなディレイ不良は高性能が要求されるプロセッサでは致命的となるため、半導体集積回路装置のチップ製造後のできるだけ早い段階で検出することが望ましい。
ディレイ不良を検出するための上記ディレイテストは、図２とともに上述の如く、半導体集積回路装置のチップの目標動作周波数と同一、或いはそれに近い周波数（すなわちディレイテスト適用最適周波数）のクロックパルスを用いて行われる。
図１とともに上述の如く半導体集積回路装置の製造工程においてディレイテストによるディレイ不良チップのスクリーニングを行う必要があるが、本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法においては、半導体集積回路装置のチップ単体状態でのディレイテストによるディレイ不良の有無の判定の結果と、半導体集積回路のチップ単体状態でのディレイテストによるディレイ不良の有無の判定の結果に関わらずそのままパッケージングして上記プロダクトテスト迄実施した場合にプロダクトテストで発生するディレイ不良の有無の判定の結果との間の相関を得る。
すなわち本発明の実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法では、図１とともに上述の如くの半導体集積回路装置の製造工程Ｓ１〜Ｓ９を実施するが、そこではディレイテストにより不良品と認定された製品を廃棄することをせず、そのままパッケージングして工程Ｓ４以降を実施する。上記の如く本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法では、半導体集積回路装置のチップ単体状態でのディレイテストによるディレイ不良の有無の判定の結果と、当該半導体集積回路のチップ単体状態でのディレイテストによるディレイ不良の有無の判定の結果に関わらずそのままパッケージングして上記プロダクトテスト迄実施した場合にプロダクトテストで発生するディレイ不良の有無の判定の結果との間の相関を得るためである。
そしてこの相関を得た後、どのディレイテスト適用最適周波数のクロックパルスでディレイテストを適用するべきかを決定する。
そしてこのようにして最適なディレイテスト適用周波数を求めた後、当該最適なディレイテスト適用最適周波数を適用したディレイテストを図１のディレイ不良スクリーニング工程Ｓ３において実施する構成で、図１の如くの半導体集積回路装置の製造工程Ｓ１〜Ｓ９を実施する。
この場合の半導体集積回路装置の製造工程は、ディレイ不良スクリーニング工程Ｓ３において当該最適なディレイテスト適用最適周波数によるディレイテストを実施することを除き、従来の半導体集積回路装置の製造工程を同様の構成とすることが出来る。
当該本発明の実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法の具体的な内容につき、以下に説明する。
図３は、半導体集積回路装置のチップ単体状態でのディレイテストの結果と、パッケージング後のプロダクトテストでのディレイ不良発生の有無の結果との組み合わせを示したものである。
ここで図３に示されるケースAは、半導体集積回路装置のチップが、そのチップ単体状態でのディレイテストおよび、当該チップをパッケージング後のプロダクトテストの双方においてディレイ不良に該当しないとされるケースである。
このケースに属する半導体集積回路装置のチップの数が多いことは、当該半導体集積回路装置がチップをパッケージングした製品として出荷できる数が多いことを意味する。
次にケースBは、半導体集積回路装置のチップが、そのチップ単体状態でのディレイテストではディレイ不良に該当しないとされるが、パッケージング後のプロダクトテストでディレイ不良に該当するとされ不良品と認定されるケースであり、アンダーキル（under-kill）と称される。
このケースではパッケージング後に不良が見つかるため、パッケージング以降の費用が無駄となる。
次にケースCはオーバーキル（over-kill）と称されるものであり、ディレイテストにおいてディレイ不良に該当するとされて不良品と認定されるが、パッケージング後のプロダクトテストではディレイ不良に該当しないとされるケースである。
このケースでは、ディレイテストの結果により不良品と認定されたチップをすべて破棄することとした場合、プロダクトテストではディレイ不良に該当しないとされ良品と認定されるはずのチップを破棄することとなり、本来製品化可能なチップを破棄することによる無駄が発生する。
最後にケースDは、チップ単体状態でのディレイテストおよびパッケージング後のプロダクトテストの双方においてディレイ不良に該当するものとして不良品との認定がなされるケースであり、この場合はチップ単体状態でのディレイテストの結果で不良品と認定されたチップをすべて破棄することにより、パッケージング以降、プロダクトテストに至るまでの不要なコストの発生を防止可能である。
チップ単体状態でのディレイテストをディレイ不良のスクリーニングに適用する場合の理想的な状態は、上記ケースＢ，Ｃに属する半導体集積回路装置のチップの数が0になる状態である。
すなわち、このようにケースＢ、Ｃの属する半導体集積回路装置のチップの数が０ということは、半導体集積回路装置のチップをパッケージングした製品に対するプロダクトテスト（図１中、ランニングテスト工程Ｓ９に含まれる）においてディレイ不良に該当しないとされる半導体集積回路装置のチップが、全てチップ単体状態でのディレイテストにおいてもディレイ不良に該当しないとされることを意味する。すなわちオーバーキル（ケースＣ）が生じず、且つ、半導体集積回路装置のチップをパッケージングした製品に対するプロダクトテストにおいてディレイ不良に該当し不良品と認定される半導体集積回路装置のチップが、全てチップ単体状態でのディレイテストにおいてもディレイ不良に該当し不良品と認定され、すなわちアンダーキル（ケースＢ）も生じない場合である。
ケースＢ（即ちアンダーキル）が発生しない場合には、半導体集積回路装置のチップをパッケージングした製品に対するプロダクトテストの段階でディレイ不良に該当し不良品と認定されることになる半導体集積回路装置のチップが、チップ単体状態でのディレイテストにおいてはディレイ不良に該当しないとされそのままパッケージングされプロダクトテストが行われることによる無駄を省くことが出来る。
又ケースＣ（即ちオーバーキル）が発生しない場合、半導体集積回路装置のチップをパッケージングした製品に対するプロダクトテストにおいてディレイ不良に該当せずパッケージングされた製品としての製品化が可能な半導体集積回路装置のチップが、チップ単体状態でのディレイテストの段階でディレイ不良に該当し不良品と認定され破棄されてしまうことによる無駄を省くことが出来る。
なお上記ケースBのようなアンダーキルが発生する原因は、クリティカルパス（信号の伝播にもっとも時間のかかるパス（経路）のことであり、回路の動作を規制するパスのことをいう）に対するテストカバレッジ（テストカバー率）の低さ、ディレイテストにおける適用周波数（即ちディレイテスト適用周波数）が低いこと等が考えられる。
また、ケースCのようなオーバーキルが発生する原因は、当該半導体集積回路装置の論理回路に対し求められる基本的な機能の動作上においては、テスト不要なパスをディレイテストでテストしたことによるもの等と考えられる。
ここで基本的な機能の動作上はテスト不要なパスとは、例えば当該半導体集積回路装置がマイクロプロセッサとして製品化されるような場合、当該マイクロプロセッサにおけるいかなる命令列によっても活性化されないパス、又は故障が観測点で観測できないパスを意味する。
実際にディレイテストを適用する場合、半導体集積回路装置のチップの目標動作周波数に等しいか或いはそれに近い周波数の、いわゆるアットスピード（at-speed）なクロックパルスが用いられる。
このアットスピードなクロックパルスの周波数（すなわちディレイテスト適用周波数）をどのような値にするかにより、上記ケースＡ，Ｂ，Ｃ，Ｄ、それぞれに分類される半導体集積回路装置のチップ数の割合が変わる。
一般的には、このディレイテストに適用するクロックパルスの周波数（すなわちディレイテスト適用周波数）を上げればケースＡ，Bに属する半導体集積回路装置のチップ数が減少し、ケースＣ，Dが増加する。
ディレイテストをスクリーニングに適用した場合、不良品と認定されたチップをすべて破棄することになるため、ディレイテストのスクリーニングへの適用は、当該適用によって製造コストがより小さくなる場合に適用すべきである。尚ここで製造コストとは、図１とともに上述の、半導体集積回路装置のチップ製造からパッケージングした製品の出荷の全行程Ｓ１〜Ｓ９（即ち試験（テスト）・検査の費用を含む）までに要する全ての費用を指すものとする（以下同様）。
ここで以下の説明においてNA、NB、NC、NDを、それぞれ上記ケースＡ，Ｂ，Ｃ，Ｄに属するチップ数とする。ここで以下ＮCはオーバーキル数を称され、ＮBはアンダーキル数と称される。尚、NA＋NB＋NC＋ND＝ｍであり、ｍは正の整数である。
また以下ＵＰを当該半導体集積回路装置のチップのチップ単価、ＰＣを当該半導体集積回路装置のチップをパッケージングするのに要する費用、ＳＴＣを当該半導体集積回路装置のチップのパッケージング後ディレイ不良（もしあれば）が発覚するまでに行われるシステムテスト費用、ＤＴＣを当該半導体集積回路装置のチップに対するディレイテストに要する費用とする。
図４は、パッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストをスクリーニングに適用した場合を、これを適用せず、すなわちパッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストを行わず他の条件を満たした半導体集積回路装置のチップを全てパッケージングしその後のシステムテストを実施する場合と比べ、製造コストが増加する要素（以下「コスト増加」と称する）と減少する要素（以下「コスト減少」と称する）とを示す。
図４の内容より、パッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストをスクリーニングに適用することによるコスト削減分ΔＣＲは、以下の式(1)で算出される。
Figure 2009050821
 すなわち、図４に示される如く、パッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストをスクリーニングに適用した場合の方が、これを適用せず、すなわちパッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストを行わず他の条件を満たした半導体集積回路装置のチップを全てパッケージングしその後のシステムテストを実施する場合と比べ、製造コストが増加する要素（すなわち「コスト増加」）としては、ケースＡ，Ｂ，Ｃ，Ｄの全てに属する半導体集積回路装置のチップの各々に対しディレイテストを行う場合の当該ディレイテストに要する費用（図４中、第１行目の「単体動作遅延検証費用」）およびケースＣに属する半導体集積回路装置のチップであって製品化が可能なものがチップ単体状態でのディレイテストにおいてディレイ不良に該当し不良品と認定され廃棄されることによる損失額（図４中、第２行目の「オーバーキル損失額」）が含まれる。
又パッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストをスクリーニングに適用した場合の方が、これを適用せず、すなわちパッケージング前の半導体集積回路装置のチップ単体状態でのディレイテストを行わず他の条件を満たした半導体集積回路装置のチップを全てパッケージングしその後のシステムテストを実施する場合と比べ製造コストが減少する要素（即ち「コスト減少」）としては、ケースＤに属する半導体集積回路装置のチップに該当するものであって、パッケージング後のプロダクトテストでディレイ不良に該当し不良品と認定されるものがパッケージング前のチップ単体状態でのディレイテストにおいてディレイ不良に該当し不良品と認定されて破棄されることにより削減可能な、パッケージング以降の費用（図４中、第３行目の「不良品に対するパッケージング以降の費用」）が含まれる。
上記式（１）では、上記図４中、第３行目に記載の「不良品に対するパッケージング以降の費用」（右辺第１項）から、図４中、第２行目に記載の「オーバーキル損失額」（右辺の第２項）および図４中、第１行目の「単体動作遅延検証費用」（右辺の第３項）を差し引いた額が、上記ΔＣＲ（「単体動作遅延検証時費用削減分」に対応）として求まる。
又上記半導体集積回路装置のチップに対する、そのパッケージング前の単体状態でのディレイテストによるスクリーニングの適用を行うことによる意味を持たせるためにはこのΔＣＲが0より大きいことが必要である。
ΔＣＲが０より小さいということは、上記半導体集積回路装置のチップに対するそのパッケージング前の単体状態でのディレイテストによるスクリーニングの適用を行うことによって減少させることが出来る費用「コスト減少」）より増加する費用「コスト増加」の方が大きく、もってトータルとして損失が生ずることを意味するからである。
このΔＣＲが０より大きくなるかどうかは、半導体集積回路装置のチップに対し、そのパッケージング前の単体状態で行うディレイテストにおけるディレイ不良の検出能力およびその際に適用するアットスピードなクロックパルスの周波数「ディレイテスト適用周波数」に依存して決まる。
半導体集積回路装置のチップに対し、そのパッケージング前の単体状態で行うディレイテストのディレイ不良検出能力を一定と仮定した場合、ΔＣＲが最大となる周波数をディレイテスト適用周波数とし、これを半導体集積回路装置のチップに対しそのパッケージング前の単体状態で行うディレイテスを実施することが効果的である。
ΔＣＲが最大となるようなディレイテスト適用周波数を見つけるため、本実施形態の一例では、同一仕様の半導体集積回路装置のチップの製品群の各々の製品に対し、パッケージング前のチップ単体の状態で常に異なるｎ通りの周波数のクロックパルスをディレイテスト適用周波数として使用し、一定の同じ内容のディレイテストを行うとともに、それをパッケージングしてプロダクトテストを行う。すなわち半導体集積回路のチップの製品群に対し図１中、工程Ｓ１〜Ｓ９を一通り実施し、その結果として上記式（１）のΔＣＲのデータを得、これを保存しておく。そしてこのように保存されたΔＣＲのデータに基づき、ΔＣＲが最大となるようなディレイテスト適用周波数を見出す。
より具体的には、半導体集積回路装置のチップに対しディレイテスト適用周波数の候補としての周波数ｆ1〜ｆnを、同一仕様の所定数量の半導体集積回路のチップの製品群の各々の製品について適応しディレイテストを行うともに、それをパッケージングしてプロダクトテストを行う。すなわち図１中、工程Ｓ１〜Ｓ９を実施し、その結果として上記式（１）のΔＣＲのデータを得、これを保存しておく。すなわちディレイテスト適用周波数ｆ１〜ｆｎのそれぞれに対するΔＣＲ1〜ΔＣＲｎを得る。
そしてこれらのデータのうち、ΔＣＲの値の大きい方からｎ−１個のディレイテスト適用周波数の候補を残し、更に新たにこれらとは別のディレイテスト適用周波数の候補を追加してディレイテスト適用周波数の候補をｎ個とする。そして新たな同一仕様の所定数量の半導体集積回路装置のチップの製品群の各製品につき、当該新たなｎ個の異なるディレイテスト適用周波数の候補を適用し、上記一定の同じディレイテストを実施するともに、それをパッケージングしてプロダクトテストを行う。すなわち図１中、工程Ｓ１〜Ｓ９を実施し、その結果として上記式（１）のΔＣＲのデータを得、これを保存しておく。
またこのように一定数量の半導体集積回路装置のチップの製品群毎にΔＣＲ1〜ΔＣＲｎを計算し、値が大きい方のディレイテスト適用周波数を残すとともに新たなディレイテスト適用周波数の候補を追加して工程Ｓ１〜Ｓ９を実施するということを繰り返しながら、ΔＣＲがより大きくなるようなディレイテスト適用周波数を見出す。
なお、上記ｎ−１個のディレイテスト適用周波数の候補の決め方、上記追加すべき新たなディレイテスト適用周波数の候補の決め方等の具体例については後述する。
このようにして半導体集積回路装置のチップの製品群の各製品に対し、常に異なるｎ個のディレイテスト適用周波数で同じ内容（ディレイテスト適用周波数以外の要素が同じという意味）のディレイテストを適用する際の、上記新たに追加すべきディレイテスト適用周波数の候補としての周波数を決めるため、ディレイテスト適用周波数、「コスト増加」および「コスト減少」に関するデータを得、これをデータベース化して登録しておく。
そしてそのデータに基づき、ΔＣＲが増加するディレイテスト適用周波数が得られるような、新たなディレイテスト適用周波数の候補をを求める。
以下にその具体例について説明する。
まず。製品での予定の動作周波数（すなわち「パッケージング誤動作遅延検証周波数」）：Ａ、
現状のディレイテスト適用周波数１：Ｂ1、
現状のディレイテスト適用周波数２：Ｂ2、
・
・
・
現状のディレイテスト適用周波数ｎ：Ｂn
とする。
ここで

Ａ>Ｂ１
Ｂ１<Ｂ２<...<Ｂｎ<Ａ

なお、最初のディレイテスト適用周波数１のＢ1として、上記製品での予定の動作周波数Ａの略80%の値を選ぶ。すなわち

Ｂ１≒Ａ×０．８

また上記各ディレイテスト適用周波数Ｂｉの増分、すなわちＢｉとＢｉ＋１との間隔は、Ｂ1とＡとの差を略10等分に分割した値とする。すなわち

Ｂｉ＋１−Ｂｉ≒（Ａ−Ｂ１）÷１０

また、現状のディレイテスト適用周波数１〜ｎ（Ｂ１〜Ｂｎ）において、前記「コスト増加」および「コスト減少」を下記のように定義する。
現状のディレイテスト適用周波数１（Ｂ１）での「コスト増加」：ｎ1
現状のディレイテスト適用周波数２（Ｂ２）での「コスト増加」：ｎ2
・
・
・
現状のディレイテスト適用周波数ｎ（Ｂｎ）での「コスト増加」：ｚn
現状のディレイテスト適用周波数１（Ｂ１）での「コスト減少」：ｇ1
現状のディレイテスト適用周波数２（Ｂ２）での「コスト減少」：ｇ2
・
・
・
現状のディレイテスト適用周波数ｎ（Ｂｎ）での「コスト減少」：ｇn
このとき、単体動作遅延検証時削減分ΔＣＲは下記のように計算される：
現状のディレイテスト適用周波数１（Ｂ１）でのΔＣＲ：ｇ1−ｚ1
現状のディレイテスト適用周波数２（Ｂ２）でのコスト削減量：ｇ2−ｚ2
・
・
・
現状のディレイテスト適用周波数ｎ（Ｂｎ）でのコスト削減量：ｇｎ−ｚｎ
となる。
上記新たなディレイテスト適用周波数の候補は下記のように決める。

ｇ1−ｚ1 ≦ ｇ2−ｚ2 ≦ ・・・ ≦ ｇｎ−ｚｎ

のとき、すなわちディレイテスト適用周波数の増加に伴ってΔＣＲが単調に増加する場合、新たなディレイテスト適用周波数の候補： Ｂn + (Ａ−Ｂn)／２
すなわち現在のディレイテスト適用周波数の候補の最大値Ｂｎに対し、パッケージング後動作遅延検証周波数ＡからこのＢｎを差し引いて得た値の2分の1を加えた値として求める。
他方

ｇ1−ｚ1 ≦ ｇ2−ｚ2 ≦ ・・・ ≦ ｇｎ−ｚｎ

ではないとき、すなわちディレイテスト適用周波数の増加に伴ってΔＣＲが単調に増加するものでない場合、上記新たなディレイテスト適用周波数の候補を決定しこれを加えたｎ個のディレイテスト適用周波数の候補を適用して新たな半導体集積回路装置のチップの製品群に対し上記工程Ｓ１〜Ｓ９を実施し該当するΔＣＲを求めることを繰り返すという流れを停止する。そして、上記の如く得られたΔＣＲ１、ΔＣＲ１、...、ΔＣＲｎ、すなわちｇ１−ｚ１， ｇ2−ｚ2, …, ｇｎ−ｚｎのうちから最小のΔＣＲに対応するディレイテスト適用周波数の候補を、最終的な、「単体動作遅延検証時削減費用が最大になると推定される単体動作検証周波数」として決定する。
以下に数値例を示す。
Ａ=２．０［GHz］の場合、まずＢ1=１．６［GHz］を選ぶ。すなわち

２．０×０．８＝１．６

次にＢ2=1.64［GHz］, Ｂ3=1.68［GHz］, Ｂ4=1.72［GHz］というように順番に選ぶ。すなわち

（２−１．６）／１０＝０．４
１．６＋０．４＝１．６４
１．６４＋０．４＝１．６８
１．６８＋０．４＝１．７２

そしてたとえば、これらＢ1, Ｂ2, Ｂ3, Ｂ4に対し、

ｇ1−ｚ1=50−38=12
ｇ2−ｚ2=53−36=17
ｇ3−ｚ3=56−34=22
ｇ4−ｚ4=54−36=18

として各ΔＣＲが得られたとすると、このうち

g3−z3=56−34=22,

が最大であるため、

Ｂ3=1.68［GHz］

が最終的に「単体動作遅延検証時削減費用が最大になると推定される単体動作検証周波数」、すなわち「最適なディレイテスト適用周波数」として決定される。
以下、図とともに、上述の本発明の実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法の構成につき、説明を行う。
図５は半導体集積回路装置のチップに対し、パッケージング前のチップ単体の状態でディレイテストを行うことによりスクリーニングを行う場合の、当該ディレイテストにおいて適用するディレイテスト適用周波数の最適値を求めるための原理を説明するための図である。
図５中、「コスト増加」分の曲線は、前記ディレイテストにおいて適用するディレイテスト適用周波数（図５中、「適用周波数」）に対する、上記図４中、第１行目および第２行目の値、すなわち「単体動作遅延検証費用」：
Figure 2009050821
 およびＮC・ＵＰ（「オーバーキル損失額」）の合計額の変化を示し、「コスト減少」分の曲線は、前記ディレイテストにおいて適用するディレイテスト適用周波数（図５中、「適用周波数」）に対する、上記図４中、第３行目の値「不良品に対するパッケージング以降の費用」ＮD・(ＰＣ＋ＳＴＣ)の変化を示す。
図５に示される如く、ディレイテスト適用周波数が増加するにつれ「コスト増加」分は増加するのに対し、「コスト減少」分はディレイテスト適用周波数の増加とともに増加するが、「製品出荷周波数」、すなわち「パッケージング後動作遅延検証周波数」に近づくと極大値をとり、その後は減少することが分かる。
その結果、ΔＣＲ＝「コスト減少」−「コスト増加」の値は、図５中、「ディレイテスト損益分岐点」以降、正の値をとり、「製品出荷周波数」の手前（図５中、「ディレイテスト適用最適周波数」の点）で最大となり、その後減少し、「製品出荷周波数」を過ぎて負の値となることが分かる。
すなわち図５中に示された「ディレイテスト適用最適周波数」が最適なディレイテスト適用周波数であり、すなわちΔＣＲが最大となる値であるといえる。
本発明の実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法によれば、この「ディレイテスト適用最適周波数」に、より近い値を求めることにより、ΔＣＲが、より大きくなるようにすることで、図１とともに上述した半導体集積回路装置の製造工程Ｓ１〜Ｓ９の要される費用を効果的な低減を図る。
図６はこの本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法をコンピュータに実行させるための、本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法のためのプログラムの構成を説明するための機能ブロック図である。
図６に示す如く、本実施形態の一例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法のためのプログラムは、オーバーキル数およびアンダーキル数計算部１、コスト増加およびコスト減少計算部２、新たな適用周波数決定部およびテストパターン変更部４を有する。
オーバーキル数およびアンダーキル数計算部１は、図１とともに上述の半導体集積回路装置の製造工程Ｓ１〜Ｓ９中ディレイ不良スクリーニング工程Ｓ３において所定のチップ診断用テストパターン１１を当該半導体集積回路装置のチップに入力することにより得られたディレイテストの結果、すなわち当該半導体集積回路装置のチップがディレイ不良に該当するか否かの結果を保存したデータベース１２の保存内容、並びに当該半導体集積回路装置のチップをパッケージングした状態でのシステム試験、すなわち図１とともに上述のランニングテスト工程Ｓ９における、当該半導体集積回路装置のチップがディレイ不良に該当するか否かの結果を保存したデータベース１３の保存内容に基づき、上記オーバーキル数ＮCおよびアンダーキル数NBを得る。
すなわち、半導体集積回路装置のチップの各製品のうち、パッケージング前のチップ単体状態でのディレイテストの結果ディレイ不良に該当し不良品と認定されたものが、パッケージング後のプロダクトテスト（すなわちランニングテスト工程Ｓ９）でディレイ不良に該当しないとの結果が得られた製品の数量がオーバーキル数ＮCであり、パッケージング前のチップ単体状態でのディレイテストの結果ディレイ不良に該当しないと認定されたものが、パッケージング後のプロダクトテスト（すなわちランニングテスト工程Ｓ９）でディレイ不良に該当するとの結果が得られた製品の数量がアンダーキル数ＮBである。
なおこのディレイテストは図２とともに上述した如くの内容を有し、上記チップ診断用テストパターン１１は、図２（ａ）に示されるクロックパルスおよびテストベクタを含む。
コスト増加およびコスト減少計算部２は、このようにして得られたオーバーキル数ＮCおよびアンダーキル数NB等のデータに基づき、図４とともに上述の上記式（１）に基づき、以下の数式（２）、（３）により、「コスト増加」および「コスト減少」の各値を算出する。
Figure 2009050821
 このようにして得られた「コスト増加」および「コスト減少」の各値はデータベース１４に保存される。
新たな適用周波数決定部３は、このようにしてディレイテスト適用周波数の候補毎に得られた「コスト増加」および「コスト減少」の各値に基づき、上記の具体例で説明した如くの方法により、上記新たなディレイテスト適用周波数の候補を決定するか、或いは上記の如くその時点で「単体動作検証時費用削減分が最大になると推定される単体動作検証周波数」が決定される場合、この処理を終了する。
テストパターン変更部４は、新たな適用周波数決定部３で新たなディレイテスト適用周波数の候補が決定された場合、当該新たなディレイテスト適用周波数を含めるとともに最もΔＣＲが小さくなるディレイテスト適用周波数の候補を除くことで、ｎ個のディレイテスト適用周波数の候補の候補を得る。
そしてこれらのディレイテスト適用周波数の候補につき、テストパターン変更部４は、ケースCのようなオーバーキルが発生する原因を除くため、ファンクション的にはテスト不可能なパス、すなわち、マイクロプロセサにおいては、どのような命令列によっても活性化されないか、または故障が観測点で観測できないパスを除くように、テストパターンを変更する。
さらに、テストパターン変更部４は、変更後のテストパターンをチップ診断用テストパターン１１とし、次の所定数量分の半導体集積回路装置のチップの製品群に適用する。
図７は本発明の一実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法における処理の流れを説明するための処理フローチャートである。
図７中、ステップＳ３１、Ｓ３２では、所定数量の半導体集積回路のチップの製品群に対して行った、図１とともに上述の半導体集積回路装置の製造工程Ｓ１〜Ｓ９中、ステップＳ３のディレイ不良スクリーニング工程Ｓ３におけるディレイテストの結果、すなわち半導体集積回路のチップの製品群の各々の製品が、各ディレイテスト適用周波数の候補についてディレイ不良に該当するか否かを示すデータを保存したデータベース１２および、ランニングテスト工程Ｓ９におけるプロダクトテストの結果、同じ半導体集積回路のチップの製品が、当該ディレイテスト適用周波数の候補についてディレイ不良に該当するか否かを示すデータを保存したデータベース１３の保存データに基づき、ディレイ不良スクリーニング工程Ｓ３のディレイテスト適用周波数の候補毎に、半導体集積回路装置のチップの製品毎にディレイ不良の有無の比較を行うことにより、各製品が図３とともに上記したケースＡ，Ｂ，Ｃ，Ｄのいずれに属するかを判定する。
そしてその結果から、上記オーバーキル数ＮC、すなわちケースＣに属する製品数、およびアンダーキル数ＮB、すなわちケースＢに属する製品数を得る（ステップＳ３３）。
次にステップＳ３４では、上記数式（２）、（３）により、「コスト増加」および「コスト減少」の各値を算出する。
これら数式（２）、（３）中の上記パラメータＰＣ，ＳＴＣ，ＵＰ、ＤＴＣの各値は、予め求められてデータベース２３に保存されている。
ステップＳ３５では、このようにして得られた「コスト増加」および「コスト減少」の各値から、ディレイテスト適用周波数の候補毎に、数式（１）、すなわち「コスト減少」の値から「コスト増加」の値を差し引いた値ΔＣＲを算出する。
ステップＳ３６では、このようにして得られた各値、すなわちディレイテスト適用周波数の候補毎の「コスト増加」、「コスト減少」およびΔＣＲをデータベース１４に登録する。
ステップＳ３７では、このようにデータベース１４に登録されたデータに基づき、上記具体例における如くディレイテスト適用周波数に対するΔＣＲの傾向を求め、その結果最適な適用周波数が得られた場合、この処理を終了する。そうでない場合、ディレイテスト適用周波数の候補のうち、ΔＣＲが最低のものを除いて他の候補を残し、更に新たなディレイテスト適用周波数の候補を選択する。
ステップＳ３９ではステップＳ３８において得られたディレイテスト適用周波数の候補の各々に対応するテストパターンを変更する。
すなわち、ディレイテスト適用周波数の候補につき、ステップＳ３９では、ケースCのようなオーバーキルが発生する原因を除くため、ファンクション的にはテスト不可能なパス、すなわち、マイクロプロセサにおいては、どのような命令列によっても活性化されないか、または故障が観測点で観測できないパスを除くように、テストパターンを変更する。
このようにして変更されたテストパターンは新たな所定数量の半導体集積回路装置のチップの製品群に対し適用される。
すなわち、本発明の一実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法では、所定数量の同一仕様の半導体集積回路装置のチップの製品群の各々の製品につき、図１とともに上述した如くの製造工程Ｓ１〜Ｓ９を実施し、その際、ディレイ不良スクリーニング工程Ｓ３におけるディレイテストでは、その製品毎に、ディレイテスト適用周波数の候補ｆ1〜ｆn（すなわち上記具体例におけるＢ１〜Ｂｎ）を適用してディレイテストを行う。そのようにして得られたディレイテストの結果、およびランニングテスト工程Ｓ９におけるプロダクトテストの結果をデータベース１２，１３に保存し、データベース１２，１３の保存データに基づき、上記ステップＳ３１〜Ｓ３９を行う。
そしてステップＳ３７において、最適なディレイテスト適用周波数、すなわち上記単体動作検証時費用削減分が最大になると推定される単体動作検証周波数が得られるまで、その都度新たな所定数量の同一仕様の半導体集積回路のチップの製品群に対し上記ステップＳ１〜Ｓ９およびステップＳ３１〜Ｓ３９を実施するという工程を繰り返す。
その間、ディレイ不良スクリーニング工程Ｓ３でディレイ不良に該当し不良品と認定された製品を破棄することはせず、そのままステップＳ４〜Ｓ９を実施する。これはステップＳ３７において最適なディレイテスト適用周波数が得られるまでは全製品についてΔＣＲを得る必要があり、そのためには、具体的にはオーバーキル数ＮCを得る必要がある。したがってディレイ不良スクリーニング工程Ｓ３においても実際のスクリーニングは行わずに該当する製品に対しても以降の工程Ｓ５〜Ｓ９を実施する必要があるからである。又、その場合、プロダクトテストにおいて良品と認定される可能性（即ちオーバーキルに該当）もあり、その場合には該当する製品は出荷可能だからである。
図８は上述の本発明の一実施例における半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法をコンピュータで実現する場合について説明するための、コンピュータの構成例を示すブロック図である。
図８に示すごとく、同コンピュータ５００は、与えられたプログラムを構成する命令を実行することによって様々な動作を実行するためのＣＰＵ５０１と、キーボード、マウス等よりなりユーザが操作内容又はデータを入力するための操作部５０２と、ユーザにＣＰＵ５０１による処理経過、処理結果等を表示するＣＲＴ、液晶表示器等よりなる表示部５０３と、ＲＯＭ、ＲＡＭ等よりなりＣＰＵ５０４が実行するプログラム、データ等を記憶したり作業領域として使用されるメモリ５０４と，プログラム、データ等を格納するハードディスク装置５０５と、ＣＤ−ＲＯＭ５０７を媒介として外部からプログラムをロードしたりデータをロードするためのＣＤ−ＲＯＭドライブ５０６と、インターネット、ＬＡＮ等の通信網５０９を介して外部サーバからプログラムをダウンロード等するためのモデム５０８とを有する。
同コンピュータ５００はＣＤ−ＲＯＭ５０７を媒介として、あるいは通信ネットワーク５０９を媒介として、上記本発明の一実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法のためのプログラムをロードあるいはダウンロードする。そしてこれをハードディスク装置５０５にインストールし、適宜メモリ５０４にロードしてＣＰＵ５０１が実行する。その結果、同コンピュータ５００により本発明の一実施例による半導体集積回路装置のチップ単体動作遅延検証周波数の決定方法が実現される。

Claims (18)

  1. 半導体集積回路装置の製造工程におけるパッケージング前の単体半導体集積回路の動作周波数試験において適用する動作周波数を決定する動作周波数決定装置であって、
    前記単体半導体集積回路の単体半導体診断用テストパターンが入力される単体半導体診断用テストパターン入力部と、
    前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、動作周波数に対する単体半導体テストを行った結果が入力される単体半導体テスト結果入力部と、
    前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、動作周波数に対する半導体装置テストを行った結果が入力される半導体装置テスト結果入力部と、
    前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路の数を過剰廃棄数として算出するとともに、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られる単体半導体集積回路の数を不足廃棄数として算出する過剰廃棄数／不足廃棄数算出部と、
    前記過剰廃棄数と前記不足廃棄数を用いて、前記パッケージング前の単体半導体集積回路のうち、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られたことに伴う廃棄により生ずる過剰損失額と、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られたことに伴うパッケージングにより生ずる不足損失額を用いて、前記半導体集積回路装置の製造総費用の増減を算出する製造総費用増減計算部と、
    前記動作周波数に対する前記製造総費用の増減の情報が入力される動作周波数／製造総費用増減入力部と、
    前記動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定する動作周波数決定部とを有することを特徴とする動作周波数決定装置。
  2. 前記動作周波数決定部は、前記新たな周波数を複数回決定することにより、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する最適な動作周波数を決定することを特徴とする請求項１記載の動作周波数決定装置。
  3. 前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、単体半導体テストが行われる所定動作周波数と、前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、半導体装置テストが行われる所定動作周波数は、互いに異なる動作周波数であり、
    前記動作周波数決定部は、前記単体半導体テストにおいて適用する新たな動作周波数と、前記半導体装置テストにおいて適用する新たな動作周波数を、それぞれ個別に決定することを特徴とする請求項１記載の動作周波数決定装置。
  4. 前記動作周波数決定装置はさらに、
    前記動作周波数／製造総費用増減入力部に入力された前記第１及び第２の動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体診断用テストパターン及び前記半導体装置診断用テストパターンを変更するテストパターン変更部を有することを特徴とする請求項１記載の動作周波数決定装置。
  5. 前記動作周波数決定部は、
    ｎ通り（ｎは正の整数）の動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報のうち、前記製造総費用の減少額が大きいｎ−１通りの動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報を選び、
    さらに、前記ｎ通りの動作周波数とは異なる動作周波数で単体半導体テスト及び半導体装置テストを行った製造総費用の増減の情報が追加された製造総費用の増減の情報を用いて、前記単体半導体テストと前記半導体装置テストにおいて適用する新たな動作周波数を決定することを特徴とする請求項１記載の動作周波数決定装置。
  6. 前記動作周波数決定部は、前記製造総費用の減少額を以下の式（１）で求める：
    Figure 2009050821
     m個（mは正の整数）の単体半導体集積回路のうち、
    NAは、前記単体半導体テストで肯定的な結果が得られ且つ前記半導体装置テストにおいても肯定的な結果が得られる単体半導体集積回路数、
    NBは、前記単体半導体テストでは肯定的な結果が得られるが前記半導体装置テストにおいては否定的な結果が得られる単体半導体集積回路数、
    NCは、前記単体半導体テストでは否定的な結果が得られるが前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路数
    及び、NDは、前記単体半導体テストで否定的な結果が得られ且つ前記半導体装置テストにおいても否定的な結果が得られる単体半導体集積回路数を示し、
    ＵＰは単体半導体集積回路の単価を示し、
    ＰＣは半導体集積回路装置のパッケージングに要する費用を示し、
    ＳＴＣは前記半導体集積回路装置のパッケージング後、前記半導体装置テスト迄に実施するシステム試験に要するシステム試験費用を示し、
    ＤＴＣは単体半導体試験に要する費用を示し、
    前記製造総費用の減少額ΔＣＲは０より大きいことを条件とする請求項１記載の動作周波数決定装置。
  7. 半導体集積回路装置の製造工程におけるパッケージング前の単体半導体集積回路の動作周波数試験において適用する動作周波数を決定する動作周波数決定方法において、
    単体半導体診断用テストパターン入力部に、前記単体半導体集積回路の単体半導体診断用テストパターンが入力されるステップと、
    単体半導体テスト結果入力部に、前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、動作周波数に対する単体半導体テストを行った結果が入力されるステップと、
    半導体装置テスト結果入力部に、前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、動作周波数に対する半導体装置テストを行った結果が入力されるステップと、
    過剰廃棄数／不足廃棄数算出部が、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路の数を過剰廃棄数として算出するとともに、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られる単体半導体集積回路の数を不足廃棄数として算出するステップと、
    製造総費用増減計算部が、前記過剰廃棄数と前記不足廃棄数を用いて、前記パッケージング前の単体半導体集積回路のうち、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られたことに伴う廃棄により生ずる過剰損失額と、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られたことに伴うパッケージングにより生ずる不足損失額を用いて、前記半導体集積回路装置の製造総費用の増減を算出するステップと、
    動作周波数／製造総費用増減入力部に、前記動作周波数に対する前記製造総費用の増減の情報が入力されるステップと、
    動作周波数決定部に、前記動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定するステップとを有することを特徴とする動作周波数決定方法。
  8. 前記動作周波数決定部は、前記新たな周波数を複数回決定することにより、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する最適な動作周波数を決定することを特徴とする請求項７記載の動作周波数決定方法。
  9. 前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、単体半導体テストが行われる所定動作周波数と、前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、半導体装置テストが行われる所定動作周波数は、互いに異なる動作周波数であり、
    前記動作周波数決定部は、前記単体半導体テストにおいて適用する新たな動作周波数と、前記半導体装置テストにおいて適用する新たな動作周波数を、それぞれ個別に決定することを特徴とする請求項７記載の動作周波数決定方法。
  10. 前記動作周波数決定方法はさらに、
    テストパターン変更部が、前記動作周波数／製造総費用増減入力部に入力された前記第１及び第２の動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体診断用テストパターン及び前記半導体装置診断用テストパターンを変更するステップを有することを特徴とする請求項７記載の動作周波数決定方法。
  11. 前記動作周波数決定部は、
    ｎ通り（ｎは正の整数）の動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報のうち、前記製造総費用の減少額が大きいｎ−１通りの動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報を選び、
    さらに、前記ｎ通りの動作周波数とは異なる動作周波数で単体半導体テスト及び半導体装置テストを行った製造総費用の増減の情報が追加された製造総費用の増減の情報を用いて、前記単体半導体テストと前記半導体装置テストにおいて適用する新たな動作周波数を決定することを特徴とする請求項７記載の動作周波数決定方法。
  12. 前記動作周波数決定部は、前記製造総費用の減少額を以下の式（１）で求める：
    Figure 2009050821
     ｍ個（ｍは正の整数）の単体半導体集積回路のうち、
    NAは、前記単体半導体テストで肯定的な結果が得られ且つ前記半導体装置テストにおいても肯定的な結果が得られる単体半導体集積回路数、
    NBは、前記単体半導体テストでは肯定的な結果が得られるが前記半導体装置テストにおいては否定的な結果が得られる単体半導体集積回路数、
    NCは、前記単体半導体テストでは否定的な結果が得られるが前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路数
    及び、NDは、前記単体半導体テストで否定的な結果が得られ且つ前記半導体装置テストにおいても否定的な結果が得られる単体半導体集積回路数を示し、
    ＵＰは単体半導体集積回路の単価を示し、
    ＰＣは半導体集積回路装置のパッケージングに要する費用を示し、
    ＳＴＣは前記半導体集積回路装置のパッケージング後、前記半導体装置テスト迄に実施するシステム試験に要するシステム試験費用を示し、
    ＤＴＣは単体半導体試験に要する費用を示し、
    前記製造総費用の減少額ΔＣＲは０より大きいことを条件とする請求項７記載の動作周波数決定方法。
  13. 半導体集積回路装置の製造工程におけるパッケージング前の単体半導体集積回路の動作周波数試験において適用する動作周波数を決定する動作周波数決定プログラムにおいて、
    コンピュータに、
    単体半導体診断用テストパターン入力部に、前記単体半導体集積回路の単体半導体診断用テストパターンが入力されるステップと、
    単体半導体テスト結果入力部に、前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、動作周波数に対する単体半導体テストを行った結果が入力されるステップと、
    半導体装置テスト結果入力部に、前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、動作周波数に対する半導体装置テストを行った結果が入力されるステップと、
    過剰廃棄数／不足廃棄数算出部が、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路の数を過剰廃棄数として算出するとともに、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られる単体半導体集積回路の数を不足廃棄数として算出するステップと、
    製造総費用増減計算部が、前記過剰廃棄数と前記不足廃棄数を用いて、前記パッケージング前の単体半導体集積回路のうち、前記単体半導体テストでは否定的な結果が得られるが、前記半導体装置テストでは肯定的な結果が得られたことに伴う廃棄により生ずる過剰損失額と、前記単体半導体テストでは肯定的な結果が得られるが、前記半導体装置テストでは否定的な結果が得られたことに伴うパッケージングにより生ずる不足損失額を用いて、前記半導体集積回路装置の製造総費用の増減を算出するステップと、
    動作周波数／製造総費用増減入力部に、前記動作周波数に対する前記製造総費用の増減の情報が入力されるステップと、
    動作周波数決定部に、前記動作周波数／製造総費用増減入力部に入力された前記動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する新たな動作周波数を決定するステップとを実行させることを特徴とする動作周波数決定プログラム。
  14. 前記動作周波数決定部は、前記新たな周波数を複数回決定することにより、前記単体半導体テスト又は前記半導体装置テストのいずれかにおいて適用する最適な動作周波数を決定することを特徴とする請求項１３記載の動作周波数決定プログラム。
  15. 前記単体半導体集積回路に前記単体半導体診断用テストパターンを適用して、単体半導体テストが行われる所定動作周波数と、前記単体半導体集積回路をパッケージングした半導体集積回路装置に半導体装置診断用テストパターンを適用して、半導体装置テストが行われる所定動作周波数は、互いに異なる動作周波数であり、
    前記動作周波数決定部は、前記単体半導体テストにおいて適用する新たな動作周波数と、前記半導体装置テストにおいて適用する新たな動作周波数を、それぞれ個別に決定することを特徴とする請求項１３記載の動作周波数決定プログラム。
  16. 前記動作周波数決定プログラムはさらに、
    コンピュータに、
    テストパターン変更部が、前記動作周波数／製造総費用増減入力部に入力された前記第１及び第２の動作周波数に対する前記製造総費用の増減の情報を用いて、前記単体半導体診断用テストパターン及び前記半導体装置診断用テストパターンを変更するステップを実行させることを特徴とする請求項１３記載の動作周波数決定プログラム。
  17. 前記動作周波数決定部は、
    ｎ通り（ｎは正の整数）の動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報のうち、前記製造総費用の減少額が大きいｎ−１通りの動作周波数の単体半導体テスト及び半導体装置テストに対する前記製造総費用の増減の情報を選び、
    さらに、前記ｎ通りの動作周波数とは異なる動作周波数で単体半導体テスト及び半導体装置テストを行った製造総費用の増減の情報が追加された製造総費用の増減の情報を用いて、前記単体半導体テストと前記半導体装置テストにおいて適用する新たな動作周波数を決定することを特徴とする請求項１３記載の動作周波数決定プログラム。
  18. 前記動作周波数決定部は、前記製造総費用の減少額を以下の式（１）で求める：
    Figure 2009050821
     ｍ個（ｍは正の整数）の単体半導体集積回路のうち、
    NAは、前記単体半導体テストで肯定的な結果が得られ且つ前記半導体装置テストにおいても肯定的な結果が得られる単体半導体集積回路数、
    NBは、前記単体半導体テストでは肯定的な結果が得られるが前記半導体装置テストにおいては否定的な結果が得られる単体半導体集積回路数、
    NCは、前記単体半導体テストでは否定的な結果が得られるが前記半導体装置テストでは肯定的な結果が得られる単体半導体集積回路数
    及び、NDは、前記単体半導体テストで否定的な結果が得られ且つ前記半導体装置テストにおいても否定的な結果が得られる単体半導体集積回路数を示し、
    ＵＰは単体半導体集積回路の単価を示し、
    ＰＣは半導体集積回路装置のパッケージングに要する費用を示し、
    ＳＴＣは前記半導体集積回路装置のパッケージング後、前記半導体装置テスト迄に実施するシステム試験に要するシステム試験費用を示し、
    ＤＴＣは単体半導体試験に要する費用を示し、
    前記製造総費用の減少額ΔＣＲは０より大きいことを条件とする請求項１３記載の動作周波数決定プログラム。
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