JPWO2008084792A1 - プラズマディスプレイ装置 - Google Patents

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史人 草間
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Abstract

プラズマディスプレイ装置は、放電セルを複数備えたパネルと、パネルのいずれかの電極に印加するための電圧を発生する電極印加用電源と、電極印加用電源の電圧を出力するスイッチング素子を有し電極を駆動する駆動電圧波形を発生する駆動波形発生部と、スイッチング素子を制御するスイッチ制御部と、スイッチ制御部に電力を供給する制御用電源と、電極印加用電源の電圧を降圧して制御用電源の電圧より低い電圧を発生しスイッチ制御部に電力を供給する補助電源部を備える。

Description

本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板にはデータ電極が平行に複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極対とデータ電極との対向する部分に放電セルが形成される。
パネルを駆動する方法としてはサブフィールド法が一般的である。サブフィールド法は、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法である。
各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電が発生され、続く書込み動作に必要な壁電荷が各電極上に形成される。書込み期間では、書込み電圧として走査電極に走査パルスが印加されるとともにデータ電極に選択的に書込みパルスが印加されて放電セルに選択的に書込み放電が発生し、壁電荷が形成される。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスが印加される。書込み期間において書込み放電を発生させた放電セルで維持放電が発生され、対応する放電セルが発光、点灯することにより画像表示が行われる。
このようにしてパネルを駆動する駆動回路は、それぞれの電極に様々な電圧値を持つ駆動電圧波形を印加し、かつ放電電流や電極間容量の充放電電流を安定的に流す必要がある。そのために、駆動回路は多くの電源と多くのスイッチング素子を有する回路で構成されている。中でも走査電極駆動回路は印加すべき駆動電圧波形が複雑であり、さらに走査電極のそれぞれに異なる形状の駆動電圧波形を印加する必要がある。そのため、走査電極駆動回路は回路構成が複雑になり、スイッチング素子のタイミング制御も難しくなる。特に電源スイッチをオフにするとき、電源回路で発生させている電圧のそれぞれは、その電源の容量と負荷の大きさに依存した速度で低下する。このとき、それぞれの電源に電圧が残留することなく、かつ安全に電圧が低下するように様々な工夫が施されている。例えば特許文献１には、電源オフで電圧が急速に低下する電源の電圧を検出し、サイリスタを用いて電圧の低下の遅い電源の電圧を強制的に低下させる回路が開示されている。また特許文献２には、電源オフ時の電圧低下を検出して、維持電極または走査電極の駆動方法を変更して残留電圧を放電させる手段を備えたプラズマディスプレイ装置が開示されている。
しかしながら、これらの従来技術では、電源オフ時における電圧の低下を検出する回路や、電源回路の電圧を強制的に低下させる回路、さらには駆動回路の駆動方法を変更する手段等、特殊な回路や手段を設ける必要がある。
特開平７−２１０１１２号公報 特開２００２−１３２２１０号公報
本発明は、これらの課題に鑑みなされたものであり、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供する。
プラズマディスプレイ装置は、少なくとも走査電極と維持電極とデータ電極とで構成される放電セルを複数備えたプラズマディスプレイパネルと、走査電極と維持電極とデータ電極のいずれかの電極に印加するための電圧を発生する電極印加用電源と、電極印加用電源の電圧を出力するスイッチング素子を有し電極を駆動する駆動電圧波形を発生する駆動波形発生部と、スイッチング素子を制御するスイッチ制御部と、スイッチ制御部に電力を供給する制御用電源と、電極印加用電源の電圧を降圧して制御用電源の電圧より低い電圧を発生しスイッチ制御部に電力を供給する補助電源部を備える。
図１は本発明の実施の形態に用いるパネルの構造を示す分解斜視図である。 図２は本発明の実施の形態に用いるパネルの電極配列図である。 図３は本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図である。 図４は本発明の実施の形態における走査電極駆動回路の詳細を示す回路図である。 図５は本発明の実施の形態における各電極に印加する駆動電圧波形図である。 図６は本発明の実施の形態における走査パルス出力回路の詳細を示す回路ブロック図である。 図７は本発明の実施の形態における出力制御部の制御を示す図である。 図８は本発明の実施の形態における走査パルス出力回路およびそれに供給する電源を含む回路図である。 図９Ａは本発明の実施の形態における補助電源部の具体例を示す回路図である。 図９Ｂは本発明の実施の形態における補助電源部の他の具体例を示す回路図である。 図１０は本発明の実施の形態における補助電源部の動作の説明図である。
符号の説明
１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
４６ 電源回路
５２ 走査パルス出力回路
５３ スイッチ制御部
５５ 補助電源部
６０ 電圧設定回路
７０ 維持パルス発生部
８０ 初期化波形発生部
１００ プラズマディスプレイ装置
ＯＵＴ１〜ＯＵＴｎ スイッチ部
Ｑ６１，Ｑ７１，Ｑ７２，Ｑ７３，Ｑ８３ スイッチング素子
ＱＬ１〜ＱＬｎ スイッチング素子（第１のスイッチング素子）
ＱＨ１〜ＱＨｎ スイッチング素子（第２のスイッチング素子）
Ｖｆｌ 基準電位
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
（実施の形態）
図１は、本発明の実施の形態に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列されている。また、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成されている。放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。
次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。
図３は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、電源回路４６および電源スイッチ４７を備えている。電源回路４６は各回路ブロックに必要な電源を供給する。電源スイッチ４７は商用電源ＡＣ１００（Ｖ）から電源回路４６に電力を供給する。
画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」と「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。
電源回路４６は、各回路ブロックに供給する様々な電源を備えている。特に走査電極駆動回路４３に供給する電源としては、電源ＶＳＵＳ、電源ＶＳＥＴ、電源ＶＡＤ、電源ＶＳＣＮ、制御用電源ＶＣＮＴを備えている。電源ＶＳＵＳは正の維持パルス電圧Ｖｓｕｓを発生する。電源ＶＳＥＴは正の電圧Ｖｓｅｔを発生する。電源ＶＡＤは負の電圧Ｖａｄを発生する。電源ＶＳＣＮは電源ＶＡＤに電圧Ｖｓｃｎを重畳した電圧を発生する。制御用電源ＶＣＮＴは任意の基準電圧に電圧１５（Ｖ）を重畳することができる。
図４は、本発明の実施の形態における走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルス出力回路５２と、電源ＶＳＣＦと、電圧設定回路６０とを備えている。走査パルス出力回路５２は、走査パルスを出力するための駆動波形発生部である。電極印加用電源ＶＳＣＦは、走査パルス出力回路５２の基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆの電極印加用の電源である。電圧設定回路６０は、走査パルス出力回路５２の基準電位Ｖｆｌを後述する所定の電圧に設定する。
走査パルス出力回路５２は、走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを有する。そしてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎと、第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎとを有している。第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎは、電極印加用電源ＶＳＣＦの低圧側の電圧、すなわち基準電位Ｖｆｌを出力する。第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎは、電極印加用電源ＶＳＣＦの高圧側の電圧、すなわち基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆを出力する。
電圧設定回路６０は、スイッチング素子Ｑ６１と、維持パルス発生部７０と、初期化波形発生部８０とを備えている。スイッチング素子Ｑ６１は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプするための素子である。維持パルス発生部７０は、維持パルスを発生する。初期化波形発生部８０は、傾斜波形電圧を発生する。
維持パルス発生部７０は、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２、スイッチング素子Ｑ７３、ダイオードＤ７１、ダイオードＤ７２、ダイオードＤ７３を有している。スイッチング素子Ｑ７１およびスイッチング素子Ｑ７２は、走査電極を維持パルス電圧Ｖｓｕｓにクランプするための素子である。スイッチング素子Ｑ７３は、走査電極を０（Ｖ）にクランプするための素子である。ダイオードＤ７１、ダイオードＤ７２、ダイオードＤ７３は、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２、スイッチング素子Ｑ７３のそれぞれに並列に接続されている。さらに、維持パルス発生部７０は、電力回収を行うためのコンデンサＣ７４、スイッチング素子Ｑ７５、スイッチング素子Ｑ７６、逆流防止用のダイオードＤ７５、ダイオードＤ７６、共振用のインダクタＬ７５、インダクタＬ７６を有している。なお、コンデンサＣ７４は電極間容量Ｃｐに比べて十分に大きい容量を持ち、維持パルス電圧Ｖｓｕｓの約半分の約Ｖｓｕｓ／２に充電されている。
初期化波形発生部８０は、２つのミラー積分回路と、分離回路とを備える。１つ目のミラー積分回路は、電界効果トランジスタＱ８１とコンデンサＣ８１と抵抗Ｒ８１とツェナーダイオードＤ８１を有し、電圧Ｖｓｅｔの電源に接続されている。２つ目のミラー積分回路は、電界効果トランジスタＱ８２とコンデンサＣ８２と抵抗Ｒ８２とを有し、電圧Ｖａｄ’に接続されている。
このように構成された電圧設定回路６０を用いて、走査パルス出力回路５２の基準電位Ｖｆｌを負の電圧Ｖａｄ、電圧０（Ｖ）、あるいは後述するようにそれ以外の電圧に設定することができる。
なお、パネル１０の駆動時には、スイッチング素子Ｑ７５、スイッチング素子Ｑ７６、スイッチング素子Ｑ７１、スイッチング素子Ｑ７３、スイッチング素子Ｑ８３、スイッチング素子Ｑ６１、ダイオードＤ７５、ダイオードＤ７６、ダイオードＤ７２には非常に大きなピーク電流が流れる。図４にはこれらの素子のそれぞれは１つの素子の記号を用いて示したが、通常はこれらのスイッチング素子やダイオードは数個〜十数個の同一仕様の素子を並列に接続してインピーダンスを下げて使用されている。
次に、パネル１０を駆動するための駆動方法について説明する。パネル１０はサブフィールド法によって階調表示を行う。サブフィールド法は、１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御する方法である。夫々のサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電が発生し、続く書込み放電に必要な壁電荷が各電極上に形成される。このときの初期化動作には、全ての放電セルで初期化放電を発生させる全セル初期化動作と、維持放電を発生した放電セルで初期化放電を発生させる選択初期化動作とがある。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電が発生し壁電荷が形成される。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電が発生した放電セルで維持放電が発生し発光する。
図５は、本発明の実施の形態における各電極に印加する駆動電圧波形図である。図５は、第１サブフィールドが全セル初期化動作を行うサブフィールド、第２サブフィールドが選択初期化動作を行うサブフィールドであるとしてそれぞれのサブフィールドの駆動電圧波形を示している。フィールドは、第１サブフィールドや第２サブフィールドをはじめとする複数のサブフィールドで構成されている。
第１サブフィールドにおける初期化期間の前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ０（Ｖ）が印加される。そしてスイッチング素子Ｑ７３、スイッチング素子Ｑ８３がオンされて基準電位Ｖｆｌは０（Ｖ）になり、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃｆが印加される。次にスイッチング素子Ｑ７３をオフにするとともに電界効果トランジスタＱ８１をオンにしてミラー積分回路が動作する。すると基準電位ＶｆｌはツェナーダイオードＤ８１のツェナー電圧Ｖｚ分の電圧上昇の後、電圧Ｖｓｅｔに向かって緩やかに上昇する。こうして電圧Ｖｓｅｔ＋Ｖｓｃｆに向かって緩やかに上昇する傾斜波形電圧が走査電極ＳＣ１〜ＳＣｎに印加される。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そうして、それぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１が印加される。そして、電界効果トランジスタＱ８１をオフに、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２をオンにして基準電位Ｖｆｌを電圧Ｖｓｕｓにして、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓ＋Ｖｓｃｆが印加される。次にスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオフに、スイッチング素子ＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓが印加される。このとき、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えは同時に行われるのではなく、半分ずつ時刻をずらして切換えが行われる。その後、スイッチング素子Ｑ８３をオフにするとともに電界効果トランジスタＱ８２をオンにしてミラー積分回路が動作する。すると、基準電位Ｖｆｌは電圧Ｖａｄ’に向かって緩やかに下降する。こうして電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧が走査電極ＳＣ１〜ＳＣｎに印加される。そうして、この間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。
このように、第１サブフィールドの初期化期間では、全ての放電セルで初期化放電を発生させる全セル初期化動作が行われる。
書込み期間では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２が印加される。そしてスイッチング素子Ｑ６１をオンにして、基準電位Ｖｆｌは負の電圧Ｖａｄとなる。それとともにスイッチング素子ＱＨ１〜ＱＨｎをオンにして、電極印加用電源の電圧が出力される。このことにより、走査電極ＳＣ１〜ＳＣｎに電圧Ｖａｄ＋Ｖｓｃｆが印加される。
次に、スイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａｄが印加される。そして、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄが印加される。すると、１行目の放電セルのうち書込みパルスが印加された放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄが印加されなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作が行われる。その後、スイッチング素子ＱＨ１がオンされ、スイッチング素子ＱＬ１はオフに戻る。
次に、スイッチング素子ＱＨ２をオフにしスイッチング素子ＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルス電圧Ｖａｄが印加される。それとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄが印加される。すると、２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行われる。
その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎをオフにして、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力はハイインピーダンス状態になる。そしてこの間にスイッチング素子Ｑ６１をオフに、スイッチング素子Ｑ８３およびスイッチング素子Ｑ７３をオンにして、基準電位Ｖｆｌは０（Ｖ）になる。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＬ１〜ＱＬｎをオンにして、走査電極ＳＣ１〜ＳＣｎに０（Ｖ）が印加される。
続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）が印加され、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓが印加される。走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するために、スイッチング素子Ｑ７３はオフに、スイッチング素子Ｑ７５、スイッチング素子Ｑ７２、スイッチング素子Ｑ８３はオンにされる。すると、電力回収用のコンデンサＣ７４からスイッチング素子Ｑ７５、ダイオードＤ７５、インダクタＬ７５、スイッチング素子Ｑ７２またはダイオードＤ７２、スイッチング素子Ｑ８３およびスイッチング素子ＱＬ１〜ＱＬｎを介して電流が流れ始める。そうして、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７５と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。そしてスイッチング素子Ｑ７１はオンにされる。すると、走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７１を通して電源へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇する。そうして、書込み放電を起こした放電セルでは維持放電が発生する。
続いて走査電極ＳＣ１〜ＳＣｎに０（Ｖ）が印加され、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓが印加される。走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するために、スイッチング素子Ｑ７６、スイッチング素子Ｑ８３がオンされる。すると、走査電極ＳＣ１〜ＳＣｎからスイッチング素子ＱＬ１〜ＱＬｎ、スイッチング素子Ｑ８３、インダクタＬ７６、ダイオードＤ７６、スイッチング素子Ｑ７６を介して電力回収用のコンデンサＣ７４に電流が流れ始める。そうして、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７６と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は０（Ｖ）付近まで下降する。そしてスイッチング素子Ｑ７３はオンされる。すると、走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７３を通して接地電位へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に０（Ｖ）まで下降する。そして、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓが印加される。そうして、維持放電を起こした放電セルでは再び維持放電が発生する。
以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
続く第２サブフィールドの初期化期間においては、第１サブフィールドの初期化期間の後半部と同様の動作が行われる。すなわち、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１が印加され、走査電極ＳＣ１〜ＳＣｎには電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧が印加される。すると、第１サブフィールドの維持期間において維持放電を行った放電セルで初期化放電が発生する。このように、第２サブフィールドの初期化期間は、維持放電を行った放電セルで初期化放電を発生させる選択初期化動作が行われる。
続く書込み期間、維持期間は第１サブフィールドの書込み期間、維持期間とほぼ同様であるため説明を省略する。またそれ以降のサブフィールドについても維持パルス数を除いてほぼ同様である。
なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔは３３０（Ｖ）、電圧Ｖｓｕｓは１９０（Ｖ）、電圧Ｖｓｃｆは１４０（Ｖ）、電圧Ｖａｄは−１００（Ｖ）、電圧Ｖｅ１は１６０（Ｖ）、電圧Ｖｅ２は１７０（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置１００の仕様等に合わせて、適宜最適な値に設定することが望ましい。
図６は、本発明の実施の形態における走査パルス出力回路５２の詳細を示す回路ブロック図である。走査パルス出力回路５２は、上述したように走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを備えているが、加えてスイッチ制御部５３も備えている。スイッチ制御部５３は、これらのスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎを制御する。そしてスイッチ制御部５３は、出力制御部ＲＧ１〜ＲＧｎ、および出力制御部ＲＧ１〜ＲＧｎのそれぞれに位相の異なる２値信号を供給するためのシフトレジスタＳＲを有する。
シフトレジスタＳＲは、データＤＴとクロックＣＫを入力し、クロックＣＫを入力する毎にデータＤＴを順次シフトしてｎ個の出力Ｏ１〜Ｏｎを出力する。シフトレジスタＳＲは書込み期間において、データＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの基となる位相の異なったｎ個の２値データを出力制御部ＲＧ１〜ＲＧｎのそれぞれに出力する。
出力制御部ＲＧ１〜ＲＧｎのそれぞれは、制御信号Ｃ１と制御信号Ｃ２とシフトレジスタＳＲの対応する１つの出力とを入力し、対応するスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎを制御する。
図７は本発明の実施の形態における出力制御部ＲＧ１〜ＲＧｎの制御を示す図であり、２つの制御信号Ｃ１、Ｃ２に応じてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれの出力を以下のように制御される。制御信号Ｃ１、制御信号Ｃ２がともに「Ｌ」の場合には、スイッチング素子のＱＨｉとＱＬｉをともにオフにして、スイッチング素子のＱＨｉとＱＬｉの出力はハイインピーダンス状態になる。制御信号Ｃ１が「Ｌ」で制御信号Ｃ２が「Ｈ」の場合には、対応するシフトレジスタＳＲの出力に従ってスイッチング素子のＱＨｉとＱＬｉが制御される。本実施の形態においては、シフトレジスタＳＲの出力Ｏｉが「Ｈ」であればスイッチング素子ＱＨｉはオンに、スイッチング素子ＱＬｉはオフにされる。シフトレジスタＳＲの出力Ｏｉが「Ｌ」であればスイッチング素子ＱＨｉはオフに、スイッチング素子ＱＬｉはオンにされる。制御信号Ｃ１が「Ｈ」で制御信号Ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオフに、スイッチング素子ＱＬｉをオンにして基準電位Ｖｆｌが出力される。また、制御信号Ｃ１、制御信号Ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオンに、スイッチング素子ＱＬｉをオフにして基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆが出力される。
なお、走査パルス出力回路５２の、複数のスイッチ部ＯＵＴ１〜ＯＵＴｎ、複数の出力制御部ＲＧ１〜ＲＧｎ、およびシフトレジスタＳＲの対応する部分はまとめられてＩＣ化されている。以下、このＩＣを「走査ＩＣ」と呼ぶ。本実施の形態においては、走査電極６４本分をまとめて１つの走査ＩＣとし、この走査ＩＣを１２個使用して、７６８本（ｎ＝７６８）の走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルスが供給されている。このように多数の出力を持つ走査パルス出力回路５２をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
図８は、本発明の実施の形態における走査パルス出力回路５２およびそれに供給する電源を含む回路図である。走査パルス出力回路５２の低電圧側は基準電位Ｖｆｌに接続され、高電圧側は基準電位Ｖｆｌに電圧Ｖｓｃｆが重畳された電極印加用電源ＶＳＣＦに抵抗Ｒ５１を介して接続されている。そして電極印加用電源ＶＳＣＦは、さまざまな回路構成が可能であるが、本実施の形態においてはブートストラップ回路５１で構成されている。このブートストラップ回路５１はダイオードＤ５１とコンデンサＣ５１とで構成され、負の電圧Ｖａｄの電源ＶＡＤ上に重畳された電源ＶＳＣＮの電圧を基準電位Ｖｆｌ上にくみ上げることにより、電圧Ｖｓｃｆの電極印加用電源ＶＳＣＦとして動作する。
また、スイッチ制御部５３には、例えばＤＣ−ＤＣコンバータで構成された制御用電源ＶＣＮＴから逆流防止ダイオードＤ５４を介して電圧１５（Ｖ）が供給される。加えて本実施の形態は、補助電源部５５と逆流防止ダイオードＤ５５とを備えている。
補助電源部５５は、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆを降圧して１５（Ｖ）より低い電圧、例えば１２（Ｖ）を出力し、スイッチ制御部５３に電力を供給する。補助電源部５５は、端子５５ａ、端子５５ｂ、端子５５ｃを備えている。端子５５ａは、ダイオードＤ５１とコンデンサＣ５１と抵抗Ｒ５１との接続点に接続されている。端子５５ｂは、逆流防止ダイオードＤ５５に接続されている。端子５５ｃは、スイッチング素子Ｑ６１と電源ＶＣＮＴとコンデンサＣ５１と走査パルス出力回路５２との接続点に接続されている。
走査パルス出力回路５２には、制御信号Ｃ１と制御信号Ｃ２とデータＤＴとクロックＣＫが入力されている。そうして、走査パルス出力回路５２は走査電極ＳＣ１〜ＳＣｎを駆動する。
図９Ａおよび図９Ｂは、本発明の実施の形態における補助電源部５５の具体例を示す回路図である。補助電源部５５は通常のＡＶＣ回路で構成することができる。図９Ａは補助電源部５５の最も簡単な回路構成の一例であり、ツェナーダイオードＤ９１のツェナー電圧からトランジスタＴ９１のベース−エミッタ間電圧だけ降下した電圧が出力される。なお、端子５５ａ、端子５５ｂ、端子５５ｃは図８の端子５５ａ、端子５５ｂ、端子５５ｃにそれぞれ対応する。また、図９Ｂは補助電源部５５の他の具体例を示す回路図である。図９Ｂに示すように、トランジスタの逆耐圧保護用ダイオードＤ９５や出力過電圧保護用ツェナーダイオードＤ９６、ノイズ除去用コンデンサＣ９５、過電流保護用抵抗Ｒ９５等を追加してもよい。さらに、トランジスタの利得を上げるためにダーリントン接続した構成や、電流制限のための抵抗Ｒ９６とツェナーダイオードＤ９７を追加した構成でもよい。なお、端子５５ａ、端子５５ｂ、端子５５ｃは図８の端子５５ａ、端子５５ｂ、端子５５ｃにそれぞれ対応する。
図８を用いて説明したように、プラズマディスプレイ装置１００の通常の動作時には、書込み期間において基準電位Ｖｆｌが電圧Ｖａｄに設定される。それにより、このとき電源ＶＳＣＮからダイオードＤ５１を通してコンデンサＣ５１に電流が流れ、コンデンサＣ５１が充電される。このコンデンサＣ５１が基準電位Ｖｆｌに重畳された電極印加用電源ＶＳＣＦとして動作する。またスイッチ制御部５３に供給する電源ＶＣＮＴの電圧は補助電源部５５の出力電圧より高い。そのため、逆流防止ダイオードＤ５５がオフとなり、補助電源部５５からスイッチ制御部５３に電力を供給することはない。補助電源部５５はプラズマディスプレイ装置１００の電源スイッチ４７をオフした場合に、走査パルス出力回路５２が異常動作することなく画像表示動作を安全に終了させるために設けられている。
図１０は、本発明の実施の形態における補助電源部５５の動作の説明図である。横軸は時間を表し、縦軸は電圧を表している。時刻ｔ１において、プラズマディスプレイ装置１００の電源スイッチ４７をオフすると、電源回路４６から供給される各電圧は低下を始め、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆおよび制御用電源ＶＣＮＴの電圧Ｖｃｎｔも低下し始める。ここで、電極印加用電源ＶＳＣＦとして働くブートストラップ回路５１のコンデンサＣ５１の容量は比較的大きいので、電圧Ｖｓｃｆが低下するまでにある程度の時間を要する。一方、制御用電源ＶＣＮＴの電圧は比較的速く低下する。
このとき、仮に補助電源部５５が設けられていなかったと仮定すると、図１０に破線で示したように、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆが低下する前に制御用電源ＶＣＮＴの電圧Ｖｃｎｔが低下することになる。そして制御用電源ＶＣＮＴの電圧Ｖｃｎｔがある程度低下すると、スイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎの制御が不安定になる。そして、このときスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになるとスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとに過大な貫通電流が流れて走査ＩＣが破壊する恐れがある。
しかしながら本実施の形態では、時刻ｔ２から時刻ｔ３までの期間において、制御用電源ＶＣＮＴの電圧Ｖｃｎｔが補助電源部５５の出力電圧１２（Ｖ）以下に低下すると補助電源部５５が動作を始める。すなわち、制御用電源ＶＣＮＴから供給される電圧Ｖｃｎｔが補助電源部５５の出力電圧よりも低くなるので、逆流防止ダイオードＤ５５がオンになり、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆを降圧した電圧１２（Ｖ）がスイッチ制御部５３に供給される。このように、制御用電源ＶＣＮＴの電圧Ｖｃｎｔが低下した後もスイッチ制御部５３に電圧１２（Ｖ）が供給され続けるので、スイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎの制御が不安定になることはない。また時刻ｔ３以降において、ブートストラップ回路５１の電圧Ｖｓｃｆが１２（Ｖ）より低下するとスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎの制御が不安定になる。しかし、このときはブートストラップ回路５１の電圧が十分に低下しているため、スイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになったとしても大きな貫通電流が流れる恐れはない。
なお、本実施の形態においては、駆動波形発生部が走査パルス出力回路であり、電極印加用電源が基準電位Ｖｆｌに重畳された電源ＶＳＣＦであり、制御用電源が基準電位に１５（Ｖ）を供給する電源ＶＣＮＴである場合について説明した。しかし、本実施の形態はこれに限定されるものではない。例えば駆動波形発生部が基準電位Ｖｆｌを電圧Ｖａｄに設定するスイッチング素子Ｑ６１であり、電極印加用電源が電源ＶＡＤまたは電源ＶＳＣＮ等であっても、同様に補助電源部を構成することができる。
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
このように、本発明によれば、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供することが可能となる。
本発明は、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を終了することができるプラズマディスプレイ装置として有用である。
本発明は、プラズマディスプレイパネルを用いた画像表示装置であるプラズマディスプレイ装置に関する。
プラズマディスプレイパネル（以下、「パネル」と略記する）として代表的な交流面放電型パネルは、対向配置された前面板と背面板との間に多数の放電セルが形成されている。
前面板には１対の走査電極と維持電極とからなる表示電極対が互いに平行に複数対形成され、背面板にはデータ電極が平行に複数形成されている。そして、表示電極対とデータ電極とが立体交差するように前面板と背面板とが対向配置されて密封され、内部の放電空間には放電ガスが封入されている。表示電極対とデータ電極との対向する部分に放電セルが形成される。
パネルを駆動する方法としてはサブフィールド法が一般的である。サブフィールド法は、１フィールド期間を複数のサブフィールドで構成した上で、放電セルを点灯させるサブフィールドの組み合わせによって階調表示を行う方法である。
各サブフィールドは、初期化期間、書込み期間および維持期間を有する。初期化期間では初期化放電が発生され、続く書込み動作に必要な壁電荷が各電極上に形成される。書込み期間では、書込み電圧として走査電極に走査パルスが印加されるとともにデータ電極に選択的に書込みパルスが印加されて放電セルに選択的に書込み放電が発生し、壁電荷が形成される。そして維持期間では、走査電極と維持電極とからなる表示電極対に交互に維持パルスが印加される。書込み期間において書込み放電を発生させた放電セルで維持放電が発生され、対応する放電セルが発光、点灯することにより画像表示が行われる。
このようにしてパネルを駆動する駆動回路は、それぞれの電極に様々な電圧値を持つ駆動電圧波形を印加し、かつ放電電流や電極間容量の充放電電流を安定的に流す必要がある。そのために、駆動回路は多くの電源と多くのスイッチング素子を有する回路で構成されている。中でも走査電極駆動回路は印加すべき駆動電圧波形が複雑であり、さらに走査電極のそれぞれに異なる形状の駆動電圧波形を印加する必要がある。そのため、走査電極駆動回路は回路構成が複雑になり、スイッチング素子のタイミング制御も難しくなる。特に電源スイッチをオフにするとき、電源回路で発生させている電圧のそれぞれは、その電源の容量と負荷の大きさに依存した速度で低下する。このとき、それぞれの電源に電圧が残留することなく、かつ安全に電圧が低下するように様々な工夫が施されている。例えば特許文献１には、電源オフで電圧が急速に低下する電源の電圧を検出し、サイリスタを用いて電圧の低下の遅い電源の電圧を強制的に低下させる回路が開示されている。また特許文献２には、電源オフ時の電圧低下を検出して、維持電極または走査電極の駆動方法を変更して残留電圧を放電させる手段を備えたプラズマディスプレイ装置が開示されている。
しかしながら、これらの従来技術では、電源オフ時における電圧の低下を検出する回路や、電源回路の電圧を強制的に低下させる回路、さらには駆動回路の駆動方法を変更する手段等、特殊な回路や手段を設ける必要がある。
特開平７−２１０１１２号公報 特開２００２−１３２２１０号公報
本発明は、これらの課題に鑑みなされたものであり、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供する。
プラズマディスプレイ装置は、少なくとも走査電極と維持電極とデータ電極とで構成される放電セルを複数備えたプラズマディスプレイパネルと、走査電極と維持電極とデータ電極のいずれかの電極に印加するための電圧を発生する電極印加用電源と、電極印加用電源の電圧を出力するスイッチング素子を有し電極を駆動する駆動電圧波形を発生する駆動波形発生部と、スイッチング素子を制御するスイッチ制御部と、スイッチ制御部に電力を供給する制御用電源と、電極印加用電源の電圧を降圧して制御用電源の電圧より低い電圧を発生しスイッチ制御部に電力を供給する補助電源部を備える。
以下、本発明の実施の形態におけるプラズマディスプレイ装置について、図面を用いて説明する。
（実施の形態）
図１は、本発明の実施の形態に用いるパネル１０の構造を示す分解斜視図である。ガラス製の前面基板２１上には、走査電極２２と維持電極２３とからなる表示電極対２４が複数形成されている。そして表示電極対２４を覆うように誘電体層２５が形成され、その誘電体層２５上に保護層２６が形成されている。背面基板３１上にはデータ電極３２が複数形成され、データ電極３２を覆うように誘電体層３３が形成され、さらにその上に井桁状の隔壁３４が形成されている。そして、隔壁３４の側面および誘電体層３３上には赤色、緑色および青色の各色に発光する蛍光体層３５が設けられている。
これら前面基板２１と背面基板３１とは、微小な放電空間を挟んで表示電極対２４とデータ電極３２とが交差するように対向配置され、その外周部をガラスフリット等の封着材によって封着されている。そして放電空間には、例えば分圧比で１０％のキセノンを含む放電ガスが封入されている。放電空間は隔壁３４によって複数の区画に仕切られており、表示電極対２４とデータ電極３２とが交差する部分に放電セルが形成されている。そしてこれらの放電セルが放電、発光することにより画像が表示される。
なお、パネル１０の構造は上述したものに限られるわけではなく、例えばストライプ状の隔壁を備えたものであってもよい。
図２は、本発明の実施の形態に用いるパネル１０の電極配列図である。パネル１０には、行方向に長いｎ本の走査電極ＳＣ１〜ＳＣｎ（図１の走査電極２２）およびｎ本の維持電極ＳＵ１〜ＳＵｎ（図１の維持電極２３）が配列されている。また、列方向に長いｍ本のデータ電極Ｄ１〜Ｄｍ（図１のデータ電極３２）が配列されている。そして、１対の走査電極ＳＣｉ（ｉ＝１〜ｎ）および維持電極ＳＵｉと１つのデータ電極Ｄｊ（ｊ＝１〜ｍ）とが交差した部分に放電セルが形成されている。放電セルは放電空間内にｍ×ｎ個形成されている。なお、図１、図２に示したように、走査電極ＳＣｉと維持電極ＳＵｉとは互いに平行に対をなして形成されているため、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとの間に大きな電極間容量Ｃｐが存在する。
次に、本実施の形態におけるプラズマディスプレイ装置の構成およびその動作について説明する。
図３は、本発明の実施の形態におけるプラズマディスプレイ装置１００の回路ブロック図である。プラズマディスプレイ装置１００は、パネル１０、画像信号処理回路４１、データ電極駆動回路４２、走査電極駆動回路４３、維持電極駆動回路４４、タイミング発生回路４５、電源回路４６および電源スイッチ４７を備えている。電源回路４６は各回路ブロックに必要な電源を供給する。電源スイッチ４７は商用電源ＡＣ１００（Ｖ）から電源回路４６に電力を供給する。
画像信号処理回路４１は、画像信号をパネル１０で表示できる画素数および階調数の画像信号に変換し、さらにサブフィールドのそれぞれにおける発光・非発光をデジタル信号のそれぞれのビットの「１」と「０」に対応させた画像データに変換する。データ電極駆動回路４２は、画像データを各データ電極Ｄ１〜Ｄｍに対応する書込みパルスに変換し、各データ電極Ｄ１〜Ｄｍに印加する。
タイミング発生回路４５は水平同期信号、垂直同期信号をもとにして、各回路ブロックの動作を制御する各種のタイミング信号を発生し、それぞれの回路ブロックへ供給する。走査電極駆動回路４３、維持電極駆動回路４４は、それぞれのタイミング信号に基づき駆動電圧波形を作成し、走査電極ＳＣ１〜ＳＣｎ、維持電極ＳＵ１〜ＳＵｎのそれぞれに印加する。
電源回路４６は、各回路ブロックに供給する様々な電源を備えている。特に走査電極駆動回路４３に供給する電源としては、電源ＶＳＵＳ、電源ＶＳＥＴ、電源ＶＡＤ、電源ＶＳＣＮ、制御用電源ＶＣＮＴを備えている。電源ＶＳＵＳは正の維持パルス電圧Ｖｓｕｓを発生する。電源ＶＳＥＴは正の電圧Ｖｓｅｔを発生する。電源ＶＡＤは負の電圧Ｖａｄを発生する。電源ＶＳＣＮは電源ＶＡＤに電圧Ｖｓｃｎを重畳した電圧を発生する。制御用電源ＶＣＮＴは任意の基準電圧に電圧１５（Ｖ）を重畳することができる。
図４は、本発明の実施の形態における走査電極駆動回路４３の詳細を示す回路図である。走査電極駆動回路４３は、走査パルス出力回路５２と、電源ＶＳＣＦと、電圧設定回路６０とを備えている。走査パルス出力回路５２は、走査パルスを出力するための駆動波形発生部である。電極印加用電源ＶＳＣＦは、走査パルス出力回路５２の基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆの電極印加用の電源である。電圧設定回路６０は、走査パルス出力回路５２の基準電位Ｖｆｌを後述する所定の電圧に設定する。
走査パルス出力回路５２は、走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを有する。そしてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれは、第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎと、第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎとを有している。第１のスイッチング素子であるスイッチング素子ＱＬ１〜ＱＬｎは、電極印加用電源ＶＳＣＦの低圧側の電圧、すなわち基準電位Ｖｆｌを出力する。第２のスイッチング素子であるスイッチング素子ＱＨ１〜ＱＨｎは、電極印加用電源ＶＳＣＦの高圧側の電圧、すなわち基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆを出力する。
電圧設定回路６０は、スイッチング素子Ｑ６１と、維持パルス発生部７０と、初期化波形発生部８０とを備えている。スイッチング素子Ｑ６１は、走査パルス発生回路５０の基準電位Ｖｆｌを負の電圧Ｖａｄにクランプするための素子である。維持パルス発生部７０は、維持パルスを発生する。初期化波形発生部８０は、傾斜波形電圧を発生する。
維持パルス発生部７０は、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２、スイッチング素子Ｑ７３、ダイオードＤ７１、ダイオードＤ７２、ダイオードＤ７３を有している。スイッチング素子Ｑ７１およびスイッチング素子Ｑ７２は、走査電極を維持パルス電圧Ｖｓｕｓにクランプするための素子である。スイッチング素子Ｑ７３は、走査電極を０（Ｖ）にクランプするための素子である。ダイオードＤ７１、ダイオードＤ７２、ダイオードＤ７３は、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２、スイッチング素子Ｑ７３のそれぞれに並列に接続されている。さらに、維持パルス発生部７０は、電力回収を行うためのコンデンサＣ７４、スイッチング素子Ｑ７５、スイッチング素子Ｑ７６、逆流防止用のダイオードＤ７５、ダイオードＤ７６、共振用のインダクタＬ７５、インダクタＬ７６を有している。なお、コンデンサＣ７４は電極間容量Ｃｐに比べて十分に大きい容量を持ち、維持パルス電圧Ｖｓｕｓの約半分の約Ｖｓｕｓ／２に充電されている。
初期化波形発生部８０は、２つのミラー積分回路と、分離回路とを備える。１つ目のミラー積分回路は、電界効果トランジスタＱ８１とコンデンサＣ８１と抵抗Ｒ８１とツェナーダイオードＤ８１を有し、電圧Ｖｓｅｔの電源に接続されている。２つ目のミラー積分回路は、電界効果トランジスタＱ８２とコンデンサＣ８２と抵抗Ｒ８２とを有し、電圧Ｖａｄ’に接続されている。
このように構成された電圧設定回路６０を用いて、走査パルス出力回路５２の基準電位Ｖｆｌを負の電圧Ｖａｄ、電圧０（Ｖ）、あるいは後述するようにそれ以外の電圧に設定することができる。
なお、パネル１０の駆動時には、スイッチング素子Ｑ７５、スイッチング素子Ｑ７６、スイッチング素子Ｑ７１、スイッチング素子Ｑ７３、スイッチング素子Ｑ８３、スイッチング素子Ｑ６１、ダイオードＤ７５、ダイオードＤ７６、ダイオードＤ７２には非常に大きなピーク電流が流れる。図４にはこれらの素子のそれぞれは１つの素子の記号を用いて示したが、通常はこれらのスイッチング素子やダイオードは数個〜十数個の同一仕様の素子を並列に接続してインピーダンスを下げて使用されている。
次に、パネル１０を駆動するための駆動方法について説明する。パネル１０はサブフィールド法によって階調表示を行う。サブフィールド法は、１フィールド期間を複数のサブフィールドに分割し、サブフィールド毎に各放電セルの発光・非発光を制御する方法である。夫々のサブフィールドは初期化期間、書込み期間および維持期間を有する。
初期化期間では初期化放電が発生し、続く書込み放電に必要な壁電荷が各電極上に形成される。このときの初期化動作には、全ての放電セルで初期化放電を発生させる全セル初期化動作と、維持放電を発生した放電セルで初期化放電を発生させる選択初期化動作とがある。書込み期間では、書込み電圧として走査電極に走査パルスを印加するとともにデータ電極に選択的に書込みパルスを印加して、発光させるべき放電セルで選択的に書込み放電が発生し壁電荷が形成される。そして維持期間では、輝度重みに応じた数の維持パルスを表示電極対に交互に印加して、書込み放電が発生した放電セルで維持放電が発生し発光する。
図５は、本発明の実施の形態における各電極に印加する駆動電圧波形図である。図５は、第１サブフィールドが全セル初期化動作を行うサブフィールド、第２サブフィールドが選択初期化動作を行うサブフィールドであるとしてそれぞれのサブフィールドの駆動電圧波形を示している。フィールドは、第１サブフィールドや第２サブフィールドをはじめとする複数のサブフィールドで構成されている。
第１サブフィールドにおける初期化期間の前半部では、データ電極Ｄ１〜Ｄｍ、維持電極ＳＵ１〜ＳＵｎにそれぞれ０（Ｖ）が印加される。そしてスイッチング素子Ｑ７３、スイッチング素子Ｑ８３がオンされて基準電位Ｖｆｌは０（Ｖ）になり、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｃｆが印加される。次にスイッチング素子Ｑ７３をオフにするとともに電界効果トランジスタＱ８１をオンにしてミラー積分回路が動作する。すると基準電位ＶｆｌはツェナーダイオードＤ８１のツェナー電圧Ｖｚ分の電圧上昇の後、電圧Ｖｓｅｔに向かって緩やかに上昇する。こうして電圧Ｖｓｅｔ＋Ｖｓｃｆに向かって緩やかに上昇する傾斜波形電圧が走査電極ＳＣ１〜ＳＣｎに印加される。この傾斜波形電圧が上昇する間に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎ、データ電極Ｄ１〜Ｄｍとの間でそれぞれ微弱な初期化放電が起こる。そうして、それぞれの電極上に壁電圧が蓄積される。ここで、電極上の壁電圧とは電極を覆う誘電体層上、保護層上、蛍光体層上等に蓄積された壁電荷により生じる電圧を表す。
初期化期間の後半部では、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１が印加される。そして、電界効果トランジスタＱ８１をオフに、スイッチング素子Ｑ７１、スイッチング素子Ｑ７２をオンにして基準電位Ｖｆｌを電圧Ｖｓｕｓにして、走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓ＋Ｖｓｃｆが印加される。次にスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎをオフに、スイッチング素子ＱＬ１〜ＱＬｎをオンにして走査電極ＳＣ１〜ＳＣｎに電圧Ｖｓｕｓが印加される。このとき、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子の切換えは同時に行われるのではなく、半分ずつ時刻をずらして切換えが行われる。その後、スイッチング素子Ｑ８３をオフにするとともに電界効果トランジスタＱ８２をオンにしてミラー積分回路が動作する。すると、基準電位Ｖｆｌは電圧Ｖａｄ’に向かって緩やかに下降する。こうして電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧が走査電極ＳＣ１〜ＳＣｎに印加される。そうして、この間に再び微弱な初期化放電が起こり、各電極上の壁電圧は書込み動作に適した値に調整される。
このように、第１サブフィールドの初期化期間では、全ての放電セルで初期化放電を発生させる全セル初期化動作が行われる。
書込み期間では、維持電極ＳＵ１〜ＳＵｎに電圧Ｖｅ２が印加される。そしてスイッチング素子Ｑ６１をオンにして、基準電位Ｖｆｌは負の電圧Ｖａｄとなる。それとともにスイッチング素子ＱＨ１〜ＱＨｎをオンにして、電極印加用電源の電圧が出力される。このことにより、走査電極ＳＣ１〜ＳＣｎに電圧Ｖａｄ＋Ｖｓｃｆが印加される。
次に、スイッチング素子ＱＨ１をオフにしスイッチング素子ＱＬ１をオンにすることにより、１行目の走査電極ＳＣ１に負の走査パルス電圧Ｖａｄが印加される。そして、データ電極Ｄ１〜Ｄｍのうち１行目に発光させるべき放電セルのデータ電極Ｄｋ（ｋ＝１〜ｍ）に正の書込みパルス電圧Ｖｄが印加される。すると、１行目の放電セルのうち書込みパルスが印加された放電セルでは書込み放電が起こり、各電極上に壁電圧を蓄積する書込み動作が行われる。一方、書込みパルス電圧Ｖｄが印加されなかった放電セルでは書込み放電は発生しない。このようにして選択的に書込み動作が行われる。その後、スイッチング素子ＱＨ１がオンされ、スイッチング素子ＱＬ１はオフに戻る。
次に、スイッチング素子ＱＨ２をオフにしスイッチング素子ＱＬ２をオンにして２行目の走査電極ＳＣ２に走査パルス電圧Ｖａｄが印加される。それとともに、データ電極Ｄ１〜Ｄｍのうち２行目に発光させるべき放電セルのデータ電極Ｄｋに書込みパルス電圧Ｖｄが印加される。すると、２行目の放電セルで選択的に書込み放電が起こる。以上の書込み動作をｎ行目の放電セルに至るまで行われる。
その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＨ１〜ＱＨｎおよびスイッチング素子ＱＬ１〜ＱＬｎをオフにして、スイッチ部ＯＵＴ１〜ＯＵＴｎの出力はハイインピーダンス状態になる。そしてこの間にスイッチング素子Ｑ６１をオフに、スイッチング素子Ｑ８３およびスイッチング素子Ｑ７３をオンにして、基準電位Ｖｆｌは０（Ｖ）になる。その後、スイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子ＱＬ１〜ＱＬｎをオンにして、走査電極ＳＣ１〜ＳＣｎに０（Ｖ）が印加される。
続く維持期間では、維持電極ＳＵ１〜ＳＵｎに０（Ｖ）が印加され、走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓが印加される。走査電極ＳＣ１〜ＳＣｎに維持パルス電圧Ｖｓｕｓを印加するために、スイッチング素子Ｑ７３はオフに、スイッチング素子Ｑ７５、スイッチング素子Ｑ７２、スイッチング素子Ｑ８３はオンにされる。すると、電力回収用のコンデンサＣ７４からスイッチング素子Ｑ７５、ダイオードＤ７５、インダクタＬ７５、スイッチング素子Ｑ７２またはダイオードＤ７２、スイッチング素子Ｑ８３およびスイッチング素子ＱＬ１〜ＱＬｎを介して電流が流れ始める。そうして、走査電極ＳＣ１〜ＳＣｎの電圧が上がり始める。インダクタＬ７５と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は電圧Ｖｓｕｓ付近まで上昇する。そしてスイッチング素子Ｑ７１はオンにされる。すると、走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７１を通して電源へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に電圧Ｖｓｕｓまで上昇する。そうして、書込み放電を起こした放電セルでは維持放電が発生する。
続いて走査電極ＳＣ１〜ＳＣｎに０（Ｖ）が印加され、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓが印加される。走査電極ＳＣ１〜ＳＣｎに０（Ｖ）を印加するために、スイッチング素子Ｑ７６、スイッチング素子Ｑ８３がオンされる。すると、走査電極ＳＣ１〜ＳＣｎからスイッチング素子ＱＬ１〜ＱＬｎ、スイッチング素子Ｑ８３、インダクタＬ７６、ダイオードＤ７６、スイッチング素子Ｑ７６を介して電力回収用のコンデンサＣ７４に電流が流れ始める。そうして、走査電極ＳＣ１〜ＳＣｎの電圧が下がり始める。インダクタＬ７６と電極間容量Ｃｐとは共振回路を形成しているので、共振周期の１／２の時間経過後には走査電極ＳＣ１〜ＳＣｎの電圧は０（Ｖ）付近まで下降する。そしてスイッチング素子Ｑ７３はオンされる。すると、走査電極ＳＣ１〜ＳＣｎはスイッチング素子Ｑ７３を通して接地電位へ接続されるため、走査電極ＳＣ１〜ＳＣｎの電圧は強制的に０（Ｖ）まで下降する。そして、維持電極ＳＵ１〜ＳＵｎに維持パルス電圧Ｖｓｕｓが印加される。そうして、維持放電を起こした放電セルでは再び維持放電が発生する。
以下同様に、走査電極ＳＣ１〜ＳＣｎと維持電極ＳＵ１〜ＳＵｎとに交互に輝度重みに応じた数の維持パルスを印加し、表示電極対の電極間に電位差を与えることにより、書込み期間において書込み放電を起こした放電セルで維持放電が継続して行われる。
続く第２サブフィールドの初期化期間においては、第１サブフィールドの初期化期間の後半部と同様の動作が行われる。すなわち、維持電極ＳＵ１〜ＳＵｎに正の電圧Ｖｅ１が印加され、走査電極ＳＣ１〜ＳＣｎには電圧Ｖａｄ’に向かって緩やかに下降する傾斜波形電圧が印加される。すると、第１サブフィールドの維持期間において維持放電を行った放電セルで初期化放電が発生する。このように、第２サブフィールドの初期化期間は、維持放電を行った放電セルで初期化放電を発生させる選択初期化動作が行われる。
続く書込み期間、維持期間は第１サブフィールドの書込み期間、維持期間とほぼ同様であるため説明を省略する。またそれ以降のサブフィールドについても維持パルス数を除いてほぼ同様である。
なお、本実施の形態において各電極に印加する電圧値は、例えば、電圧Ｖｓｅｔは３３０（Ｖ）、電圧Ｖｓｕｓは１９０（Ｖ）、電圧Ｖｓｃｆは１４０（Ｖ）、電圧Ｖａｄは−１００（Ｖ）、電圧Ｖｅ１は１６０（Ｖ）、電圧Ｖｅ２は１７０（Ｖ）である。ただしこれらの電圧値は、単に一例を挙げたに過ぎず、パネル１０の特性やプラズマディスプレイ装置１００の仕様等に合わせて、適宜最適な値に設定することが望ましい。
図６は、本発明の実施の形態における走査パルス出力回路５２の詳細を示す回路ブロック図である。走査パルス出力回路５２は、上述したように走査パルス電圧を出力するスイッチ部ＯＵＴ１〜ＯＵＴｎを備えているが、加えてスイッチ制御部５３も備えている。スイッチ制御部５３は、これらのスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎを制御する。そしてスイッチ制御部５３は、出力制御部ＲＧ１〜ＲＧｎ、および出力制御部ＲＧ１〜ＲＧｎのそれぞれに位相の異なる２値信号を供給するためのシフトレジスタＳＲを有する。
シフトレジスタＳＲは、データＤＴとクロックＣＫを入力し、クロックＣＫを入力する毎にデータＤＴを順次シフトしてｎ個の出力Ｏ１〜Ｏｎを出力する。シフトレジスタＳＲは書込み期間において、データＤＴから１つのパルスを入力し、そのパルスを順次シフトすることにより、走査パルスの基となる位相の異なったｎ個の２値データを出力制御部ＲＧ１〜ＲＧｎのそれぞれに出力する。
出力制御部ＲＧ１〜ＲＧｎのそれぞれは、制御信号Ｃ１と制御信号Ｃ２とシフトレジスタＳＲの対応する１つの出力とを入力し、対応するスイッチ部ＯＵＴ１〜ＯＵＴｎのスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎを制御する。
図７は本発明の実施の形態における出力制御部ＲＧ１〜ＲＧｎの制御を示す図であり、２つの制御信号Ｃ１、Ｃ２に応じてスイッチ部ＯＵＴ１〜ＯＵＴｎのそれぞれの出力を以下のように制御される。制御信号Ｃ１、制御信号Ｃ２がともに「Ｌ」の場合には、スイッチング素子のＱＨｉとＱＬｉをともにオフにして、スイッチング素子のＱＨｉとＱＬｉの出力はハイインピーダンス状態になる。制御信号Ｃ１が「Ｌ」で制御信号Ｃ２が「Ｈ」の場合には、対応するシフトレジスタＳＲの出力に従ってスイッチング素子のＱＨｉとＱＬｉが制御される。本実施の形態においては、シフトレジスタＳＲの出力Ｏｉが「Ｈ」であればスイッチング素子ＱＨｉはオンに、スイッチング素子ＱＬｉはオフにされる。シフトレジスタＳＲの出力Ｏｉが「Ｌ」であればスイッチング素子ＱＨｉはオフに、スイッチング素子ＱＬｉはオンにされる。制御信号Ｃ１が「Ｈ」で制御信号Ｃ２が「Ｌ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオフに、スイッチング素子ＱＬｉをオンにして基準電位Ｖｆｌが出力される。また、制御信号Ｃ１、制御信号Ｃ２がともに「Ｈ」の場合には、対応するシフトレジスタＳＲの出力にかかわらずスイッチング素子ＱＨｉをオンに、スイッチング素子ＱＬｉをオフにして基準電位Ｖｆｌに重畳された電圧Ｖｓｃｆが出力される。
なお、走査パルス出力回路５２の、複数のスイッチ部ＯＵＴ１〜ＯＵＴｎ、複数の出力制御部ＲＧ１〜ＲＧｎ、およびシフトレジスタＳＲの対応する部分はまとめられてＩＣ化されている。以下、このＩＣを「走査ＩＣ」と呼ぶ。本実施の形態においては、走査電極６４本分をまとめて１つの走査ＩＣとし、この走査ＩＣを１２個使用して、７６８本（ｎ＝７６８）の走査電極ＳＣ１〜ＳＣｎのそれぞれに走査パルスが供給されている。このように多数の出力を持つ走査パルス出力回路５２をＩＣ化することにより回路をコンパクトにまとめることができ実装面積も小さくすることができる。
図８は、本発明の実施の形態における走査パルス出力回路５２およびそれに供給する電源を含む回路図である。走査パルス出力回路５２の低電圧側は基準電位Ｖｆｌに接続され、高電圧側は基準電位Ｖｆｌに電圧Ｖｓｃｆが重畳された電極印加用電源ＶＳＣＦに抵抗Ｒ５１を介して接続されている。そして電極印加用電源ＶＳＣＦは、さまざまな回路構成が可能であるが、本実施の形態においてはブートストラップ回路５１で構成されている。このブートストラップ回路５１はダイオードＤ５１とコンデンサＣ５１とで構成され、負の電圧Ｖａｄの電源ＶＡＤ上に重畳された電源ＶＳＣＮの電圧を基準電位Ｖｆｌ上にくみ上げることにより、電圧Ｖｓｃｆの電極印加用電源ＶＳＣＦとして動作する。
また、スイッチ制御部５３には、例えばＤＣ−ＤＣコンバータで構成された制御用電源ＶＣＮＴから逆流防止ダイオードＤ５４を介して電圧１５（Ｖ）が供給される。加えて本実施の形態は、補助電源部５５と逆流防止ダイオードＤ５５とを備えている。
補助電源部５５は、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆを降圧して１５（Ｖ）より低い電圧、例えば１２（Ｖ）を出力し、スイッチ制御部５３に電力を供給する。補助電源部５５は、端子５５ａ、端子５５ｂ、端子５５ｃを備えている。端子５５ａは、ダイオードＤ５１とコンデンサＣ５１と抵抗Ｒ５１との接続点に接続されている。端子５５ｂは、逆流防止ダイオードＤ５５に接続されている。端子５５ｃは、スイッチング素子Ｑ６１と電源ＶＣＮＴとコンデンサＣ５１と走査パルス出力回路５２との接続点に接続されている。
走査パルス出力回路５２には、制御信号Ｃ１と制御信号Ｃ２とデータＤＴとクロックＣＫが入力されている。そうして、走査パルス出力回路５２は走査電極ＳＣ１〜ＳＣｎを駆動する。
図９Ａおよび図９Ｂは、本発明の実施の形態における補助電源部５５の具体例を示す回路図である。補助電源部５５は通常のＡＶＣ回路で構成することができる。図９Ａは補助電源部５５の最も簡単な回路構成の一例であり、ツェナーダイオードＤ９１のツェナー電圧からトランジスタＴ９１のベース−エミッタ間電圧だけ降下した電圧が出力される。なお、端子５５ａ、端子５５ｂ、端子５５ｃは図８の端子５５ａ、端子５５ｂ、端子５５ｃにそれぞれ対応する。また、図９Ｂは補助電源部５５の他の具体例を示す回路図である。図９Ｂに示すように、トランジスタの逆耐圧保護用ダイオードＤ９５や出力過電圧保護用ツェナーダイオードＤ９６、ノイズ除去用コンデンサＣ９５、過電流保護用抵抗Ｒ９５等を追加してもよい。さらに、トランジスタの利得を上げるためにダーリントン接続した構成や、電流制限のための抵抗Ｒ９６とツェナーダイオードＤ９７を追加した構成でもよい。なお、端子５５ａ、端子５５ｂ、端子５５ｃは図８の端子５５ａ、端子５５ｂ、端子５５ｃにそれぞれ対応する。
図８を用いて説明したように、プラズマディスプレイ装置１００の通常の動作時には、書込み期間において基準電位Ｖｆｌが電圧Ｖａｄに設定される。それにより、このとき電源ＶＳＣＮからダイオードＤ５１を通してコンデンサＣ５１に電流が流れ、コンデンサＣ５１が充電される。このコンデンサＣ５１が基準電位Ｖｆｌに重畳された電極印加用電源ＶＳＣＦとして動作する。またスイッチ制御部５３に供給する電源ＶＣＮＴの電圧は補助電源部５５の出力電圧より高い。そのため、逆流防止ダイオードＤ５５がオフとなり、補助電源部５５からスイッチ制御部５３に電力を供給することはない。補助電源部５５はプラズマディスプレイ装置１００の電源スイッチ４７をオフした場合に、走査パルス出力回路５２が異常動作することなく画像表示動作を安全に終了させるために設けられている。
図１０は、本発明の実施の形態における補助電源部５５の動作の説明図である。横軸は時間を表し、縦軸は電圧を表している。時刻ｔ１において、プラズマディスプレイ装置１００の電源スイッチ４７をオフすると、電源回路４６から供給される各電圧は低下を始め、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆおよび制御用電源ＶＣＮＴの電圧Ｖｃｎｔも低下し始める。ここで、電極印加用電源ＶＳＣＦとして働くブートストラップ回路５１のコンデンサＣ５１の容量は比較的大きいので、電圧Ｖｓｃｆが低下するまでにある程度の時間を要する。一方、制御用電源ＶＣＮＴの電圧は比較的速く低下する。
このとき、仮に補助電源部５５が設けられていなかったと仮定すると、図１０に破線で示したように、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆが低下する前に制御用電源ＶＣＮＴの電圧Ｖｃｎｔが低下することになる。そして制御用電源ＶＣＮＴの電圧Ｖｃｎｔがある程度低下すると、スイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎの制御が不安定になる。そして、このときスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになるとスイッチング素子ＱＨｉとスイッチング素子ＱＬｉとに過大な貫通電流が流れて走査ＩＣが破壊する恐れがある。
しかしながら本実施の形態では、時刻ｔ２から時刻ｔ３までの期間において、制御用電源ＶＣＮＴの電圧Ｖｃｎｔが補助電源部５５の出力電圧１２（Ｖ）以下に低下すると補助電源部５５が動作を始める。すなわち、制御用電源ＶＣＮＴから供給される電圧Ｖｃｎｔが補助電源部５５の出力電圧よりも低くなるので、逆流防止ダイオードＤ５５がオンになり、電極印加用電源ＶＳＣＦの電圧Ｖｓｃｆを降圧した電圧１２（Ｖ）がスイッチ制御部５３に供給される。このように、制御用電源ＶＣＮＴの電圧Ｖｃｎｔが低下した後もスイッチ制御部５３に電圧１２（Ｖ）が供給され続けるので、スイッチング素子ＱＨ１〜ＱＨｎ、ＱＬ１〜ＱＬｎの制御が不安定になることはない。また時刻ｔ３以降において、ブートストラップ回路５１の電圧Ｖｓｃｆが１２（Ｖ）より低下するとスイッチング素子のＱＨ１〜ＱＨｎとＱＬ１〜ＱＬｎの制御が不安定になる。しかし、このときはブートストラップ回路５１の電圧が十分に低下しているため、スイッチング素子ＱＨｉとスイッチング素子ＱＬｉとが同時にオンになったとしても大きな貫通電流が流れる恐れはない。
なお、本実施の形態においては、駆動波形発生部が走査パルス出力回路であり、電極印加用電源が基準電位Ｖｆｌに重畳された電源ＶＳＣＦであり、制御用電源が基準電位に１５（Ｖ）を供給する電源ＶＣＮＴである場合について説明した。しかし、本実施の形態はこれに限定されるものではない。例えば駆動波形発生部が基準電位Ｖｆｌを電圧Ｖａｄに設定するスイッチング素子Ｑ６１であり、電極印加用電源が電源ＶＡＤまたは電源ＶＳＣＮ等であっても、同様に補助電源部を構成することができる。
なお、本実施の形態において用いた具体的な各数値は、単に一例を挙げたに過ぎず、パネルの特性やプラズマディスプレイ装置の仕様等に合わせて、適宜最適な値に設定することが望ましい。
このように、本発明によれば、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を安全に終了するプラズマディスプレイ装置を提供することが可能となる。
本発明は、大幅な設計変更を必要とすることなく、電源オフ時にも異常動作を起こす恐れがなく、パネルを駆動する駆動回路の動作を終了することができるプラズマディスプレイ装置として有用である。
本発明の実施の形態に用いるパネルの構造を示す分解斜視図 本発明の実施の形態に用いるパネルの電極配列図 本発明の実施の形態におけるプラズマディスプレイ装置の回路ブロック図 本発明の実施の形態における走査電極駆動回路の詳細を示す回路図 本発明の実施の形態における各電極に印加する駆動電圧波形図 本発明の実施の形態における走査パルス出力回路の詳細を示す回路ブロック図 本発明の実施の形態における出力制御部の制御を示す図 本発明の実施の形態における走査パルス出力回路およびそれに供給する電源を含む回路図 本発明の実施の形態における補助電源部の具体例を示す回路図 本発明の実施の形態における補助電源部の他の具体例を示す回路図 本発明の実施の形態における補助電源部の動作の説明図
符号の説明
１０ パネル
２２ 走査電極
２３ 維持電極
２４ 表示電極対
３２ データ電極
４１ 画像信号処理回路
４２ データ電極駆動回路
４３ 走査電極駆動回路
４４ 維持電極駆動回路
４５ タイミング発生回路
４６ 電源回路
５２ 走査パルス出力回路
５３ スイッチ制御部
５５ 補助電源部
６０ 電圧設定回路
７０ 維持パルス発生部
８０ 初期化波形発生部
１００ プラズマディスプレイ装置
ＯＵＴ１〜ＯＵＴｎ スイッチ部
Ｑ６１，Ｑ７１，Ｑ７２，Ｑ７３，Ｑ８３ スイッチング素子
ＱＬ１〜ＱＬｎ スイッチング素子（第１のスイッチング素子）
ＱＨ１〜ＱＨｎ スイッチング素子（第２のスイッチング素子）
Ｖｆｌ 基準電位

Claims (2)

  1. 少なくとも走査電極と維持電極とデータ電極とで構成される放電セルを複数備えたプラズマディスプレイパネルと、
    前記走査電極と前記維持電極と前記データ電極のいずれかの電極に印加するための電圧を発生する電極印加用電源と、
    前記電極印加用電源の電圧を出力するスイッチング素子を有し、前記電極を駆動する駆動電圧波形を発生する駆動波形発生部と、
    前記スイッチング素子を制御するスイッチ制御部と、
    前記スイッチ制御部に電力を供給する制御用電源と、
    前記電極印加用電源の電圧を降圧して前記制御用電源の電圧より低い電圧を発生し前記スイッチ制御部に電力を供給する補助電源部と
    を備えたことを特徴とするプラズマディスプレイ装置。
  2. 前記駆動波形発生部は、
    前記電極印加用電源の低圧側の電圧を出力する第１のスイッチング素子と、前記電極印加用電源の高圧側の電圧を出力する第２のスイッチング素子とを有するスイッチ部を複数備え、
    前記走査電極のそれぞれに印加する走査パルスを出力する走査パルス出力回路である請求項１に記載のプラズマディスプレイ装置。
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