JPWO2007017933A1 - 遅延時間解析装置、制御方法及びプログラム - Google Patents

Abstract

電子回路上の経路で生じる信号の遅延時間は、第１の方向、及びその第１の方向と交差する第２の方向をそれぞれ座標軸とする平面上でその第１の方向上の長さで表現する。経路上に信号が分岐するピンが存在する場合、そのピンで分岐する経路の遅延時間は、そのピン以降の部分を対象にして、第２の方向上で異なり、且つ第１の方向上で同じ位置を基点としてその第１の方向上の長さで表現する。

Description

本発明は、設計された電子回路上の経路で生じる信号の遅延時間を表示するための技術に関する。

近年、プリント配線板（ＰＣＢ）や集積回路などの電子回路の開発はより短期間、より低コストに行うことが非常に強く求められている。このため、その開発を支援するＣＡＤ（Computer Aided Design ）技術の重要性も非常に高くなっている。

エレクトロニクス系のＣＡＤでは、深い知識が無くとも設計が行えるように、標準化、モデル化が重視されている。電子回路の機能的、或いは論理的な単位となる素子、或いは部品などは、基本素子（セル）としてライブラリに登録させている。ＮＡＮＤやＮＯＲといった基本ゲート、フリップフロップ（以降「ＦＦ」と略記する）やカウンタ、或いはシフト・レジスタといった順序回路、メモリ、及びＣＰＵなどは、セルとしてライブラリに登録されているのが普通である。このことから、論理設計は基本的に、ライブラリに登録されたセルのなかで必要なセルを選択し、その選択したセル同士を接続させることで行われる。セル同士の接続は、それらがそれぞれ持つピンとピンを結ぶことで行われる。レイアウト設計は、論理設計後に行われる。

設計した電子回路では、その電子回路が適切なものか否か確認するために各種の解析が行われる。その解析の一つに、経路を信号が伝搬していく時間差によって不具合（誤動作など）が生じるか否か確認するためのタイミング解析がある。そのタイミング解析としては、ＦＦなどにおいて、データを取り込むタイミングが遅すぎるか否か確認するセットアップタイムチェックや、そのデータを取り込むタイミングが早すぎるか否か確認するホールドタイムチェックなどが挙げられる。タイミング解析を含む各種解析は自動的に行わせることができる。

タイミング解析によって見つかった不具合は解消させる必要がある。その解消のための設計変更は通常、不具合が見つかった経路の遅延時間をピン間別に調べて、調整すべきピン間を一つ以上、特定し、特定したピン間の遅延時間を調整することで行われる。それにより、設計者は、その調整のために煩雑な作業を行わなければならなかった。このことから、設計変更をより容易に行えるようにすることが重要であると考えられる。

特許文献１には、予め定めた部分の経路での遅延時間を表示する従来の遅延時間表示装置が記載されている。その従来の遅延時間表示装置では、その遅延時間として、固定信号線に接続されるセルによる遅延時間、或いはそれらの間の差である遅延時間差を表示させている。それにより、固定配置配線によるクロック分配回路を想定して、その分配回路により各経路に分配されるクロック信号間の遅延時間差（クロックスキュー）を容易に把握できるようにしている。

そのクロック分配回路は、クロック信号の複数のピンへの供給に一般的に用いられている。しかし、不具合は、分配回路によって供給されたクロック信号が伝搬する経路に存在する場合がある。信号は、複数の接続先を設定したピンを経路上に一つ以上、配置して複数のピンに供給することも一般的に行われている。このようなことから、経路の一部分の遅延時間を表示させても作業効率の向上は余り期待できないと言える。

例えば一部が共通となっている経路間でクロックスキューに不具合が生じている場合、その不具合を解消するためには、共通部分以外の部分を対象に設計変更を行う必要がある。このようなことから、高い作業効率を容易に実現できるようにするうえにおいて、経路間の接続関係を情報として提示する必要があると考えられる。
特開平６−２７５７１９号公報

本発明は、経路間の接続関係と併せて各経路の遅延時間を表示するための技術を提供することを目的とする。
本発明の遅延時間表示方法は、設計された電子回路上の経路で生じる信号の遅延時間を表示するための方法であって、第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面上で経路の信号の遅延時間を該第１の方向上の長さで表現し、経路上に信号が分岐するピンが存在する場合に、該ピン以降の経路での遅延時間を、第２の方向上で異なり、且つ第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する。

なお、上記遅延時間は、経路上で隣り合うピンの間別に分けて表現する、ことが望ましい。
本発明の第１の態様の遅延時間表示装置は、設計された電子回路上の経路で生じる信号の遅延時間を表示できることを前提とし、信号が分岐するピンが存在する場合に、経路の遅延時間として、該ピンを含む経路の第１の遅延時間、及び該ピン以降の経路での第２の遅延時間をそれぞれ取得する遅延時間取得手段と、第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面を想定して、第１の遅延時間を該第１の方向上の長さで表現し、第２の遅延時間を該第２の方向上で異なり、且つ該第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する描画を行う描画手段と、を具備する。

第２の態様の遅延時間表示装置は、上記第１の態様における構成に加えて、電子回路上の経路のなかで描画の対象とすべき経路を指定するための経路指定手段、を更に具備し、描画手段は、経路指定手段により指定される経路を対象に、遅延時間を表現する描画を行う。

本発明のプログラムは、設計された電子回路上の経路で生じる信号の遅延時間を表示させるためにコンピュータに実行させることを前提とし、信号が分岐するピンが存在する場合に、経路の遅延時間として、該ピンを含む経路の第１の遅延時間、及び該ピン以降の経路での第２の遅延時間をそれぞれ取得する機能と、第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面を想定して、第１の遅延時間を該第１の方向上の長さで表現し、第２の遅延時間を該第２の方向上で異なり、且つ該第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する描画を行う機能と、を実現させる。

本発明では、電子回路上の経路で生じる信号の遅延時間は、第１の方向、及びその第１の方向と交差する第２の方向をそれぞれ座標軸とする平面上でその第１の方向上の長さにより表現し、経路上に信号が分岐するピンが存在する場合、そのピンで分岐する経路の遅延時間は、そのピン以降の部分を対象にして、第２の方向上で異なり、且つ第１の方向上で同じ位置を基点としてその第１の方向上の長さにより表現する。

遅延時間を第１の方向上の長さで表現することにより、経路間の遅延時間の相違は視覚的に容易に認識できるようになる。経路から分岐する経路は、分岐するピン以降の部分を対象にして、第２の方向上で異なり、且つ第１の方向上で同じ位置を基点として表現するため、複数の経路が分岐する位置、その位置以降の部分（共通していない部分）での各経路の遅延時間の把握も容易に行うことができる。これらの結果、ユーザにとっては、タイミング解析や、不具合を解消するための設計変更はより容易に行えるようになり、より高い作業効率を容易に実現できることとなる。

その遅延時間を隣り合うピン間で分けて表現するようにした場合には、ピン間の遅延時間が全体の遅延時間に占める割合、そのピン間の遅延時間を変更することによる影響、改善可能、或いは改善すべき遅延時間を持つピン間、などの特定がより容易に行えるようになる。このため、ユーザにとっては更に高い作業効率を容易に実現できるようになる。

本実施の形態による遅延時間表示装置の機能構成を説明する図である。 本実施の形態による遅延時間表示装置を実現できるコンピュータのハードウェア構成の一例を示す図である。 遅延時間表示画面を説明する図である。 電子回路例を示す図である（その１）。 図４に示す電子回路例のＳＤＦファイルの内容を説明する図である。 ツリーテーブルのデータ構成を説明する図である。 ディレイテーブルのデータ構成を説明する図である。 電子回路例を示す図である（その２）。 図８に示す電子回路例で作成されるツリーテーブルを説明する図である。 図８に示す電子回路例で描画される遅延ツリーを説明する図である。 遅延情報エリアへのマウスカーソルに応じた情報の表示方法を説明する図である。 全体処理のフローチャートである。 論理座標決定処理のフローチャートである。 ディレイテーブル作成処理のフローチャートである。 インスタンス名による経路選択処理のフローチャートである。 遅延時間による経路選択処理のフローチャートである。

以下、本発明の実施の形態について、図面を参照しながら詳細に説明する。
図１は、本実施の形態による遅延時間表示装置の機能構成を説明する図である。
データ入力部１は、設計された電子回路を表すデータファイル３ａを入力するものである。そのデータファイル３ａとして、ここではピン間の遅延時間や接続関係を格納したＳＤＦ（Standard Delay Format）ファイルを想定する。ＳＤＦファイル３ａの代わりに、例えばライブラリ、ネットリスト、及び配線長データベースの各ファイルを入力するようにしても良い。

図４は、電子回路例を示す図であり、図５は、図４に示す電子回路例のＳＤＦファイルの内容を説明する図である。
図４中に表記の「ＰＩ１」「Ｘ１」等は、ピン、或いはセルを一意的に示すインスタンス名である。ここでは、それらは符号として用いて説明を行う。

図４に示す電子回路例では、セルＸ１は内部に２つのセルＡＡ及びＢＢを有し、セルＸ２は内部にセルＣＣを有している。ピンＰＩ１はセルＡＡのピンＢと接続され、セルＡＡのピンＸはセルＢＢのピンＡと接続されている。セルＢＢのピンＸはセルＣＣのピンＳと接続され、セルＣＣのピンＸはピンＰＯ１と接続されている。

セル間、ピンとセル間は通常、配線（ネット）によって接続される。図５において、ピンＰＩ１とセルＡＡのピンＢ間、セルＡＡのピンＸとセルＢＢのピンＡ間、セルＢＢのピンＸとセルＣＣのピンＳ間、セルＣＣのピンＸとピンＰＯ１間の接続関係、及び遅延時間は、「＊１」を付した箇所に記述されている。セルＡＡが有するピンＡ、Ｘ間、ピンＢ、Ｘ間の遅延時間は「＊２」を付した箇所に記述されている。同様に、セルＢＢが有するピンＡ、Ｘ間の遅延時間は「＊３」を付した箇所、セルＣＣが有するピンＳ、Ｘ間の遅延時間は「＊４」を付した箇所にそれぞれ記述されている。それにより、ＳＤＦファイル３ａを参照することにより、ピン間の接続関係、及びその間の遅延時間を特定できるようになっている。

操作部２は、ユーザ（設計者）が各種指示を行うためのものである。記憶部３は、データ入力部１によって入力したＳＤＦファイル３ａを含む各種データを保存するものである。データ処理部４は、ＳＤＦファイル３ａを参照して、遅延時間表示用の各種テーブル３ｂ、３ｃを作成し、各経路で生じる信号の遅延時間を表現する画像を描画する処理を行う。それらの処理を行うために、テーブル作成部４ａ、及び描画部４ｂを備えている。表示部５は、データ処理部４が描画した画像を表示装置に表示させるものである。

図２は、上記遅延時間表示装置を実現できるコンピュータのハードウェア構成の一例を示す図である。その表示装置は複数のコンピュータ（データ処理装置）により実現させても良いが、ここでは図２に構成を示す１台のコンピュータによって実現されることを前提として説明することとする。

図２に示すコンピュータは、ＣＰＵ２１、メモリ２２、入力装置２３、出力装置２４、外部記憶装置２５、媒体駆動装置２６、及びネットワーク接続装置２７を有し、これらがバス２８によって互いに接続された構成となっている。同図に示す構成は一例であり、これに限定されるものではない。

ＣＰＵ２１は、コンピュータ全体を制御する中央処理装置である。
メモリ２２は、データを一時的に格納するＲＡＭ等のメモリである。外部記憶装置２５、若しくは媒体駆動装置２６がアクセスする可搬記録媒体ＭＤに記憶されているプログラム、或いはデータが一時的に格納される。ＣＰＵ２１は、プログラムをメモリ２に読み出して実行することにより、全体の制御を行う。

入力装置２３は、例えば、キーボード、マウス等の入力機器と接続されているか、或いはそれらを有するものである。そのような入力機器に対するユーザの操作を検出し、その検出結果をＣＰＵ２１に通知する。

出力装置２４は、例えばディスプレイと接続されているか、或いはそれを有するものである。ＣＰＵ２１の制御によって送られてくるデータをディスプレイ上に出力させる。
ネットワーク接続装置２７は、例えばイントラネットやインターネット等のネットワークを介して、他の装置と通信を行うためのものである。外部記憶装置２５は、例えばハードディスク装置である。主に各種データやプログラムの保存に用いられる。

媒体駆動装置２６は、フレキシブル・ディスク、光ディスク（ここではＣＤ−ＲＯＭ、ＣＤ−Ｒ、及びＤＶＤ等を含む）、或いは光磁気ディスク等の可搬型の記録媒体ＭＤにアクセスするものである。

図１に示すデータ入力部１は、例えばバス２８によって接続されたＣＰＵ２１、メモリ２２、外部記憶装置２５、媒体駆動装置２６、及びネットワーク接続装置５７によって実現される。操作部２は、例えばバス２８によって接続されたＣＰＵ２１、メモリ２２、入力装置２３、及び外部記憶装置２５によって実現される。記憶部３は、例えば外部記憶装置２５、媒体駆動装置２６、及びネットワーク接続装置２７のうちの一つ以上によって実現される。データ処理部４は、例えばバス２８によって接続されたＣＰＵ２１、メモリ２２、及び外部記憶装置２５によって実現される。表示部５は、例えばバス２８によって接続されたＣＰＵ２１、メモリ２２、出力装置２４、及び外部記憶装置２５によって実現される。

図１のデータ処理部４は、ＳＤＦファイル３ａから図３に示すような遅延時間表示画面の描画を行い、表示部５により表示装置上に表示させる。ここで、図３を参照して、データ処理部４が描画を行う遅延時間表示画面について具体的に説明する。

遅延時間表示画面は、各経路の遅延時間情報を表示する情報表示エリア３１と、ユーザが各種指示を行うための操作エリア３２と、から構成される。情報表示エリア３１は、マウスカーソルの位置に応じた遅延情報を表示するための遅延情報エリア３１ａと、各経路の遅延時間情報をツリーにより表示するツリー表示エリア３１ｂと、から構成される。操作エリア３２には、マウスカーソルの表示位置を中心に拡大表示を指示するための「ｚｏｏｍｉｎ」ボタン３２ａ、その表示位置を中心に縮小表示を指示するための「ｚｏｏｍｏｕｔ」ボタン３２ｂ、ツリー全体の適切な大きさでの表示を指示するための「ｆｉｔ」ボタン３２ｃ、ツリーのなかで表示の対象をインスタンス名で指定するための２つの入力ボックス３２ｄ、３２ｅ、及びその対象を遅延時間で指定するための２つの入力ボックス３２ｆ、３２ｇが配置されている。上記ツリーについては以降、「遅延ツリー」と呼ぶことにする。

その遅延ツリーは、図３に示すように、横（Ｘ軸）方向に延びる棒グラフを縦（Ｙ軸）方向に並べた形となっている。各棒グラフは、それぞれ一つの経路に相当し、横方向上の長さによって遅延時間を表現するものとなっている。各棒グラフにおいて、網掛けした矩形部分は配線による遅延時間（以降「ネット遅延時間」と呼ぶ）を表し、網掛けしていない矩形部分はセル内部の伝搬により生じる遅延時間（以降「セル遅延時間」と呼ぶ）を表している。それにより、各棒グラフは、経路を構成する構成要素（セル、配線）毎に、その遅延時間を表すものとさせている。このことから、遅延情報エリア３１ａには、マウスカーソルが位置する矩形が遅延時間を表すインスタンスの名称、及びその位置に対応する経路上の遅延時間を表示させるようにしている。図３中「ａｂｃｄ．ｉｎ０」はインスタンス名を表し、「４３２ｐｓ」はマウスカーソルによって指定された経路上の位置での遅延時間を表している。

縦方向に並べた棒グラフには何れも、それよりも前（操作エリア３２から離れる方向）の部分を有する棒グラフが存在する。縦方向に並べた棒グラフは、それよりも前の部分が存在する棒グラフが遅延時間を表す経路（以降「分岐元経路」と呼ぶ）から信号が分岐する経路（以降「分岐経路」と呼ぶ）のその分岐点以降の部分の遅延時間を表している。それにより、複数の経路で共通する部分は一つの経路の棒グラフで表し、共通していない部分は経路毎に表すようにしている。本実施の形態では、より後方で分岐するほど縦方向上の近い位置に配置するようにしている。

分岐経路が分岐元経路のどこから分岐するのか把握できるように、分岐経路の棒グラフは、横方向上では、分岐元経路の分岐点の位置を基点として配置している。それにより、経路間の接続関係としては、どの経路はどの経路のどこから分岐するかまでユーザが容易に把握できるようにさせている。

上述したように、各棒グラフは全体の遅延時間を経路の構成要素毎の遅延時間と併せて表現している。このため、各構成要素が全体の遅延時間に影響を及ぼす度合いを容易に把握することができる。その棒グラフは、経路間の接続関係を表していることから、それを参照したタイミング解析は容易に行うことができる。そのタイミング解析により、例えばクロックスキューの不具合を見つけた場合には、その不具合を解消するために考慮すべき範囲の特定が極めて容易である。このため、適切な設計変更も容易に行うことができる。これらのことから、高い作業効率は容易に実現できる。

上記遅延時間表示画面は、以下のような処理を実行することで描画される。図６〜図１１に示す各説明図を参照して具体的に説明する。
データ処理部４は、ＳＤＦファイル３ａを参照してピン毎にツリーテーブル３ｂを作成し、作成したツリーテーブル３ｂを参照して終点のピン毎にディレイテーブル３ｃを作成する。図６は、ツリーテーブル３ｂのデータ構成を説明する図であり、図７は、ディレイテーブル３ｃのデータ構成を説明する図である。

ツリーテーブル３ｂは、図６に示すように、データとして、ピン名、そのピンから信号が出力されるのに要する遅延時間（図中「区間ディレイ」と表記）、起点からの遅延時間の積算値（図中「起点からの積算ディレイ」と表記）、そのピンからの信号が入力されるピンのツリーテーブル３ｂを示すポインタ（図中「次段ピンデータへのポインタ」と表記）、そのピンからの信号が入力される別のピンのツリーテーブル３ｂを示すポインタ（図中「分岐ピンデータへのポインタ」と表記）、信号を入力するピンのツリーテーブル３ｂを示すポインタ（図中「前段ピンデータへのポインタ」と表記）、及び表示フラグ、を格納するようになっている。分岐ピンデータへのポインタは、信号が分岐する数に応じた数だけ格納される。終点のピンでは、次段ピンデータへのポインタとして０またはＮＵＬＬが格納される。ここではＮＵＬＬを想定する。

ＳＤＦファイル３ａが図８に示す電子回路（クロック分配回路）例を示すものであった場合、ツリーテーブル３ｂは、図９に示す矩形分、作成される。図９中「ａ」「３」「３」が内側に表記された矩形は、ピン名が「ａ」、区間ディレイが３、起点からの積算ディレイが「３」のピンのツリーテーブル３ｂを表している。他の矩形も同様である。また、「ｏ」「ｐ」「ｑ」「ｒ」がそれぞれ内側に表記された矩形は、図８に示す電子回路例で終点となる４つのＦＦがそれぞれ有する入力ピンのツリーテーブル３ｂを表している。

終点のピン毎に作成されるディレイテーブル３ｃは、図７に示すように、データとして、終点のピンのツリーテーブル３ｂを示すポインタ（図中「終点ピンへのポインタ」と表記）、及びパスディレイ値を格納するようになっている。そのパスディレイ値は、ポインタが示すツリーテーブル３ｂに基点からの積算ディレイとして格納されているデータである。

データ処理部４が有するテーブル作成部４ａは、上記ツリーテーブル３ｂ、及びディレイテーブル３ｃをそれぞれ作成する。ツリーテーブル３ｂでは、対応するピンからの信号が出力されるピンのツリーテーブル３ｂを示すポインタを次段ピンデータへのポインタ、分岐ピンデータへのポインタ、に種類分けして格納している。それにより、起点から終点までの経路、その経路から分岐する信号が伝搬する経路の区別、及び信号が分岐するピンの特定が行えるようになっている。それにより、描画部４ｂは、ツリーテーブル３ｂを参照して、図３に示すような遅延時間表示画面を描画する。図８に示す電子回路例からツリーテーブル３ｂを作成した場合には、ツリー表示エリア３１ｂには図１０に示すような遅延ツリーを描画することになる。

描画部４ｂは、ツリー表示エリア３１ｂにおける論理座標の最大値（Ｘｍａｘ，Ｙｍａｘ）は、余裕を考慮して
Ｘｍａｘ＝パスディレイ値の最大値 ＋ α
Ｙｍａｘ＝経路（ディレイテーブル３ｃ）数 ＋ β
により決定する。そのように決定することにより、実座標と論理座標は一致させることができる。このため、マウスカーソルのＸ軸上の座標値は遅延時間を直接的に表し、そのＹ軸上の座標値は経路を直接的に表す形となる。それにより、描画部４ｂは、特殊な変換操作を行うことなく、マウスカーソルの表示位置に対応するインスタンス名、経路上の遅延時間を特定して、それらを図１１に示すように遅延情報エリア３１ａに描画する。

図３に示すように、操作エリア３２には、遅延ツリーのなかで表示の対象をインスタンス名で指定するための２つの入力ボックス３２ｄ、３２ｅ、及びその対象を遅延時間で指定するための２つの入力ボックス３２ｆ、３２ｇが配置されている。本実施の形態では、インスタンス名として、終点のピンのものを入力させるようにしている。このことから、入力ボックス３２ｄ、３２ｅにインスタンス名がそれぞれ入力された場合、描画部４ｂは、そのインスタンス名をピン名として格納したディレイテーブル３ｃをそれぞれ特定し、そのディレイテーブル３ｃのポインタによって指定されるツリーテーブル３ｂを起点として、その前方へのトレースを行い、そのトレースによって参照したツリーテーブル３ｂの表示フラグのみをオンに設定する。入力ボックス３２ｆ、３２ｇの少なくとも一つに遅延時間が入力された場合には、描画部４ｂは、その遅延時間によって指定された条件を満たす遅延時間をパスディレイ値として格納したディレイテーブル３ｃを特定し、そのテーブル３ｃが格納したポインタによって指定されるツリーテーブル３ｂを起点として、その前方へのトレースを行い、そのトレースによって参照したツリーテーブル３ｂの表示フラグのみをオンに設定する。それにより、表示フラグがオンに設定されたツリーテーブル３ｂのみを対象に遅延ツリーの描画を行うことにより、ユーザが所望する経路の遅延時間のみを表示させる。

以降は、図１２〜図１６に示す各フローチャートを参照して、データ処理部４の動作について詳細に説明する。本実施の形態による遅延時間表示装置が図２に示すような構成であった場合、図１２〜図１６に示す各フローチャートは、例えばＣＰＵ２１が外部記憶装置２５に格納されたプログラムをメモリ２２に読み出して実行することにより実現される。

図１２は、全体処理のフローチャートである。始めに図１２を参照して、全体処理について詳細に説明する。
先ず、ステップＳ１１では、指定されたＳＤＦファイル３ａを参照して、起点となるピン（例えばクロック信号が入力されるピン）からフォワードパストレースを行い、ピン毎にツリーテーブル３ｂに格納すべきデータを収集する。続くステップＳ１２では、収集したデータをピン毎にまとめてツリーテーブル（図中「クロックツリーテーブル」と表記）３ｂを作成する。その後はステップＳ１３に移行して、図３に示すような遅延時間表示画面を表示させるための描画処理を実行する。その実行後、一連の処理を終了する。

ＳＤＦファイル３ａの指定は、例えばその格納場所によって行われる。それにより、指定された格納場所によっては、ＳＤＦファイル３ａを取得するための処理が行われる。操作エリア３２に配置された各種ボタン３２ａ〜ｃへの操作、或いは入力ボックス３２ｄ〜ｇへのデータ入力は、描画処理の実行によって対応するようになっている。図１３〜図１６に示す各フローチャートは何れも、描画処理内で実行されるサブルーチン処理のフローチャートを示している。

図１３は、論理座標決定処理のフローチャートである。ツリー表示エリア３１ｂに遅延ツリーを適切な状態で描画するための論理座標の最大値（Ｘｍａｘ，Ｙｍａｘ）は、この決定処理を実行することで決定される。

先ず、ステップＳ２１では、変数Ｘｍａｘ、Ｙｍａｘにそれぞれ０を代入する。続くステップＳ２２では、着目するツリーテーブル３ｂの次段ピンデータへのポインタがＮＵＬＬか否か判定する。そのテーブル３ｂが終点のピンのものであった場合、そのポインタとしてＮＵＬＬが格納されていることから、判定はＹＥＳとなってステップＳ２４に移行する。そうでない場合には、判定はＮＯとなってステップＳ２３に移行する。

ステップＳ２３では、次に着目すべきツリーテーブル３ｂが無いか否か判定する。着目すべきテーブル３ｂが残っていない場合、判定はＹＥＳとなり、余裕を考慮して、変数Ｘｍａｘ、Ｙｍａｘの各値を更新した後、一連の処理を終了する。そうでない場合には、判定はＮＯとなって上記ステップＳ２２に戻り、着目するツリーテーブル３ｂを残っているツリーテーブル３ｂのうちの一つに変更して判定処理を行う。

そのステップＳ２２の判定がＹＥＳとなって移行するステップＳ２４では、変数Ｙｍａｘの値をインクリメントし、変数Ｘｘに、着目するツリーテーブル３ｂの基点からの積算ディレイを代入する。次のステップＳ２５では、変数Ｘｘの値が変数Ｘｍａｘの値より大きいか否か判定する。その大小関係が満たされている場合、判定はＹＥＳとなり、ステップＳ２６で変数Ｘｍａｘに変数Ｘｘの値を代入した後、ステップＳ２３に移行する。そうでない場合には、判定はＮＯとなり、他のステップの処理を実行することなく、そのステップＳ２３に移行する。

図１４は、ディレイテーブル作成処理のフローチャートである。次に図１４を参照して、その作成処理について詳細に説明する。
先ず、ステップＳ３１では、ディレイテーブル（図中「クロックパスディレイテーブル」と表記）３ｃの初期化を行う。次のステップＳ３２では、着目するツリーテーブル３ｂの次段ピンデータへのポインタがＮＵＬＬか否か判定する。そのテーブル３ｂが終点のピンのものであった場合、そのポインタとしてＮＵＬＬが格納されていることから、判定はＹＥＳとなってステップＳ３３に移行する。そうでない場合には、判定はＮＯとなってそのステップＳ３４に移行する。

ステップＳ３３では、着目するツリーテーブル３ｂを指定するポインタ、及びそのテーブル３ｂの起点からの積算ディレイを格納したディレイテーブル３ｃを作成する。その後に移行するステップＳ３４では、次に着目すべきツリーテーブル３ｂが無いか否か判定する。着目すべきテーブル３ｂが残っていない場合、判定はＹＥＳとなり、ここで一連の処理を終了する。そうでない場合には、判定はＮＯとなって上記ステップＳ３２に戻り、着目するツリーテーブル３ｂを残っているツリーテーブル３ｂのうちの一つに変更して判定処理を行う。

上記図１３、及び図１４にそれぞれフローチャートを示すサブルーチン処理は、最初の遅延時間表示画面を描画する前に行われる。それにより、遅延ツリーは適切な状態でツリー表示エリア３１ｂ内に描画できるようにしている。

図１５は、インスタンス名による経路選択処理のフローチャートである。この選択処理は、入力ボックス３２ｄ、３２ｅにインスタンス名をユーザが入力した場合に実行される。本実施の形態では、クロックスキューの確認に主に用いられることを想定して、それぞれ終点のピンを示すインスタンス名（或いは正規表現）を入力させるようにしている。

先ず、ステップＳ４１では、全てのツリーテーブル３ｂの表示フラグをオフ（ＯＦＦ）に初期化する。次のステップＳ４２では、表示パス−１、表示パス−２として、それぞれ入力ボックス３２ｄ、３２ｅに入力されたインスタンス名を終点のピンとする経路を指定する。その次に移行するステップＳ４３では、ディレイテーブル３ｃを検索して一つのテーブル３ｃを抽出する。その抽出後はステップＳ４４に移行する。

ステップＳ４４では、抽出したディレイテーブル３ｃのポインタが示すツリーテーブル３ｂのピン名が、入力ボックス３２ｄ、３２ｅの何れかに入力されたインスタンス名により指定されたものか否か判定する。そのピン名がユーザの指定したものであった場合、判定はＹＥＳとなってステップＳ４５に移行する。そうでない場合には、判定はＮＯとなってステップＳ４７に移行する。

ステップＳ４５では、抽出したディレイテーブル３ｃのポインタが示すツリーテーブル３ｂのピン名を持つピンをトレースの起点として特定する。続くステップＳ４６では、そのピンからバックワードトレースを行い、そのトレースにより参照したツリーテーブル３ｂの表示フラグをオン（ＯＮ）に設定する。その設定後はステップＳ４７に移行する。

ステップＳ４７では、他に抽出すべきディレイテーブル３ｃが残っていないか否か判定する。そのようなテーブル３ｃが残っている場合、判定はＮＯとなって上記ステップＳ４３に戻り、テーブル３ｃの抽出を行う。一方、そうでない場合には、判定はＹＥＳとなり、ステップＳ４８に移行して、表示フラグがオンとなっているツリーテーブル３ｂのみを対象にした遅延ツリーの描画を行い、表示させる。その後、一連の処理を終了する。

表示フラグがオンとなっているツリーテーブル３ｂは、ユーザが入力ボックス３２ｄ、３２ｅに入力のインスタンス名によりそれぞれ指定されたピンを終点のピンとして持つ２つの経路のうちの少なくとも一方を構成するピンのものである。このため、２つの経路の遅延時間のみを表現する遅延ツリーがツリー表示エリア３１ｂに表示される。

図１６は、遅延時間による経路選択処理のフローチャートである。この選択処理は、入力ボックス３２ｆ、３２ｇの少なくとも一方に遅延時間をユーザが入力した場合に実行される。

先ず、ステップＳ５１では、全てのツリーテーブル３ｂの表示フラグをオフ（ＯＦＦ）に初期化する。次のステップＳ５２では、変数Ｖｍａｘ、Ｖｍｉｎに、それぞれ入力ボックス３２ｆ、３２ｇに入力された遅延時間を代入する。その次に移行するステップＳ５３では、ディレイテーブル３ｄのなかで着目するディレイテーブル３ｄのパスディレイ値（図中「クロックパスディレイ」と表記）を変数Ｖａｌｘに代入する。図中、入力ボックス３２ｆに入力された遅延時間は「指定上限値」、入力ボックス３２ｇに入力された遅延時間は「指定下限値」とそれぞれ表記している。

ステップＳ５３に続くステップＳ５４では、変数Ｖｍａｘ、Ｖｍｉｎの指定内容の判定を行う。それらの何れも指定されていない場合、つまり入力ボックス３２ｆ、３２ｇの何れにも遅延時間が入力されていない場合、その旨が判定されてステップＳ５９に移行する。それにより、全ての経路を表示の対象にする。入力ボックス３２ｆ、３２ｇの少なくとも一方に遅延時間が入力されていた場合には、遅延時間が入力されていた入力ボックス、その遅延時間の関係が判定され、その判定結果に応じた処理が行われる。

入力ボックス３２ｆのみに遅延時間が入力されていた場合には、その旨が判定されてステップＳ５５に移行し、変数Ｖａｌｘの値は変数Ｖｍａｘの値以上か否か判定する。変数Ｖａｌｘの値が変数Ｖｍａｘの値以上であった場合、判定はＹＥＳとなってステップＳ５９に移行し、そうでない場合には、判定はＮＯとなってステップＳ６１に移行する。それにより、ディレイテーブル３ｃに格納されたパスディレイ値が変数Ｖｍａｘの値以上の経路を表示の対象にする。

入力ボックス３２ｇのみに遅延時間が入力されていた場合には、ステップＳ５４でその旨が判定されてステップＳ５６に移行し、変数Ｖａｌｘの値は変数Ｖｍａｘの値以下か否か判定する。変数Ｖａｌｘの値が変数Ｖｍａｘの値以下であった場合、判定はＹＥＳとなってステップＳ５９に移行し、そうでない場合には、判定はＮＯとなってステップＳ６１に移行する。それにより、ディレイテーブル３ｃに格納されたパスディレイ値が変数Ｖｍａｘの値以下の経路を表示の対象にする。

入力ボックス３２ｆに、入力ボックス３２ｇの遅延時間より小さい遅延時間が入力されていた場合には、ステップＳ５４でその旨が判定されてステップＳ５７に移行し、変数Ｖａｌｘの値は変数Ｖｍｉｎの値以上、且つ変数Ｖｍａｘの値以下か否か判定する。変数Ｖａｌｘの値が、変数Ｖｍｉｎ、Ｖｍａｘの値で指定される範囲内であった場合、判定はＹＥＳとなってステップＳ５９に移行し、そうでない場合には、判定はＮＯとなってステップＳ６１に移行する。それにより、ディレイテーブル３ｃに格納されたパスディレイ値が変数Ｖｍｉｎ、Ｖｍａｘの各値で指定される範囲内となっている経路を表示の対象にする（図３）。

入力ボックス３２ｆに、入力ボックス３２ｇの遅延時間より大きい遅延時間が入力されていた場合には、ステップＳ５４でその旨が判定されてステップＳ５８に移行し、変数Ｖａｌｘの値は変数Ｖｍｉｎの値以下、又は変数Ｖｍａｘの値以上となっているか否か判定する。変数Ｖａｌｘの値が変数Ｖｍｉｎの値以下、又は変数Ｖｍａｘの値以上となっていた場合、判定はＹＥＳとなってステップＳ５９に移行し、それらの何れも満たしていない場合には、判定はＮＯとなってステップＳ６１に移行する。それにより、ディレイテーブル３ｃに格納されたパスディレイ値が変数Ｖｍｉｎの値以下、又は変数Ｖｍａｘの値以上の何れかの条件を満たしている経路を表示の対象にする。

ステップＳ５９では、ステップＳ５４でパスディレイ値を変数Ｖａｌｘに代入したディレイテーブル３ｃのポインタが示すツリーテーブル３ｂのピン名を持つピンをトレースの起点として特定する。続くステップＳ６０では、そのピンからバックワードトレースを行い、そのトレースにより参照したツリーテーブル３ｂの表示フラグをオン（ＯＮ）に設定する。その設定後はステップＳ６１に移行する。

ステップＳ６１では、他に着目すべきディレイテーブル３ｃが残っていないか否か判定する。そのようなテーブル３ｃが残っている場合、判定はＮＯとなって上記ステップＳ５３に戻り、注目するテーブル３ｃを別のものに変更して、パスディレイ値を変数Ｖａｌｘに代入する。一方、そうでない場合には、判定はＹＥＳとなり、ステップＳ６２に移行して、表示フラグがオンとなっているツリーテーブル３ｂのみを対象にした遅延ツリーの描画を行い、表示させる。その後、一連の処理を終了する。

ユーザが入力ボックス３２ｆ、３２ｇのうちの少なくとも一方に遅延時間を入力していた場合、その入力した遅延時間によって指定された条件を満たす経路を構成するピンのツリーテーブル３ｂのみ表示フラグがオンに設定される。それらの何れにも遅延時間が入力されていない場合には、全ての経路は条件を満たしているとみなされ、全てのツリーテーブル３ｂの表示フラグがオンに設定される。それにより、入力ボックス３２ｆ、３２ｇへの遅延時間の入力の仕方によって様々な条件を指定できるようになっている。

なお、本実施の形態では、遅延ツリーを構成する棒グラフの縦（Ｙ軸）方向上の並びは信号が分岐する位置に着目し決定しているが、別の視点で決定するようにしても良い。例えば経路全体の遅延時間（ディレイテーブル３ｃのパスディレイ値）に着目して縦方向上の並びを決定するようにしても良い。幾つかの選択肢を用意して、ユーザに選択させるようにしても良い。

上述したような遅延時間表示装置、或いはその変形例を実現させるプログラムの全て、或いは一部は、外部記憶装置２５に格納する形で配布しても良いが、媒体駆動装置２６がアクセス可能な記録媒体ＭＤに格納した配布するようにしても良い。或いは通信ネットワークを構成する通信媒体を介して配布するようにしても良い。

本発明は、経路間の接続関係と併せて各経路の遅延時間を表示するための技術を提供することを目的とする。
本発明の第１の態様の遅延時間解析装置の制御方法は、中央処理装置を有し、表示装置に接続される、論理回路の遅延解析結果を表示する遅延時間解析装置の制御方法であって、中央処理装置に、遅延時間取得部が、論理回路における回路素子間の回路接続情報と回路素子を通過する信号経路毎の遅延時間情報を取得するステップと、データ処理部が、回路接続情報と遅延時間情報に基づいて、第１の座標軸と第１の座標軸と交差する第２の座標軸を有する表示装置の画面に、信号経路における回路素子毎の遅延時間を、第１の座標軸と平行である第１の方向の長さを以て表示するとともに、回路素子の端子から出力される信号経路が分岐を有する場合に、分岐を有する端子以後の信号経路における遅延時間を、第２の座標軸と平行である第２の方向における位置が異なり且つ第１の方向における同じ位置を起点として、第１の方向上の長さを以て表示するステップを実行させる。

なお、上記データ処理部はさらに、回路接続情報と遅延時間情報に基づいて、回路素子が有する端子毎に遅延時間テーブルを作成し、遅延時間テーブルに基づいて表示装置の画面に、信号経路における回路素子毎の遅延時間を表示することが望ましい。また上記端子は、回路素子の出力端子であることが望ましい。
本発明の第２の態様の遅延時間解析装置の制御方法は、上記第１の態様における手順に加えて、表示指定部が、信号経路毎に、表示又は非表示を指定するステップを有している。
本発明の第１の態様の遅延時間解析装置は、表示装置に接続される、論理回路の遅延解析結果を表示するものであり、論理回路における回路素子間の回路接続情報と回路素子を通過する信号経路毎の遅延時間情報を取得する遅延時間取得部と、回路接続情報と遅延時間情報に基づいて、第１の座標軸と第１の座標軸と交差する第２の座標軸を有する表示装置の画面に、信号経路における回路素子毎の遅延時間を、第１の座標軸と平行である第１の方向の長さを以て表示するとともに、回路素子の端子から出力される信号経路が分岐を有する場合に、分岐を有する端子以後の信号経路における遅延時間を、第２の座標軸と平行である第２の方向における位置が異なり且つ第１の方向における同じ位置を起点として、第１の方向上の長さを以て表示するデータ処理部を有する。

第２の態様の遅延時間解析装置は、上記第１の態様における構成に加えて、信号経路毎に、表示又は非表示を指定する表示指定部を有している。

本発明のプログラムは、中央処理装置を有し、表示装置に接続される、論理回路の遅延解析結果を表示する遅延時間解析装置の制御プログラムであって、中央処理装置に、遅延時間取得部が、論理回路における回路素子間の回路接続情報と回路素子を通過する信号経路毎の遅延時間情報を取得するステップと、データ処理部が、回路接続情報と遅延時間情報に基づいて、第１の座標軸と第１の座標軸と交差する第２の座標軸を有する表示装置の画面に、信号経路における回路素子毎の遅延時間を、第１の座標軸と平行である第１の方向の長さを以て表示するとともに、回路素子の端子から出力される信号経路が分岐を有する場合に、分岐を有する端子以後の信号経路における遅延時間を、第２の座標軸と平行である第２の方向における位置が異なり且つ第１の方向における同じ位置を起点として、第１の方向上の長さを以て表示するステップを実行させる。

本発明では、論理回路（電子回路）上の経路で生じる信号の遅延時間は、第１の方向、及びその第１の方向と交差する第２の方向をそれぞれ座標軸とする平面上でその第１の方向上の長さにより表現し、経路上に信号が分岐する（回路素子の）端子（ピン）が存在する場合、そのピンで分岐する経路の遅延時間は、そのピン以降の部分を対象にして、第２の方向上で異なり、且つ第１の方向上で同じ位置を起点としてその第１の方向上の長さにより表現する。

遅延時間を第１の方向上の長さで表現することにより、経路間の遅延時間の相違は視覚的に容易に認識できるようになる。経路から分岐する経路は、分岐するピン以降の部分を対象にして、第２の方向上で異なり、且つ第１の方向上で同じ位置を起点として表現するため、複数の経路が分岐する位置、その位置以降の部分（共通していない部分）での各経路の遅延時間の把握も容易に行うことができる。これらの結果、ユーザにとっては、タイミング解析や、不具合を解消するための設計変更はより容易に行えるようになり、より高い作業効率を容易に実現できることとなる。

分岐経路が分岐元経路のどこから分岐するのか把握できるように、分岐経路の棒グラフは、横方向上では、分岐元経路の分岐点の位置を起点として配置している。それにより、経路間の接続関係としては、どの経路はどの経路のどこから分岐するかまでユーザが容易に把握できるようにさせている。

終点のピン毎に作成されるディレイテーブル３ｃは、図７に示すように、データとして、終点のピンのツリーテーブル３ｂを示すポインタ（図中「終点ピンへのポインタ」と表記）、及びパスディレイ値を格納するようになっている。そのパスディレイ値は、ポインタが示すツリーテーブル３ｂに起点からの積算ディレイとして格納されているデータである。

そのステップＳ２２の判定がＹＥＳとなって移行するステップＳ２４では、変数Ｙｍａｘの値をインクリメントし、変数Ｘｘに、着目するツリーテーブル３ｂの起点からの積算ディレイを代入する。次のステップＳ２５では、変数Ｘｘの値が変数Ｘｍａｘの値より大きいか否か判定する。その大小関係が満たされている場合、判定はＹＥＳとなり、ステップＳ２６で変数Ｘｍａｘに変数Ｘｘの値を代入した後、ステップＳ２３に移行する。そうでない場合には、判定はＮＯとなり、他のステップの処理を実行することなく、そのステップＳ２３に移行する。

Claims (6)

1. 設計された電子回路上の経路で生じる信号の遅延時間を表示するための方法であって、
   第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面上で前記経路の信号の遅延時間を該第１の方向上の長さで表現し、
   前記経路上に前記信号が分岐するピンが存在する場合に、該ピン以降の経路での遅延時間を、前記第２の方向上で異なり、且つ前記第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する、
   ことを特徴とする遅延時間表示方法。
2. 請求項１記載の遅延時間表示方法であって、
   前記遅延時間は、前記経路上で隣り合うピンの間別に分けて表現する。
3. 設計された電子回路上の経路で生じる信号の遅延時間を表示できる装置であって、
   前記信号が分岐するピンが存在する場合に、前記経路の遅延時間として、該ピンを含む経路の第１の遅延時間、及び該ピン以降の経路での第２の遅延時間をそれぞれ取得する遅延時間取得手段と、
   第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面を想定して、前記第１の遅延時間を該第１の方向上の長さで表現し、前記第２の遅延時間を該第２の方向上で異なり、且つ該第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する描画を行う描画手段と、
   を具備することを特徴とする遅延時間表示装置。
4. 請求項３記載の遅延時間表示装置であって、
   前記描画手段は、前記第１、及び第２の遅延時間は、前記経路上で隣り合うピンの間別に分けて描画を行う。
5. 請求項３記載の遅延時間表示装置であって、
   前記電子回路上の経路のなかで描画の対象とすべき経路を指定するための経路指定手段、を更に具備し、
   前記描画手段は、前記経路指定手段により指定される経路を対象に、前記遅延時間を表現する描画を行う。
6. 設計された電子回路上の経路で生じる信号の遅延時間を表示させるためにコンピュータに実行させるプログラムであって、
   前記信号が分岐するピンが存在する場合に、前記経路の遅延時間として、該ピンを含む経路の第１の遅延時間、及び該ピン以降の経路での第２の遅延時間をそれぞれ取得する機能と、
   第１の方向、及び該第１の方向と交差する第２の方向をそれぞれ座標軸とする平面を想定して、前記第１の遅延時間を該第１の方向上の長さで表現し、前記第２の遅延時間を該第２の方向上で異なり、且つ該第１の方向上で同じ位置を基点として該第１の方向上の長さで表現する描画を行う機能と、
   を実現させるためのプログラム。