JPWO2006132007A1 - 半導体集積回路 - Google Patents

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Abstract

入力される信号に含まれるノイズレベルに応じて特性が劣化する回路からなるアナログ回路領域１２０と、アナログ回路領域１２０の回路の特性を劣化させるレベルのノイズを発生する回路から成るデジタル回路領域１３０とが接しないように、これらの領域の間に、アナログ回路領域１２０の回路の特性を劣化させない（または劣化度合いが許容範囲）レベルのノイズを発生する回路のみから成るデジタル回路領域１４０を配置する。

Description

本発明は、ノイズの影響で特性が劣化する回路とノイズ源になる回路とが混載された半導体集積回路に関するものである。
近年の半導体集積回路は、システム・オン・チップやシステムＬＳＩと言われるように、多くの機能が１つの半導体集積回路上に集積されるようになってきた。このような半導体集積回路では、ノイズに弱いアナログ回路とアナログ回路の特性を劣化させる原因となるノイズを発生するデジタル回路とが集積される場合がある。この場合、アナログ回路の特性を劣化させないために、デジタル回路から発生するノイズをアナログ回路へ伝搬させないようにする必要がある。
デジタル回路から発生するノイズをアナログ回路へ伝搬させないように構成された半導体集積回路としては、例えばアナログ回路とデジタル回路との間に、ガードバンドを設けて、ノイズの伝搬を低減させるようにした半導体集積回路がある（例えば特許文献１や特許文献２を参照）。
図１２は、上記のガードバンドが設けられた半導体集積回路９００の構成を示す平面図である。また、図１３は、半導体集積回路９００の断面図である（図１２の断面線Ａ−Ａに沿った断面）。
半導体集積回路９００は、図１２に示すように、半導体基盤９１０、アナログ回路領域９２０、デジタル回路領域９３０、ガードバンド領域９４０、アナログ回路用電源９５０、およびデジタル回路用電源９６０を備えて構成されている。
半導体基盤９１０は、アナログ回路とデジタル回路とが混載されるようになっている。
アナログ回路領域９２０は、アナログ回路が形成された領域である。この領域の回路は、ノイズに弱く、電源などを介して伝搬されたノイズによって、特性が劣化する回路である。
デジタル回路領域９３０は、アナログ回路領域９２０の回路の特性を劣化させるレベルのノイズを発生するデジタル回路から成る領域である。
ガードバンド領域９４０は、基盤コンタクト９４１を備え、基盤コンタクト９４１はデジタル回路用電源９６０に接続されている。
アナログ回路用電源９５０は、アナログ回路領域９２０の回路に電源電圧を供給するようになっている。
デジタル回路用電源９６０は、デジタル回路領域９３０の回路に電源電圧を供給するようになっている。
半導体集積回路９００では、半導体基盤９１０上に、アナログ回路領域９２０とデジタル回路領域９３０とが配置され、アナログ回路領域９２０とデジタル回路領域９３０との間にガードバンド領域９４０が配置されている。
上記のように構成された半導体集積回路９００では、デジタル回路領域９３０で発生したノイズは、アナログ回路領域９２０へ伝搬する前にガードバンド領域９４０を通る。その際に、ノイズは図１３に示したように、基盤コンタクト９４１を通り、デジタル用電源９６０を通って半導体基盤９１０の外部へ逃がされる。すなわち、ノイズはガードバンド領域９４０で吸収され、半導体基盤９１０の外部へ逃がされる。したがって、デジタル回路領域９３０で発生したノイズはアナログ回路領域９２０へ伝搬することがなく、アナログ回路領域９２０の特性劣化を防止することが可能になる。
特許第３０７５８９２号公報 特開２００２−２４６５５３号公報
しかしながら、上記従来の半導体集積回路では、半導体集積回路上の物理的な領域として、ガードバンド領域を必要とするため、半導体集積回路の面積が増加するという問題を有していた。また、ガードバンド領域によるノイズの吸収は、ガードバンド領域の面積が広いほど効果があるので、より大きなノイズ吸収の効果を得ようとすれば、半導体集積回路の面積の増加がより顕著になる。
本発明は、前記の問題に着目してなされたものであり、ノイズの影響で特性が劣化する回路（ノイズに弱い回路）とノイズ源になる回路とが混載された半導体集積回路において、半導体集積回路（半導体基盤）の面積を増加させずに、ノイズに弱い回路の特性劣化を防止することが可能な半導体集積回路を提供することを目的としている。
前記の課題を解決するため、請求項１の発明は、
ノイズレベルの大きさに応じて特性が劣化する回路から成る保護対象回路領域と、
前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容されたよりも大きな劣化量となるレベルのノイズを発生する回路から成る高ノイズ回路領域と、
前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容された劣化量以内となるレベルのノイズを発生する回路から成る低ノイズ回路領域と、
電源電圧を供給するための経路が互いに独立した３種類以上の個別電源とを備え、
前記低ノイズ回路領域は、前記保護対象回路領域と前記高ノイズ回路領域とが接しないように、前記保護対象回路領域と前記高ノイズ回路領域との間に配置され、
前記保護対象回路領域の回路、高ノイズ回路領域の回路、および低ノイズ回路領域の回路は、前記３種類以上の個別電源のうちの互いに異なる電源によって、それぞれの電源電圧が供給されるように構成されていることを特徴とする。
これにより、高ノイズ回路領域で発生したノイズは、保護対象回路領域へ伝搬するより先に、低ノイズ回路領域通り半導体基盤の外部へ逃がされるので、高ノイズ回路領域で発生したノイズは、ノイズに弱い保護対象回路領域に伝搬することがない。それゆえ、保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、請求項２の発明は、
請求項１の半導体集積回路であって、
前記高ノイズ回路領域および低ノイズ回路領域の回路は、取り扱う信号が有する周波数の大きさに応じたレベルのノイズを発生する回路であり、
前記低ノイズ回路領域で取り扱われる信号の最高周波数は、前記高ノイズ回路領域内で取り扱われる信号の周波数よりも低いことを特徴とする。
これにより、回路が取り扱う信号の周波数に基づいて、高ノイズ回路領域、および低ノイズ回路領域が構成される。
また、請求項３の発明は、
請求項１の半導体集積回路であって、
前記保護対象回路領域の回路は、アナログ回路であり、
前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする。
また、請求項４の発明は、
請求項２の半導体集積回路であって、
前記保護対象回路領域の回路は、アナログ回路であり、
前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする。
これらにより、アナログ回路とデジタル回路とが１つの半導体基盤上に混載された場合に、ノイズの影響で特性が劣化しやすいアナログ回路が、ノイズ源になるデジタル回路のノイズから保護される。
本発明によれば、半導体集積回路の面積を増加させずに、ノイズの影響で回路の特性が劣化するのを防止することが可能になる。
図１は、本発明の実施形態１に係る半導体集積回路の構成を示す平面図である。 図２は、本発明の実施形態１に係る半導体集積回路の断面図である。 図３は、本発明の実施形態２に係る半導体集積回路の構成を示す平面図である。 図４は、本発明の実施形態２に係る半導体集積回路の変形例を示す平面図である。 図５は、本発明の実施形態３に係る半導体集積回路の構成を示す平面図である。 図６は、半導体基盤とリードフレームとの接続関係を示す図である。 図７は、本発明の実施形態４に係る半導体集積回路の構成を示す平面図である。 図８は、本発明の実施形態４に係る半導体集積回路の変形例を示す平面図である。 図９は、本発明の実施形態４に係る半導体集積回路の他の変形例を示す平面図である。 図１０は、デジタル回路領域で発生するノイズ、およびアナログ回路領域で扱われる信号のスペクトル分布を表したものである。 図１１は、本発明の実施形態１に係る半導体集積回路にガードバンド領域が付加された例を示す平面図である。 図１２は、従来の半導体集積回路の構成を示す平面図である。 図１３は、従来の半導体集積回路の断面図である。
符号の説明
１００ 半導体集積回路
１１０ 半導体基盤
１２０ アナログ回路領域
１３０ デジタル回路領域
１４０ デジタル回路領域
１５１〜１５３ 電源
１６０ リードフレーム
１７０ ボンディングワイヤー
１８０ ボンディングパッド
２００ 半導体集積回路
２２０ アナログ回路領域
２３０ アナログ回路領域
２４０ アナログ回路領域
３００ 半導体集積回路
３２０ デジタル回路領域
３３０ デジタル回路領域
３４０ デジタル回路領域
４００ 半導体集積回路
４５１〜４５５ 電源
５００ 半導体集積回路
５２０ アナログ回路領域
５３１〜５３２ デジタル回路領域
５４１〜５４２ デジタル回路領域
５９１〜５９２ 配線
６００ 半導体集積回路
６２１〜６２３ アナログ回路領域
６３０ デジタル回路領域
６４１〜６４２ デジタル回路領域
６９０ 配線
７００ 半導体集積回路
７２１〜７２２ アナログ回路領域
７３０ デジタル回路領域
７４１〜７４２ デジタル回路領域
８００ 半導体集積回路
８６０ ガードバンド領域
９００ 半導体集積回路
９１０ 半導体基盤
９２０ アナログ回路領域
９３０ デジタル回路領域
９４０ ガードバンド領域
９４１ 基盤コンタクト
９５０ アナログ回路用電源
９６０ デジタル回路用電源
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路１００の構成を示す平面図である。また、図２は、半導体集積回路１００の断面図（図１における断面Ａ−Ａ）である。半導体集積回路１００は、図１に示すように、半導体基盤１１０、アナログ回路領域１２０、デジタル回路領域１３０、デジタル回路領域１４０、および電源１５１〜１５３を備えて構成されている。
半導体基盤１１０は、アナログ半導体集積回路（アナログ回路）とデジタル半導体集積回路（デジタル回路）とが混載されるようになっている。
アナログ回路領域１２０は、アナログ回路が形成された領域である。アナログ回路領域１２０に形成されるアナログ回路は、具体的には、例えばチューナ、ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、フィルタ、オペアンプなどの回路である。これらの回路は、一般的にはノイズに弱く、取り扱われる信号に含まれるノイズレベルや半導体基盤を通して伝搬されるノイズレベルに応じて特性が劣化する。したがって、アナログ回路領域１２０は、他の回路領域で発生するノイズの伝搬を防ぎたい領域（保護対象回路領域）である。
デジタル回路領域１３０は、前記保護対象回路領域の回路に許容された以上に、特性を劣化させるレベルのノイズを発生する回路から成る領域（高ノイズ回路領域）である。本実施形態では、デジタル回路領域１３０は、動作周波数に応じたレベルのノイズを発生するデジタル回路から成る領域であり、デジタル回路領域１３０の回路の動作周波数は、６０ＭＨｚである。
デジタル回路領域１４０は、保護対象回路領域の回路の特性を劣化させない（または劣化度合いがアナログ回路領域１２０の回路の許容範囲）レベルのノイズを発生する回路のみから成る領域（低ノイズ回路領域）である。デジタル回路領域１４０も、動作周波数に応じたレベルのノイズを発生するデジタル回路から成る領域であり、デジタル回路領域１４０の回路の動作周波数は、１０ＭＨｚである。すなわち、デジタル回路領域１３０の回路の動作周波数は、デジタル回路領域１４０の動作周波数よりも大きいので、デジタル回路領域１３０は、デジタル回路領域１４０よりも発生するノイズのレベルが大きい領域である。
上記のアナログ回路領域１２０、デジタル回路領域１３０、およびデジタル回路領域１４０は、図１に示すように、アナログ回路領域１２０とデジタル回路領域１３０とが接することがないように、アナログ回路領域１２０とデジタル回路領域１３０との間に、デジタル回路領域１４０が物理的に配置されている。
電源１５１は、アナログ回路領域１２０に電源を供給し、電源１５２はデジタル回路領域１３０に電源を供給し、電源１５３はデジタル回路領域１４０に電源を供給するようになっている。電源１５１〜１５３は、個別の電源であり、互いに接続されることなく、電源供給のための経路は独立している。
半導体集積回路１００が動作すると、デジタル回路領域１４０とデジタル回路領域１３０では、ノイズが発生する。デジタル回路領域１３０で発生したノイズは、半導体基盤１１０を通して、ノイズに弱いアナログ回路領域１２０へも伝搬しようとする。
しかし、デジタル回路領域１３０で発生したノイズは、アナログ回路領域１２０へ伝搬する途中で、デジタル回路領域１４０を通過する。この際、デジタル回路領域１３０で発生したノイズは、図２に示すように、アナログ回路領域１２０へ伝搬するより先に、デジタル回路領域１４０に電源電圧を供給する電源１５３を通り半導体基盤１１０の外部へ逃がされる。すなわち、デジタル回路領域１３０で発生したノイズは、ノイズに弱いアナログ回路領域１２０に伝搬することがない。
したがって、本実施形態によれば、高ノイズ回路領域で発生したノイズは、保護対象回路領域に伝搬されないので、保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、ガードバンド領域が不要なので、半導体基盤の面積を小さくすることができる。しかも、前記低ノイズ回路領域（デジタル回路領域１４０）は、一般にガードバンド領域と比べて面積が大きいので、ノイズの吸収効果も大きくなる。
なお、デジタル回路領域１４０およびデジタル回路領域１３０の動作周波数は例示であり、これらに限定されるものではない。
《発明の実施形態２》
前記保護対象回路領域等の各領域を構成する回路の種別（アナログ回路またはデジタル回路の別）は、前記実施形態１の例には限定されない。
実施形態２に係る半導体集積回路は、前記保護対象回路領域等の各領域を構成する回路の種別が前記実施形態１とは異なる例である。
例えば、半導体集積回路２００は、図３に示すように、半導体基盤１１０、アナログ回路領域２２０、アナログ回路領域２３０、およびアナログ回路領域２４０を備えて構成され、全ての回路領域がアナログ回路から成る領域である。なお、以下の各実施形態や各変形例において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
アナログ回路領域２２０（保護対象回路領域）は、アナログ回路から成る領域である。アナログ回路領域２２０の回路は、取り扱われる信号に含まれるノイズレベルや半導体基盤を通して伝搬されるノイズレベルに応じて特性が劣化する。具体的にアナログ回路領域２２０に形成される回路は、例えば、チューナのＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）やミキサなどのノイズに弱いアナログ回路である。
アナログ回路領域２３０（高ノイズ回路領域）は、発生するノイズレベルが大きいアナログ回路が設けられる領域である。アナログ回路領域２３０の回路が発生するノイズは、アナログ回路領域２２０の特性を、許容された以上に劣化させるだけのレベルを有している。具体的にアナログ回路領域２３０に形成される回路は、例えば、チューナのＰＬＬ回路などのアナログ回路である。
アナログ回路領域２４０（低ノイズ回路領域）は、発生するノイズレベルが小さいアナログ回路が設けられた領域である。アナログ回路領域２４０の回路が発生するノイズは、アナログ回路領域２２０の特性を、許容された以上に劣化させるまでのレベルは有していない。具体的にアナログ回路領域２４０に形成される回路は、例えばチューナのフィルタやＶＧＡなどのアナログ回路である。
また、図４に示す半導体集積回路３００のように、全ての回路領域をデジタル回路から成る領域としてもよい。
デジタル回路領域３２０（保護対象回路領域）のデジタル回路は、例えば高速インターフェースなどのノイズに弱い回路である。デジタル回路領域３２０の回路は、伝搬されたノイズのレベルに応じて特性が劣化する。
デジタル回路領域３３０（高ノイズ回路領域）のデジタル回路は、動作周波数に応じたレベルのノイズを発生する回路である。デジタル回路領域３３０のデジタル回路が発生するノイズのレベルは、デジタル回路領域３２０の特性を、許容された以上に劣化させるだけのレベルを有している。
デジタル回路領域３４０（低ノイズ回路領域）の回路も、動作周波数に応じたレベルのノイズを発生する回路である。デジタル回路領域３４０の回路の動作周波数は、デジタル回路領域３３０の回路の動作周波数よりも低く、発生するノイズのレベルは、デジタル回路領域３２０に許容された範囲内の劣化しか与えないレベルである。
《発明の実施形態３》
前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の回路に電源電圧を供給する電源の数は、保護対象回路領域に電源電圧を供給する電源と、低ノイズ回路領域に電源電圧を供給する電源と、高ノイズ回路領域に電源電圧を供給する電源とが接続されることなく、互いに独立していれば、上記の各例には限定されない。
実施形態３に係る半導体集積回路は、前記保護対象回路領域等の各領域に供給される電源の数が前記実施形態１とは異なる例である。
例えば、図５に示す半導体集積回路４００の例では、電源は、電源４５１〜４５５の５種類あり、領域数の３種類よりも多い。これらの電源は互いに独立し、１つの電源が複数の領域へ電源を供給するような重複もない。
なお、電源は、半導体基盤上で独立していればよい。図６は、半導体基盤１１０と電源端子との接続を示す図である。
リードフレーム１６０（電源端子）は、半導体集積回路の外部から電源電圧が供給されるようになっている。
ボンディングワイヤー１７０は、リードフレーム１６０とボンディングパッド１８０とを接続するようになっている。
ボンディングパッド１８０は、図示しない電源配線を介して、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の回路に、ボンディングワイヤー１７０を介して供給された電源電圧を供給するようになっている。
この例では、図６に示すように、リードフレーム１６０のうちの１つが複数のボンディングパッド１８０に接続されている。したがって、製品の端子としては電源が独立ではなく、同一の電源端子から複数の領域に電源電圧が供給されることになる。しかし、半導体基盤１１０上では、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域に供給される電源の経路が別であり、ノイズが半導体基盤１１０を通して直接伝搬することがない。
《発明の実施形態４》
前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の数は、保護対象回路領域と高ノイズ回路領域とが接することがないように、保護対象回路領域と高ノイズ回路領域とが低ノイズ回路領域によって物理的に分離されていれば、上記で説明した数や物理的形状に限定されない。
実施形態４の半導体集積回路は、前記保護対象回路領域等の数や形状が実施形態１とは異なる例である。
例えば、図７に示す半導体集積回路５００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路５００は、図７に示すように、半導体基盤１１０、アナログ回路領域５２０（保護対象回路領域）、デジタル回路領域５３１〜５３２（高ノイズ回路領域）、およびデジタル回路領域５４１〜５４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域５２０は、アナログ回路からなる領域である。アナログ回路領域５２０の回路は、例えば、チューナ、ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ回路、ＶＣＯ回路、フィルタ、オペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２は、デジタル回路からなる領域である。この例では、デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２の各領域における回路の動作周波数をそれぞれｆ５３１、ｆ５３２、ｆ５４１、ｆ５４２と表し、ｆ５４１≦ｆ５４２＜ｆ５３１≦ｆ５３２であるとする。この場合、デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２の各領域の回路が発生するノイズの大きさをそれぞれｎ５３１、ｎ５３２、ｎ５４１、ｎ５４２と表すと、ｎ５４１≦ｎ５４２＜ｎ５３１≦ｎ５３２となる。この装置の例では、ノイズのレベルがｎ５４２以下では、アナログ回路領域５２０の回路の特性劣化が許容範囲となるが、ノイズのレベルがｎ５３１以上では、アナログ回路領域５２０の回路の特性が許容された以上に劣化するものとする。
上記のデジタル回路領域５４１は、アナログ回路領域５２０とデジタル回路領域５３１とが接することがないように、アナログ回路領域５２０とデジタル回路領域５３１との間に、物理的に配置されている。また、デジタル回路領域５４２は、アナログ回路領域５２０とデジタル回路領域５３２とが接することがないように、アナログ回路領域５２０とデジタル回路領域５３２との間に、物理的に配置されている。
また、半導体集積回路５００でも上記の各領域に電源電圧を供給する電源は独立している。
上記のように構成された半導体集積回路５００では、半導体集積回路１００と同様にして、デジタル回路領域５３１・５３２で発生したノイズは、アナログ回路領域５２０（保護対象回路領域）に伝搬することがない。したがって、半導体集積回路５００でもやはり、アナログ回路領域５２０の特性の劣化を防止できる。
なお、半導体集積回路５００では、デジタル回路領域５４１に電源電圧を供給する電源とデジタル回路領域５４２に電源電圧を供給する電源とを図７に示すように、配線５９２で接続してもよいし、デジタル回路領域５３１に電源電圧を供給する電源とデジタル回路領域５３２に電源電圧を供給する電源とを配線５９１で接続してもよい。このように電源を接続しても、高ノイズ回路領域（デジタル回路領域５３１・５３２）と低ノイズ回路領（デジタル回路領域５４１・５４２）とに供給される電源はそれぞれ独立しているので、デジタル回路領域５３１・５３２（高ノイズ回路領域）で発生したノイズが、デジタル回路領域５４１やデジタル回路領域５４２で吸収され、アナログ回路領域５２０に伝搬されることがない。
また、図８に示す半導体集積回路６００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路６００は、図８に示すように、半導体基盤１１０、アナログ回路領域６２１〜６２３（保護対象回路領域）、デジタル回路領域６３０（高ノイズ回路領域）、およびデジタル回路領域６４１〜６４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域６２１〜６２３は、アナログ回路からなる領域である。アナログ回路領域６２１〜６２３の回路は、例えば、チューナやＡＤコンバータやＤＡコンバータやＰＬＬ回路やＶＣＯ回路やフィルタやオペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２は、デジタル回路からなる領域である。この例では、デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２の各領域における回路の動作周波数をそれぞれｆ６３０、ｆ６４１、ｆ６４２と表し、ｆ６４２≦ｆ６４１＜ｆ６３０であるとする。この場合、デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２の各領域の回路が発生するノイズの大きさをそれぞれｎ６３０、ｎ６４１、ｎ６４２と表すと、ｎ６４２≦ｎ６４１＜ｎ６３０となる。前記アナログ回路領域６２１〜６２３の回路は、ノイズのレベルがｎ６４１以下では、特性の劣化は許容範囲内となるが、ノイズのレベルがｎ６３０以上では、許容された以上に特性が劣化するものとする。
上記のデジタル回路領域６４１は、図８に示すように、アナログ回路領域６２１とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２１とデジタル回路領域６３０との間に物理的に配置されている。また、デジタル回路領域６４１は、アナログ回路領域６２２とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２２とデジタル回路領域６３０との間に、物理的に配置されている。また、デジタル回路領域６４２は、アナログ回路領域６２３とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２３とデジタル回路領域６３０との間に、物理的に配置されている。
また、半導体集積回路６００でも上記の各領域に電源電圧を供給する電源は独立している。
上記のように構成された半導体集積回路６００においても、半導体集積回路１００と同様にして、デジタル回路領域６３０で発生したノイズは、ノイズに弱いアナログ回路領域６２１〜６２３に伝搬することがなく、アナログ回路領域６２１〜６２３（保護対象回路領域）の特性の劣化を小さくできる。
なお、半導体集積回路６００では、デジタル回路領域６４１に電源電圧を供給する電源とデジタル回路領域６４２に電源電圧を供給する電源とを図８に示すように配線６９０で接続してもよい。このように電源を接続しても、高ノイズ回路領域（デジタル回路領域６３０）と低ノイズ回路領域（デジタル回路領域６４１・６４２）とに供給される電源はそれぞれ独立しているので、デジタル回路領域６３０（高ノイズ回路領域）で発生したノイズが、デジタル回路領域６４１やデジタル回路領域６４２で吸収され、アナログ回路領域６２１〜６２３に伝搬されることがない。
また、図９に示す半導体集積回路７００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路７００は、図９に示すように、半導体基盤１１０、アナログ回路領域７２１〜７２２（保護対象回路領域）、デジタル回路領域７３０（高ノイズ回路領域）、およびデジタル回路領域７４１〜７４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域７２１〜７２２は、アナログ回路からなる領域である。アナログ回路領域７２１〜７２２の回路は、例えば、チューナやＡＤコンバータやＤＡコンバータやＰＬＬ回路やＶＣＯ回路やフィルタやオペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２は、デジタル回路からなる領域である。この例では、デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２の各領域における回路の動作周波数をそれぞれｆ７３０、ｆ７４１、ｆ７４２と表し、ｆ７４１＜ｆ７４２＜ｆ７３０であるとする。この場合、デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２の各領域の回路が発生するノイズの大きさをそれぞれｎ７３０、ｎ７４１、ｎ７４２と表すと、ｎ７４１＜ｎ７４２＜ｎ７３０となる。
また、アナログ回路領域７２１で扱われる信号の周波数帯域の下限周波数をｆｌ、上限周波数をｆｈとし、ｆ１＜ｆ７４１＜ｆｈ＜ｆ７４２＜ｆ７３０であるとする。
アナログ回路領域７２１は、図９に示すように、デジタル回路領域７４１と接することがないように配置されている。また、デジタル回路領域７４１は、アナログ回路領域７２２とデジタル回路領域７３０との間に、アナログ回路領域７２２とデジタル回路領域７３０とが接することがないように物理的に配置されている。また、デジタル回路領域７４２は、アナログ回路領域７２１とデジタル回路領域７３０との間に、アナログ回路領域７２１とデジタル回路領域７３０とが接することがないように物理的に配置されている。
上記のように、アナログ回路領域７２１とデジタル回路領域７４１とが接することがないように配置されるのは、デジタル回路領域７４１の動作周波数が低く、発生するノイズのレベルは小さいとはいえ、デジタル回路領域７４１の動作周波数がアナログ回路領域７２１で扱われる信号の周波数帯域に入っているので、直接ノイズ成分となると考えられるからである。
また、半導体集積回路７００でも上記の各領域に電源電圧を供給する電源は独立している。
図１０は、デジタル回路領域７３０・７４１〜７４２で発生するノイズ、およびアナログ回路領域７２１で扱われる信号のスペクトル分布を表したものである。図１０から分かるように、デジタル回路領域７３０・７４１〜７４２で発生するノイズがアナログ回路領域７２１に伝搬されると、デジタル回路領域７４１で発生するノイズは、アナログ回路領域７２１で扱われる信号帯域（ｆｌ〜ｆｈ）と重なり、直接のノイズとなる。
そこで、デジタル回路領域７４１で発生するノイズがアナログ回路領域７２１に伝搬しないようにするために、アナログ回路領域７２１とデジタル回路領域７４１とは、互いに接することがないように配置される。
これにより、デジタル回路領域７３０で発生した大きいノイズは、ノイズに弱いアナログ回路領域７２１〜７２２に伝搬することがなく、かつデジタル回路領域７４１で発生したノイズは、アナログ回路領域７２１に伝搬することがない。
したがって、半導体集積回路７００においても、保護対象回路領域の回路の特性劣化を小さくできる。
なお、図１１に示す半導体集積回路８００のように、半導体集積回路１００に対し、アナログ回路領域１２０とデジタル回路領域１４０の間に、さらにガードバンド領域８６０を付加してもよい。ガードバンド領域８６０は、従来の半導体集積回路に設けられていたガードバンド領域と同じものである。これにより、より効果的に保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、低ノイズ回路領域に形成される回路は、上記に例示したアナログ回路やデジタル回路という方式に限定されない。
また、高ノイズ回路領域に形成される回路の例として、動作周波数の大きいデジタル回路の例を説明したが、例えば、ＶＣＯなどのような大きい周波数を発生するアナログ回路や、動作周波数は小さくてもピーク電流が大きい回路など、保護対象回路領域の回路の特性を劣化させるノイズを発生させる回路であればよい。
また、低ノイズ回路領域に形成される回路は、動作周波数の小さいデジタル回路に限定するものではなく、ピーク電流が小さい回路など、発生するノイズのレベルが、保護対象回路領域の回路の特性を劣化させないレベルの回路であればよい。
本発明にかかる半導体集積回路は、半導体集積回路の面積を増加させずに、ノイズの影響で回路の特性が劣化するのを防止することが可能になるという効果を有し、ノイズの影響で特性が劣化する回路とノイズ源になる回路とが混載された半導体集積回路等として有用である。
本発明は、ノイズの影響で特性が劣化する回路とノイズ源になる回路とが混載された半導体集積回路に関するものである。
近年の半導体集積回路は、システム・オン・チップやシステムＬＳＩと言われるように、多くの機能が１つの半導体集積回路上に集積されるようになってきた。このような半導体集積回路では、ノイズに弱いアナログ回路とアナログ回路の特性を劣化させる原因となるノイズを発生するデジタル回路とが集積される場合がある。この場合、アナログ回路の特性を劣化させないために、デジタル回路から発生するノイズをアナログ回路へ伝搬させないようにする必要がある。
デジタル回路から発生するノイズをアナログ回路へ伝搬させないように構成された半導体集積回路としては、例えばアナログ回路とデジタル回路との間に、ガードバンドを設けて、ノイズの伝搬を低減させるようにした半導体集積回路がある（例えば特許文献１や特許文献２を参照）。
図１２は、上記のガードバンドが設けられた半導体集積回路９００の構成を示す平面図である。また、図１３は、半導体集積回路９００の断面図である（図１２の断面線Ａ−Ａに沿った断面）。
半導体集積回路９００は、図１２に示すように、半導体基盤９１０、アナログ回路領域９２０、デジタル回路領域９３０、ガードバンド領域９４０、アナログ回路用電源９５０、およびデジタル回路用電源９６０を備えて構成されている。
半導体基盤９１０は、アナログ回路とデジタル回路とが混載されるようになっている。
アナログ回路領域９２０は、アナログ回路が形成された領域である。この領域の回路は、ノイズに弱く、電源などを介して伝搬されたノイズによって、特性が劣化する回路である。
デジタル回路領域９３０は、アナログ回路領域９２０の回路の特性を劣化させるレベルのノイズを発生するデジタル回路から成る領域である。
ガードバンド領域９４０は、基盤コンタクト９４１を備え、基盤コンタクト９４１はデジタル回路用電源９６０に接続されている。
アナログ回路用電源９５０は、アナログ回路領域９２０の回路に電源電圧を供給するようになっている。
デジタル回路用電源９６０は、デジタル回路領域９３０の回路に電源電圧を供給するようになっている。
半導体集積回路９００では、半導体基盤９１０上に、アナログ回路領域９２０とデジタル回路領域９３０とが配置され、アナログ回路領域９２０とデジタル回路領域９３０との間にガードバンド領域９４０が配置されている。
上記のように構成された半導体集積回路９００では、デジタル回路領域９３０で発生したノイズは、アナログ回路領域９２０へ伝搬する前にガードバンド領域９４０を通る。その際に、ノイズは図１３に示したように、基盤コンタクト９４１を通り、デジタル用電源９６０を通って半導体基盤９１０の外部へ逃がされる。すなわち、ノイズはガードバンド領域９４０で吸収され、半導体基盤９１０の外部へ逃がされる。したがって、デジタル回路領域９３０で発生したノイズはアナログ回路領域９２０へ伝搬することがなく、アナログ回路領域９２０の特性劣化を防止することが可能になる。
特許第３０７５８９２号公報 特開２００２−２４６５５３号公報
しかしながら、上記従来の半導体集積回路では、半導体集積回路上の物理的な領域として、ガードバンド領域を必要とするため、半導体集積回路の面積が増加するという問題を有していた。また、ガードバンド領域によるノイズの吸収は、ガードバンド領域の面積が広いほど効果があるので、より大きなノイズ吸収の効果を得ようとすれば、半導体集積回路の面積の増加がより顕著になる。
本発明は、前記の問題に着目してなされたものであり、ノイズの影響で特性が劣化する回路（ノイズに弱い回路）とノイズ源になる回路とが混載された半導体集積回路において、半導体集積回路（半導体基盤）の面積を増加させずに、ノイズに弱い回路の特性劣化を防止することが可能な半導体集積回路を提供することを目的としている。
前記の課題を解決するため、請求項１の発明は、
ノイズレベルの大きさに応じて特性が劣化する回路から成る保護対象回路領域と、
前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容されたよりも大きな劣化量となるレベルのノイズを発生する回路から成る高ノイズ回路領域と、
前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容された劣化量以内となるレベルのノイズを発生する回路から成る低ノイズ回路領域と、
電源電圧を供給するための経路が互いに独立した３種類以上の個別電源とを備え、
前記低ノイズ回路領域は、前記保護対象回路領域と前記高ノイズ回路領域とが接しないように、前記保護対象回路領域と前記高ノイズ回路領域との間に配置され、
前記保護対象回路領域の回路、高ノイズ回路領域の回路、および低ノイズ回路領域の回路は、前記３種類以上の個別電源のうちの互いに異なる電源によって、それぞれの電源電圧が供給されるように構成されていることを特徴とする。
これにより、高ノイズ回路領域で発生したノイズは、保護対象回路領域へ伝搬するより先に、低ノイズ回路領域通り半導体基盤の外部へ逃がされるので、高ノイズ回路領域で発生したノイズは、ノイズに弱い保護対象回路領域に伝搬することがない。それゆえ、保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、請求項２の発明は、
請求項１の半導体集積回路であって、
前記高ノイズ回路領域および低ノイズ回路領域の回路は、取り扱う信号が有する周波数の大きさに応じたレベルのノイズを発生する回路であり、
前記低ノイズ回路領域で取り扱われる信号の最高周波数は、前記高ノイズ回路領域内で取り扱われる信号の周波数よりも低いことを特徴とする。
これにより、回路が取り扱う信号の周波数に基づいて、高ノイズ回路領域、および低ノイズ回路領域が構成される。
また、請求項３の発明は、
請求項１の半導体集積回路であって、
前記保護対象回路領域の回路は、アナログ回路であり、
前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする。
また、請求項４の発明は、
請求項２の半導体集積回路であって、
前記保護対象回路領域の回路は、アナログ回路であり、
前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする。
これらにより、アナログ回路とデジタル回路とが１つの半導体基盤上に混載された場合に、ノイズの影響で特性が劣化しやすいアナログ回路が、ノイズ源になるデジタル回路のノイズから保護される。
本発明によれば、半導体集積回路の面積を増加させずに、ノイズの影響で回路の特性が劣化するのを防止することが可能になる。
以下、本発明の実施形態について図面を参照しながら説明する。
《発明の実施形態１》
図１は、本発明の実施形態１に係る半導体集積回路１００の構成を示す平面図である。また、図２は、半導体集積回路１００の断面図（図１における断面Ａ−Ａ）である。半導体集積回路１００は、図１に示すように、半導体基盤１１０、アナログ回路領域１２０、デジタル回路領域１３０、デジタル回路領域１４０、および電源１５１〜１５３を備えて構成されている。
半導体基盤１１０は、アナログ半導体集積回路（アナログ回路）とデジタル半導体集積回路（デジタル回路）とが混載されるようになっている。
アナログ回路領域１２０は、アナログ回路が形成された領域である。アナログ回路領域１２０に形成されるアナログ回路は、具体的には、例えばチューナ、ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）、ＶＣＯ（Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌｌａｔｏｒ）、フィルタ、オペアンプなどの回路である。これらの回路は、一般的にはノイズに弱く、取り扱われる信号に含まれるノイズレベルや半導体基盤を通して伝搬されるノイズレベルに応じて特性が劣化する。したがって、アナログ回路領域１２０は、他の回路領域で発生するノイズの伝搬を防ぎたい領域（保護対象回路領域）である。
デジタル回路領域１３０は、前記保護対象回路領域の回路に許容された以上に、特性を劣化させるレベルのノイズを発生する回路から成る領域（高ノイズ回路領域）である。本実施形態では、デジタル回路領域１３０は、動作周波数に応じたレベルのノイズを発生するデジタル回路から成る領域であり、デジタル回路領域１３０の回路の動作周波数は、６０ＭＨｚである。
デジタル回路領域１４０は、保護対象回路領域の回路の特性を劣化させない（または劣化度合いがアナログ回路領域１２０の回路の許容範囲）レベルのノイズを発生する回路のみから成る領域（低ノイズ回路領域）である。デジタル回路領域１４０も、動作周波数に応じたレベルのノイズを発生するデジタル回路から成る領域であり、デジタル回路領域１４０の回路の動作周波数は、１０ＭＨｚである。すなわち、デジタル回路領域１３０の回路の動作周波数は、デジタル回路領域１４０の動作周波数よりも大きいので、デジタル回路領域１３０は、デジタル回路領域１４０よりも発生するノイズのレベルが大きい領域である。
上記のアナログ回路領域１２０、デジタル回路領域１３０、およびデジタル回路領域１４０は、図１に示すように、アナログ回路領域１２０とデジタル回路領域１３０とが接することがないように、アナログ回路領域１２０とデジタル回路領域１３０との間に、デジタル回路領域１４０が物理的に配置されている。
電源１５１は、アナログ回路領域１２０に電源を供給し、電源１５２はデジタル回路領域１３０に電源を供給し、電源１５３はデジタル回路領域１４０に電源を供給するようになっている。電源１５１〜１５３は、個別の電源であり、互いに接続されることなく、電源供給のための経路は独立している。
半導体集積回路１００が動作すると、デジタル回路領域１４０とデジタル回路領域１３０では、ノイズが発生する。デジタル回路領域１３０で発生したノイズは、半導体基盤１１０を通して、ノイズに弱いアナログ回路領域１２０へも伝搬しようとする。
しかし、デジタル回路領域１３０で発生したノイズは、アナログ回路領域１２０へ伝搬する途中で、デジタル回路領域１４０を通過する。この際、デジタル回路領域１３０で発生したノイズは、図２に示すように、アナログ回路領域１２０へ伝搬するより先に、デジタル回路領域１４０に電源電圧を供給する電源１５３を通り半導体基盤１１０の外部へ逃がされる。すなわち、デジタル回路領域１３０で発生したノイズは、ノイズに弱いアナログ回路領域１２０に伝搬することがない。
したがって、本実施形態によれば、高ノイズ回路領域で発生したノイズは、保護対象回路領域に伝搬されないので、保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、ガードバンド領域が不要なので、半導体基盤の面積を小さくすることができる。しかも、前記低ノイズ回路領域（デジタル回路領域１４０）は、一般にガードバンド領域と比べて面積が大きいので、ノイズの吸収効果も大きくなる。
なお、デジタル回路領域１４０およびデジタル回路領域１３０の動作周波数は例示であり、これらに限定されるものではない。
《発明の実施形態２》
前記保護対象回路領域等の各領域を構成する回路の種別（アナログ回路またはデジタル回路の別）は、前記実施形態１の例には限定されない。
実施形態２に係る半導体集積回路は、前記保護対象回路領域等の各領域を構成する回路の種別が前記実施形態１とは異なる例である。
例えば、半導体集積回路２００は、図３に示すように、半導体基盤１１０、アナログ回路領域２２０、アナログ回路領域２３０、およびアナログ回路領域２４０を備えて構成され、全ての回路領域がアナログ回路から成る領域である。なお、以下の各実施形態や各変形例において前記実施形態１等と同様の機能を有する構成要素については、同一の符号を付して説明を省略する。
アナログ回路領域２２０（保護対象回路領域）は、アナログ回路から成る領域である。アナログ回路領域２２０の回路は、取り扱われる信号に含まれるノイズレベルや半導体基盤を通して伝搬されるノイズレベルに応じて特性が劣化する。具体的にアナログ回路領域２２０に形成される回路は、例えば、チューナのＬＮＡ（Ｌｏｗ Ｎｏｉｓｅ Ａｍｐｌｉｆｉｅｒ）やミキサなどのノイズに弱いアナログ回路である。
アナログ回路領域２３０（高ノイズ回路領域）は、発生するノイズレベルが大きいアナログ回路が設けられる領域である。アナログ回路領域２３０の回路が発生するノイズは、アナログ回路領域２２０の特性を、許容された以上に劣化させるだけのレベルを有している。具体的にアナログ回路領域２３０に形成される回路は、例えば、チューナのＰＬＬ回路などのアナログ回路である。
アナログ回路領域２４０（低ノイズ回路領域）は、発生するノイズレベルが小さいアナログ回路が設けられた領域である。アナログ回路領域２４０の回路が発生するノイズは、アナログ回路領域２２０の特性を、許容された以上に劣化させるまでのレベルは有していない。具体的にアナログ回路領域２４０に形成される回路は、例えばチューナのフィルタやＶＧＡなどのアナログ回路である。
また、図４に示す半導体集積回路３００のように、全ての回路領域をデジタル回路から成る領域としてもよい。
デジタル回路領域３２０（保護対象回路領域）のデジタル回路は、例えば高速インターフェースなどのノイズに弱い回路である。デジタル回路領域３２０の回路は、伝搬されたノイズのレベルに応じて特性が劣化する。
デジタル回路領域３３０（高ノイズ回路領域）のデジタル回路は、動作周波数に応じたレベルのノイズを発生する回路である。デジタル回路領域３３０のデジタル回路が発生するノイズのレベルは、デジタル回路領域３２０の特性を、許容された以上に劣化させるだけのレベルを有している。
デジタル回路領域３４０（低ノイズ回路領域）の回路も、動作周波数に応じたレベルのノイズを発生する回路である。デジタル回路領域３４０の回路の動作周波数は、デジタル回路領域３３０の回路の動作周波数よりも低く、発生するノイズのレベルは、デジタル回路領域３２０に許容された範囲内の劣化しか与えないレベルである。
《発明の実施形態３》
前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の回路に電源電圧を供給する電源の数は、保護対象回路領域に電源電圧を供給する電源と、低ノイズ回路領域に電源電圧を供給する電源と、高ノイズ回路領域に電源電圧を供給する電源とが接続されることなく、互いに独立していれば、上記の各例には限定されない。
実施形態３に係る半導体集積回路は、前記保護対象回路領域等の各領域に供給される電源の数が前記実施形態１とは異なる例である。
例えば、図５に示す半導体集積回路４００の例では、電源は、電源４５１〜４５５の５種類あり、領域数の３種類よりも多い。これらの電源は互いに独立し、１つの電源が複数の領域へ電源を供給するような重複もない。
なお、電源は、半導体基盤上で独立していればよい。図６は、半導体基盤１１０と電源端子との接続を示す図である。
リードフレーム１６０（電源端子）は、半導体集積回路の外部から電源電圧が供給されるようになっている。
ボンディングワイヤー１７０は、リードフレーム１６０とボンディングパッド１８０とを接続するようになっている。
ボンディングパッド１８０は、図示しない電源配線を介して、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の回路に、ボンディングワイヤー１７０を介して供給された電源電圧を供給するようになっている。
この例では、図６に示すように、リードフレーム１６０のうちの１つが複数のボンディングパッド１８０に接続されている。したがって、製品の端子としては電源が独立ではなく、同一の電源端子から複数の領域に電源電圧が供給されることになる。しかし、半導体基盤１１０上では、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域に供給される電源の経路が別であり、ノイズが半導体基盤１１０を通して直接伝搬することがない。
《発明の実施形態４》
前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域の数は、保護対象回路領域と高ノイズ回路領域とが接することがないように、保護対象回路領域と高ノイズ回路領域とが低ノイズ回路領域によって物理的に分離されていれば、上記で説明した数や物理的形状に限定されない。
実施形態４の半導体集積回路は、前記保護対象回路領域等の数や形状が実施形態１とは異なる例である。
例えば、図７に示す半導体集積回路５００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路５００は、図７に示すように、半導体基盤１１０、アナログ回路領域５２０（保護対象回路領域）、デジタル回路領域５３１〜５３２（高ノイズ回路領域）、およびデジタル回路領域５４１〜５４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域５２０は、アナログ回路からなる領域である。アナログ回路領域５２０の回路は、例えば、チューナ、ＡＤコンバータ、ＤＡコンバータ、ＰＬＬ回路、ＶＣＯ回路、フィルタ、オペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２は、デジタル回路からなる領域である。この例では、デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２の各領域における回路の動作周波数をそれぞれｆ５３１、ｆ５３２、ｆ５４１、ｆ５４２と表し、ｆ５４１≦ｆ５４２＜ｆ５３１≦ｆ５３２であるとする。この場合、デジタル回路領域５３１〜５３２、およびデジタル回路領域５４１〜５４２の各領域の回路が発生するノイズの大きさをそれぞれｎ５３１、ｎ５３２、ｎ５４１、ｎ５４２と表すと、ｎ５４１≦ｎ５４２＜ｎ５３１≦ｎ５３２となる。この装置の例では、ノイズのレベルがｎ５４２以下では、アナログ回路領域５２０の回路の特性劣化が許容範囲となるが、ノイズのレベルがｎ５３１以上では、アナログ回路領域５２０の回路の特性が許容された以上に劣化するものとする。
上記のデジタル回路領域５４１は、アナログ回路領域５２０とデジタル回路領域５３１とが接することがないように、アナログ回路領域５２０とデジタル回路領域５３１との間に、物理的に配置されている。また、デジタル回路領域５４２は、アナログ回路領域５２０とデジタル回路領域５３２とが接することがないように、アナログ回路領域５２０とデジタル回路領域５３２との間に、物理的に配置されている。
また、半導体集積回路５００でも上記の各領域に電源電圧を供給する電源は独立している。
上記のように構成された半導体集積回路５００では、半導体集積回路１００と同様にして、デジタル回路領域５３１・５３２で発生したノイズは、アナログ回路領域５２０（保護対象回路領域）に伝搬することがない。したがって、半導体集積回路５００でもやはり、アナログ回路領域５２０の特性の劣化を防止できる。
なお、半導体集積回路５００では、デジタル回路領域５４１に電源電圧を供給する電源とデジタル回路領域５４２に電源電圧を供給する電源とを図７に示すように、配線５９２で接続してもよいし、デジタル回路領域５３１に電源電圧を供給する電源とデジタル回路領域５３２に電源電圧を供給する電源とを配線５９１で接続してもよい。このように電源を接続しても、高ノイズ回路領域（デジタル回路領域５３１・５３２）と低ノイズ回路領（デジタル回路領域５４１・５４２）とに供給される電源はそれぞれ独立しているので、デジタル回路領域５３１・５３２（高ノイズ回路領域）で発生したノイズが、デジタル回路領域５４１やデジタル回路領域５４２で吸収され、アナログ回路領域５２０に伝搬されることがない。
また、図８に示す半導体集積回路６００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路６００は、図８に示すように、半導体基盤１１０、アナログ回路領域６２１〜６２３（保護対象回路領域）、デジタル回路領域６３０（高ノイズ回路領域）、およびデジタル回路領域６４１〜６４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域６２１〜６２３は、アナログ回路からなる領域である。アナログ回路領域６２１〜６２３の回路は、例えば、チューナやＡＤコンバータやＤＡコンバータやＰＬＬ回路やＶＣＯ回路やフィルタやオペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２は、デジタル回路からなる領域である。この例では、デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２の各領域における回路の動作周波数をそれぞれｆ６３０、ｆ６４１、ｆ６４２と表し、ｆ６４２≦ｆ６４１＜ｆ６３０であるとする。この場合、デジタル回路領域６３０、およびデジタル回路領域６４１〜６４２の各領域の回路が発生するノイズの大きさをそれぞれｎ６３０、ｎ６４１、ｎ６４２と表すと、ｎ６４２≦ｎ６４１＜ｎ６３０となる。前記アナログ回路領域６２１〜６２３の回路は、ノイズのレベルがｎ６４１以下では、特性の劣化は許容範囲内となるが、ノイズのレベルがｎ６３０以上では、許容された以上に特性が劣化するものとする。
上記のデジタル回路領域６４１は、図８に示すように、アナログ回路領域６２１とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２１とデジタル回路領域６３０との間に物理的に配置されている。また、デジタル回路領域６４１は、アナログ回路領域６２２とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２２とデジタル回路領域６３０との間に、物理的に配置されている。また、デジタル回路領域６４２は、アナログ回路領域６２３とデジタル回路領域６３０とが接することがないように、アナログ回路領域６２３とデジタル回路領域６３０との間に、物理的に配置されている。
また、半導体集積回路６００でも上記の各領域に電源電圧を供給する電源は独立している。
上記のように構成された半導体集積回路６００においても、半導体集積回路１００と同様にして、デジタル回路領域６３０で発生したノイズは、ノイズに弱いアナログ回路領域６２１〜６２３に伝搬することがなく、アナログ回路領域６２１〜６２３（保護対象回路領域）の特性の劣化を小さくできる。
なお、半導体集積回路６００では、デジタル回路領域６４１に電源電圧を供給する電源とデジタル回路領域６４２に電源電圧を供給する電源とを図８に示すように配線６９０で接続してもよい。このように電源を接続しても、高ノイズ回路領域（デジタル回路領域６３０）と低ノイズ回路領域（デジタル回路領域６４１・６４２）とに供給される電源はそれぞれ独立しているので、デジタル回路領域６３０（高ノイズ回路領域）で発生したノイズが、デジタル回路領域６４１やデジタル回路領域６４２で吸収され、アナログ回路領域６２１〜６２３に伝搬されることがない。
また、図９に示す半導体集積回路７００のように、前記保護対象回路領域、高ノイズ回路領域、および低ノイズ回路領域の各領域を配置してもよい。半導体集積回路７００は、図９に示すように、半導体基盤１１０、アナログ回路領域７２１〜７２２（保護対象回路領域）、デジタル回路領域７３０（高ノイズ回路領域）、およびデジタル回路領域７４１〜７４２（低ノイズ回路領域）を備えて構成されている。
アナログ回路領域７２１〜７２２は、アナログ回路からなる領域である。アナログ回路領域７２１〜７２２の回路は、例えば、チューナやＡＤコンバータやＤＡコンバータやＰＬＬ回路やＶＣＯ回路やフィルタやオペアンプ等のノイズに弱いアナログ回路である。
デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２は、デジタル回路からなる領域である。この例では、デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２の各領域における回路の動作周波数をそれぞれｆ７３０、ｆ７４１、ｆ７４２と表し、ｆ７４１＜ｆ７４２＜ｆ７３０であるとする。この場合、デジタル回路領域７３０、およびデジタル回路領域７４１〜７４２の各領域の回路が発生するノイズの大きさをそれぞれｎ７３０、ｎ７４１、ｎ７４２と表すと、ｎ７４１＜ｎ７４２＜ｎ７３０となる。
また、アナログ回路領域７２１で扱われる信号の周波数帯域の下限周波数をｆｌ、上限周波数をｆｈとし、ｆ１＜ｆ７４１＜ｆｈ＜ｆ７４２＜ｆ７３０であるとする。
アナログ回路領域７２１は、図９に示すように、デジタル回路領域７４１と接することがないように配置されている。また、デジタル回路領域７４１は、アナログ回路領域７２２とデジタル回路領域７３０との間に、アナログ回路領域７２２とデジタル回路領域７３０とが接することがないように物理的に配置されている。また、デジタル回路領域７４２は、アナログ回路領域７２１とデジタル回路領域７３０との間に、アナログ回路領域７２１とデジタル回路領域７３０とが接することがないように物理的に配置されている。
上記のように、アナログ回路領域７２１とデジタル回路領域７４１とが接することがないように配置されるのは、デジタル回路領域７４１の動作周波数が低く、発生するノイズのレベルは小さいとはいえ、デジタル回路領域７４１の動作周波数がアナログ回路領域７２１で扱われる信号の周波数帯域に入っているので、直接ノイズ成分となると考えられるからである。
また、半導体集積回路７００でも上記の各領域に電源電圧を供給する電源は独立している。
図１０は、デジタル回路領域７３０・７４１〜７４２で発生するノイズ、およびアナログ回路領域７２１で扱われる信号のスペクトル分布を表したものである。図１０から分かるように、デジタル回路領域７３０・７４１〜７４２で発生するノイズがアナログ回路領域７２１に伝搬されると、デジタル回路領域７４１で発生するノイズは、アナログ回路領域７２１で扱われる信号帯域（ｆｌ〜ｆｈ）と重なり、直接のノイズとなる。
そこで、デジタル回路領域７４１で発生するノイズがアナログ回路領域７２１に伝搬しないようにするために、アナログ回路領域７２１とデジタル回路領域７４１とは、互いに接することがないように配置される。
これにより、デジタル回路領域７３０で発生した大きいノイズは、ノイズに弱いアナログ回路領域７２１〜７２２に伝搬することがなく、かつデジタル回路領域７４１で発生したノイズは、アナログ回路領域７２１に伝搬することがない。
したがって、半導体集積回路７００においても、保護対象回路領域の回路の特性劣化を小さくできる。
なお、図１１に示す半導体集積回路８００のように、半導体集積回路１００に対し、アナログ回路領域１２０とデジタル回路領域１４０の間に、さらにガードバンド領域８６０を付加してもよい。ガードバンド領域８６０は、従来の半導体集積回路に設けられていたガードバンド領域と同じものである。これにより、より効果的に保護対象回路領域の回路の特性劣化を防止することが可能になる。
また、低ノイズ回路領域に形成される回路は、上記に例示したアナログ回路やデジタル回路という方式に限定されない。
また、高ノイズ回路領域に形成される回路の例として、動作周波数の大きいデジタル回路の例を説明したが、例えば、ＶＣＯなどのような大きい周波数を発生するアナログ回路や、動作周波数は小さくてもピーク電流が大きい回路など、保護対象回路領域の回路の特性を劣化させるノイズを発生させる回路であればよい。
また、低ノイズ回路領域に形成される回路は、動作周波数の小さいデジタル回路に限定するものではなく、ピーク電流が小さい回路など、発生するノイズのレベルが、保護対象回路領域の回路の特性を劣化させないレベルの回路であればよい。
本発明にかかる半導体集積回路は、半導体集積回路の面積を増加させずに、ノイズの影響で回路の特性が劣化するのを防止することが可能になるという効果を有し、ノイズの影響で特性が劣化する回路とノイズ源になる回路とが混載された半導体集積回路等として有用である。
図１は、本発明の実施形態１に係る半導体集積回路の構成を示す平面図である。 図２は、本発明の実施形態１に係る半導体集積回路の断面図である。 図３は、本発明の実施形態２に係る半導体集積回路の構成を示す平面図である。 図４は、本発明の実施形態２に係る半導体集積回路の変形例を示す平面図である。 図５は、本発明の実施形態３に係る半導体集積回路の構成を示す平面図である。 図６は、半導体基盤とリードフレームとの接続関係を示す図である。 図７は、本発明の実施形態４に係る半導体集積回路の構成を示す平面図である。 図８は、本発明の実施形態４に係る半導体集積回路の変形例を示す平面図である。 図９は、本発明の実施形態４に係る半導体集積回路の他の変形例を示す平面図である。 図１０は、デジタル回路領域で発生するノイズ、およびアナログ回路領域で扱われる信号のスペクトル分布を表したものである。 図１１は、本発明の実施形態１に係る半導体集積回路にガードバンド領域が付加された例を示す平面図である。 図１２は、従来の半導体集積回路の構成を示す平面図である。 図１３は、従来の半導体集積回路の断面図である。
符号の説明
１００ 半導体集積回路
１１０ 半導体基盤
１２０ アナログ回路領域
１３０ デジタル回路領域
１４０ デジタル回路領域
１５１〜１５３ 電源
１６０ リードフレーム
１７０ ボンディングワイヤー
１８０ ボンディングパッド
２００ 半導体集積回路
２２０ アナログ回路領域
２３０ アナログ回路領域
２４０ アナログ回路領域
３００ 半導体集積回路
３２０ デジタル回路領域
３３０ デジタル回路領域
３４０ デジタル回路領域
４００ 半導体集積回路
４５１〜４５５ 電源
５００ 半導体集積回路
５２０ アナログ回路領域
５３１〜５３２ デジタル回路領域
５４１〜５４２ デジタル回路領域
５９１〜５９２ 配線
６００ 半導体集積回路
６２１〜６２３ アナログ回路領域
６３０ デジタル回路領域
６４１〜６４２ デジタル回路領域
６９０ 配線
７００ 半導体集積回路
７２１〜７２２ アナログ回路領域
７３０ デジタル回路領域
７４１〜７４２ デジタル回路領域
８００ 半導体集積回路
８６０ ガードバンド領域
９００ 半導体集積回路
９１０ 半導体基盤
９２０ アナログ回路領域
９３０ デジタル回路領域
９４０ ガードバンド領域
９４１ 基盤コンタクト
９５０ アナログ回路用電源
９６０ デジタル回路用電源

Claims (4)

  1. ノイズレベルの大きさに応じて特性が劣化する回路から成る保護対象回路領域と、
    前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容されたよりも大きな劣化量となるレベルのノイズを発生する回路から成る高ノイズ回路領域と、
    前記保護対象回路領域の回路に与える劣化量が、前記保護対象回路領域の回路に許容された劣化量以内となるレベルのノイズを発生する回路から成る低ノイズ回路領域と、
    電源電圧を供給するための経路が互いに独立した３種類以上の個別電源とを備え、
    前記低ノイズ回路領域は、前記保護対象回路領域と前記高ノイズ回路領域とが接しないように、前記保護対象回路領域と前記高ノイズ回路領域との間に配置され、
    前記保護対象回路領域の回路、高ノイズ回路領域の回路、および低ノイズ回路領域の回路は、前記３種類以上の個別電源のうちの互いに異なる電源によって、それぞれの電源電圧が供給されるように構成されていることを特徴とする半導体集積回路。
  2. 請求項１の半導体集積回路であって、
    前記高ノイズ回路領域および低ノイズ回路領域の回路は、取り扱う信号が有する周波数の大きさに応じたレベルのノイズを発生する回路であり、
    前記低ノイズ回路領域で取り扱われる信号の最高周波数は、前記高ノイズ回路領域内で取り扱われる信号の周波数よりも低いことを特徴とする半導体集積回路。
  3. 請求項１の半導体集積回路であって、
    前記保護対象回路領域の回路は、アナログ回路であり、
    前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする半導体集積回路。
  4. 請求項２の半導体集積回路であって、
    前記保護対象回路領域の回路は、アナログ回路であり、
    前記高ノイズ回路領域の回路は、デジタル回路であることを特徴とする半導体集積回路。
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