JP3934261B2 - 半導体集積回路 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、アナログ回路とデジタル回路を同一基板上に集積する集積回路素子に関する。さらに詳細には、特にデジタル回路をＣＭＯＳで構成した場合にはデジタル回路は電源電圧と同じ論理振幅を持つことになるが、このようなデジタル回路と微少信号を増幅するアナログ回路とを同一チップ上で集積化するレイアウト配置、クロック周波数配置に関する。
【０００２】
【従来の技術】
従来、単体トランジスタあるいは個別回路ＩＣで実現されていた移動体通信用高周波アナログ回路の大規模な集積化が推進されている。ページャ（無線呼び出し）用アナログＲＦ／ＩＦ集積回路の一例が、電子情報通信学会英文誌Ａ分冊Ｅ７６−Ａ、１９９３年２月号、第１５６頁〜１６３頁、田中等「高周波ページャ向け高周波、定電圧回路技術」がある。この例では、高周波動作特性の優れたバイポーラトランジスタが使用されている。
【０００３】
しかし、近年のＣＭＯＳプロセスの周波数特性向上にともない、ＲＦ回路をＣＭＯＳプロセスで実現することが検討されている。国際電気電子学会主催、1998年度 大規模集積回路研究会予稿集、第８０頁〜８３頁、エフ．スターベ等「１ＧＨｚ帯ＣＭＯＳ高周波受信回路」(F. Stubbe, S. V. Kishore, C. Hull, and V. Della Torre, A CMOS RF-Receiver Front-End for 1 GHz Applications, IEEE 1998 SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICAL PAPER pp. 80-83, 1998)には、ページャ向けよりも仕様の厳しいデジタル移動電話用ＲＦ回路をＣＭＯＳで実現した例が開示されている。
【０００４】
このように、移動体通信用集積回路は、高周波アナログ回路（ＲＦ／ＩＦ回路）をＣＭＯＳプロセスで構成し、搬送周波数帯域でのアナログ信号処理からベースバンドデジタル信号処理を含むシステムを一チップ上に構成するという要求が高まって来ている。
【０００５】
【発明が解決しようとする課題】
ＣＭＯＳデジタル信号処理回路とアナログ回路とを同一基板上に作成した場合、電源電圧を動作振幅とするＣＭＯＳ論理信号がアナログ回路に混入することにより受信信号の妨害波となり、受信感度を劣化させることにある。特に、受信信号は場合によっては数μＶと微弱であり、論理振幅（約２〜３Ｖ）に比べ遥かに小さな信号である。デジタル信号処理回路より発する雑音の影響を抑圧し、良好な受信感度を実現する必要がある。
【０００６】
【課題を解決するための手段】
上記課題はアナログ部で最も信号の周波数が高く小さな回路の集積回路上のパターン、電源、接地端子部分をデジタル回路の集積回路上のパターン、電源、接地端子から離れた場所に配置するとともに、大きなアナログ信号を持つ回路、または電源回路を間に配置し、デジタル回路から微弱信号を扱うアナログ回路に混入する雑音を小さくすることで解決出来る。
【０００７】
【発明の実施の形態】
デジタル信号処理回路とアナログ回路とを一基板上に実現した場合におけるデジタル信号処理回路から発生する雑音（電圧性雑音・電流性雑音）と、各雑音のアナログ回路への伝播経路について説明する。なお、以下に現れる数値は、ＲＦ／ＩＦ回路及びデジタル信号処理回路とを一基板上にＣＭＯＳプロセスで実現したページャ用集積回路の例であり、発明の理解のために使用する。
【０００８】
（Ａ）電圧性雑音
デジタル信号処理回路内で発生する電圧信号に起因する雑音について検討する。本来は、電圧信号は動作に応じて複雑な波形パタンをとるが、簡単のため方形波でデジタル回路の電圧信号を代表させる。振幅Ｖdd（Ｖ）の方形波ＣＬＫ（ｔ）のフーリエ級数を考える。
【０００９】
【数１】
【００１０】
ここで、ｆは周波数である。また、係数Ｖnは以下で与えられる。
【００１１】
【数２】
【００１２】
（数２）の係数Ｖnから、（数１）の方形波に含まれる基本波と高調波の比を求める。方形波には偶数高調波は含まれず奇数高調波のみが含まれる。１次から１５次までの係数は、
Ｖ1=(２＊Ｖdd)／(π)， Ｖ3=−(２＊Ｖdd)／(３π)， Ｖ5=(２＊Ｖdd)／(５π)， Ｖ7=−(２＊Ｖdd)／(７π)， Ｖ9=(２＊Ｖdd)／(９π)， Ｖ11=−(２＊Ｖdd)／(１１π)， Ｖ13=(２＊Ｖdd)／(１３π)， Ｖ15=−(２＊Ｖdd)／(１５π)
となる。これより、各高調波の振幅と基本波との振幅の比率のデシベル表記を求めると、以下のようになる。
【００１３】
Ｖ3：Ｖ1(dB)= -9.5 dB，Ｖ5：Ｖ1(dB)= -14.0 dB，Ｖ7：Ｖ1(dB)= -16.9 dB， Ｖ9：Ｖ1(dB)= -19.1 dB，Ｖ11：Ｖ1(dB)= -20.8 dB，Ｖ13：Ｖ1(dB)= -22.3 dB，Ｖ15：Ｖ1(dB)= -23.5 dB
高調波は１１倍になっても（Ｖ11）、基本波に対しておよそ２０ｄＢしか減衰しない。このように、デジタル信号処理回路の電圧信号は大きな高調波信号を発生する。
【００１４】
次に、この高調波が集積回路上でアナログ回路に回り込む伝搬経路について検討する。ＣＭＯＳプロセスの集積回路の断面（なお、理解のため寄生抵抗等を図示している）を図２に示す。図２は、ＣＭＯＳプロセスでインバータ（図３を参照）を構成した例である。
【００１５】
ＣＭＯＳプロセスでは、厚さ約２５０μｍ、抵抗率１０Ωｃｍの基板上に、厚さ約１μｍ、抵抗率０．１Ωｃｍのｐ型またはｎ型のウエル層が形成される。なお、「１Ωｃｍ 」とは、「１ｃｍ3の正六面体の向かい合う２面間の抵抗が１Ω」として定義される。このように、基板はウエル層に比べて２桁抵抗率が高い。
【００１６】
ｎ型ＭＯＳＦＥＴはｐ型のウエル層に、ｐ型ＭＯＳＦＥＴはｎ型のウエル層に形成される。図２の例では、ｎ型ＭＯＳＦＥＴのソース電極２０２、 ｐ型ＭＯＳＦＥＴのソース電極２０７はそれぞれ近傍に設けられたウエル層のコンタクト２０１、２０８と接続され、コンタクトはそれぞれ接地電位ＧＮＤあるいは電源電位Ｖｄｄに接続されることにより、ウエル層を接地電位ＧＮＤあるいは電源電位Ｖｄｄに固定する。電圧信号の高周波成分は、ドレイン寄生容量２０９，２１０を介してウエル層に伝えられる。ウエル層は、ＦＥＴの近傍で接地電位ＧＮＤあるいは電源電位Ｖｄｄに固定されているため、基板に放出される信号はウエル層抵抗２１１、２１２を介して接地されており、かつ上述の通り、基板の抵抗率はウエル層の抵抗率よりも約２桁高いことから、ウエル層から基板に伝わる信号は大きく減衰する。
【００１７】
ページャ用集積回路を例に、デジタル信号処理回路から基板に伝播する信号強度を見積もる。先ず、１つのゲートが発生する雑音について検討する。0.35μＣＭＯＳのインバータのドレイン−ウエル間寄生容量はｎＭＯＳ、ｐＭＯＳを合わせておよそ３０ｆＦとなる。また、ウエル層の抵抗はｎＭＯＳ、ｐＭＯＳ合わせて５００Ωとなる。電圧信号はこのドレイン−ウエル間寄生容量とウエル層抵抗で構成される高域通過フィルタを介して基板に放出される（電圧性雑音）。このときの高域通過フィルタの通過周波数は約１１ＧＨｚ以上となり、デジタル信号処理回路で発生する高調波の周波数に対して十分高いものである。具体的に周波数を５０ｋＨｚ、５００ｋＨｚ、５ＭＨｚとする信号の減衰量はそれぞれ約−１０６ｄＢ、−８６ｄＢ、−６６ｄＢとなる。
【００１８】
基板に伝達される信号の減衰量は、（数２）より算出される信号の振幅の大きさと高域通過フィルタとによって定まる。デジタル信号処理回路の動作クロックが５０ｋＨｚ（基本波）である場合、各周波数成分が基板に伝達されたときの減衰量は、各高調波は１００ｄＢ以下のレベルにとどまる（５０ｋＨｚの場合は約−１０６ｄＢ、１００ｋＨｚの場合は約−１０６（≒(-20.8)-86）ｄＢ）。
【００１９】
次に、デジタル信号処理回路全体から基板に伝播する信号強度（雑音）の大きさを検討する。デジタル信号処理回路の規模を１０ｋゲートとし、オン率を３０％と見積もり、（０→１）／（１→０）の遷移がほぼ同じ確率で起こると仮定する。遷移に関する仮定はＣＭＯＳ論理回路が基本的に、ＩＮＶ（インバータ）、ＮＡＮＤ（負論理積）、ＮＯＲ（負論理和）より構成されることより妥当なものである。論理回路に動作遅延が無い場合は、二つの遷移から生じる高調波が相互に打ち消しあうので、基板には雑音は放出されない。しかしながら、実際には動作遅延が存在し、打ち消しは不完全となり、次に示す量（デシベル換算）だけ雑音が増加する。
【００２０】
【数３】
【００２１】
ここで、τは論理回路の遅延時間を示し、Ｔ０はクロック周期を示す。Ｎｇは論理回路のゲート数、ｐｏｎはオン率を示す。クロック周波数を５０ｋＨｚ、動作している各ゲートの入力出力で発生する相補的な逆相信号の遅延を４ｎ秒の場合の雑音の増加量は（数３）により約１２ｄＢとなる。以上の検討により、電圧信号は、基板に伝播する時点では約９４（≒(-106)-1２）ｄＢの減衰を生じることが分かる。論理振幅２Ｖの場合、基板には２００μＶ伝播し、さらに基板は前述したように高抵抗であるから、基板内を伝播する間に更に大きな減衰が生じることが予測される。このように、電圧性雑音はウエル層のコンタクトをとることにより、大きく減衰するといえる。
【００２２】
（Ｂ）電流性雑音
次にデジタル信号処理回路を流れる電流変化に起因する雑音について検討する。図３に論理回路の代表的な回路ブロックであるインバータとその動作を示す等価回路を示す。インバータはゲートに印加される電圧に応じて出力を電源電位Ｖｄｄあるいは接地電位ＧＮＤに接続する。このインバータ回路に方形波を入力し、図４（ａ）に示すような方形波を出力した場合に、電源から流入する電流ＩVddと接地に流出する電流Ｉgndをそれぞれ図４（ｂ）（ｃ）に示す。インバータは出力の立上り時より電源と出力を接続するため、立上りタイミングに電源より急激にインバータに対して電流が流れる。また出力の立ち下がり時より出力は接地電位に接続されるため、立ち下がりタイミングにインバータより急激に接地端子に対して電流が流れる。例えば、０．３５μｍＣＭＯＳプロセスを適用した場合、論理回路の状態遷移（１→０、または０→１）にかかる時間はおよそ２ｎ秒〜４ｎ秒である。電流はこの短い期間に流れる。ページャを制御する論理回路のクロック速度は機能、動作状態によるが、およそ３ｋＨｚ、５０ｋＨｚであり、電流の流れる期間τとクロックの周期Ｔ０とは４桁から６桁以上の差がある。このような細いパルス状の電流波形Ｉlogic（ｔ）のフーリエ級数は以下で与えられる。
【００２３】
【数４】
【００２４】
ここでｆは周波数、Ｉ０はＤＣオフセット電流、Ｉｎはｎ次の各係数を表す。係数Ｉ０，Ｉｎは、次の式で表される。
【００２５】
【数５】
【００２６】
ここでＴ０=２０μ秒（５０ｋＨｚのクロック周期に相当）、τ＝４ｎ秒として、０次（ＤＣ成分）、１次、５次、１０次、１００次、１０００次までの係数を算出すると次のようになる。
【００２７】
Ｉ0(DC)= Ｉpeak／5000，Ｉ1(50KHz成分)≒ Ｉpeak／2500，Ｉ５(250KHz成分)≒Ｉpeak／2500，Ｉ10(500KＨz成分)≒ Ｉpeak／2500，Ｉ100(5MHz成分)≒ Ｉpeak／2500，Ｉ1000(50MHz成分)≒ Ｉpeak／1336
高調波成分の振幅は基本波と同等あるいは場合によってはそれ以上になり、デジタル信号処理回路の動作平均電流Ｉ0＝50μＡであれば、Ｉpeak=250ｍＡとなり、Ｉ1 ≒ Ｉ5 ≒ Ｉ10 ≒ Ｉ100 ≒ 400μＡ0-p、Ｉ1000 ≒ 750μＡ0-pとなる。このようにデジタル信号処理回路の電流により発生する高調波雑音は、先に示した電圧波形の含む高調波成分に比べ減衰が小さく、さらに周波数によっては逆に大きくなる。但し、パルスの幅が狭いほど、つまり論理回路の１から０あるいは０から１への状態遷移が早いほど各成分は小さくなる。
【００２８】
集積回路上の電源端子、接地端子は図５に示すようにボンディングワイアとパッケージのリードピンを介して実装基板上の電源端子、接地端子に接続される。隣接するボンディングワイア間または隣接するパッケージのリードピン間には寄生インダクタが存在する。寄生インダクタＬの両端に発生する電圧Ｖindは、次式で表される。
【００２９】
【数６】
【００３０】
ここでdi/dtは電流の時間微分を表す。論理回路の電源に流れる電流はパルス状の急峻な波形であり、インダクタ両端にて発生する電圧も図中に示すような急峻な波形となる。パッケージに関連する寄生インダクタはおよそ２ｎＨ〜８ｎＨである。平均的なパッケージのインダクタンス値６ｎＨを適用し、各周波数成分の電圧値Ｖindf(F)を（数６）より求めると次のようになる。
【００３１】
Ｖindf(50kHz) = 0.8μV，Ｖindf(250kHz) = 4.0μV，Ｖindf(500kHz) = 8.0μV， Ｖindf(5MHz) = 80μV，Ｖindf(50MHz) = 1.5mV
このように周波数が高い成分ほど寄生インダクタンスの両端に発生する電圧が大きくなる。このような寄生インダクタンスは、パッケージのリード、ボンディングワイアに限られず、集積回路を実装する実装基板上のパターンの引き回しによっても発生する。
【００３２】
このような電流変化に起因する電圧（雑音）は、集積回路上の論理回路の接地端子あるいは電源端子を介して、集積回路のウエル層を介して、電圧性雑音と同様のメカニズムで基板、アナログ回路に伝播する。または、実装基板上の寄生容量カップリングを通じて実装基板を伝播することにより、集積回路の電源電位、接地電位を変動させることで、アナログ回路に影響を与える。
【００３３】
（Ｃ）雑音の伝播に関するまとめ
（１）デジタル信号処理回路の電圧性・電流性雑音は集積回路内の基板を伝播する。そのため、ウエル層のコンタクトを強化するとともに、基板の抵抗率が大きいことを利用して、デジタル信号処理回路とアナログ回路間の距離を離すことで、雑音は効果的に低減される。
【００３４】
（２）集積回路の基板、実装基板あるいはパッケージを介して、論理回路の電流性雑音が寄生インダクタにより電圧に変換されて伝播する。特に高い周波数成分ほど減衰率が小さく、容易に伝播する。そのため、寄生インダクタを低減するとともに、周波数が高く且つ微少なアナログ信号の入出力端子を、デジタル信号処理回路の電源端子、あるいは入出力端子から離して配置することで、雑音は効果的に低減される。
【００３５】
（Ｄ）雑音の伝播特性を考慮したデジタル／アナログ集積回路の実施形態
第１の実施形態として、ページャシステムに適用される受信回路のアナログ信号処理回路とデジタル信号処理回路とを同一基板上に構成した例を示す。図６に、ページャの一般的なブロックダイアグラムを示す。低雑音増幅器、帯域通過フィルタ、ミキサ、リミッタ増幅器、検波回路、低域通過フィルタ回路等からなる。
【００３６】
最低入力信号レベル時での、各回路の入出力信号の信号電圧振幅と周波数とを説明する。低雑音増幅器６０２はアンテナ６０１より入力した最低約０．３５μＶｐｐ（５０Ω整合時）の２８０ＭＨｚ帯の４値ＦＳＫ（frequency shift keying）信号を増幅する。初段ミキサ６０４はフィルタ６０３を介して増幅された信号を受け、２０ＭＨｚ、１８０μＶｐｐ（２ｋΩ整合時）の第１ＩＦ信号に変換する。第１中間周波フィルタ６０５により不要妨害波を減衰させた後、第２ミキサ６０６により、１３０μＶｐｐ（２ｋΩ整合時）の第１ＩＦ信号を４４５ｋＨｚ、４８０μＶｐｐ（１．５ｋΩ整合時）の第２中間周波信号に変換する。外付けの第２中間周波フィルタ６０７により不要妨害波を更に減衰させた後、リミッタ増幅器６０８により、４４５ｋＨｚ、３５０μＶｐｐ（１．５ｋΩ整合時）の第２中間周波信号を０．６Ｖｐｐ以上の信号に増幅する。リミッタ増幅器６０８の出力は入力信号レベルに依存せず常に一定になるように、最低入力信号受信時においても飽和するように設計されている。検波回路６０９は外付け部品の共振器６１０と乗算器６１１により構成され、４５５ｋＨｚを中心に、±１．６ｋＨｚ、±４．８ｋＨｚの４値ＦＳＫ信号の周波数に応じて異なる電圧レベルを発生する。乗算器６１１より発生する高調波は後段の低域通過フィルタ回路６１２により除去される。高調波を除去されたベースバンド信号は、ＡＤ変換器６１３によりデジタル信号に変換され、デジタル信号処理回路６１４にて所定の処理が行われる。
【００３７】
０．４μＣＭＯＳプロセスの性能及び集積回路の特性変動等を考慮すると上記ブロックの内、第２ミキサ６０６、リミッタ増幅器６０８、検波回路６０９、低域通過フィルタ６１２、ＡＤ変換器６１３及びデジタル信号処理回路６１４を集積化するのが妥当である。上記の信号振幅の大きさを考慮すると、第２ミキサの入力電圧は約１３０μＶｐｐ であり、リミッタ増幅器の入力信号レベルは約３５０μＶｐｐであるから、デジタル信号処理回路から発生する数百μＶｐｐの雑音を無視出来ない。
【００３８】
図１に第１の実施形態である雑音を対策するためのレイアウト構成を示す。第一に、信号が最も小さくかつ信号周波数の高い第２ミキサ回路６０６をデジタル信号処理回路から最も遠ざけ、雑音の影響を低減する（まとめ（１）に基づく）。第二に、アナログ回路（６０６，６０８）用の入出力のパッド、電源端子、接地端子と、デジタル信号処理回路用の電源端子、接地端子とを最も遠ざける、例えば対角に配置することにより雑音の影響を低減する（まとめ（２）に基づく）。第一の点に関してさらにリミッタ増幅器６０８とデジタル信号処理回路（６１３，６１４）の間にバイアス発生回路を配置し、雑音を減衰させるガードバンドとして機能させる。バイアス回路の電源は他と独立した電源としても、アナログ回路と共通の電源としてもよい。これは、集積回路の面積やそのうちデジタル回路のしめる面積、パッケージの性能等によって最適なものを定める。また、バイアス回路を介する雑音の伝播をさらに低減するためには、バイアスの供給を受ける各アナログ回路にはバイパス容量を設ける。以上が、デジタル雑音の影響を低減し、アナログ回路とデジタル信号処理回路とを同一基板上に構成する第１の実施形態である。
【００３９】
第２の実施形態を図７を用いて説明する。第２の実施形態は専用のガードバンドを設けることで更に雑音を抑圧するものである。ガードバンドは図８に示すようなｐ型ウエル層に濃度の高いｐ型拡散層を設けアルミ配線層とコンタクトをとることで構成される。ガードバンド直下の基板は、低いインピーダンスを介して接地電位に固定され、基板直下の雑音は大きく減衰する。図７に示すように、ガードバンドには他の回路と独立した専用の接地パッドを設けることで基板を伝播する雑音をさらに低減できる。
【００４０】
ガードバンドの変形例を図９、１０に示す。図９のガードバンドはｎ型ウエル層に濃度の高いｎ型拡散層を設け、アルミ配線層とコンタクトをとることで構成している。図９のガードバンドは、基板と異なる極性のウエル層を用いることで、ｐウェル層を伝播する雑音経路のインピーダンスを上げることで雑音を低減する。ｎウェル層は、他の回路と独立した電源電位あるいは接地電位に固定し、ｎウェル層に侵入した雑音を更に低減する。図１０のガードバンドは、ｐ型ウェル層とｎ型ウェル層とを併用したものであり更に大きな効果が期待出来る。
【００４１】
図１１に本発明の実施形態を一般化したものを示す。アナログ回路１、２、３は番号の小さな順に処理する信号の周波数が高い。または、処理する信号の振幅が小さい。デジタル信号処理回路からの雑音は（数３）等に示したように多くの高調波成分を持っており、高い周波数を処理する回路ほどデジタル回路から遠ざける必要がある。また、入出力、電源、接地端子を相互に遠ざける（例えば、相対する辺、相対する角部にそれぞれまとめる）。本発明は、ページャ用受信機に限らず広くアナログデジタル集積回路に適用することが出来る。
【００４２】
本発明の第３の実施形態を図１２に示す。これはデジタル信号処理回路として周波数シンセサイザを構成した例である。このような集積回路はＣＭＯＳプロセスのみならず、ＢｉＣＭＯＳ（バイポーラトランジスタとＣＭＯＳＦＥＴの混在）プロセスで実現される。周波数シンセサイザは電圧制御発振器、分周器、カウンタ、位相比較器、チャージポンプ回路、低域通過フィルタからなり、位相同期ループを構成してミキサ回路に加える局部発振信号を安定させる。発振器の周波数が高いため、特に分周器の論理回路は高速で動作する。これらの機能ブロックの内、発振器はアナログ回路であり、分周器はＣＭＯＳあるいはエミッタ接合論理回路（ＥＣＬ）で構成される。カウンター回路、位相比較器はＣＭＯＳ論理回路で構成される。チャージポンプは低い周波数で動作するアナログ回路で、ＣＭＯＳ回路あるいはバイポーラ回路にて構成される。
【００４３】
カウンター回路からは先の実施形態で述べた様にＣＭＯＳ論理回路の動作により雑音が発生する。発振器、分周器は高速で動作するため局部発振周波数の整数倍の高調波を発生する。更にこの信号をアナログ回路部に局発信号として伝送する必要がある。本実施形態では特に高調波成分雑音を軽減するため、以下の対策を行っている。発振器の出力をアンプで増幅する際、出力を差動信号で取り出し、ミキサ用バッファ回路１２０１に入力する。差動信号を伝送する為、偶数次の高調波がキャンセルされることにより、高調波成分は低減される。また分周器は高い周波数で動作するアナログ回路１から遠ざけて配置し、雑音の影響を低減している。本発明を適用することにより、雑音に影響されることなくアナログ回路とシンセサイザ回路を一体化することが出来る。このように本発明のデジタル信号処理回路には、ＣＭＯＳプロセスに限られず、バイポーラプロセスにおいても同様の効果を生じる。
【００４４】
本発明の第４の実施形態を図１３に示す。本実施例は第３の実施形態で同一基板上に集積した発振器を外部の別部品により構成したものである。セルラ電話などの用途においては発振器の位相雑音に対する要求が高く、集積回路上での発振器の実現が困難なため個別部品で対応することが多い。このような場合シンセサイザー集積回路とアナログ集積回路が個別に存在すると、２つの集積回路に信号を伝達する必要がある。ここで、発振器から集積回路に信号を伝送する場合は基板に対して雑音を出さないためと、同時に不適当なインピーダンスカップリングによるスプリアスの発生を防止するため集積回路の入力端子にて、例えば５０Ωの終端抵抗１３０１を設け、信号を低インピータンスにて基板上を伝送させる。このため信号供給先の数が増えると低雑音特性の観点から、発振器に要求される出力電力の増大が要求される。本実施例では２つの機能が１つの集積回路上に実現されており、ただ１つの端子を駆動することで発振信号の伝達ができるため小さな出力電力で、位相雑音レベルの低い局部発振信号を実現することができる。
【００４５】
【発明の効果】
本発明によりデジタル回路からアナログ回路に影響を与える高調波雑音の影響を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例である集積回路レイアウト配置図である。
【図２】ＣＭＯＳプロセストランジスタ部断面図である。
【図３】ＣＭＯＳインバータ回路とその等価回路である。
【図４】 (a)インバータ出力波形、(b)電源側電流波形、(c)接地側電流波形である。
【図５】実装に伴う寄生インダクタ説明図である。
【図６】ページャブロック図である。
【図７】本発明の第２の実施例である集積回路レイアウト配置図である。
【図８】本発明の第２の実施例に適用するガードバンドの断面図である。
【図９】ガードバンドの別の実施例の断面図である。
【図１０】ガードバンドの別の実施例の断面図である。
【図１１】本発明の集積回路レイアウト配置図である。
【図１２】本発明の第３の実施例である集積回路レイアウト配置図である。
【図１３】本発明の第４の実施例である集積回路レイアウト配置図と基板上の発振器の接続方法を示す図である。
【符号の説明】
６０１…アンテナ、６０２…低雑音増幅器、６０３，６０５，６０７，６１２…フィルタ、６０４，６０６…ミキサ、６０８…リミッタ増幅器、６０９…検波回路、６１３…ＡＤ変換器、６１４…デジタル信号処理回路、Ｌ…ガードバンド断面。
【発明の属する技術分野】
本発明は、アナログ回路とデジタル回路を同一基板上に集積する集積回路素子に関する。さらに詳細には、特にデジタル回路をＣＭＯＳで構成した場合にはデジタル回路は電源電圧と同じ論理振幅を持つことになるが、このようなデジタル回路と微少信号を増幅するアナログ回路とを同一チップ上で集積化するレイアウト配置、クロック周波数配置に関する。
【０００２】
【従来の技術】
従来、単体トランジスタあるいは個別回路ＩＣで実現されていた移動体通信用高周波アナログ回路の大規模な集積化が推進されている。ページャ（無線呼び出し）用アナログＲＦ／ＩＦ集積回路の一例が、電子情報通信学会英文誌Ａ分冊Ｅ７６−Ａ、１９９３年２月号、第１５６頁〜１６３頁、田中等「高周波ページャ向け高周波、定電圧回路技術」がある。この例では、高周波動作特性の優れたバイポーラトランジスタが使用されている。
【０００３】
しかし、近年のＣＭＯＳプロセスの周波数特性向上にともない、ＲＦ回路をＣＭＯＳプロセスで実現することが検討されている。国際電気電子学会主催、1998年度 大規模集積回路研究会予稿集、第８０頁〜８３頁、エフ．スターベ等「１ＧＨｚ帯ＣＭＯＳ高周波受信回路」(F. Stubbe, S. V. Kishore, C. Hull, and V. Della Torre, A CMOS RF-Receiver Front-End for 1 GHz Applications, IEEE 1998 SYMPOSIUM ON VLSI CIRCUITS DIGEST OF TECHNICAL PAPER pp. 80-83, 1998)には、ページャ向けよりも仕様の厳しいデジタル移動電話用ＲＦ回路をＣＭＯＳで実現した例が開示されている。
【０００４】
このように、移動体通信用集積回路は、高周波アナログ回路（ＲＦ／ＩＦ回路）をＣＭＯＳプロセスで構成し、搬送周波数帯域でのアナログ信号処理からベースバンドデジタル信号処理を含むシステムを一チップ上に構成するという要求が高まって来ている。
【０００５】
【発明が解決しようとする課題】
ＣＭＯＳデジタル信号処理回路とアナログ回路とを同一基板上に作成した場合、電源電圧を動作振幅とするＣＭＯＳ論理信号がアナログ回路に混入することにより受信信号の妨害波となり、受信感度を劣化させることにある。特に、受信信号は場合によっては数μＶと微弱であり、論理振幅（約２〜３Ｖ）に比べ遥かに小さな信号である。デジタル信号処理回路より発する雑音の影響を抑圧し、良好な受信感度を実現する必要がある。
【０００６】
【課題を解決するための手段】
上記課題はアナログ部で最も信号の周波数が高く小さな回路の集積回路上のパターン、電源、接地端子部分をデジタル回路の集積回路上のパターン、電源、接地端子から離れた場所に配置するとともに、大きなアナログ信号を持つ回路、または電源回路を間に配置し、デジタル回路から微弱信号を扱うアナログ回路に混入する雑音を小さくすることで解決出来る。
【０００７】
【発明の実施の形態】
デジタル信号処理回路とアナログ回路とを一基板上に実現した場合におけるデジタル信号処理回路から発生する雑音（電圧性雑音・電流性雑音）と、各雑音のアナログ回路への伝播経路について説明する。なお、以下に現れる数値は、ＲＦ／ＩＦ回路及びデジタル信号処理回路とを一基板上にＣＭＯＳプロセスで実現したページャ用集積回路の例であり、発明の理解のために使用する。
【０００８】
（Ａ）電圧性雑音
デジタル信号処理回路内で発生する電圧信号に起因する雑音について検討する。本来は、電圧信号は動作に応じて複雑な波形パタンをとるが、簡単のため方形波でデジタル回路の電圧信号を代表させる。振幅Ｖdd（Ｖ）の方形波ＣＬＫ（ｔ）のフーリエ級数を考える。
【０００９】
【数１】
ここで、ｆは周波数である。また、係数Ｖnは以下で与えられる。
【００１１】
【数２】
（数２）の係数Ｖnから、（数１）の方形波に含まれる基本波と高調波の比を求める。方形波には偶数高調波は含まれず奇数高調波のみが含まれる。１次から１５次までの係数は、
Ｖ1=(２＊Ｖdd)／(π)， Ｖ3=−(２＊Ｖdd)／(３π)， Ｖ5=(２＊Ｖdd)／(５π)， Ｖ7=−(２＊Ｖdd)／(７π)， Ｖ9=(２＊Ｖdd)／(９π)， Ｖ11=−(２＊Ｖdd)／(１１π)， Ｖ13=(２＊Ｖdd)／(１３π)， Ｖ15=−(２＊Ｖdd)／(１５π)
となる。これより、各高調波の振幅と基本波との振幅の比率のデシベル表記を求めると、以下のようになる。
【００１３】
Ｖ3：Ｖ1(dB)= -9.5 dB，Ｖ5：Ｖ1(dB)= -14.0 dB，Ｖ7：Ｖ1(dB)= -16.9 dB， Ｖ9：Ｖ1(dB)= -19.1 dB，Ｖ11：Ｖ1(dB)= -20.8 dB，Ｖ13：Ｖ1(dB)= -22.3 dB，Ｖ15：Ｖ1(dB)= -23.5 dB
高調波は１１倍になっても（Ｖ11）、基本波に対しておよそ２０ｄＢしか減衰しない。このように、デジタル信号処理回路の電圧信号は大きな高調波信号を発生する。
【００１４】
次に、この高調波が集積回路上でアナログ回路に回り込む伝搬経路について検討する。ＣＭＯＳプロセスの集積回路の断面（なお、理解のため寄生抵抗等を図示している）を図２に示す。図２は、ＣＭＯＳプロセスでインバータ（図３を参照）を構成した例である。
【００１５】
ＣＭＯＳプロセスでは、厚さ約２５０μｍ、抵抗率１０Ωｃｍの基板上に、厚さ約１μｍ、抵抗率０．１Ωｃｍのｐ型またはｎ型のウエル層が形成される。なお、「１Ωｃｍ 」とは、「１ｃｍ3の正六面体の向かい合う２面間の抵抗が１Ω」として定義される。このように、基板はウエル層に比べて２桁抵抗率が高い。
【００１６】
ｎ型ＭＯＳＦＥＴはｐ型のウエル層に、ｐ型ＭＯＳＦＥＴはｎ型のウエル層に形成される。図２の例では、ｎ型ＭＯＳＦＥＴのソース電極２０２、 ｐ型ＭＯＳＦＥＴのソース電極２０７はそれぞれ近傍に設けられたウエル層のコンタクト２０１、２０８と接続され、コンタクトはそれぞれ接地電位ＧＮＤあるいは電源電位Ｖｄｄに接続されることにより、ウエル層を接地電位ＧＮＤあるいは電源電位Ｖｄｄに固定する。電圧信号の高周波成分は、ドレイン寄生容量２０９，２１０を介してウエル層に伝えられる。ウエル層は、ＦＥＴの近傍で接地電位ＧＮＤあるいは電源電位Ｖｄｄに固定されているため、基板に放出される信号はウエル層抵抗２１１、２１２を介して接地されており、かつ上述の通り、基板の抵抗率はウエル層の抵抗率よりも約２桁高いことから、ウエル層から基板に伝わる信号は大きく減衰する。
【００１７】
ページャ用集積回路を例に、デジタル信号処理回路から基板に伝播する信号強度を見積もる。先ず、１つのゲートが発生する雑音について検討する。0.35μＣＭＯＳのインバータのドレイン−ウエル間寄生容量はｎＭＯＳ、ｐＭＯＳを合わせておよそ３０ｆＦとなる。また、ウエル層の抵抗はｎＭＯＳ、ｐＭＯＳ合わせて５００Ωとなる。電圧信号はこのドレイン−ウエル間寄生容量とウエル層抵抗で構成される高域通過フィルタを介して基板に放出される（電圧性雑音）。このときの高域通過フィルタの通過周波数は約１１ＧＨｚ以上となり、デジタル信号処理回路で発生する高調波の周波数に対して十分高いものである。具体的に周波数を５０ｋＨｚ、５００ｋＨｚ、５ＭＨｚとする信号の減衰量はそれぞれ約−１０６ｄＢ、−８６ｄＢ、−６６ｄＢとなる。
【００１８】
基板に伝達される信号の減衰量は、（数２）より算出される信号の振幅の大きさと高域通過フィルタとによって定まる。デジタル信号処理回路の動作クロックが５０ｋＨｚ（基本波）である場合、各周波数成分が基板に伝達されたときの減衰量は、各高調波は１００ｄＢ以下のレベルにとどまる（５０ｋＨｚの場合は約−１０６ｄＢ、１００ｋＨｚの場合は約−１０６（≒(-20.8)-86）ｄＢ）。
【００１９】
次に、デジタル信号処理回路全体から基板に伝播する信号強度（雑音）の大きさを検討する。デジタル信号処理回路の規模を１０ｋゲートとし、オン率を３０％と見積もり、（０→１）／（１→０）の遷移がほぼ同じ確率で起こると仮定する。遷移に関する仮定はＣＭＯＳ論理回路が基本的に、ＩＮＶ（インバータ）、ＮＡＮＤ（負論理積）、ＮＯＲ（負論理和）より構成されることより妥当なものである。論理回路に動作遅延が無い場合は、二つの遷移から生じる高調波が相互に打ち消しあうので、基板には雑音は放出されない。しかしながら、実際には動作遅延が存在し、打ち消しは不完全となり、次に示す量（デシベル換算）だけ雑音が増加する。
【００２０】
【数３】
ここで、τは論理回路の遅延時間を示し、Ｔ０はクロック周期を示す。Ｎｇは論理回路のゲート数、ｐｏｎはオン率を示す。クロック周波数を５０ｋＨｚ、動作している各ゲートの入力出力で発生する相補的な逆相信号の遅延を４ｎ秒の場合の雑音の増加量は（数３）により約１２ｄＢとなる。以上の検討により、電圧信号は、基板に伝播する時点では約９４（≒(-106)-1２）ｄＢの減衰を生じることが分かる。論理振幅２Ｖの場合、基板には２００μＶ伝播し、さらに基板は前述したように高抵抗であるから、基板内を伝播する間に更に大きな減衰が生じることが予測される。このように、電圧性雑音はウエル層のコンタクトをとることにより、大きく減衰するといえる。
【００２２】
（Ｂ）電流性雑音
次にデジタル信号処理回路を流れる電流変化に起因する雑音について検討する。図３に論理回路の代表的な回路ブロックであるインバータとその動作を示す等価回路を示す。インバータはゲートに印加される電圧に応じて出力を電源電位Ｖｄｄあるいは接地電位ＧＮＤに接続する。このインバータ回路に方形波を入力し、図４（ａ）に示すような方形波を出力した場合に、電源から流入する電流ＩVddと接地に流出する電流Ｉgndをそれぞれ図４（ｂ）（ｃ）に示す。インバータは出力の立上り時より電源と出力を接続するため、立上りタイミングに電源より急激にインバータに対して電流が流れる。また出力の立ち下がり時より出力は接地電位に接続されるため、立ち下がりタイミングにインバータより急激に接地端子に対して電流が流れる。例えば、０．３５μｍＣＭＯＳプロセスを適用した場合、論理回路の状態遷移（１→０、または０→１）にかかる時間はおよそ２ｎ秒〜４ｎ秒である。電流はこの短い期間に流れる。ページャを制御する論理回路のクロック速度は機能、動作状態によるが、およそ３ｋＨｚ、５０ｋＨｚであり、電流の流れる期間τとクロックの周期Ｔ０とは４桁から６桁以上の差がある。このような細いパルス状の電流波形Ｉlogic（ｔ）のフーリエ級数は以下で与えられる。
【００２３】
【数４】
ここでｆは周波数、Ｉ０はＤＣオフセット電流、Ｉｎはｎ次の各係数を表す。係数Ｉ０，Ｉｎは、次の式で表される。
【００２５】
【数５】
ここでＴ０=２０μ秒（５０ｋＨｚのクロック周期に相当）、τ＝４ｎ秒として、０次（ＤＣ成分）、１次、５次、１０次、１００次、１０００次までの係数を算出すると次のようになる。
【００２７】
Ｉ0(DC)= Ｉpeak／5000，Ｉ1(50KHz成分)≒ Ｉpeak／2500，Ｉ５(250KHz成分)≒Ｉpeak／2500，Ｉ10(500KＨz成分)≒ Ｉpeak／2500，Ｉ100(5MHz成分)≒ Ｉpeak／2500，Ｉ1000(50MHz成分)≒ Ｉpeak／1336
高調波成分の振幅は基本波と同等あるいは場合によってはそれ以上になり、デジタル信号処理回路の動作平均電流Ｉ0＝50μＡであれば、Ｉpeak=250ｍＡとなり、Ｉ1 ≒ Ｉ5 ≒ Ｉ10 ≒ Ｉ100 ≒ 400μＡ0-p、Ｉ1000 ≒ 750μＡ0-pとなる。このようにデジタル信号処理回路の電流により発生する高調波雑音は、先に示した電圧波形の含む高調波成分に比べ減衰が小さく、さらに周波数によっては逆に大きくなる。但し、パルスの幅が狭いほど、つまり論理回路の１から０あるいは０から１への状態遷移が早いほど各成分は小さくなる。
【００２８】
集積回路上の電源端子、接地端子は図５に示すようにボンディングワイアとパッケージのリードピンを介して実装基板上の電源端子、接地端子に接続される。隣接するボンディングワイア間または隣接するパッケージのリードピン間には寄生インダクタが存在する。寄生インダクタＬの両端に発生する電圧Ｖindは、次式で表される。
【００２９】
【数６】
ここでdi/dtは電流の時間微分を表す。論理回路の電源に流れる電流はパルス状の急峻な波形であり、インダクタ両端にて発生する電圧も図中に示すような急峻な波形となる。パッケージに関連する寄生インダクタはおよそ２ｎＨ〜８ｎＨである。平均的なパッケージのインダクタンス値６ｎＨを適用し、各周波数成分の電圧値Ｖindf(F)を（数６）より求めると次のようになる。
【００３１】
Ｖindf(50kHz) = 0.8μV，Ｖindf(250kHz) = 4.0μV，Ｖindf(500kHz) = 8.0μV， Ｖindf(5MHz) = 80μV，Ｖindf(50MHz) = 1.5mV
このように周波数が高い成分ほど寄生インダクタンスの両端に発生する電圧が大きくなる。このような寄生インダクタンスは、パッケージのリード、ボンディングワイアに限られず、集積回路を実装する実装基板上のパターンの引き回しによっても発生する。
【００３２】
このような電流変化に起因する電圧（雑音）は、集積回路上の論理回路の接地端子あるいは電源端子を介して、集積回路のウエル層を介して、電圧性雑音と同様のメカニズムで基板、アナログ回路に伝播する。または、実装基板上の寄生容量カップリングを通じて実装基板を伝播することにより、集積回路の電源電位、接地電位を変動させることで、アナログ回路に影響を与える。
【００３３】
（Ｃ）雑音の伝播に関するまとめ
（１）デジタル信号処理回路の電圧性・電流性雑音は集積回路内の基板を伝播する。そのため、ウエル層のコンタクトを強化するとともに、基板の抵抗率が大きいことを利用して、デジタル信号処理回路とアナログ回路間の距離を離すことで、雑音は効果的に低減される。
【００３４】
（２）集積回路の基板、実装基板あるいはパッケージを介して、論理回路の電流性雑音が寄生インダクタにより電圧に変換されて伝播する。特に高い周波数成分ほど減衰率が小さく、容易に伝播する。そのため、寄生インダクタを低減するとともに、周波数が高く且つ微少なアナログ信号の入出力端子を、デジタル信号処理回路の電源端子、あるいは入出力端子から離して配置することで、雑音は効果的に低減される。
【００３５】
（Ｄ）雑音の伝播特性を考慮したデジタル／アナログ集積回路の実施形態
第１の実施形態として、ページャシステムに適用される受信回路のアナログ信号処理回路とデジタル信号処理回路とを同一基板上に構成した例を示す。図６に、ページャの一般的なブロックダイアグラムを示す。低雑音増幅器、帯域通過フィルタ、ミキサ、リミッタ増幅器、検波回路、低域通過フィルタ回路等からなる。
【００３６】
最低入力信号レベル時での、各回路の入出力信号の信号電圧振幅と周波数とを説明する。低雑音増幅器６０２はアンテナ６０１より入力した最低約０．３５μＶｐｐ（５０Ω整合時）の２８０ＭＨｚ帯の４値ＦＳＫ（frequency shift keying）信号を増幅する。初段ミキサ６０４はフィルタ６０３を介して増幅された信号を受け、２０ＭＨｚ、１８０μＶｐｐ（２ｋΩ整合時）の第１ＩＦ信号に変換する。第１中間周波フィルタ６０５により不要妨害波を減衰させた後、第２ミキサ６０６により、１３０μＶｐｐ（２ｋΩ整合時）の第１ＩＦ信号を４４５ｋＨｚ、４８０μＶｐｐ（１．５ｋΩ整合時）の第２中間周波信号に変換する。外付けの第２中間周波フィルタ６０７により不要妨害波を更に減衰させた後、リミッタ増幅器６０８により、４４５ｋＨｚ、３５０μＶｐｐ（１．５ｋΩ整合時）の第２中間周波信号を０．６Ｖｐｐ以上の信号に増幅する。リミッタ増幅器６０８の出力は入力信号レベルに依存せず常に一定になるように、最低入力信号受信時においても飽和するように設計されている。検波回路６０９は外付け部品の共振器６１０と乗算器６１１により構成され、４５５ｋＨｚを中心に、±１．６ｋＨｚ、±４．８ｋＨｚの４値ＦＳＫ信号の周波数に応じて異なる電圧レベルを発生する。乗算器６１１より発生する高調波は後段の低域通過フィルタ回路６１２により除去される。高調波を除去されたベースバンド信号は、ＡＤ変換器６１３によりデジタル信号に変換され、デジタル信号処理回路６１４にて所定の処理が行われる。
【００３７】
０．４μＣＭＯＳプロセスの性能及び集積回路の特性変動等を考慮すると上記ブロックの内、第２ミキサ６０６、リミッタ増幅器６０８、検波回路６０９、低域通過フィルタ６１２、ＡＤ変換器６１３及びデジタル信号処理回路６１４を集積化するのが妥当である。上記の信号振幅の大きさを考慮すると、第２ミキサの入力電圧は約１３０μＶｐｐ であり、リミッタ増幅器の入力信号レベルは約３５０μＶｐｐであるから、デジタル信号処理回路から発生する数百μＶｐｐの雑音を無視出来ない。
【００３８】
図１に第１の実施形態である雑音を対策するためのレイアウト構成を示す。第一に、信号が最も小さくかつ信号周波数の高い第２ミキサ回路６０６をデジタル信号処理回路から最も遠ざけ、雑音の影響を低減する（まとめ（１）に基づく）。第二に、アナログ回路（６０６，６０８）用の入出力のパッド、電源端子、接地端子と、デジタル信号処理回路用の電源端子、接地端子とを最も遠ざける、例えば対角に配置することにより雑音の影響を低減する（まとめ（２）に基づく）。第一の点に関してさらにリミッタ増幅器６０８とデジタル信号処理回路（６１３，６１４）の間にバイアス発生回路を配置し、雑音を減衰させるガードバンドとして機能させる。バイアス回路の電源は他と独立した電源としても、アナログ回路と共通の電源としてもよい。これは、集積回路の面積やそのうちデジタル回路のしめる面積、パッケージの性能等によって最適なものを定める。また、バイアス回路を介する雑音の伝播をさらに低減するためには、バイアスの供給を受ける各アナログ回路にはバイパス容量を設ける。以上が、デジタル雑音の影響を低減し、アナログ回路とデジタル信号処理回路とを同一基板上に構成する第１の実施形態である。
【００３９】
第２の実施形態を図７を用いて説明する。第２の実施形態は専用のガードバンドを設けることで更に雑音を抑圧するものである。ガードバンドは図８に示すようなｐ型ウエル層に濃度の高いｐ型拡散層を設けアルミ配線層とコンタクトをとることで構成される。ガードバンド直下の基板は、低いインピーダンスを介して接地電位に固定され、基板直下の雑音は大きく減衰する。図７に示すように、ガードバンドには他の回路と独立した専用の接地パッドを設けることで基板を伝播する雑音をさらに低減できる。
【００４０】
ガードバンドの変形例を図９、１０に示す。図９のガードバンドはｎ型ウエル層に濃度の高いｎ型拡散層を設け、アルミ配線層とコンタクトをとることで構成している。図９のガードバンドは、基板と異なる極性のウエル層を用いることで、ｐウェル層を伝播する雑音経路のインピーダンスを上げることで雑音を低減する。ｎウェル層は、他の回路と独立した電源電位あるいは接地電位に固定し、ｎウェル層に侵入した雑音を更に低減する。図１０のガードバンドは、ｐ型ウェル層とｎ型ウェル層とを併用したものであり更に大きな効果が期待出来る。
【００４１】
図１１に本発明の実施形態を一般化したものを示す。アナログ回路１、２、３は番号の小さな順に処理する信号の周波数が高い。または、処理する信号の振幅が小さい。デジタル信号処理回路からの雑音は（数３）等に示したように多くの高調波成分を持っており、高い周波数を処理する回路ほどデジタル回路から遠ざける必要がある。また、入出力、電源、接地端子を相互に遠ざける（例えば、相対する辺、相対する角部にそれぞれまとめる）。本発明は、ページャ用受信機に限らず広くアナログデジタル集積回路に適用することが出来る。
【００４２】
本発明の第３の実施形態を図１２に示す。これはデジタル信号処理回路として周波数シンセサイザを構成した例である。このような集積回路はＣＭＯＳプロセスのみならず、ＢｉＣＭＯＳ（バイポーラトランジスタとＣＭＯＳＦＥＴの混在）プロセスで実現される。周波数シンセサイザは電圧制御発振器、分周器、カウンタ、位相比較器、チャージポンプ回路、低域通過フィルタからなり、位相同期ループを構成してミキサ回路に加える局部発振信号を安定させる。発振器の周波数が高いため、特に分周器の論理回路は高速で動作する。これらの機能ブロックの内、発振器はアナログ回路であり、分周器はＣＭＯＳあるいはエミッタ接合論理回路（ＥＣＬ）で構成される。カウンター回路、位相比較器はＣＭＯＳ論理回路で構成される。チャージポンプは低い周波数で動作するアナログ回路で、ＣＭＯＳ回路あるいはバイポーラ回路にて構成される。
【００４３】
カウンター回路からは先の実施形態で述べた様にＣＭＯＳ論理回路の動作により雑音が発生する。発振器、分周器は高速で動作するため局部発振周波数の整数倍の高調波を発生する。更にこの信号をアナログ回路部に局発信号として伝送する必要がある。本実施形態では特に高調波成分雑音を軽減するため、以下の対策を行っている。発振器の出力をアンプで増幅する際、出力を差動信号で取り出し、ミキサ用バッファ回路１２０１に入力する。差動信号を伝送する為、偶数次の高調波がキャンセルされることにより、高調波成分は低減される。また分周器は高い周波数で動作するアナログ回路１から遠ざけて配置し、雑音の影響を低減している。本発明を適用することにより、雑音に影響されることなくアナログ回路とシンセサイザ回路を一体化することが出来る。このように本発明のデジタル信号処理回路には、ＣＭＯＳプロセスに限られず、バイポーラプロセスにおいても同様の効果を生じる。
【００４４】
本発明の第４の実施形態を図１３に示す。本実施例は第３の実施形態で同一基板上に集積した発振器を外部の別部品により構成したものである。セルラ電話などの用途においては発振器の位相雑音に対する要求が高く、集積回路上での発振器の実現が困難なため個別部品で対応することが多い。このような場合シンセサイザー集積回路とアナログ集積回路が個別に存在すると、２つの集積回路に信号を伝達する必要がある。ここで、発振器から集積回路に信号を伝送する場合は基板に対して雑音を出さないためと、同時に不適当なインピーダンスカップリングによるスプリアスの発生を防止するため集積回路の入力端子にて、例えば５０Ωの終端抵抗１３０１を設け、信号を低インピータンスにて基板上を伝送させる。このため信号供給先の数が増えると低雑音特性の観点から、発振器に要求される出力電力の増大が要求される。本実施例では２つの機能が１つの集積回路上に実現されており、ただ１つの端子を駆動することで発振信号の伝達ができるため小さな出力電力で、位相雑音レベルの低い局部発振信号を実現することができる。
【００４５】
【発明の効果】
本発明によりデジタル回路からアナログ回路に影響を与える高調波雑音の影響を低減できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例である集積回路レイアウト配置図である。
【図２】ＣＭＯＳプロセストランジスタ部断面図である。
【図３】ＣＭＯＳインバータ回路とその等価回路である。
【図４】 (a)インバータ出力波形、(b)電源側電流波形、(c)接地側電流波形である。
【図５】実装に伴う寄生インダクタ説明図である。
【図６】ページャブロック図である。
【図７】本発明の第２の実施例である集積回路レイアウト配置図である。
【図８】本発明の第２の実施例に適用するガードバンドの断面図である。
【図９】ガードバンドの別の実施例の断面図である。
【図１０】ガードバンドの別の実施例の断面図である。
【図１１】本発明の集積回路レイアウト配置図である。
【図１２】本発明の第３の実施例である集積回路レイアウト配置図である。
【図１３】本発明の第４の実施例である集積回路レイアウト配置図と基板上の発振器の接続方法を示す図である。
【符号の説明】
６０１…アンテナ、６０２…低雑音増幅器、６０３，６０５，６０７，６１２…フィルタ、６０４，６０６…ミキサ、６０８…リミッタ増幅器、６０９…検波回路、６１３…ＡＤ変換器、６１４…デジタル信号処理回路、Ｌ…ガードバンド断面。
Claims (8)
- 第一のアナログ回路と上記第一のアナログ回路で処理する周波数帯域よりも高い周波数帯域の信号を処理する第二のアナログ回路とデジタル信号処理回路とを有し、
上記第一のアナログ回路と上記第二のアナログ回路と上記デジタル信号処理回路とは同一基板上に集積され、かつ上記第二のアナログ回路と上記デジタル信号処理回路との間に上記第一のアナログ回路が位置するように配置され、
上記第一のアナログ回路と上記デジタル信号処理回路の間に上記第一及び第二のアナログ回路にバイアス電圧を供給するバイアス回路を配置し、
上記バイアス回路から上記第一または上記第二のアナログ回路に給電する端子と接地端子間に容量を接続したことを特徴とする半導体集積回路。 - 第一のアナログ回路と上記第一のアナログ回路で処理する信号レベルよりもレベルの低い信号を処理する第二のアナログ回路とデジタル信号処理回路とを有し、
上記第一のアナログ回路と上記第二のアナログ回路と上記デジタル信号処理回路とは同一基板上に集積され、かつ上記第二のアナログ回路と上記デジタル信号処理回路との間に上記第一のアナログ回路が位置するように配置され、
上記第一のアナログ回路と上記デジタル信号処理回路の間に上記第一及び第二のアナログ回路にバイアス電圧を供給するバイアス回路を配置し、
上記バイアス回路から上記第一または上記第二のアナログ回路に給電する端子と接地端子間に容量を接続したことを特徴とする半導体集積回路。 - 請求項１または２記載のいずれかの半導体集積回路において、
上記第二のアナログ回路の電源端子または接地端子と上記デジタル信号処理回路の電源端子または接地端子とが隣接しないように配置されたことを特徴とする半導体集積回路。 - 請求項１乃至３記載のいずれかの半導体集積回路において、
上記デジタル信号処理回路は周波数シンセサイザであることを特徴とする半導体集積回路。 - 請求項４記載の半導体集積回路において、
上記周波数シンセサイザは、電圧制御発振器、分周器、位相比較器、チャージポンプ回路、および低域通過フィルタからなる位相同期ループを具備することを特徴とする半導体集積回路。 - 第一のアナログ回路と上記第一のアナログ回路で処理する周波数帯域よりも高い周波数帯域の信号を処理する第二のアナログ回路とデジタル信号処理回路とを有し、
上記第一のアナログ回路と上記第二のアナログ回路と上記デジタル信号処理回路とは同一基板上に集積され、かつ上記第二のアナログ回路と上記デジタル信号処理回路との間に上記第一のアナログ回路が位置するように配置され、
上記第二のアナログ回路としての第一中間周波信号を第二中間周波信号に変換するミキサ回路と、上記第一のアナログ回路としての上記第二中間周波信号を一定レベルまで増幅するリミッタ増幅器と、さらに、上記基板上に形成され上記増幅された第二中間周波信号を検波する検波回路を含むことを特徴とする半導体集積回路。 - 第一のアナログ回路と上記第一のアナログ回路で処理する信号レベルよりもレベルの低い信号を処理する第二のアナログ回路とデジタル信号処理回路とを有し、
上記第一のアナログ回路と上記第二のアナログ回路と上記デジタル信号処理回路とは同一基板上に集積され、かつ上記第二のアナログ回路と上記デジタル信号処理回路との間に上記第一のアナログ回路が位置するように配置され、
上記第二のアナログ回路としての第一中間周波信号を第二中間周波信号に変換するミキサ回路と、上記第一のアナログ回路としての上記第二中間周波信号を一定レベルまで増幅するリミッタ増幅器と、さらに、上記基板上に形成され上記増幅された第二中間周波信号を検波する検波回路を含むことを特徴とする半導体集積回路。 - 請求項１乃至５記載のいずれかの半導体集積回路において、
上記第二のアナログ回路としての第一中間周波信号を第二中間周波信号に変換するミキサ回路と、上記第一のアナログ回路としての上記第二中間周波信号を一定レベルまで増幅するリミッタ増幅器と、さらに、上記基板上に形成され上記増幅された第二中間周波信号を検波する検波回路を含むことを特徴とする半導体集積回路。
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