JPWO2006082618A1 - Semiconductor device and manufacturing method thereof - Google Patents

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Abstract

ドリフト層１０２の表面領域には、Ｐ型不純物を含む２つのキャリア引き抜き領域１０９および１１０が形成されている。キャリア引き抜き領域１０９は、Ｐ型ボディ領域１０３と接するトレンチ１０６と接していると共に、Ｐ型ボディ領域１０３とも接している。また、キャリア引き抜き領域１０９は最も外側のトレンチ１０６に接している。キャリア引き抜き領域１１０は、キャリア引き抜き領域１０９と接するトレンチ１０６に接しており、キャリア引き抜き領域１０９とは分離されている。キャリア引き抜き領域１０９および１１０には、半導体装置１ａの動作時にドリフト層１０２に注入された少数キャリアが流れ込む。Two carrier extraction regions 109 and 110 containing P-type impurities are formed in the surface region of the drift layer 102. The carrier extraction region 109 is in contact with the trench 106 in contact with the P-type body region 103 and also in contact with the P-type body region 103. The carrier extraction region 109 is in contact with the outermost trench 106. The carrier extraction region 110 is in contact with the trench 106 that is in contact with the carrier extraction region 109 and is separated from the carrier extraction region 109. Minority carriers injected into the drift layer 102 during the operation of the semiconductor device 1a flow into the carrier extraction regions 109 and 110.

Description

本発明は、トレンチゲート型のＭＯＳ（Metal-Oxide-Semiconductor）構造を有する半導体装置およびその製造方法に関する。   The present invention relates to a semiconductor device having a trench gate type MOS (Metal-Oxide-Semiconductor) structure and a manufacturing method thereof.

パワーＭＯＳＦＥＴ（MOS Field Effect Transistor）の構成を有する半導体装置において、トレンチゲート構造が形成されたものは、近年、ＤＣ−ＤＣコンバータ等、各種電源に幅広く応用されている。トレンチゲート型ＭＯＳＦＥＴを備えた半導体装置においては、ゲート電極に関わる構造を改良することによって、耐圧の向上が図られている。一般に、ＭＯＳＦＥＴにおいては、ドレイン層とベース拡散層との間のＰＮ接合によって寄生ダイオードが形成されている。   In a semiconductor device having a power MOSFET (MOS field effect transistor) configuration, a trench gate structure is widely applied to various power sources such as a DC-DC converter in recent years. In a semiconductor device including a trench gate type MOSFET, the breakdown voltage is improved by improving the structure related to the gate electrode. In general, in a MOSFET, a parasitic diode is formed by a PN junction between a drain layer and a base diffusion layer.

図１３は、パワーＭＯＳＦＥＴを備えた従来の半導体装置２の断面構造を示している。このような構造の半導体装置は、例えば特許文献１に記載されている。高濃度のＮ型不純物を含むドレイン層２０１はＮ＋型シリコン基板を構成している。ドレイン層２０１上には、低濃度のＮ型不純物を含むドリフト層２０２が形成されている。ドリフト層２０２上には、Ｐ型不純物を含むＰ型ボディ領域２０３が形成されている。Ｐ型ボディ領域２０３の表面近傍には、Ｐ型ボディ領域２０３よりも高濃度のＰ型不純物を含むＰ＋型拡散領域２０４が形成されている。Ｐ型ボディ領域２０３の表面には、Ｐ＋型拡散領域２０４を挟むように、高濃度のＮ型不純物を含むＮ＋型ソース領域２０５も形成されている。FIG. 13 shows a cross-sectional structure of a conventional semiconductor device 2 having a power MOSFET. A semiconductor device having such a structure is described in Patent Document 1, for example. The drain layer 201 containing high-concentration N-type impurities constitutes an N + -type silicon substrate. On the drain layer 201, a drift layer 202 containing a low concentration N-type impurity is formed. A P-type body region 203 containing P-type impurities is formed on the drift layer 202. In the vicinity of the surface of the P-type body region 203, a P + -type diffusion region 204 containing P-type impurities at a higher concentration than the P-type body region 203 is formed. An N + type source region 205 containing a high concentration N type impurity is also formed on the surface of the P type body region 203 so as to sandwich the P + type diffusion region 204.

Ｐ型ボディ領域２０３の表面からドリフト層２０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ２０６が形成されている。このトレンチ２０６の内面（側壁面２０６ａおよび底面２０６ｂを含む）には、ゲート絶縁膜２０７および層間絶縁膜２２４が形成されている。トレンチ２０６の内部には、ゲート絶縁膜２０７および層間絶縁膜２２４によって囲まれた、ポリシリコンからなるゲート電極２０８が形成されている。ドリフト層２０２の表面には、高濃度のＰ型不純物を含むＰ＋型拡散領域２０９が形成されている。このＰ＋型拡散領域２０９は、ドリフト層２０２の表面から内部の深くまで形成されている。Ｐ型ボディ領域２０３とＰ＋型拡散領域２０９は、トレンチ２０６を介して隣り合っている。この半導体装置２においては、Ｐ型ボディ領域２０３とドリフト層２０２との間およびＰ＋型拡散領域２０９とドリフト層２０２との間に寄生ダイオードが形成されている。In a region from the surface of the P-type body region 203 to the drift layer 202, a plurality of trenches 206 having a rectangular cross-sectional shape are formed. A gate insulating film 207 and an interlayer insulating film 224 are formed on the inner surface of the trench 206 (including the side wall surface 206a and the bottom surface 206b). A gate electrode 208 made of polysilicon surrounded by a gate insulating film 207 and an interlayer insulating film 224 is formed inside the trench 206. On the surface of the drift layer 202, a P + type diffusion region 209 containing a high concentration P type impurity is formed. The P + -type diffusion region 209 is formed from the surface of the drift layer 202 to the deep inside. The P-type body region 203 and the P + -type diffusion region 209 are adjacent to each other through the trench 206. In this semiconductor device 2, parasitic diodes are formed between the P-type body region 203 and the drift layer 202 and between the P + -type diffusion region 209 and the drift layer 202.

上記の構造の最上部には、金属からなるソース電極膜２１０が形成されている。ソース電極膜２１０はＮ＋型ソース領域２０５およびＰ＋型拡散領域２０９と電気的に接続され、ゲート電極２０８とは絶縁されている。ドレイン層２０１の裏面には、金属からなるドレイン電極膜２１１が形成されている。図示される能動領域には、ドレイン層２０１、ドリフト層２０２、Ｐ型ボディ領域２０３、Ｎ＋型ソース領域２０５、ゲート電極２０８、ソース電極膜２１０、ドレイン電極膜２１１、および層間絶縁膜２２４によって構成されるＭＯＳＦＥＴの構造が複数形成されている。図１３は能動領域の外縁周辺の構造を示している。A source electrode film 210 made of metal is formed on the top of the above structure. The source electrode film 210 is electrically connected to the N + type source region 205 and the P + type diffusion region 209, and is insulated from the gate electrode 208. A drain electrode film 211 made of metal is formed on the back surface of the drain layer 201. The illustrated active region includes a drain layer 201, a drift layer 202, a P-type body region 203, an N + -type source region 205, a gate electrode 208, a source electrode film 210, a drain electrode film 211, and an interlayer insulating film 224. A plurality of MOSFET structures are formed. FIG. 13 shows the structure around the outer edge of the active region.

ソース電極膜２１０を接地し、ドレイン電極膜２１１に正電圧を印加し、ゲート電極２０８に正電圧を印加すると、Ｐ型ボディ領域２０３とトレンチ２０６との界面に反転層が形成され、ドレイン電極膜２１１からソース電極膜２１０へ向かって電流が流れるようになる。一方、ゲート電極２０８およびドレイン電極膜２１１を接地し、ソース電極膜２１０に正電圧を印加すると、Ｐ型ボディ領域２０３とドリフト層２０２との間のＰＮ接合およびＰ＋型拡散領域２０９とドリフト層２０２との間のＰＮ接合が共に順バイアスとなり、ソース電極膜２１０からドレイン電極膜２１１へ向かって電流が流れるようになる。When the source electrode film 210 is grounded, a positive voltage is applied to the drain electrode film 211, and a positive voltage is applied to the gate electrode 208, an inversion layer is formed at the interface between the P-type body region 203 and the trench 206, and the drain electrode film A current flows from 211 toward the source electrode film 210. On the other hand, when the gate electrode 208 and the drain electrode film 211 are grounded and a positive voltage is applied to the source electrode film 210, the PN junction between the P-type body region 203 and the drift layer 202 and the P + -type diffusion region 209 and the drift layer are applied. Both of the PN junctions to 202 become forward bias, and current flows from the source electrode film 210 toward the drain electrode film 211.

このように、トレンチゲート型ＭＯＳＦＥＴにおいては、寄生ダイオードを回路の一部として利用することがあるが、能動領域の外縁に位置する寄生ダイオードにキャリアが集中し、素子破壊を起こしやすいという問題があった。なお、特許文献２には、トレンチゲート型ＩＧＢＴにおいて、最外のＰウェルをそれよりも内側のＰウェルよりも深く形成することにより、素子耐圧の向上を図る技術が開示されている。特許文献３には、トレンチゲート型ＩＧＢＴにおいて、Ｐ型ベース層に連結すると共に、Ｐ型ベース層を包囲するように形成されたＰ型半導体層によって、装置の耐圧を高く維持する技術が開示されている。特許文献４には、プレーナ型ＭＯＳＦＥＴにおいて、キャリアが流れ込む固定電位拡散層を設けることにより、キャリアの集中による素子破壊を防止する技術が開示されている。
特開平１１−１５４７４８号公報 特開平６−４５６１２号公報 特開平９−２７０５１２号公報 特開２００１−７３２２号公報 As described above, in the trench gate type MOSFET, the parasitic diode may be used as a part of the circuit, but there is a problem that the carrier is concentrated on the parasitic diode located at the outer edge of the active region and the element is easily destroyed. It was. Patent Document 2 discloses a technique for improving the element breakdown voltage by forming the outermost P well deeper than the inner P well in the trench gate type IGBT. Patent Document 3 discloses a technique for maintaining a high breakdown voltage of a device by a P-type semiconductor layer that is connected to a P-type base layer and surrounds the P-type base layer in a trench gate type IGBT. ing. Patent Document 4 discloses a technique for preventing element destruction due to carrier concentration by providing a fixed potential diffusion layer into which carriers flow in a planar MOSFET.
Japanese Patent Laid-Open No. 11-154748 JP-A-6-45612 Japanese Patent Laid-Open No. 9-270512 JP 2001-7322 A

本発明は、上述した問題点に鑑みてなされたものであって、耐圧を向上し、素子破壊の発生を低減することができる半導体装置およびその製造方法を提供することを目的とする。   The present invention has been made in view of the above-described problems, and an object of the present invention is to provide a semiconductor device that can improve breakdown voltage and reduce the occurrence of element breakdown and a method for manufacturing the same.

本発明は、対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、前記第１の主面に接し、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、前記第２の半導体層の表面に形成された複数の溝と、前記溝に形成されたゲート電極と、前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、前記第２の半導体層の表面において、前記第１の領域と接する前記溝に接すると共に、前記第１の領域と接するように形成された第２導電型の第１のキャリア引き抜き領域と、前記第２の半導体層の表面において、前記第１のキャリア引き抜き領域と接する前記溝に接し、前記第１のキャリア引き抜き領域と離れて形成された第２導電型の第２のキャリア引き抜き領域と、前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域と、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域と、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域と、前記第２の領域、前記第３の領域、および前記４の領域の表面に接し、金属からなる第１の電極と、前記第２の主面に接し、金属からなる第２の電極とを備えたことを特徴とする半導体装置である。   The present invention has a first semiconductor layer having a first main surface and a second main surface which are opposed to each other, and is in contact with the first main surface and more than the first semiconductor layer. A second semiconductor layer made of a first conductivity type semiconductor having a low impurity concentration, a plurality of grooves formed in the surface of the second semiconductor layer, a gate electrode formed in the groove, and the second semiconductor layer. A first region of a second conductivity type formed between the two grooves on the surface of the semiconductor layer; and a contact with the groove on the surface of the second semiconductor layer in contact with the first region; A second conductivity type first carrier extraction region formed so as to be in contact with the first region; and a surface of the second semiconductor layer in contact with the groove in contact with the first carrier extraction region; Second conductivity type formed away from the first carrier extraction region A second carrier extraction region; a second region of a second conductivity type having an impurity concentration higher than that of the first carrier extraction region on a surface of the first carrier extraction region; and the second carrier extraction region. A second conductivity type third region having a higher impurity concentration than the second carrier extraction region, and a surface having a higher impurity concentration than the second semiconductor layer on the surface of the first region. A first region of one conductivity type; a surface of the second region, the third region, and the region of the fourth region; a first electrode made of metal; and a surface of the second main surface; A semiconductor device comprising a second electrode made of metal.

前記第２の半導体層の表面からの前記第1のキャリア引き抜き領域の深さは、前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さよりも大きくてもよい。   The depth of the first carrier extraction region from the surface of the second semiconductor layer may be greater than the depth of the second carrier extraction region from the surface of the second semiconductor layer.

前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さは、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さよりも小さくてもよい。   The depth of the second carrier extraction region from the surface of the second semiconductor layer is such that the second semiconductor layer of the groove is in contact with both the first carrier extraction region and the second carrier extraction region. It may be smaller than the depth from the surface.

前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の幅は、他の前記溝の幅よりも大きくてもよい。   The width of the groove contacting both the first carrier extraction region and the second carrier extraction region may be larger than the widths of the other grooves.

前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さは、他の前記溝の前記第２の半導体層の表面からの深さよりも大きくてもよい。   The depth of the groove in contact with both the first carrier extraction region and the second carrier extraction region from the surface of the second semiconductor layer is from the surface of the second semiconductor layer of the other groove. It may be larger than the depth of.

本発明は、対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層の前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層上に、半導体の酸化物からなる酸化膜のパターンを形成する工程と、前記酸化膜のパターンをマスクとして、第２導電型の不純物を注入すると共に、前記不純物を前記第２の半導体層内に拡散することにより、第２導電型の第１のキャリア引き抜き領域を形成すると共に、前記第１のキャリア引き抜き領域とは分離した第２導電型の第２のキャリア引き抜き領域を形成する工程と、前記第２の半導体層、前記第１のキャリア引き抜き領域、および前記第２のキャリア引き抜き領域の表面を被覆する前記酸化膜のパターンを形成し、前記酸化膜のパターンをマスクとしてエッチングを行うことにより、前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域に接する溝と、他の複数の溝を形成する工程と、前記溝を埋めるようにゲート電極を形成し、前記複数の溝どうしの間に第２導電型の第１の領域を形成する工程と、前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域を形成すると共に、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域を形成し、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域を形成する工程と、前記第２の領域、前記第３の領域、および前記第４の領域の表面に接し、金属からなる第１の電極を形成し、前記第２の主面上に、金属からなる第２の電極を形成する工程とを備えたことを特徴とする半導体装置の製造方法である。   The present invention provides the first semiconductor layer formed on the first main surface of the first semiconductor layer having the first and second main surfaces facing each other and made of a semiconductor of the first conductivity type. Forming a pattern of an oxide film made of a semiconductor oxide on a second semiconductor layer made of a first conductivity type semiconductor having a lower impurity concentration, and using the oxide film pattern as a mask, A first type carrier extraction region of the second conductivity type is formed by implanting a type impurity and diffusing the impurity in the second semiconductor layer, and is separated from the first carrier extraction region Forming the second carrier extraction region of the second conductivity type, and the oxide film covering the surface of the second semiconductor layer, the first carrier extraction region, and the second carrier extraction region Pattern Forming a groove in contact with the first carrier extraction region and the second carrier extraction region by etching using the oxide film pattern as a mask, and a plurality of other grooves, and the groove Forming a gate electrode so as to fill the region, forming a second conductivity type first region between the plurality of grooves, and extracting the first carrier on the surface of the first carrier extraction region A second conductivity type second region having a higher impurity concentration than the region is formed, and a second conductivity type having a higher impurity concentration than the second carrier extraction region is formed on the surface of the second carrier extraction region. Forming a third region and forming a fourth region of the first conductivity type having a higher impurity concentration than the second semiconductor layer on the surface of the first region; The first electrode made of metal is formed in contact with the surface of the second region, the third region, and the fourth region, and the second electrode made of metal is formed on the second main surface And a process for manufacturing the semiconductor device.

本発明によれば、耐圧を向上し、素子破壊の発生を低減することができるという効果が得られる。   According to the present invention, it is possible to improve the breakdown voltage and reduce the occurrence of element breakdown.

図１は、本発明の第１の実施形態による半導体装置１ａの断面構造を示す断面図である。FIG. 1 is a sectional view showing a sectional structure of a semiconductor device 1a according to the first embodiment of the present invention. 図２は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 2 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図３は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 3 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図４は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 4 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図５は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 5 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図６は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 6 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図７は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 7 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図８は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 8 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図９は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 9 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図１０は、半導体装置１ａの製造工程を説明するための断面図である。FIG. 10 is a cross-sectional view for explaining a manufacturing process of the semiconductor device 1a. 図１１は、本発明の第２の実施形態による半導体装置１ｂの断面構造を示す断面図である。FIG. 11 is a sectional view showing a sectional structure of a semiconductor device 1b according to the second embodiment of the present invention. 図１２は、第２の実施形態の変形例による半導体装置１ｃの断面構造を示す断面図である。FIG. 12 is a cross-sectional view showing a cross-sectional structure of a semiconductor device 1c according to a modification of the second embodiment. 図１３は、従来の半導体装置２の断面構造を示す断面図である。FIG. 13 is a cross-sectional view showing a cross-sectional structure of a conventional semiconductor device 2.

符号の説明Explanation of symbols

１ａ，１ｂ，１ｃ，２・・・半導体装置、１０１，２０１・・・ドレイン層、１０２，２０２・・・ドリフト層、１０３，２０３・・・Ｐ型ボディ領域、１０４，１１１，２０４，２０９・・・Ｐ＋型拡散領域、１０５，２０５・・・Ｎ＋型ソース領域、１０６，１０６Ａ，２０６・・・トレンチ、１０６ａ，２０６ａ・・・側壁面、１０６ｂ，２０６ｂ・・・底面、１０７，２０７・・・ゲート絶縁膜、１０８，２０８・・・ゲート電極、１０９，１１０・・・キャリア引き抜き領域、１１２，２１０・・・ソース電極膜、１１３・・・絶縁膜、１１４，２１１・・・ドレイン電極膜、１１５，１１６，１２０，１２１，１２２，１２３・・・酸化膜、１１７，１１８・・・注入層、１１９・・・レジスト膜、１２４，２２４・・・層間絶縁膜、３０１，３０２・・・主面。1a, 1b, 1c, 2 ... semiconductor device, 101, 201 ... drain layer, 102, 202 ... drift layer, 103, 203 ... P-type body region, 104, 111, 204, 209 .. P + type diffusion region, 105, 205... N + type source region, 106, 106A, 206... Trench, 106a, 206a .. side wall surface, 106b, 206b. ... Gate insulating film, 108, 208 ... Gate electrode, 109, 110 ... Carrier extraction region, 112, 210 ... Source electrode film, 113 ... Insulating film, 114, 211 ... Drain Electrode film, 115, 116, 120, 121, 122, 123 ... oxide film, 117, 118 ... injection layer, 119 ... resist film, 124, 224 ... interlayer Enmaku, 301, 302 ... the main surface.

以下、図面を参照し、本発明を実施するための最良の形態について説明する。図１は、本発明の第1の実施形態による半導体装置１ａの断面構造を示している。高濃度のＮ型不純物を含むドレイン層１０１は、対向する２つの主面３０１および３０２を有し、Ｎ＋型シリコン基板を構成している。ドレイン層１０１の主面３０１上には、低濃度のＮ型不純物を含むドリフト層１０２が形成されている。ドリフト層１０２の表面領域には、Ｐ型不純物を含むＰ型ボディ領域１０３が形成されている。Ｐ型ボディ領域１０３の表面近傍には、Ｐ型ボディ領域１０３よりも高濃度のＰ型不純物を含むＰ＋型拡散領域１０４が形成されている。Ｐ型ボディ領域１０３の表面には、Ｐ＋型拡散領域１０４を挟むように、高濃度のＮ型不純物を含むＮ＋型ソース領域１０５も形成されている。The best mode for carrying out the present invention will be described below with reference to the drawings. FIG. 1 shows a cross-sectional structure of a semiconductor device 1a according to the first embodiment of the present invention. The drain layer 101 containing a high-concentration N-type impurity has two main surfaces 301 and 302 facing each other, and constitutes an N + -type silicon substrate. On the main surface 301 of the drain layer 101, a drift layer 102 containing a low concentration N-type impurity is formed. A P-type body region 103 containing P-type impurities is formed in the surface region of the drift layer 102. In the vicinity of the surface of the P-type body region 103, a P + -type diffusion region 104 containing P-type impurities at a higher concentration than the P-type body region 103 is formed. An N + type source region 105 containing a high concentration N type impurity is also formed on the surface of the P type body region 103 so as to sandwich the P + type diffusion region 104.

Ｐ型ボディ領域１０３の表面からドリフト層１０２に至るまでの領域には、断面の形状が矩形である複数のトレンチ１０６が形成されている。このトレンチ１０６の内面（側壁面１０６ａおよび底面１０６ｂを含む）には、ゲート絶縁膜１０７が形成されている。トレンチ１０６の内部には、ゲート絶縁膜１０７によって囲まれた、ポリシリコンからなるゲート電極１０８が形成されている。   In a region from the surface of the P-type body region 103 to the drift layer 102, a plurality of trenches 106 having a rectangular cross-sectional shape are formed. A gate insulating film 107 is formed on the inner surface (including the side wall surface 106 a and the bottom surface 106 b) of the trench 106. Inside the trench 106, a gate electrode 108 made of polysilicon surrounded by a gate insulating film 107 is formed.

ドリフト層１０２の表面領域には、Ｐ型不純物を含む２つのキャリア引き抜き領域１０９および１１０が形成されている。キャリア引き抜き領域１０９は、Ｐ型ボディ領域１０３と接しているトレンチ１０６と接していると共に、Ｐ型ボディ領域１０３とも接している。また、キャリア引き抜き領域１０９は最も外側のトレンチ１０６に接している。キャリア引き抜き領域１１０は、キャリア引き抜き領域１０９と接するトレンチ１０６に接しており、キャリア引き抜き領域１０９とは分離されている。   Two carrier extraction regions 109 and 110 containing P-type impurities are formed in the surface region of the drift layer 102. The carrier extraction region 109 is in contact with the trench 106 that is in contact with the P-type body region 103 and is also in contact with the P-type body region 103. The carrier extraction region 109 is in contact with the outermost trench 106. The carrier extraction region 110 is in contact with the trench 106 that is in contact with the carrier extraction region 109 and is separated from the carrier extraction region 109.

ドリフト層１０２の表面からのキャリア引き抜き領域１０９の深さ（図中の距離Ｘ１）は、ドリフト層１０２の表面からのキャリア引き抜き領域１１０の深さ（図中の距離Ｘ２）よりも大きい。キャリア引き抜き領域１０９および１１０のドリフト層１０２の表面からの深さは共に、トレンチ１０６のドリフト層１０２の表面からの深さ（図中の距離Ｘ４）よりも大きい。キャリア引き抜き領域１０９および１１０には、半導体装置１ａの動作時にドリフト層１０２に注入された少数キャリアが流れ込む。これにより、少数キャリアの集中を緩和し、素子破壊を防ぐことができる。The depth of the carrier extraction region 109 from the surface of the drift layer 102 (distance X 1 in the drawing) is larger than the depth of the carrier extraction region 110 from the surface of the drift layer 102 (distance X 2 in the drawing). The depths of carrier extraction regions 109 and 110 from the surface of drift layer 102 are both greater than the depth of trench 106 from the surface of drift layer 102 (distance X 4 in the figure). Minority carriers injected into the drift layer 102 during the operation of the semiconductor device 1a flow into the carrier extraction regions 109 and 110. Thereby, the concentration of minority carriers can be alleviated and element breakdown can be prevented.

キャリア引き抜き領域１０９および１１０の表面には、高濃度のＰ型不純物を含むＰ＋型拡散領域１１１が形成されている。ドリフト層１０２の表面上には、Ｐ＋型拡散領域１０４およびＮ＋型ソース領域１０５に接し、金属からなるソース電極膜１１２が形成されている。ソース電極膜１１２はキャリア引き抜き領域１０９および１１０、Ｐ＋型拡散領域１１１にも接している。ソース電極膜１１２は、層間絶縁膜１２４によってゲート電極１０８と絶縁されている。キャリア引き抜き領域１０９および１１０は、Ｐ＋型拡散領域１１１を介してソース電極膜１１２と電気的に接続されている。キャリア引き抜き領域１１０の表面の一部は、ＳｉＯ２からなる絶縁膜１１３によって被覆されている。P + -type diffusion regions 111 containing a high concentration of P-type impurities are formed on the surfaces of the carrier extraction regions 109 and 110. On the surface of the drift layer 102, a source electrode film 112 made of metal is formed in contact with the P + type diffusion region 104 and the N + type source region 105. The source electrode film 112 is also in contact with the carrier extraction regions 109 and 110 and the P + type diffusion region 111. The source electrode film 112 is insulated from the gate electrode 108 by the interlayer insulating film 124. The carrier extraction regions 109 and 110 are electrically connected to the source electrode film 112 through the P + type diffusion region 111. A part of the surface of the carrier extraction region 110 is covered with an insulating film 113 made of SiO 2 .

ドレイン層１０１の主面３０２上には、金属からなるドレイン電極膜１１４が形成されている。ドレイン電極膜１１４はドレイン層１０１とオーミック接合を形成している。ドレイン層１０１、ドリフト層１０２、Ｐ型ボディ領域１０３、Ｎ＋型ソース領域１０５、ゲート電極１０８、ソース電極膜１１２、ドレイン電極膜１１４、および層間絶縁膜１２４によってＭＯＳＦＥＴが構成されている。能動領域には、ＭＯＳＦＥＴ構造が複数形成されている。図１は能動領域の外縁周辺の構造を示している。キャリア引き抜き領域１０９および１１０は能動領域の外側に形成されている。A drain electrode film 114 made of metal is formed on the main surface 302 of the drain layer 101. The drain electrode film 114 forms an ohmic junction with the drain layer 101. The drain layer 101, the drift layer 102, the P-type body region 103, the N + -type source region 105, the gate electrode 108, the source electrode film 112, the drain electrode film 114, and the interlayer insulating film 124 constitute a MOSFET. A plurality of MOSFET structures are formed in the active region. FIG. 1 shows the structure around the outer edge of the active region. Carrier extraction regions 109 and 110 are formed outside the active region.

トレンチ１０６は、全てのトレンチ１０６の幅（図中の距離Ｘ３）が同一となるように形成されている。また、トレンチ１０６は、全てのトレンチ１０６のドリフト層１０２からの深さ（図中の距離Ｘ４）が同一となるように形成されている。図１に示される能動領域の外縁周辺においては、トレンチ１０６を形成するためのドリフト層１０２のエッチング用のマスクを形成するときに、以下のような問題が発生することがある。レジストが塗布された後の写真工程（露光および現像）のときに、最も外側のトレンチ１０６（キャリア引き抜き領域１０９とキャリア引き抜き領域１１０とに挟まれたトレンチ１０６）において、露光が十分でなく、トレンチ１０６が安定的に形成されない。The trench 106 is formed so that all the trenches 106 have the same width (distance X 3 in the drawing). The trenches 106 are formed so that all trenches 106 have the same depth from the drift layer 102 (distance X 4 in the drawing). In the vicinity of the outer edge of the active region shown in FIG. 1, the following problem may occur when forming a mask for etching the drift layer 102 for forming the trench 106. In the photographic process (exposure and development) after the resist is applied, in the outermost trench 106 (the trench 106 sandwiched between the carrier extraction region 109 and the carrier extraction region 110), the exposure is not sufficient. 106 is not formed stably.

これを防ぐため、最も外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなるように、マスクの形状を設計することが望ましい。外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなると、パターン寸法に応じてエッチング速度が変化するというマイクロローディング効果によって、外側のトレンチ１０６の深さが他のトレンチ１０６の深さよりも大きくなる。   In order to prevent this, it is desirable to design the shape of the mask so that the width of the outermost trench 106 is wider than the width of the other trenches 106. When the width of the outer trench 106 becomes wider than the width of the other trench 106, the depth of the outer trench 106 becomes larger than the depth of the other trench 106 due to the microloading effect that the etching rate changes according to the pattern dimension. growing.

上述した構造においてドリフト層１０２は、Ｎ型不純物を含むシリコンをドレイン層１０１の表面上にエピタキシャル成長させることにより形成されている。Ｐ型ボディ領域１０３は、ドリフト層１０２の表面からＰ型不純物を注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｐ＋型拡散領域１０４は、Ｐ型ボディ領域１０３の表面からＰ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｎ＋型ソース領域１０５は、Ｐ型ボディ領域１０３の表面からＮ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。In the structure described above, the drift layer 102 is formed by epitaxially growing silicon containing N-type impurities on the surface of the drain layer 101. P-type body region 103 is formed by implanting P-type impurities from the surface of drift layer 102 and diffusing the impurities at a high temperature within a predetermined depth from the surface. The P + -type diffusion region 104 is formed by selectively injecting a P-type impurity from the surface of the P-type body region 103 and diffusing the impurity at a high temperature within a predetermined depth from the surface. The N + type source region 105 is formed by selectively injecting an N type impurity from the surface of the P type body region 103 and diffusing the impurity at a high temperature within a predetermined depth from the surface.

キャリア引き抜き領域１０９および１１０は、ドリフト層１０２の表面からＰ型不純物を注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。Ｐ＋型拡散領域１１１も同様に、キャリア引き抜き領域１０９および１１０の表面からＰ型不純物を選択的に注入し、表面から所定の深さの範囲内にその不純物を高温で拡散することにより形成されている。図１においては、ソース電極膜１１２と接触しているＰ型ボディ領域１０３、Ｐ＋型拡散領域１０４、およびＮ＋型ソース領域１０５の各表面を含んでいるメサ状の構造が形成されている。Carrier extraction regions 109 and 110 are formed by injecting a P-type impurity from the surface of drift layer 102 and diffusing the impurity at a high temperature within a predetermined depth from the surface. Similarly, P + -type diffusion region 111 is formed by selectively injecting P-type impurities from the surfaces of carrier extraction regions 109 and 110 and diffusing the impurities at a high temperature within a predetermined depth from the surfaces. ing. In FIG. 1, a mesa structure including the surfaces of P-type body region 103, P + -type diffusion region 104, and N + -type source region 105 in contact with source electrode film 112 is formed. .

トレンチ１０６は、ドリフト層１０２をエッチングすることによって形成されている。ゲート絶縁膜１０７は、高温の酸素雰囲気中でトレンチ１０６の表面を酸化することによって形成されている。ゲート電極１０８は、Ｎ型不純物を含むポリシリコンをゲート絶縁膜１０７の表面に堆積することにより形成されている。ソース電極膜１１２およびドレイン電極膜１１４は、例えば電極材料のスパッタリングによって形成されている。   The trench 106 is formed by etching the drift layer 102. The gate insulating film 107 is formed by oxidizing the surface of the trench 106 in a high-temperature oxygen atmosphere. The gate electrode 108 is formed by depositing polysilicon containing N-type impurities on the surface of the gate insulating film 107. The source electrode film 112 and the drain electrode film 114 are formed, for example, by sputtering an electrode material.

ドレイン層１０１の不純物濃度は例えば１０１９〜１０２０ｃｍ−３である。Ｐ型ボディ領域１０３の表面における不純物濃度は例えば１０１７〜１０１８ｃｍ−３である。Ｐ＋型拡散領域１０４およびＰ＋型拡散領域１１１の表面における不純物濃度は例えば１０１８〜１０１９ｃｍ−３である。Ｎ＋型ソース領域１０５の表面における不純物濃度は例えば１０１９〜１０２０ｃｍ−３である。キャリア引き抜き領域１０９および１１０の表面における不純物濃度は例えば１０１７〜１０１８ｃｍ−３である。The impurity concentration of the drain layer 101 is, for example, 10 19 to 10 20 cm −3 . The impurity concentration on the surface of the P-type body region 103 is, for example, 10 17 to 10 18 cm −3 . The impurity concentration on the surfaces of the P + -type diffusion region 104 and the P + -type diffusion region 111 is, for example, 10 18 to 10 19 cm −3 . The impurity concentration on the surface of the N + -type source region 105 is, for example, 10 19 to 10 20 cm −3 . The impurity concentration on the surfaces of the carrier extraction regions 109 and 110 is, for example, 10 17 to 10 18 cm −3 .

次に、半導体装置１ａの動作について説明する。ソース電極膜１１２を接地し、ドレイン電極膜１１４に正電圧を印加し、ゲート電極１０８に正電圧を印加すると、Ｐ型ボディ領域１０３とトレンチ１０６との界面に反転層が形成され、ドレイン電極膜１１４からソース電極膜１１２へ向かって電流が流れる。その状態からゲート電極１０８に接地電圧を印加すると、Ｐ型ボディ領域１０３とトレンチ１０６との界面に形成されていた反転層が消滅し、電流は遮断される。   Next, the operation of the semiconductor device 1a will be described. When the source electrode film 112 is grounded, a positive voltage is applied to the drain electrode film 114, and a positive voltage is applied to the gate electrode 108, an inversion layer is formed at the interface between the P-type body region 103 and the trench 106, and the drain electrode film A current flows from 114 to the source electrode film 112. When a ground voltage is applied to the gate electrode 108 from this state, the inversion layer formed at the interface between the P-type body region 103 and the trench 106 disappears and the current is cut off.

また、ソース電極膜１１２にドレイン電極膜１１４よりも高い電圧が印加された場合には、ドリフト層１０２、Ｐ型ボディ領域１０３、およびＰ＋型拡散領域１０４によって形成される寄生ダイオードが順バイアスされ、その寄生ダイオードを通って電流が流れる。その電流により、ドリフト層１０２内に少数キャリアが注入される。その状態でソース電極膜１１２とドレイン電極膜１１４との間の電圧が反転すると、ドリフト層１０２に注入された少数キャリアは、ソース電極膜１１２に接続されたＰ型ボディ領域１０３に流れ込む。When a voltage higher than that of the drain electrode film 114 is applied to the source electrode film 112, the parasitic diode formed by the drift layer 102, the P-type body region 103, and the P + -type diffusion region 104 is forward-biased. , Current flows through the parasitic diode. Minority carriers are injected into the drift layer 102 by the current. In this state, when the voltage between the source electrode film 112 and the drain electrode film 114 is inverted, minority carriers injected into the drift layer 102 flow into the P-type body region 103 connected to the source electrode film 112.

ＭＯＳＦＥＴ構造が形成された能動領域の端部では、最外周に位置するＰ型ボディ領域１０３に少数キャリアが集中しやすいが、ソース電極膜１１２に電気的に接続されたキャリア引き抜き領域１０９および１１０が形成されていることにより、少数キャリアがこのキャリア引き抜き領域１０９および１１０に流れ込むため、少数キャリアの集中は起こらない。したがって、耐圧を向上し、素子破壊を低減することができる。また、分離された２つのキャリア引き抜き領域１０９および１１０が形成されていることにより、少数キャリアが１つのキャリア引き抜き領域に集中することを防止し、より効率的に少数キャリアをソース電極膜１１２へ送ることができる。   At the end of the active region where the MOSFET structure is formed, minority carriers tend to concentrate on the P-type body region 103 located on the outermost periphery, but carrier extraction regions 109 and 110 electrically connected to the source electrode film 112 are formed. Due to the formation, minority carriers flow into the carrier extraction regions 109 and 110, so that minority carrier concentration does not occur. Therefore, the breakdown voltage can be improved and the element breakdown can be reduced. Further, since the two separated carrier extraction regions 109 and 110 are formed, minority carriers are prevented from concentrating on one carrier extraction region, and the minority carriers are more efficiently sent to the source electrode film 112. be able to.

次に、半導体装置１ａの製造方法について、図２〜図１０を用いて説明する。まず、ドレイン層１０１の主面３０１上に、エピタキシャル成長によってドリフト層１０２を形成し、ドリフト層１０２上にＳｉＯ２等の酸化物を堆積し、酸化膜１１５を形成する（図２）。続いて、酸化膜１１５上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このレジストのパターンをマスクとして酸化膜１１５をエッチングして、ドリフト層１０２の表面を露出させた後、レジストを除去する（図３）。Next, a method for manufacturing the semiconductor device 1a will be described with reference to FIGS. First, the drift layer 102 is formed by epitaxial growth on the main surface 301 of the drain layer 101, and an oxide such as SiO 2 is deposited on the drift layer 102 to form an oxide film 115 (FIG. 2). Subsequently, a resist is applied on the oxide film 115, and a resist pattern is formed by a photographic process. The oxide film 115 is etched using the resist pattern as a mask to expose the surface of the drift layer 102, and then the resist is removed (FIG. 3).

続いて、高温の酸素雰囲気中で熱酸化を行い、ドリフト層１０２の表面のうち、酸化膜１１５によって被覆された部分以外の部分の表面に薄い酸化膜１１６を形成する。この酸化膜１１６を通過するように、ドリフト層１０２の表面にＢ（ボロン）等のＰ型不純物を注入し、注入層１１７および１１８を形成する（図４）。再度、酸化膜１１５上にレジストを塗布し、写真工程によってレジスト膜１１９のパターンを形成する。このレジスト膜１１９のパターンおよび酸化膜１１５をマスクとして、注入層１１７にＰ型不純物を再度注入する（図５）。図３〜図５で示される工程は、注入層１１７のみを形成する工程と、注入層１１８のみを形成する工程とによって構成される場合もある。   Subsequently, thermal oxidation is performed in a high-temperature oxygen atmosphere to form a thin oxide film 116 on the surface of the drift layer 102 other than the portion covered with the oxide film 115. P-type impurities such as B (boron) are implanted into the surface of the drift layer 102 so as to pass through the oxide film 116 to form implanted layers 117 and 118 (FIG. 4). Again, a resist is applied on the oxide film 115, and a pattern of the resist film 119 is formed by a photographic process. Using the pattern of the resist film 119 and the oxide film 115 as a mask, a P-type impurity is again implanted into the implantation layer 117 (FIG. 5). The process shown in FIGS. 3 to 5 may be configured by a process of forming only the injection layer 117 and a process of forming only the injection layer 118.

続いて、レジスト膜１１９を除去し、高温の酸素雰囲気中でアニールを行うと、注入層１１７および１１８内のＰ型不純物がドリフト層１０２内に拡散し、キャリア引き抜き領域１０９および１１０が形成される（図６）。ドリフト層１０２の表面を酸化し、酸化膜１２０を形成する（図７）。この酸化膜１２０上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このレジストのパターンをマスクとして酸化膜１２０をエッチングして、ドリフト層１０２の表面を露出させた後、レジストを除去する。このとき、絶縁膜１１３が形成される。高温の酸素雰囲気中で熱酸化を行い、ドリフト層１０２の表面のうち、酸化膜１２０によって被覆された部分以外の部分の表面に薄い酸化膜１２１を形成する。ＣＶＤ（Chemical Vapor Deposition）によって、この酸化膜１２１上に酸化膜１２２（ＮＳＧ：Non-doped Silicate Glass）を堆積する（図８）。酸化膜１２１および１２２からなる膜を酸化膜１２３とする。   Subsequently, when the resist film 119 is removed and annealing is performed in a high-temperature oxygen atmosphere, the P-type impurities in the injection layers 117 and 118 diffuse into the drift layer 102, and carrier extraction regions 109 and 110 are formed. (FIG. 6). The surface of the drift layer 102 is oxidized to form an oxide film 120 (FIG. 7). A resist is applied on the oxide film 120, and a resist pattern is formed by a photographic process. The oxide film 120 is etched using the resist pattern as a mask to expose the surface of the drift layer 102, and then the resist is removed. At this time, the insulating film 113 is formed. Thermal oxidation is performed in a high-temperature oxygen atmosphere to form a thin oxide film 121 on the surface of the drift layer 102 other than the portion covered with the oxide film 120. An oxide film 122 (NSG: Non-doped Silicate Glass) is deposited on the oxide film 121 by CVD (Chemical Vapor Deposition) (FIG. 8). A film made of the oxide films 121 and 122 is referred to as an oxide film 123.

続いて、酸化膜１２３上にレジストを塗布し、写真工程によってレジストのパターンを形成する。このとき、キャリア引き抜き領域１０９とキャリア引き抜き領域１１０との間にレジストの開口部が形成されるように、フォトマスクの位置合わせを行う。レジストのパターンをマスクとして、酸化膜１２３をエッチングし、ドリフト層１０２の表面を露出させた後、レジストを除去する。酸化膜１２３のパターンをマスクとして、ドリフト層１０２をエッチングし、トレンチ１０６を形成する（図９）。図９においては、最も外側のトレンチ１０６Ａの幅が他のトレンチ１０６の幅よりも大きく、トレンチ１０６Ａの深さが他のトレンチ１０６の深さよりも大きくなっている。   Subsequently, a resist is applied on the oxide film 123, and a resist pattern is formed by a photographic process. At this time, the photomask is aligned so that a resist opening is formed between the carrier extraction region 109 and the carrier extraction region 110. The oxide film 123 is etched using the resist pattern as a mask to expose the surface of the drift layer 102, and then the resist is removed. Using the pattern of oxide film 123 as a mask, drift layer 102 is etched to form trench 106 (FIG. 9). In FIG. 9, the width of the outermost trench 106 </ b> A is larger than the width of the other trench 106, and the depth of the trench 106 </ b> A is larger than the depth of the other trench 106.

続いて、酸化膜１２３を除去し、高温の酸素雰囲気中での熱酸化によってゲート絶縁膜１０７を形成する。トレンチ１０６を埋めて、ドリフト層１０２の表面を覆うように、ポリシリコンを堆積する。ドリフト層１０２の表面近傍の高さまでこのポリシリコンをエッチングし、ゲート電極１０８を形成する。高温の酸素雰囲気中で熱酸化を行い、ゲート電極１０８の表面をゲート絶縁膜１０７によって被覆する。ドリフト層１０２の表面上にレジストを塗布し、写真工程を経て、Ｐ型ボディ領域１０３の形成される領域が露出したレジストのパターンを形成する。このレジストをマスクとしてドリフト層１０２の表面にＢ等のＰ型不純物を注入し、レジストを除去した後、高温でアニールを行うと、注入されたＰ型不純物がドリフト層１０２内に拡散し、Ｐ型ボディ領域１０３が形成される。   Subsequently, the oxide film 123 is removed, and the gate insulating film 107 is formed by thermal oxidation in a high-temperature oxygen atmosphere. Polysilicon is deposited so as to fill trench 106 and cover the surface of drift layer 102. The polysilicon is etched to a height near the surface of the drift layer 102 to form a gate electrode 108. Thermal oxidation is performed in a high-temperature oxygen atmosphere, and the surface of the gate electrode 108 is covered with the gate insulating film 107. A resist is applied on the surface of the drift layer 102, and a photographic process is performed to form a resist pattern in which a region where the P-type body region 103 is formed is exposed. Using this resist as a mask, P-type impurities such as B are implanted into the surface of the drift layer 102, and after removing the resist, annealing is performed at a high temperature. The implanted P-type impurities diffuse into the drift layer 102, and P A mold body region 103 is formed.

続いて、同様にして、Ｐ型ボディ領域１０３、キャリア引き抜き領域１０９および１１０の表面に選択的にＰ型不純物を注入し、高温でアニールを行うと、Ｐ＋型拡散領域１０４および１１１が形成される。また、Ｐ型ボディ領域１０３の表面に選択的にＡｓ（ヒ素）等のＮ型不純物を注入し、高温でアニールを行うと、Ｎ＋型拡散領域１０５が形成される。ゲート電極１０８の上面よりも上方のゲート絶縁膜１０７をエッチングする。ＣＶＤによって層間絶縁膜１２４を形成し、層間絶縁膜１２４において、トレンチ１０６の外部に出ている部分をエッチングする。電極材料をドリフト層１０２の表面に堆積してソース電極膜１１２を形成し、電極材料をドレイン層１０１の主面３０２に堆積してドレイン電極膜１１４を形成する（図１０）。Subsequently, when P-type impurities are selectively implanted into the surfaces of the P-type body region 103 and the carrier extraction regions 109 and 110 and annealed at a high temperature, P + -type diffusion regions 104 and 111 are formed. The Further, when an N-type impurity such as As (arsenic) is selectively implanted into the surface of the P-type body region 103 and annealed at a high temperature, an N + -type diffusion region 105 is formed. The gate insulating film 107 above the upper surface of the gate electrode 108 is etched. An interlayer insulating film 124 is formed by CVD, and a portion of the interlayer insulating film 124 that is exposed to the outside of the trench 106 is etched. An electrode material is deposited on the surface of the drift layer 102 to form the source electrode film 112, and an electrode material is deposited on the main surface 302 of the drain layer 101 to form the drain electrode film 114 (FIG. 10).

次に、本発明の第２の実施形態について説明する。図１１は、本実施形態による半導体装置１ｂの断面構造を示している。図１に示された構造と同一の機能を有する構造には同一の符号が付与されている。この半導体装置１ｂにおいては、キャリア引き抜き領域１１０のドリフト層１０２の表面からの深さ（図中の距離Ｘ５）は、最も外側のトレンチ１０６Ａのドリフト層１０２の表面からの深さ（図中の距離Ｘ６）よりも小さい。Next, a second embodiment of the present invention will be described. FIG. 11 shows a cross-sectional structure of the semiconductor device 1b according to the present embodiment. Structures having the same functions as those shown in FIG. 1 are given the same reference numerals. In this semiconductor device 1b, the depth of the carrier extraction region 110 from the surface of the drift layer 102 (distance X 5 in the drawing) is the depth from the surface of the drift layer 102 of the outermost trench 106A (in the drawing). It is smaller than the distance X 6 ).

図１２は、本実施形態の変形例による半導体装置１ｃの断面構造を示している。図１に示された構造と同一の機能を有する構造には同一の符号が付与されている。この半導体装置１ｃにおいては、最も外側のトレンチ１０６Ａの幅（図中の距離Ｘ７）は、他のトレンチ１０６の幅（図中の距離Ｘ８）よりも大きい。このようになっているのは、最も外側のトレンチ１０６の幅が他のトレンチ１０６の幅よりも広くなるように、マスクの形状を設計してあるからである。これにより、ドリフト層１０２のエッチング用のマスクを形成するためにレジストを塗布した後の写真工程のときに、露光が不十分となることを防ぐことができる。マイクロローディング効果によって、最も外側のトレンチ１０６Ａのドリフト層１０２の表面からの深さ（図中の距離Ｘ９）は、他のトレンチ１０６のドリフト層１０２の表面からの深さ（図中の距離Ｘ１０）よりも大きい。FIG. 12 shows a cross-sectional structure of a semiconductor device 1c according to a modification of the present embodiment. Structures having the same functions as those shown in FIG. 1 are given the same reference numerals. In the semiconductor device 1c, the width of the outermost trench 106A (distance X 7 in the drawing) is larger than the width of the other trench 106 (distance X 8 in the drawing). This is because the shape of the mask is designed so that the width of the outermost trench 106 is wider than the width of the other trenches 106. Thereby, it is possible to prevent the exposure from becoming insufficient during the photographic process after applying the resist to form the etching mask for the drift layer 102. Due to the microloading effect, the depth of the outermost trench 106A from the surface of the drift layer 102 (distance X 9 in the figure) is the depth from the surface of the drift layer 102 of the other trench 106 (distance X in the figure). Greater than 10 ).

以上、図面を参照して本発明の実施形態について詳述してきたが、具体的な構成はこれらの実施の形態に限られるものではなく、この発明の要旨を逸脱しない範囲の設計変更等も含まれる。   As described above, the embodiments of the present invention have been described in detail with reference to the drawings, but the specific configuration is not limited to these embodiments, and includes design changes and the like within a scope not departing from the gist of the present invention. It is.

耐圧を向上し、素子破壊の発生を低減することができる。   The breakdown voltage can be improved and the occurrence of element breakdown can be reduced.

Claims (6)

対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層と、
前記第１の主面に接し、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層と、
前記第２の半導体層の表面に形成された複数の溝と、
前記溝に形成されたゲート電極と、
前記第２の半導体層の表面において、２つの前記溝の間に形成された第２導電型の第１の領域と、
前記第２の半導体層の表面において、前記第１の領域と接する前記溝に接すると共に、前記第１の領域と接するように形成された第２導電型の第１のキャリア引き抜き領域と、
前記第２の半導体層の表面において、前記第１のキャリア引き抜き領域と接する前記溝に接し、前記第１のキャリア引き抜き領域と離れて形成された第２導電型の第２のキャリア引き抜き領域と、
前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域と、
前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域と、
前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域と、
前記第２の領域、前記第３の領域、および前記４の領域の表面に接し、金属からなる第１の電極と、
前記第２の主面に接し、金属からなる第２の電極と、
を備えたことを特徴とする半導体装置。A first semiconductor layer having first and second main surfaces facing each other and made of a first conductivity type semiconductor;
A second semiconductor layer made of a semiconductor of a first conductivity type in contact with the first main surface and having an impurity concentration lower than that of the first semiconductor layer;
A plurality of grooves formed on the surface of the second semiconductor layer;
A gate electrode formed in the trench;
A first region of a second conductivity type formed between the two grooves on the surface of the second semiconductor layer;
A first carrier extraction region of a second conductivity type formed on the surface of the second semiconductor layer so as to be in contact with the groove in contact with the first region and in contact with the first region;
A second carrier extraction region of a second conductivity type formed on the surface of the second semiconductor layer in contact with the groove in contact with the first carrier extraction region and away from the first carrier extraction region;
A second conductivity type second region having an impurity concentration higher than that of the first carrier extraction region on the surface of the first carrier extraction region;
A third region of a second conductivity type having a higher impurity concentration than the second carrier extraction region on the surface of the second carrier extraction region;
A first conductivity type fourth region having a higher impurity concentration than the second semiconductor layer on the surface of the first region;
A first electrode made of metal in contact with the surfaces of the second region, the third region, and the fourth region;
A second electrode made of metal in contact with the second main surface;
A semiconductor device comprising: 前記第２の半導体層の表面からの前記第1のキャリア引き抜き領域の深さは、前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さよりも大きいことを特徴とする請求項１に記載の半導体装置。   The depth of the first carrier extraction region from the surface of the second semiconductor layer is greater than the depth of the second carrier extraction region from the surface of the second semiconductor layer. Item 14. The semiconductor device according to Item 1. 前記第２の半導体層の表面からの前記第２のキャリア引き抜き領域の深さは、前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さよりも小さいことを特徴とする請求項１に記載の半導体装置。   The depth of the second carrier extraction region from the surface of the second semiconductor layer is such that the second semiconductor layer of the groove is in contact with both the first carrier extraction region and the second carrier extraction region. The semiconductor device according to claim 1, wherein the depth is smaller than the depth from the surface of the semiconductor device. 前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の幅は、他の前記溝の幅よりも大きいことを特徴とする請求項１に記載の半導体装置。   2. The semiconductor device according to claim 1, wherein a width of the groove in contact with both the first carrier extraction region and the second carrier extraction region is larger than a width of the other groove. 前記第１のキャリア引き抜き領域と前記第２のキャリア引き抜き領域の両方に接する前記溝の前記第２の半導体層の表面からの深さは、他の前記溝の前記第２の半導体層の表面からの深さよりも大きいことを特徴とする請求項１に記載の半導体装置。   The depth of the groove in contact with both the first carrier extraction region and the second carrier extraction region from the surface of the second semiconductor layer is from the surface of the second semiconductor layer of the other groove. The semiconductor device according to claim 1, wherein the semiconductor device is larger than a depth of the semiconductor device. 対向する第１および第２の主面を有し、第１導電型の半導体からなる第１の半導体層の前記第１の主面上に形成された、前記第１の半導体層よりも不純物濃度の低い第１導電型の半導体からなる第２の半導体層上に、半導体の酸化物からなる酸化膜のパターンを形成する工程と、
前記酸化膜のパターンをマスクとして、第２導電型の不純物を注入すると共に、前記不純物を前記第２の半導体層内に拡散することにより、第２導電型の第１のキャリア引き抜き領域を形成すると共に、前記第１のキャリア引き抜き領域とは分離した第２導電型の第２のキャリア引き抜き領域を形成する工程と、
前記第２の半導体層、前記第１のキャリア引き抜き領域、および前記第２のキャリア引き抜き領域の表面を被覆する前記酸化膜のパターンを形成し、前記酸化膜のパターンをマスクとしてエッチングを行うことにより、前記第１のキャリア引き抜き領域および前記第２のキャリア引き抜き領域に接する溝と、他の複数の溝を形成する工程と、
前記溝を埋めるようにゲート電極を形成し、前記複数の溝どうしの間に第２導電型の第１の領域を形成する工程と、
前記第１のキャリア引き抜き領域の表面において、前記第１のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第２の領域を形成すると共に、前記第２のキャリア引き抜き領域の表面において、前記第２のキャリア引き抜き領域よりも不純物濃度の高い第２導電型の第３の領域を形成し、前記第１の領域の表面において、前記第２の半導体層よりも不純物濃度の高い第１導電型の第４の領域を形成する工程と、
前記第２の領域、前記第３の領域、および前記第４の領域の表面に接し、金属からなる第１の電極を形成し、前記第２の主面上に、金属からなる第２の電極を形成する工程と、
を備えたことを特徴とする半導体装置の製造方法。Impurity concentration higher than that of the first semiconductor layer formed on the first main surface of the first semiconductor layer having the first and second main surfaces facing each other and made of a first conductivity type semiconductor. Forming a pattern of an oxide film made of an oxide of a semiconductor on a second semiconductor layer made of a low-conductivity first-conductivity-type semiconductor;
A second conductivity type first carrier extraction region is formed by implanting a second conductivity type impurity using the oxide film pattern as a mask and diffusing the impurity into the second semiconductor layer. And forming a second carrier extraction region of the second conductivity type separated from the first carrier extraction region;
Forming a pattern of the oxide film covering surfaces of the second semiconductor layer, the first carrier extraction region, and the second carrier extraction region, and performing etching using the oxide film pattern as a mask; Forming a groove in contact with the first carrier extraction region and the second carrier extraction region, and a plurality of other grooves;
Forming a gate electrode so as to fill the groove, and forming a second conductivity type first region between the plurality of grooves;
In the surface of the first carrier extraction region, a second conductivity type second region having an impurity concentration higher than that of the first carrier extraction region is formed, and in the surface of the second carrier extraction region, A third region of the second conductivity type having a higher impurity concentration than the second carrier extraction region is formed, and a first conductivity type having a higher impurity concentration than the second semiconductor layer is formed on the surface of the first region. Forming a fourth region of:
A first electrode made of metal is formed in contact with the surfaces of the second region, the third region, and the fourth region, and a second electrode made of metal is formed on the second main surface. Forming a step;
A method for manufacturing a semiconductor device, comprising:
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