JP4406535B2 - Transistor with Schottky diode - Google Patents

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Description

【０００１】
【発明の属する技術分野】
本発明は半導体装置にかかり、特に、活性領域を溝内に配置された半導体単結晶で囲んだ半導体装置に関する。
【０００２】
【従来の技術】
図３３は従来技術のＭＯＳＦＥＴ１０１の拡散構造を説明するための平面図であり、図３４(ａ)、(ｂ)は、そのＩ-Ｉ線とII-II線の切断面図である。
【０００３】
このＭＯＳＦＥＴ１０１は、ｎ型のエピタキシャル層から成り、ｎ+型のシリコン単結晶から成る基板１１１と、該基板１１１上にエピタキシャル成長によって形成された単結晶層１１２とを有している。
【０００４】
基板１１１の単結晶層１１２とは反対側の面には、金属薄膜から成るドレイン電極膜１７１が配置されている。
【０００５】
単結晶層１１２の略中央位置には、不純物拡散によって形成されたｐ型のベース拡散領域１３３が配置されている。
【０００６】
そのベース拡散領域１３３を分断するように、細長の活性溝１２２ａが複数本互いに平行に配置されている。ベース拡散領域１３３内の位置であって各活性溝１２２ａの片側又は両側に隣接する部分には、不純物拡散によってｎ型のソース拡散領域１３９が形成されている。
【０００７】
隣接する二本の活性溝１２２ａの間では、二個のソース拡散領域１３９が互いに所定間隔で対向する位置に配置されており、その二個のソース拡散領域１３９の間の部分には、不純物拡散によってｐ+型のオーミック領域１３８が形成されている。
【０００８】
活性溝１２２ａ及びベース拡散領域１３３の周囲には、幅が細く、四角リング形状のガード溝１２２ｂが複数本同心状に配置されており、従って、活性溝１２２ａ及びベース拡散領域１３３は、各ガード溝１２２ｂによって同心状に取り囲まれた状態になっている。
【０００９】
各活性溝１２２ａの内周側面及び底面には、ゲート絶縁膜１５１が形成されている。このゲート絶縁膜１５１で囲まれた領域内は、ポリシリコン材料から成るゲート電極プラグ１５８が充填されている。
【００１０】
他方、ガード溝１２２ｂの内周側面及び底面には、ゲート絶縁膜１５１は形成されておらず、各ガード溝１２２ｂの内部は、エピタキシャル法によって成長されたｐ型のシリコン単結晶から成るガード溝内充填物１２３によって充填されている。
【００１１】
ゲート電極プラグ１５８やガード溝内充填物１２３の上には、酸化膜１５７が配置されている。この酸化膜１５７は、パターニングにより、ソース拡散領域１３９とオーミック領域１３８の上の部分に開口が形成されており、ソース拡散領域１３９の一部表面とオーミック領域１３８の一部表面は、その開口底面に露出されている。
【００１２】
それら露出した領域の表面と酸化膜１５７の表面には、金属薄膜から成るソース電極１６１が形成されている。
【００１３】
ベース拡散領域１３３は、ソース拡散領域１３９よりも下方位置でゲート絶縁膜１５１に接触しており、その接触した部分を反転領域とすると、ｎチャネル型ＭＯＳトランジスタの場合、ソース電極１６１を接地電位に接続し、ドレイン電極膜１７１に正電圧を印加し、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合を逆バイアスさせた状態で、ゲート電極プラグ１５８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１３３の反転領域の部分がｎ型に反転し、その反転層によってソース拡散領域１３９と単結晶層１１２とが接続され、電流が流れる。
【００１４】
逆に、ドレイン電極膜１７１が接地電位に接続され、ソース電極１６１に正電圧が印加されると、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が順バイアスされ、そのｐｎ接合を通って電流が流れてしまう。
【００１５】
その状態から、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合が逆バイアスされても、ｐｎ接合に、逆方向回復時間の間電流が流れ続けＭＯＳＦＥＴ１０１が制御不能になる。
【００１６】
これを防止するために、ベース拡散領域１３３と単結晶層１１２との間のｐｎ接合と並列にショットキーダイオードを外付けしていたが、コスト高になるため、解決が望まれている。
【００１７】
【発明が解決しようとする課題】
本発明は上記半導体装置の不都合を解決するために創作されたものであり、その目的は、逆方向回復時間の短いトランジスタを提供することにある。
【００１８】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第１導電型の単結晶層を有する半導体装置であって、前記単結晶層の内部の表面側に形成された第２導電型のベース拡散領域と、前記単結晶層のベース拡散領域の底面よりも深い部分であるドレイン領域と、前記ベース拡散領域の内部の表面側に形成され、前記ベース拡散領域によって前記ドレイン領域とは絶縁された第１導電型のソース拡散領域と、前記単結晶層に、前記ベース拡散領域の深さよりも深く形成された溝であって、前記ソース拡散領域と、前記ソース拡散領域と前記ドレイン領域との間に位置するベース拡散領域と、前記ドレイン領域とに接触する位置に配置されたゲート溝と、前記ゲート溝内部の側面に位置し、上部が前記ソース拡散領域と接触し、下部が前記ドレイン領域と接触し、中間部が前記ベース拡散領域と接触して配置されたゲート絶縁膜と、前記ゲート溝の内部に位置し、前記ソース拡散領域から前記ドレイン領域の範囲に亘って、前記ゲート絶縁膜と接触して配置されたゲート電極プラグとを有し、前記ゲート電極プラグに電圧を印加し、前記ベース拡散領域の前記ゲート絶縁膜と接触する部分に反転層を形成すると、前記ソース拡散領域と前記ドレイン領域とが前記反転層で接続されるように構成されたトランジスタと、前記単結晶層に形成され前記ベース拡散領域と接触した逆阻止溝と、前記逆阻止溝と前記逆阻止溝とで挟まれた部分の前記単結晶層である整流領域の表面に形成され、前記整流領域とショットキー接合を形成するショットキー電極膜とを有するショットキーダイオードと、前記各逆阻止溝の内部には、第２導電型の半導体材料から成り、前記整流領域とｐｎ接合を形成し、前記ベース拡散領域に印加される電圧が印加される逆阻止領域が配置されて形成されたｐｎダイオードと、を有し、前記ゲート溝内部の底面と前記ゲート電極プラグとの間の位置には、第２導電型の半導体材料から成る埋込領域が前記ゲート電極プラグとは絶縁された状態で配置され、前記ゲート溝と前記逆阻止溝の深さは同一にされ、前記埋込領域と前記逆阻止領域の底部は前記ゲート溝と前記逆阻止溝の底面にそれぞれ接触された半導体装置である。
請求項２記載の発明は、前記トランジスタと前記ショットキーダイオードを複数有する請求項１記載の半導体装置である。
請求項３記載の発明は、前記ソース拡散領域と前記ベース拡散領域に接続されたソース電極膜を有し、前記ソース電極膜と前記ショットキー電極膜とは互いに接続された請求項１又は請求項２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記逆阻止溝は平面形状が四角リング状に形成され、前記整流領域を取り囲んで配置された請求項１乃至請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記埋込領域は浮遊電位に置かれた請求項１乃至請求項４のいずれか１項記載の半導体装置である。
請求項６記載の発明は、前記ゲート溝内の底面上に、前記埋込領域と前記ベース拡散領域とに接触した第２導電型の接続領域を配置し、前記接続領域によって、前記埋込領域と前記ベース拡散領域とが電気的に接続された請求項１乃至請求項４のいずれか１項記載の半導体装置である。
請求項７記載の発明は、前記単結晶層には、同心状に配置されたリング状のガード溝が複数本形成され、前記各ガード溝内部には、第２導電型の前記半導体材料から成り、前記単結晶層とｐｎ接合を形成するガード領域が配置され、前記ゲート溝と前記逆阻止溝とは、最内周の前記ガード溝によって取り囲まれた請求項１乃至請求項６のいずれか１項記載の半導体装置である。
【００１９】
本発明は上記のように構成されており、ショットキー接合が、互いに平行な逆阻止溝で挟まれており、逆阻止溝内部に配置された逆阻止領域から、ショットキー接合の下方に向けて空乏層が伸びるようになっている。
【００２０】
ショットキー接合の逆阻止溝に沿った方向の長さは逆阻止溝よりも短くなっており、ショットキー接合の両側に、逆阻止溝内部の逆阻止領域がはみ出て位置するようになっている。逆阻止領域と整流領域との間ではｐｎ接合が形成されており、相対して位置する逆阻止溝から空乏層が広がり、ショットキー接合の下方で空乏層同士が接触した場合、ショットキー接合が空乏層で覆われ、等価的に、逆バイアス状態のｐｎ接合と逆バイアス状態のショットキー接合が直列接続された状態になる。
【００２１】
その直列接続回路の耐圧は逆阻止領域と整流領域の間のｐｎ接合の耐圧で決まるので、ショットキー接合の耐電圧よりも大きくなる。
【００２２】
逆阻止溝は、ゲート溝やガード溝と一緒に形成されており、各溝の深さは等しくなっている。ゲート溝の底部には、ドレイン領域とｐｎ接合を形成する埋込領域が配置されている。
【００２３】
埋込領域に隣接する他の埋込領域があった場合、その間の距離ａは互いに等しくなっている。
【００２４】
また、埋込領域に隣接する逆阻止領域があった場合、埋込領域と逆阻止領域の間の距離ｂは互いに等しくなっており、且つ、距離ａと距離ｂも互いに等しくなっている。
【００２５】
従って、相対向して位置する逆阻止領域同士の空乏層が接触するような逆電圧が印加されたときには、埋込領域から広がった空乏層は、他の埋込領域から広がった空乏層や逆阻止領域から広がった空乏層と接触するので、トランジスタの耐圧も高くなっている。
【００２６】
【発明の実施の形態】
以下で図面を参照し、本発明の実施例について説明する。
本実施例及び後述する各実施例では、第１導電型がｎ型であれば第２導電型はｐ型であり、第１導電型がｐ型であれば第２導電型はｎ型である。本発明にはその両方の場合が含まれる。
【００２７】
図２２(ａ)は、本発明の一例の半導体装置１の活性領域の拡散構造を示す縦断面図であり、図２２(ｂ)は、活性領域と、その活性領域を取り囲む耐圧領域の拡散構造を示す縦断面図である。
【００２８】
図３１(ａ)は、図２２(ａ)のＶ−Ｖ線の横断面図と図２２(ｂ)のＷ−Ｗ線の横切断面図に相当する図面であり、逆に、図２２(ａ)、(ｂ)は、それぞれ図３１(ａ)のＨ−Ｈ線、Ｊ−Ｊ線の縦切断面図に相当する図面である。
【００２９】
図２２(ａ)、(ｂ)の符号１１は、シリコン単結晶等の半導体材料から成る第１導電型の半導体基板を示している。
【００３０】
半導体基板１１上には、半導体基板１１と同じか、又は異なる半導体材料がエピタキシャル成長法によって成長され、第１導電型の単結晶層１２が形成されている。
【００３１】
単結晶層１２内部の表面近傍位置には、複数個のベース拡散領域１５ａが配置されている。各ベース拡散領域１５ａは、第２導電型であり、単結晶層１２とｐｎ接合を形成している。符号１４は、ベース拡散領域１５ａの下方に位置する単結晶層１２から成るドレイン領域である。
【００３２】
単結晶層１２にはエッチングによって細長い直角四角形形状のゲート溝１６ａと逆阻止溝１６ｂと、四角リング状のガード溝１６ｃが形成されている。
【００３３】
それらの溝のうち、ゲート溝１６ａはベース拡散領域１５ａの中央に１本又は二本以上配置されている。ここでは１本であるが、二本以上配置される場合は、互いに平行に配置される。逆阻止溝１６ｂは、ゲート溝１６ａの両側に、ゲート溝１６ａに対して平行に配置されている。
【００３４】
ガード溝１６ｃはベース拡散領域１５ａの周囲に、ベース拡散領域１５ａを取り囲んで配置されている。
【００３５】
各溝１６ａ〜１６ｃは、同一工程で形成されており、同じ深さ及び同じ幅にされている。また、各溝１６ａ〜１６ｃの深さはベース拡散領域１５ａよりも深く、且つ、半導体基板１１には達しない程度の深さである。
【００３６】
各溝１６ａ〜１６ｃのうち、逆阻止溝１６ｂとガード溝１６ｃの内部には、エピタキシャル成長によって形成された第２導電型の半導体材料が底面から上端部まで配置されており、その半導体材料によって、逆阻止領域３３ｂとガード領域３３ｃとがそれぞれ形成されている。
【００３７】
他方、ゲート溝１６ａの内部では、下部にだけその半導体材料が配置されており、その半導体材料によって、埋込領域３３ａが構成されている。
【００３８】
ここでは半導体材料はシリコン単結晶であるが、他の半導体の単結晶であってもよく、ポリシリコンのような多結晶であってもよい。
【００３９】
符号１３は、逆阻止領域３３ｂで挟まれた単結晶層１２の領域から成る整流領域である。
【００４０】
ゲート溝１６ａ内部の上部の半導体材料が存しない部分は、ゲート溝１６ａの底面及び側面にはゲート絶縁膜３６が配置されている。ゲート絶縁膜３６は、単結晶層１２を熱酸化処理して形成する酸化物や、他の方法によって形成する窒化物膜等を用いることができる。
【００４１】
ゲート溝１６ａ内部のゲート絶縁膜３６で囲まれた領域には、ゲート電極プラグ３８が配置されている。
【００４２】
ベース拡散領域１５ａの内部の表面近傍位置であって、ゲート絶縁膜３６と接触する位置には、第１導電型のソース拡散領域１９が配置されている。
【００４３】
ベース拡散領域１５ａとソース拡散領域１９の表面は露出され、その表面にソース電極膜４４が配置されている。
【００４４】
半導体基板１１の裏面には、ドレイン電極膜４３が配置されており、第１導電型がｎ型であるｎチャネルＭＯＳＦＥＴの場合、ソース電極膜４４を接地させ、ドレイン電極膜４３に正電圧を印加した状態で、ゲート電極プラグ３８にしきい値電圧以上の正電圧を印加すると、ベース拡散領域１５ａのゲート絶縁膜３６と接した部分が第１導電型に反転する。その反転によって第１導電型の反転層が形成され、反転層で、ソース拡散領域１９とドレイン領域１４とが接続され、反転層を通ってドレイン領域１４からソース拡散領域１９に電流が流れる。
【００４５】
このとき、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合は逆バイアスされており、ｐｎ接合には電流は流れない。
【００４６】
整流領域１３は、二本の逆阻止領域３３ｂによって挟まれており、且つ、整流領域１３の表面は露出され、ショットキー電極膜４５と接触している。ここでは、ショットキー電極膜４５はソース電極膜４４と一緒に形成され、ソース電極膜４４に接続されている。
【００４７】
ショットキー電極膜４５は、整流領域１３とショットキー接合を形成する材料が選択されており、そのショットキー接合の極性は、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が逆バイアスされる場合には、ショットキー接合も逆バイアスされ、ｐｎ接合が順バイアスされる場合には、ショットキー接合も順バイアスされるようになっている。
【００４８】
逆阻止領域３３ｂはソース電極膜４４と接触し、その結果、逆阻止領域３３ｂには、ベース拡散領域１５ａやソース拡散領域１９に印加される電圧が印加される。
【００４９】
逆阻止領域３３ｂは第２導電型であり、整流領域１３を含む単結晶層１２とｐｎ接合を形成している。ベース拡散領域１５ａと単結晶層１２とが逆バイアスされるときには、逆阻止領域３３ｂと整流領域１３との間のｐｎ接合も逆バイアスされる。従って、ショットキー電極膜４５と整流領域１３の間に形成されるショットキー接合が逆バイアスされるときには逆阻止領域３３ｂと単結晶層１２との間に形成されるｐｎ接合も逆バイアスされる。
【００５０】
逆バイアスにより、ショットキー接合から整流領域１３内の深さ方向に向けて空乏層が広がる場合には、逆阻止領域３３ｂから整流領域１３内に向けて横方向に空乏層が広がる。
【００５１】
整流領域１３を挟んで隣接する逆阻止領域３３ｂ間の距離は、逆阻止領域３３ｂの深さよりも小さくされており、ショットキー接合から広がった空乏層が、逆阻止領域３３ｂの底部に達するよりも小さい電圧で、逆阻止領域３３ｂから広がった空乏層同士が互いに接触する。その結果、整流領域１３の内部はｐｎ接合から広がった空乏層で満たされる。
【００５２】
逆阻止領域３３ｂの長さ方向に沿ったショットキー電極膜４５の長さは、細長の逆阻止領域３３ｂの長さよりも小さくされている。図３１(ｂ)は、その様子を示す平面図であり、逆阻止領域３３ｂの長さＹ1の方が、ショットキー電極膜４５の長さＹ2よりも長くなっている。
【００５３】
従って、逆阻止領域３３ｂの両端部分は、ショットキー電極膜４５よりもはみ出しており、逆阻止領域３３ｂの端部と、それに相対する逆阻止領域３３ｂの端部との間の位置では、ショットキー電極膜４５が配置されておらず、ショットキー接合は形成されていない。
【００５４】
従って、対向する逆阻止領域３３ｂから広がった空乏層が互いに接触したときには、ショットキー接合は、ｐｎ接合から広がった空乏層で覆われる。この状態では、等価回路上、逆バイアスされたショットキー接合と逆バイアスされたｐｎ接合とは直列に接続された状態になる。
【００５５】
一般に、ショットキー接合の逆方向の耐電圧は、ｐｎ接合の逆方向耐電圧に比べて小さいが、単結晶層１２とショットキー電極膜４５の間の逆方向耐電圧は、ｐｎ接合の耐電圧の大きさ以上になる。
【００５６】
埋込領域３３ａは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位に置かれている。逆バイアス状態のときベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の深さ方向に広がった空乏層が埋込領域３３ａに達すると、埋込領域３３ａの電位が安定し、埋込領域３３ａからも単結晶層１２内に向けて空乏層が広がるようになる。
【００５７】
活性領域内で、各溝１６ａ〜１６ｃの底部とベース拡散領域１５ａの底部間の部分では、その部分の第１導電型の領域(整流領域１３を含む単結晶層１２)が全部空乏化したときに、同じ部分の第２導電型の領域(埋込領域３３ａと逆阻止領域３３ｂの底部)も全部空乏化するように、第１、第２の導電型の不純物総量が設定されている。各溝１６ａ〜１６ｃ間に広がった空乏層は、更に各溝１６ａ〜１６ｃの底部から半導体基板１１に向けて均等に広がる。
【００５８】
ガード領域３３ｃは、ソース拡散領域１９やドレイン領域１４とは電気的に接続されておらず、浮遊電位におかれている。ベース拡散領域１５ａや逆阻止領域３３ｂから単結晶層１２の横方向に向けて広がった空乏層が、ガード領域３３ｃに達すると、ガード領域３３ｃの電位が安定し、ガード領域３３ｃからも更に横方向外側に向けて空乏層が広がる。
【００５９】
結局、埋込領域３３ａ及び逆阻止領域３３ｂやガード領域３３ｃが設けられているため、空乏層が大きく広がり、耐圧が高くなっている。
【００６０】
上記のように、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合は、通常では逆バイアス状態に置かれているが、ドレイン電極膜４３とソース電極膜４４の電位が逆転し、ベース拡散領域１５ａと単結晶層１２との間のｐｎ接合が順バイアスされる場合は、ショットキー接合も順バイアスされる。
【００６１】
ｐｎ接合とショットキー接合は並列接続されており、ｐｎ接合の順方向導通電圧よりもショットキー接合の順方向導通電圧の方が低いため、ショットキー接合に電流が流れ、ｐｎ接合は、導通したショットキー接合の順方向導通電圧によってクランプされ、電流は流れない。
【００６２】
その状態からソース電極膜４４とドレイン電極膜４３の電圧の極性が反転し、ショットキー接合が順バイアス状態から逆バイアス状態になると、ショットキー接合の逆方向回復時間の経過後、電流は停止する。
【００６３】
ショットキー接合の逆方向回復時間はｐｎ接合の逆方向回復時間に比べて非常に短時間なので、電流が停止するまでの時間は短い。
【００６４】
なお、ｐｎ接合には順方向電流が流れていないため、ｐｎ接合の逆方向回復時間は、電流が停止する時間に影響を与えない。
【００６５】
次に、本発明の半導体装置の製造工程を説明する。特に断らない限り、絶縁膜や金属膜のパターニングはフォトレジスト工程とエッチング工程によって行うが、その説明は省略する。また、下記の各工程によって裏面に薄膜が形成される場合があるが、特に断らない限り、その説明は省略する。
【００６６】
図１は、第１導電型の半導体基板１１上に、第１導電型の単結晶層１２がエピタキシャル成長によって形成され、更に、単結晶層１２表面に、絶縁膜３１が形成された状態の断面図を示している。ここでは、半導体基板１１と単結晶層１２はｎ型のシリコン単結晶であるが、他の半導体の単結晶であってもよい。また、この絶縁膜３１及び後述する絶縁膜は、この例ではシリコン酸化膜であるが、シリコン窒化膜等の他の絶縁膜であってもよい。
【００６７】
次に、絶縁膜３１をパターニングする。図２４はその状態の平面図であり、そのパターニングにより、絶縁膜３１には、四角リング状であって、同心状に複数本配置されたリング状開口６１と、最内周のリング状開口６１で囲まれた複数の長方形のベース開口５１が形成される。
【００６８】
この図２４及び後述する各平面図中の符号１０は、一枚の半導体基板１１上に形成される複数個の半導体装置１の境界を示している。一の半導体装置１の境界１０と、同じ半導体基板１１上の他の半導体装置１の境界１０間は、互いに一定距離だけ離間しており、境界１０と境界１０との間の位置が切断されることで、複数の半導体装置１同士が分離されるようになっている。最外周のリング状開口６１の外周は、境界１０から一定距離だけ離れている。
【００６９】
各ベース開口５１は互いに平行に配置されている。また、各ベース開口５１の四辺のうちの一辺は、リング状開口６１の二辺に対して平行になっている。図２は、図２４のＡ−Ａ線切断面図である。
【００７０】
ベース開口５１とリング状開口６１の底面には、単結晶層１２が露出されており、絶縁膜３１の上方から、ホウ素等の第２導電型の不純物を打ち込むと、ベース開口５１の底面下に位置する単結晶層１２の内部表面近傍部分に第２導電型の高濃度不純物領域が形成される。
【００７１】
図３の符号２１は、ベース開口５１底面下に形成された高濃度不純物領域を示している。
【００７２】
次に、熱処理を行い、高濃度不純物領域２１を拡散させると、ベース開口５１とリング状開口６１の下方位置に、ベース開口５１の形状とリング状開口６１の形状に近似した第２導電型のベース拡散領域と補助拡散領域とがそれぞれ形成される。
【００７３】
図２５の符号１５ａはベース拡散領域を示しており、符号１５ｃは、補助拡散領域を示している。図４は、図２５のＢ−Ｂ線縦断面図に相当し、逆に、図２５は、図４のＱ−Ｑ線横断面図に相当する。
【００７４】
図４の符号３２は、第２導電型の高濃度不純物領域２１を拡散させた後に観察される酸化物膜を示しており、ベース拡散領域１５ａや補助拡散領域１５ｃを含む単結晶層１２の表面は、酸化物膜３２によって覆われている。
【００７５】
その状態から酸化物膜３２をパターニングし、図２６に示すように、ベース拡散領域１５ａ上に位置し、平面形状が細長で長方形形状のゲート溝用窓開部５２ａと、逆阻止溝用窓開部５２ｂとを形成し、補助拡散領域１５ｃの幅方向中央に位置し、平面形状が四角リング状であって、ゲート溝用窓開部５２ａ及び逆阻止溝用窓開部５２ｂを取り囲む位置に、ガード溝用窓開部５２ｃを形成する。
【００７６】
ゲート溝用及び逆阻止溝用窓開部５２ａ、５２ｂは各ベース拡散領域１５ａの長辺に対して平行であり、ゲート溝用窓開部５２ａは、各ベース拡散領域１５ａの幅方向略中央位置に１乃至２本以上ずつ(本例では１本)配置され、逆阻止溝用窓開部５２ｂは、各ベース拡散領域１５ａの相対する長辺上の位置、又は長辺近傍であってベース拡散領域１５ａ内の位置に配置されている。
【００７７】
従って、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは互いに平行であり、且つ、１乃至２本以上のゲート溝用窓開部５２ａは、２本の逆阻止溝用窓開部５２ｂの間に位置している。
【００７８】
また、ガード溝用窓開部５２ｃは直角四角形であり、ゲート溝用窓開部５２ａと逆阻止溝用窓開部５２ｂは、ガード溝用窓開部５２ｃの平行な二辺に対して平行になっている。
【００７９】
図５は、図２６のＣ−Ｃ線切断面図である。各溝用窓開部５２ａ〜５２ｃの底面には、ベース拡散領域１５ａの表面、又はベース拡散領域１５ａの表面と単結晶層１２の表面とが露出されており、酸化物膜３２をマスクとして単結晶層１２のエッチングを行うと、図６、図２７に示すように、ゲート溝用、逆阻止溝用、及びガード溝用窓開部５２ａ〜５２ｃの底面下に、それぞれゲート溝１６ａ、逆阻止溝１６ｂ、及びガード溝１６ｃがそれぞれ形成される。
【００８０】
図６は、図２７のＤ−Ｄ線切断面図に相当する図面であり、図２７は、図６のＲ−Ｒ線切断面図に相当する図面である。
【００８１】
各溝１６ａ〜１６ｃの断面形状は長方形であり、深さはベース拡散領域１５ａや補助拡散領域１５ｃよりも深いため、各溝１６ａ〜１６ｃの底面は、ベース拡散領域１５ａの底面や補助拡散領域１５ｃの底面と、半導体基板１１の間に位置している。
【００８２】
ガード溝１６ｃの幅は、補助拡散領域１５ｃの幅よりも狭く、ガード溝１６ｃは、補助拡散領域１５ｃの幅方向中央に位置しているため、各補助拡散領域１５ｃは、中央部分が掘削され、外周部分と内周部分に二分される。
【００８３】
なお、各溝１６ａ〜１６ｃは同一工程で形成されるため、同一深さになっている。また各溝１６ａ〜１６ｃの幅と、各溝１６ａ〜１６ｃ間の間隔は等しくされている。
【００８４】
次に、エピタキシャル成長法によって、各溝１６ａ〜１６ｃの内部側面及び底面に露出する単結晶層１２(ベース拡散領域１５ａや補助拡散領域１５ｃを含む。以下同じ。)の表面に第２導電型の半導体単結晶を成長させると、各溝１６ａ〜１６ｃの内部は、その半導体単結晶によって充填される。ここでは、半導体単結晶としてシリコン単結晶が用いられている。
【００８５】
図７はその状態を示す図であり、符号３４は、その各溝１６ａ〜１６ｃ内に充填された充填物を示している。
【００８６】
本発明の半導体装置では、各溝１６ａ〜１６ｃの開口の平面形状が直角四角形になっており、底面と側面から均一に半導体単結晶が成長し、内部が隙間なく充填される。
【００８７】
各溝１６ａ〜１６ｃ内の充填物３４は、各溝１６ａ〜１６ｃの底面と側面に露出する単結晶層１２に密着している。
【００８８】
ここでは充填物３４は、酸化物膜３２の表面よりも高い位置まで盛り上がっており、エッチングにより、図８に示すように、単結晶層１２よりも上の部分を除去し、次いで、図９に示すように、酸化物膜３２を除去すると、各溝１６ａ〜１６ｃの間に位置する単結晶層１２の表面が露出する。図９のＳ−Ｓ線切断面図を図２８に示す。図９は、この図２８のＥ−Ｅ線切断面図に相当する。
【００８９】
図９及び図２８の符号３３ａ〜３３ｃは、ゲート溝１６ａ、逆阻止溝１６ｂ、ガード溝１６ｃ内に位置する充填物３４から成る、埋込領域と、逆阻止領域と、ガード領域をそれぞれ示している。
【００９０】
この状態では、埋込領域３３ａと逆阻止領域３３ｂとは、ベース拡散領域１５ａと接触しており、ガード領域３３ｃは、補助拡散領域１５ｃに接触している。
【００９１】
符号１３は、ベース拡散領域１５ａや補助拡散領域１５ｃが形成されていない単結晶層１２の部分であり、一の逆阻止領域３３ｂと他の逆阻止領域３３ｂで挟まれた整流領域を示している。
【００９２】
また、符号１４は、ベース拡散領域１５ａ底面の単結晶層１２の部分であり、埋込領域３３ｂとｐｎ接合を形成し、空乏層が広がるドレイン領域を示している。
【００９３】
次に、図１０に示すように、酸化物膜３５を単結晶層１２表面に形成し、パターニングして埋込領域３３ａの表面だけを露出させ、酸化物膜３５をマスクとして単結晶層１２のエッチングを行い、埋込領域３３ａの上部を除去すると、図１１と、そのＴ−Ｔ線切断面図の図２９に示すように、ゲート溝１６ａの底部に埋込領域３３ａが残り、その上部に溝残部５３が形成される。逆阻止領域３３ｂやガード領域３３ｃはエッチングされず、変化はない。
【００９４】
埋込領域３３ａの上部はベース拡散領域１５ａの底面よりも低い位置までエッチングされており、埋込領域３３ａはベース拡散領域１５ａとは接触していない。従って、溝残部５３の側面の上部には、上部にベース拡散領域１５ａが露出し、その下部にはドレイン領域１４が露出している。溝残部５３の底面には、埋込領域３３ａの上部が露出している。
【００９５】
次に、図１２に示すように、熱酸化により、溝残部５３の側面と底面を含む単結晶層１２の表面にゲート絶縁膜３６を形成する。ゲート絶縁膜３６は、溝残部５３が閉塞されない膜厚にする。この状態では、溝残部５３は、開口部分を除き、ゲート絶縁膜３６によって囲まれている。
【００９６】
次に、図１３に示すように、ゲート絶縁膜３６上に導電性を有するポリシリコン３７を堆積させ、溝残部５３内をポリシリコン３７で埋める。
【００９７】
次に、エッチング工程により、溝残部５３内のポリシリコン３７を残しながら、ポリシリコン３７のゲート絶縁膜３６の表面上に露出する部分を、一部を除いてエッチング除去すると、図１４に示すように、溝残部５３内にゲート電極プラグ３８が形成される。ポリシリコン３７のゲート絶縁膜３６上に残った部分は図示されていないが、各ゲート溝１６ａ内のゲート電極プラグ３８に接続されており、後述するゲート電極パッドと接続される接続部分である。
【００９８】
図３０は、図１４のＵ−Ｕ線切断面図である。図３０では、ゲート絶縁膜３６は省略してある。図１４は、図３０のＧ−Ｇ線断面図に相当する。
【００９９】
次に、単結晶層１２上に位置し、露出されているゲート絶縁膜３６をエッチングし、単結晶層１２上のゲート絶縁膜３６を除去すると、図１５に示すように、ベース拡散領域１５ａや整流領域１３の表面と、逆阻止領域３３ｂが露出する。この状態では、ゲート溝１６ａの底面には、埋込領域３３ａが配置され、ゲート溝１６ａの埋込領域３３ａよりも上の位置には、ゲート絶縁膜３６を介してゲート電極プラグ３８が配置されている。ゲート電極プラグ３８は、ゲート絶縁膜３６を介してベース拡散領域１５ａとドレイン領域１４に接している。
【０１００】
次に、図１６に示すように、熱酸化法によって、ベース拡散領域１５ａや整流領域１３上に薄い酸化膜３９を形成した後、その表面に、図１７に示すように、パターニングしたレジスト膜４０を配置する。
【０１０１】
このレジスト膜４０は、各ゲート溝１６ａの両側に、ゲート溝１６ａの長手方向に沿った細長い開口５４を有している。開口５４の幅はベース拡散領域１５ａの幅よりも狭く、逆阻止溝１６ｂには達していない。
【０１０２】
その状態で、レジスト膜４０の上方から第１導電型の不純物を照射すると、不純物は薄い酸化膜３９を透過し、図１８に示すように、開口５４底面の位置に第１導電型の不純物の高濃度領域１８が形成される。
【０１０３】
次に、レジスト膜４０を除去した後、熱処理し、高濃度領域１８中の第１導電型の不純物を拡散させると、図１９に示すように、ゲート溝１６ａの長手方向両側の位置に、ゲート絶縁膜３６と接触してソース拡散領域１９が形成される。ソース拡散領域１９はベース拡散領域１５ａよりも浅くなっており、ゲート絶縁膜３６は、上端部でソース拡散領域１９と接触し、その下方位置でベース拡散領域１５ａとドレイン領域１４に接触している。ゲート電極プラグ３８は、ソース拡散領域１９とベース拡散拡散領域１５ａとドレイン領域１４とに、ゲート絶縁膜３６を介して接している。
【０１０４】
図１９の符号４１は、ソース拡散領域１９を形成する際に形成される酸化膜である。
【０１０５】
次に、その酸化膜４１をパターニングし、図２０に示すように、ゲート電極プラグ３８の上部に酸化膜４１を残し、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面の全部又は一部を露出させた後、スパッタ法や蒸着法等により、その表面に金属薄膜４２を形成する。
【０１０６】
この金属薄膜４２は、ソース拡散領域１９と、ベース拡散領域１５ａと、整流領域１３と、逆阻止領域３３ｂの表面に接触しており、整流領域１３とはショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成する金属であり、ソース拡散領域１９と、ベース拡散領域１５ａと、逆阻止領域３３ｂとは、この金属薄膜４２によって短絡されている。また、金属薄膜４２は、図示されていないゲート電極プラグ３８の接続部分に接続されている。
【０１０７】
整流領域１３と金属薄膜４２とが形成するショットキー接合は、金属薄膜４２と基板１１との間に電圧が印加され、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合が順バイアスされるときに順バイアスされ、逆バイアスされるときに逆バイアスされる極性になっている。
【０１０８】
従って、ベース拡散領域１５ａとドレイン領域１４との間のｐｎ接合と、金属薄膜４２と整流領域１３との間のショットキー接合は、並列接続されている。
【０１０９】
次に、金属薄膜４２を二分割し、ゲート電極プラグ３８の接続部分に接続された金属薄膜４２の一部領域を、ベース拡散領域１５ａやソース拡散領域１９に接続された領域から分離し、ゲート電極パッドとする。また、後者をソース電極膜とする。
【０１１０】
次に、図２２(ａ)、(ｂ)に示すように、半導体基板１１の裏面に半導体基板１１とオーミック接合を形成するドレイン電極膜４３を形成すると、本発明の半導体装置１が得られる。
【０１１１】
同図(ａ)、(ｂ)の符号４４はゲート電極パッドから分離された金属薄膜４２のうち、ソース拡散領域１９やベース拡散領域１５ａと接続されたソース電極膜を示しており、符号４５は、整流領域１３と接触し、ショットキー接合を形成するショットキー電極膜を示している。なお、上述したように、この図２２(ａ)のＶ−Ｖ線、及び同図(ｂ)のＷ−Ｗ線の横断面図に相当する図面は、図３１(ａ)に示されている。
【０１１２】
次に、上記ソース電極膜４４やショットキー電極膜４５上に保護膜を形成し、ソース電極膜４４の一部領域をソース電極パッドとし、ソース電極パッドとゲート電極パッドを露出させた後、同一半導体基板１１上に形成された複数の半導体装置１を分割し、各半導体装置１のドレイン電極膜４３をリードフレームに接触させて、それぞれリードフレームに搭載した後、ソース電極パッドとゲート電極パッドをワイヤーボンディングによってリードに接続し、半導体装置１を樹脂封止した後、リードを切断して個別に分離すると、樹脂封止された半導体装置１が得られる。
【０１１３】
なお、図２３(ａ)の半導体装置２のように、先ず、整流領域１３とショットキー接合を形成し、他の領域１９、１５ａ、３３ｂとはオーミック接合を形成するショットキー電極膜４５を成膜した後、その表面に、低抵抗のソース電極膜４４を形成してもよい。
【０１１４】
また、図２３(ｂ)の半導体装置３のように、最初に成膜したショットキー電極膜４５をパターニングし、ソース拡散領域１９やベース拡散領域１５ａを露出させた後、ソース電極膜４４を形成してもよい。
【０１１５】
また、上記例では、図１１において、埋込領域３３ａの上部をベース拡散領域１５ａの底面よりも低い位置までエッチングする際にゲート溝１６ａの長さ方向の全範囲の上部をエッチングしたが、ゲート溝１６ａは細長であるから、ゲート溝１６ａの長さ方向の一部をマスクし、その部分の埋込領域３３ａをエッチングせずに残すことが可能である。
【０１１６】
この場合、例えば、図示はしないが、ゲート溝１６ａの両端部分だけを酸化物膜３２で覆っておき、露出部分をベース拡散領域１５ａよりも深い位置までエッチングすると、エッチングされなかった部分は、ゲート溝１６ａの下端部から上端部まで埋込領域３３ａが残る。
【０１１７】
その埋込領域３３ａはベース拡散領域１５ａに接触しているため、その部分が接続領域となり、上部がエッチング除去された埋込領域３３ａがベース拡散領域１５ａに接続される。上記実施例が、埋込領域３３ａが浮遊電位に置かれていたのに対し、この場合は、埋込領域３３ａはベース拡散領域１５ａと同じ電位になり、埋込領域３３ａからは、ベース拡散領域１５ａと一緒に空乏層が広がる。
【０１１８】
上記各実施例では、逆阻止溝１６ｂは細長い直角四角形形状であり、整流領域１３を挟んでいたが、四辺が直角四角形形状の四角リング状に形成し、整流領域１３を取り囲むようにしてもよい。
【０１１９】
図３２の符号４は、その四角リング形状の逆阻止溝１６ｂ'を有する半導体装置４を示しており、この逆阻止溝１６ｂ'の内部にも、第２導電型の半導体材料が充填され、整流領域１３を取り囲む逆阻止領域３３ｂ'が形成されている。ショットキー電極膜４５は、逆阻止領域３３ｂ'で囲まれた整流領域１３と接触し、ショットキー接合を形成しているが、逆阻止領域３３ｂ'の外側に位置する単結晶層１２の表面とは接触していない。
【０１２０】
なお、この半導体装置４のＨ'−Ｈ'線、Ｊ'−Ｊ'線の切断面図は、図３１(ａ)のＨ−Ｈ線、Ｊ−Ｊ線の切断面図と同じ、図２２(ａ)、(ｂ)である。
【０１２１】
上記のように、本発明の半導体装置には、整流領域１３が、互いに分離された逆阻止溝１６ｂで挟まれる場合の他、リング状に成形された逆阻止溝１６ｂ'やコ字型形状に接続された逆阻止溝の二辺以上の辺で挟まれた場合も含まれる。
【０１２２】
【発明の効果】
ショットキーダイオードがあるため、逆方向の回復が速く、また、逆阻止領域により、ショットキーダイオードの耐圧が高くなっている。
【図面の簡単な説明】
【図１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１)
【図２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(２)
【図３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(３)
【図４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(４)
【図５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(５)
【図６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(６)
【図７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(７)
【図８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(８)
【図９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(９)
【図１０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１０)
【図１１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１１)
【図１２】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１２)
【図１３】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１３)
【図１４】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１４)
【図１５】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１５)
【図１６】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１６)
【図１７】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１７)
【図１８】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１８)
【図１９】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(１９)
【図２０】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(２０)
【図２１】本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(２１)
【図２２】(ａ)：本発明の一例の半導体装置の製造工程を説明するための活性領域の切断面図(２１) (ｂ)：それに対応する活性領域周囲の断面図
【図２３】(ａ)、(ｂ)：本発明の半導体装置の他の例を説明するための活性領域の断面図
【図２４】図２の状態の平面図
【図２５】図４の状態に対応する横方向の断面図
【図２６】図５の状態の平面図
【図２７】図６の状態に対応する横方向の断面図
【図２８】図９の状態に対応する横方向の断面図
【図２９】図１１の状態に対応する横方向の断面図
【図３０】図１４の状態に対応する横方向の断面図
【図３１】(ａ)：図２２(ａ)、(ｂ)に対応する横方向の断面図 (ｂ)：逆阻止領域とショットキー電極の長さの大小を説明するための図
【図３２】本発明の第四例の半導体装置の平面図
【図３３】従来技術のＭＯＳＦＥＴの拡散構造を説明するための平面図
【図３４】(ａ)：そのＩ−Ｉ線切断面図 (ｂ)：ＩＩ−ＩＩ線切断面図
【符号の説明】
１〜４……半導体装置
１２……単結晶層
１３……整流領域
１４……ドレイン領域
１５ａ……ベース拡散領域
１６ａ……ゲート溝
１６ｂ、１６ｂ'……逆阻止溝
１６ｃ……ガード溝
１９……ソース拡散領域
３３ａ……埋込領域
３３ｂ、３３ｂ'……逆阻止領域
３３ｃ……ガード領域
３６……ゲート絶縁膜
３８……ゲート電極プラグ
４３……ドレイン電極膜
４４……ソース電極膜
４５……ショットキー電極膜[0001]
BACKGROUND OF THE INVENTION
  The present invention relates to a semiconductor device, and more particularly to a semiconductor device in which an active region is surrounded by a semiconductor single crystal disposed in a trench.
[0002]
[Prior art]
  FIG. 33 is a plan view for explaining the diffusion structure of the MOSFET 101 of the prior art, and FIGS. 34 (a) and 34 (b) are sectional views taken along lines II and II-II.
[0003]
  The MOSFET 101 is composed of an n-type epitaxial layer, and n+And a single crystal layer 112 formed on the substrate 111 by epitaxial growth.
[0004]
  A drain electrode film 171 made of a metal thin film is disposed on the surface of the substrate 111 opposite to the single crystal layer 112.
[0005]
  A p-type base diffusion region 133 formed by impurity diffusion is disposed at a substantially central position of the single crystal layer 112.
[0006]
  A plurality of elongated active grooves 122a are arranged in parallel to each other so as to divide the base diffusion region 133. An n-type source diffusion region 139 is formed by impurity diffusion at a position in the base diffusion region 133 and adjacent to one side or both sides of each active groove 122a.
[0007]
  Between two adjacent active trenches 122a, two source diffusion regions 139 are arranged at positions facing each other at a predetermined interval, and an impurity diffusion region is formed between the two source diffusion regions 139. By p+A mold ohmic region 138 is formed.
[0008]
  A plurality of square ring-shaped guard grooves 122b are concentrically arranged around the active groove 122a and the base diffusion region 133. Accordingly, the active groove 122a and the base diffusion region 133 are arranged in the respective guard grooves. It is in a state of being concentrically surrounded by 122b.
[0009]
  A gate insulating film 151 is formed on the inner peripheral side surface and the bottom surface of each active trench 122a. A region surrounded by the gate insulating film 151 is filled with a gate electrode plug 158 made of a polysilicon material.
[0010]
  On the other hand, the gate insulating film 151 is not formed on the inner peripheral side surface and bottom surface of the guard groove 122b, and the inside of each guard groove 122b is inside the guard groove made of p-type silicon single crystal grown by an epitaxial method. Filled with a filling 123.
[0011]
  An oxide film 157 is disposed on the gate electrode plug 158 and the guard groove filling 123. This oxide film 157 has openings formed in portions above the source diffusion region 139 and the ohmic region 138 by patterning, and a partial surface of the source diffusion region 139 and a partial surface of the ohmic region 138 are the bottom surfaces of the openings. Is exposed.
[0012]
  A source electrode 161 made of a metal thin film is formed on the surface of the exposed region and the surface of the oxide film 157.
[0013]
  The base diffusion region 133 is in contact with the gate insulating film 151 at a position lower than the source diffusion region 139. If the contact portion is an inversion region, the source electrode 161 is set to the ground potential in the case of an n-channel MOS transistor. In a state where a positive voltage is applied to the drain electrode film 171 and the pn junction between the base diffusion region 133 and the single crystal layer 112 is reverse-biased, a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode plug 158. When applied, the inversion region portion of the base diffusion region 133 is inverted to the n-type, the source diffusion region 139 and the single crystal layer 112 are connected by the inversion layer, and current flows.
[0014]
  Conversely, when the drain electrode film 171 is connected to the ground potential and a positive voltage is applied to the source electrode 161, the pn junction between the base diffusion region 133 and the single crystal layer 112 is forward-biased, and the pn junction is Current will flow through.
[0015]
  From this state, even if the pn junction between the base diffusion region 133 and the single crystal layer 112 is reverse-biased, current continues to flow through the pn junction for the reverse recovery time, and the MOSFET 101 becomes uncontrollable.
[0016]
  In order to prevent this, a Schottky diode is externally connected in parallel with the pn junction between the base diffusion region 133 and the single crystal layer 112. However, since the cost increases, a solution is desired.
[0017]
[Problems to be solved by the invention]
  The present invention was created to solve the above-described disadvantages of the semiconductor device, and an object thereof is to provide a transistor having a short reverse recovery time.
[0018]
[Means for Solving the Problems]
  In order to solve the above-mentioned problem, the invention described in claim 1 is a semiconductor device having a first conductivity type single crystal layer, which is a second conductivity type formed on the inner surface side of the single crystal layer. A base diffusion region, a drain region that is deeper than a bottom surface of the base diffusion region of the single crystal layer, and a surface side inside the base diffusion region, and is insulated from the drain region by the base diffusion region. A source diffusion region of the first conductivity type, and a groove formed in the single crystal layer deeper than a depth of the base diffusion region, wherein the source diffusion region, the source diffusion region, and the drain region Base located betweendiffusionRegion and said drain regionWhenA gate groove disposed at a position in contact with the gate groove, a side surface inside the gate groove, an upper portion in contact with the source diffusion region, a lower portion in contact with the drain region, and an intermediate portion in the basediffusionA gate insulating film disposed in contact with the region, and the source located in the gate trenchdiffusionA gate electrode plug disposed in contact with the gate insulating film over a range from the region to the drain region, applying a voltage to the gate electrode plug, and the gate insulating film in the base diffusion region When an inversion layer is formed in a contact portion, the source diffusion region and the drain region are formed in the single crystal layer and the transistor configured to be connected to the inversion layer.In contact with the base diffusion regionReverse blocking grooves,SaidReverse blocking groove andSaidSandwiched between reverse blocking groovesFormed on the surface of the rectifying region that is the single crystal layer of the portion,Schottky electrode film forming Schottky junction with the rectifying regionA Schottky diode havingEach reverse blocking groove is made of a semiconductor material of the second conductivity type and forms a pn junction with the rectifying region.And a voltage applied to the base diffusion region is applied.Reverse blocking area isA pn diode formed and disposed;HaveA buried region made of a second conductivity type semiconductor material is disposed at a position between the bottom surface inside the gate groove and the gate electrode plug, and is insulated from the gate electrode plug. The groove and the reverse blocking groove have the same depth, and the bottom of the buried region and the reverse blocking region are in contact with the bottom surface of the gate groove and the reverse blocking groove, respectively.It is a semiconductor device.
  A second aspect of the present invention is the semiconductor device according to the first aspect, comprising a plurality of the transistors and the Schottky diodes.
  The invention according to claim 3 is the source diffusion region and the base.diffusionSource electrode connected to regionfilmThe source electrode film and the Schottky electrode film are connected to each other.2The semiconductor device according to any one of the above.
  The invention according to claim 44. The semiconductor device according to claim 1, wherein the reverse blocking groove is formed in a square ring shape in a planar shape and is disposed so as to surround the rectifying region. 5.
  The invention according to claim 55. The semiconductor device according to claim 1, wherein the buried region is placed at a floating potential.
  The invention described in claim 6A connection region of a second conductivity type in contact with the buried region and the base diffusion region is disposed on the bottom surface in the gate trench, and the buried region and the base diffusion region are electrically connected by the connection region. 5. The semiconductor device according to claim 1, wherein the semiconductor device is connected electrically.
  According to a seventh aspect of the present invention, a plurality of concentric ring-shaped guard grooves are formed in the single crystal layer, and each of the guard grooves is made of the semiconductor material of the second conductivity type. A guard region that forms a pn junction with the single crystal layer is disposed, and the gate groove and the reverse blocking groove are surrounded by the innermost guard groove.6The semiconductor device according to any one of the above.
[0019]
  The present invention is configured as described above, and the Schottky junction is sandwiched between the reverse blocking grooves parallel to each other, and from the reverse blocking region disposed inside the reverse blocking groove toward the lower side of the Schottky junction. The depletion layer extends.
[0020]
  The length in the direction along the reverse blocking groove of the Schottky junction is shorter than that of the reverse blocking groove, and the reverse blocking region inside the reverse blocking groove protrudes on both sides of the Schottky junction. . A pn junction is formed between the reverse blocking region and the rectifying region, and when the depletion layer spreads from the reverse blocking groove positioned opposite to each other and the depletion layers contact each other under the Schottky junction, Covered with a depletion layer, equivalently, a pn junction in a reverse bias state and a Schottky junction in a reverse bias state are connected in series.
[0021]
  Since the withstand voltage of the series connection circuit is determined by the withstand voltage of the pn junction between the reverse blocking region and the rectifying region, it is larger than the withstand voltage of the Schottky junction.
[0022]
  The reverse blocking groove is formed together with the gate groove and the guard groove, and the depth of each groove is equal. A buried region that forms a pn junction with the drain region is disposed at the bottom of the gate trench.
[0023]
  When there are other buried regions adjacent to the buried region, the distances a between them are equal to each other.
[0024]
  When there is a reverse blocking region adjacent to the buried region, the distance b between the buried region and the reverse blocking region is equal to each other, and the distance a and the distance b are also equal to each other.
[0025]
  Therefore, when a reverse voltage is applied so that the depletion layers in the opposite blocking regions located opposite to each other are in contact with each other, the depletion layer that spreads from the buried region is depleted from the other buried region or the reverse layer. Since it contacts the depletion layer extending from the blocking region, the breakdown voltage of the transistor is also increased.
[0026]
DETAILED DESCRIPTION OF THE INVENTION
  Embodiments of the present invention will be described below with reference to the drawings.
  In this embodiment and each of the embodiments described later, if the first conductivity type is n-type, the second conductivity type is p-type, and if the first conductivity type is p-type, the second conductivity type is n-type. . The present invention includes both cases.
[0027]
  FIG. 22A is a longitudinal sectional view showing a diffusion structure of the active region of the semiconductor device 1 according to an example of the present invention. FIG. 22B shows a diffusion structure of the active region and a breakdown voltage region surrounding the active region. FIG.
[0028]
  31A is a drawing corresponding to a cross-sectional view taken along the line VV in FIG. 22A and a cross-sectional view taken along the line WW in FIG. 22B. Conversely, FIG. (a), (b) is drawing equivalent to the longitudinal cross-sectional view of the HH line | wire and JJ line | wire of FIG.
[0029]
  Reference numeral 11 in FIGS. 22A and 22B denotes a first conductivity type semiconductor substrate made of a semiconductor material such as silicon single crystal.
[0030]
  On the semiconductor substrate 11, a semiconductor material which is the same as or different from that of the semiconductor substrate 11 is grown by an epitaxial growth method, and a single crystal layer 12 of the first conductivity type is formed.
[0031]
  A plurality of base diffusion regions 15 a are arranged in the vicinity of the surface inside the single crystal layer 12. Each base diffusion region 15a is of the second conductivity type and forms a pn junction with the single crystal layer 12. Reference numeral 14 is a base.diffusionThis is a drain region composed of the single crystal layer 12 located below the region 15a.
[0032]
  Single crystal layer 12InThe gate groove 16a, the reverse blocking groove 16b, and the square ring-shaped guard groove 16c are formed by etching.
[0033]
  Among these grooves, one or more gate grooves 16a are arranged in the center of the base diffusion region 15a. Here, the number is one, but when two or more are arranged, they are arranged in parallel to each other. The reverse blocking grooves 16b are arranged on both sides of the gate groove 16a in parallel to the gate groove 16a.
[0034]
  The guard groove 16c is disposed around the base diffusion region 15a so as to surround the base diffusion region 15a.
[0035]
  The grooves 16a to 16c are formed in the same process and have the same depth and the same width. The depths of the grooves 16 a to 16 c are deeper than the base diffusion region 15 a and do not reach the semiconductor substrate 11.
[0036]
  Among the grooves 16a to 16c, the second conductivity type semiconductor material formed by epitaxial growth is disposed from the bottom surface to the upper end portion inside the reverse blocking groove 16b and the guard groove 16c. A blocking region 33b and a guard region 33c are formed.
[0037]
  On the other hand, in the gate groove 16a, the semiconductor material is arranged only in the lower part, and the buried region 33a is constituted by the semiconductor material.
[0038]
  Here, the semiconductor material is a single crystal of silicon, but it may be a single crystal of another semiconductor or a polycrystal such as polysilicon.
[0039]
  Reference numeral 13 denotes a rectifying region including a region of the single crystal layer 12 sandwiched between the reverse blocking regions 33b.
[0040]
  A gate insulating film 36 is disposed on the bottom and side surfaces of the gate trench 16a in the portion where the upper semiconductor material does not exist inside the gate trench 16a. As the gate insulating film 36, an oxide formed by thermally oxidizing the single crystal layer 12, a nitride film formed by another method, or the like can be used.
[0041]
  A gate electrode plug 38 is disposed in a region surrounded by the gate insulating film 36 inside the gate trench 16a.
[0042]
  A source diffusion region 19 of the first conductivity type is disposed at a position in the vicinity of the surface inside the base diffusion region 15a and in contact with the gate insulating film 36.
[0043]
  The surfaces of the base diffusion region 15a and the source diffusion region 19 are exposed, and the source electrode film 44 is disposed on the surfaces.
[0044]
  A drain electrode film 43 is disposed on the back surface of the semiconductor substrate 11. In the case of an n-channel MOSFET whose first conductivity type is n-type, the source electrode film 44 is grounded and a positive voltage is applied to the drain electrode film 43. In this state, when a positive voltage equal to or higher than the threshold voltage is applied to the gate electrode plug 38, the portion of the base diffusion region 15a in contact with the gate insulating film 36 is inverted to the first conductivity type. By the inversion, an inversion layer of the first conductivity type is formed. In the inversion layer, the source diffusion region 19 and the drain region 14 are connected, and current flows from the drain region 14 to the source diffusion region 19 through the inversion layer.
[0045]
  At this time, the pn junction between the base diffusion region 15a and the drain region 14 is reverse-biased, and no current flows through the pn junction.
[0046]
  The rectifying region 13 is sandwiched between the two reverse blocking regions 33 b, and the surface of the rectifying region 13 is exposed and is in contact with the Schottky electrode film 45. Here, the Schottky electrode film 45 is formed together with the source electrode film 44 and connected to the source electrode film 44.
[0047]
  For the Schottky electrode film 45, a material that forms a Schottky junction with the rectifying region 13 is selected, and the pn junction between the base diffusion region 15a and the single crystal layer 12 is reverse-biased with respect to the polarity of the Schottky junction. In this case, the Schottky junction is also reverse-biased. When the pn junction is forward-biased, the Schottky junction is also forward-biased.
[0048]
  The reverse blocking region 33b is in contact with the source electrode film 44. As a result, a voltage applied to the base diffusion region 15a and the source diffusion region 19 is applied to the reverse blocking region 33b.
[0049]
  The reverse blocking region 33 b is of the second conductivity type, and forms a pn junction with the single crystal layer 12 including the rectifying region 13. When the base diffusion region 15a and the single crystal layer 12 are reverse-biased, the pn junction between the reverse blocking region 33b and the rectifying region 13 is also reverse-biased. Accordingly, when the Schottky junction formed between the Schottky electrode film 45 and the rectifying region 13 is reverse biased, the pn junction formed between the reverse blocking region 33b and the single crystal layer 12 is also reverse biased.
[0050]
  When the depletion layer spreads from the Schottky junction in the depth direction in the rectification region 13 due to the reverse bias, the depletion layer spreads in the lateral direction from the reverse blocking region 33 b into the rectification region 13.
[0051]
  The distance between the reverse blocking regions 33b adjacent to the rectifying region 13 is smaller than the depth of the reverse blocking region 33b, so that the depletion layer extending from the Schottky junction reaches the bottom of the reverse blocking region 33b. The depletion layers extending from the reverse blocking region 33b come into contact with each other with a small voltage. As a result, the rectification region13Is filled with a depletion layer extending from the pn junction.
[0052]
  The length of the Schottky electrode film 45 along the length direction of the reverse blocking region 33b is smaller than the length of the elongated reverse blocking region 33b. FIG. 31B is a plan view showing the situation, and the length Y of the reverse blocking region 33b.1The Schottky electrodefilm45 length Y2Longer than.
[0053]
  Therefore, both end portions of the reverse blocking region 33b are formed by Schottky electrodes.film45 and protrudes beyond the end of the reverse blocking region 33b at the position between the end of the reverse blocking region 33b and the opposite end of the reverse blocking region 33b.film45 is not disposed, and no Schottky junction is formed.
[0054]
  Therefore, when the depletion layers extending from the opposite reverse blocking region 33b contact each other, the Schottky junction is covered with the depletion layer extending from the pn junction. In this state, the reverse-biased Schottky junction and the reverse-biased pn junction are connected in series on the equivalent circuit.
[0055]
  In general, the reverse withstand voltage of the Schottky junction is smaller than the reverse withstand voltage of the pn junction, but the reverse withstand voltage between the single crystal layer 12 and the Schottky electrode film 45 is the withstand voltage of the pn junction. More than the size of.
[0056]
  The buried region 33a is not electrically connected to the source diffusion region 19 and the drain region 14, and is placed at a floating potential. When a depletion layer extending in the depth direction of the single crystal layer 12 from the base diffusion region 15a or the reverse blocking region 33b reaches the buried region 33a in the reverse bias state, the potential of the buried region 33a becomes stable, and the buried region A depletion layer also spreads into the single crystal layer 12 from 33a.
[0057]
  In the active region, in the portion between the bottom of each of the grooves 16a to 16c and the bottom of the base diffusion region 15a, when the first conductivity type region (the single crystal layer 12 including the rectifying region 13) of the portion is completely depleted. In addition, the total amount of impurities of the first and second conductivity types is set so that the second conductivity type regions (bottom portions of the buried region 33a and the reverse blocking region 33b) of the same portion are all depleted. The depletion layer spreading between the grooves 16 a to 16 c further spreads evenly from the bottom of the grooves 16 a to 16 c toward the semiconductor substrate 11.
[0058]
  The guard region 33c is not electrically connected to the source diffusion region 19 and the drain region 14, and is at a floating potential. When the depletion layer spreading from the base diffusion region 15a or the reverse blocking region 33b in the lateral direction of the single crystal layer 12 reaches the guard region 33c, the potential of the guard region 33c is stabilized, and further from the guard region 33c in the lateral direction. A depletion layer spreads outward.
[0059]
  Eventually, since the buried region 33a, the reverse blocking region 33b, and the guard region 33c are provided, the depletion layer spreads greatly and the breakdown voltage is increased.
[0060]
  As described above, the pn junction between the base diffusion region 15a and the single crystal layer 12 is normally placed in a reverse bias state, but the potentials of the drain electrode film 43 and the source electrode film 44 are reversed, and the base When the pn junction between the diffusion region 15a and the single crystal layer 12 is forward biased, the Schottky junction is also forward biased.
[0061]
  The pn junction and the Schottky junction are connected in parallel. Since the forward conduction voltage of the Schottky junction is lower than the forward conduction voltage of the pn junction, a current flows through the Schottky junction, and the pn junction becomes conductive. Clamped by the forward conduction voltage of the Schottky junction, no current flows.
[0062]
  When the polarity of the voltage of the source electrode film 44 and the drain electrode film 43 is reversed from that state and the Schottky junction changes from the forward bias state to the reverse bias state, the current stops after the reverse recovery time of the Schottky junction elapses. .
[0063]
  Since the reverse recovery time of the Schottky junction is much shorter than the reverse recovery time of the pn junction, the time until the current stops is short.
[0064]
  Since no forward current flows through the pn junction, the reverse recovery time of the pn junction does not affect the time when the current stops.
[0065]
  Next, the manufacturing process of the semiconductor device of the present invention will be described. Unless otherwise specified, the patterning of the insulating film and the metal film is performed by a photoresist process and an etching process, but the description thereof is omitted. In addition, a thin film may be formed on the back surface by the following steps, but the description is omitted unless otherwise specified.
[0066]
  FIG. 1 is a cross-sectional view of a state in which a first conductivity type single crystal layer 12 is formed by epitaxial growth on a first conductivity type semiconductor substrate 11 and an insulating film 31 is formed on the surface of the single crystal layer 12. Is shown. Here, the semiconductor substrate 11 and the single crystal layer 12 are n-type silicon single crystals, but may be single crystals of other semiconductors. The insulating film 31 and an insulating film described later are silicon oxide films in this example, but may be other insulating films such as a silicon nitride film.
[0067]
  Next, the insulating film 31 is patterned. FIG. 24 is a plan view of this state, and by patterning, the insulating film 31 has a ring-shaped opening 61 in the shape of a square ring and a plurality of concentric rings, and the innermost ring-shaped opening 61. A plurality of rectangular base openings 51 surrounded by are formed.
[0068]
  Reference numeral 10 in FIG. 24 and each plan view described later indicates a boundary between a plurality of semiconductor devices 1 formed on one semiconductor substrate 11. The boundary 10 of one semiconductor device 1 and the boundary 10 of another semiconductor device 1 on the same semiconductor substrate 11 are separated from each other by a fixed distance, and the position between the boundary 10 and the boundary 10 is cut. Thus, the plurality of semiconductor devices 1 are separated from each other. The outer periphery of the outermost ring-shaped opening 61 is separated from the boundary 10 by a certain distance.
[0069]
  The base openings 51 are arranged in parallel to each other. One side of the four sides of each base opening 51 is parallel to the two sides of the ring-shaped opening 61. 2 is a cross-sectional view taken along line AA in FIG.
[0070]
  The single crystal layer 12 is exposed at the bottom surfaces of the base opening 51 and the ring-shaped opening 61. When an impurity of the second conductivity type such as boron is implanted from above the insulating film 31, the bottom surface of the base opening 51 is exposed. A high-concentration impurity region of the second conductivity type is formed in the vicinity of the inner surface of the single crystal layer 12 located.
[0071]
  Reference numeral 21 in FIG. 3 indicates a high-concentration impurity region formed below the bottom surface of the base opening 51.
[0072]
  Next, heat treatment is performed to form a high concentration impurity region.21Is diffused, a base diffusion region of the second conductivity type and an auxiliary diffusion region that approximate the shape of the base opening 51 and the ring opening 61 are formed below the base opening 51 and the ring opening 61, respectively. The
[0073]
  Reference numeral 15a in FIG. 25 indicates a base diffusion region, and reference numeral 15c indicates an auxiliary diffusion region. 4 corresponds to a longitudinal sectional view taken along line BB in FIG. 25, and conversely, FIG. 25 corresponds to a lateral sectional view taken along line QQ in FIG.
[0074]
  Reference numeral 32 in FIG. 4 indicates a high concentration of the second conductivity type.impuritiesregion21Oxides observed after diffusingfilmThe surface of the single crystal layer 12 including the base diffusion region 15a and the auxiliary diffusion region 15c is covered with an oxide film 32.
[0075]
  From this state, the oxide film 32 is patterned, and as shown in FIG. 26, the gate groove window opening 52a, which is located on the base diffusion region 15a and has an elongated planar shape and a rectangular shape, and the reverse blocking groove window opening. Formed in the width direction center of the auxiliary diffusion region 15c, the planar shape is a square ring shape, and surrounds the gate groove window opening 52a and the reverse blocking groove window opening 52b, A guard groove window opening 52c is formed.
[0076]
  The gate groove and reverse blocking groove window openings 52a and 52b are parallel to the long side of each base diffusion region 15a, and the gate groove window opening 52a is located at the substantially center position in the width direction of each base diffusion region 15a. One or two or more (one in this example) are disposed in the reverse blocking groove window opening 52b, or the base diffusion region 15b is located at or near the long side of each base diffusion region 15a. It is arranged at a position in the region 15a.
[0077]
  Therefore, the gate groove window opening 52a and the reverse blocking groove window opening 52b are parallel to each other, and one or more gate groove window openings 52a are formed of two reverse blocking groove window openings. It is located between the parts 52b.
[0078]
  The guard groove window opening 52c has a right-angled quadrangle, and the gate groove window opening 52a and the reverse blocking groove window opening 52b are parallel to the two parallel sides of the guard groove window opening 52c. It has become.
[0079]
  FIG. 5 is a sectional view taken along the line CC of FIG. The surface of base diffusion region 15a or the surface of base diffusion region 15a and the surface of single crystal layer 12 are exposed on the bottom surfaces of groove window openings 52a to 52c. When the crystal layer 12 is etched, as shown in FIGS. 6 and 27, the gate groove 16a and the reverse blocking are respectively formed under the bottom surfaces of the gate opening, the reverse blocking groove, and the guard groove window openings 52a to 52c. A groove 16b and a guard groove 16c are formed, respectively.
[0080]
  6 is a drawing corresponding to the sectional view taken along the line DD of FIG. 27, and FIG. 27 is a drawing corresponding to the sectional view taken along the line RR of FIG.
[0081]
  The cross-sectional shape of each of the grooves 16a to 16c is a rectangle, and the depth is the base diffusion region 15a orAuxiliary diffusion areaSince it is deeper than 15c, the bottom surfaces of the grooves 16a to 16c are the bottom surfaces of the base diffusion regions 15a andAuxiliary diffusion areaIt is located between the bottom surface of 15 c and the semiconductor substrate 11.
[0082]
  The width of the guard groove 16c isAuxiliary diffusion areaThe guard groove 16c is narrower than the width of 15c.Auxiliary diffusion areaSince it is located in the center of the width direction of 15c,Auxiliary diffusion areaIn 15c, the central portion is excavated and divided into an outer peripheral portion and an inner peripheral portion.
[0083]
  In addition, since each groove | channel 16a-16c is formed at the same process, it is the same depth. Moreover, the width | variety of each groove | channel 16a-16c and the space | interval between each groove | channel 16a-16c are made equal.
[0084]
  Next, the single crystal layer 12 (base diffusion region 15a and the like) exposed on the inner side surface and the bottom surface of each of the grooves 16a to 16c is formed by epitaxial growth.Auxiliary diffusion area15c is included. same as below. When the second conductivity type semiconductor single crystal is grown on the surface of), the inside of each of the grooves 16a to 16c is filled with the semiconductor single crystal. Here, a silicon single crystal is used as the semiconductor single crystal.
[0085]
  FIG. 7 is a diagram showing the state, and reference numeral 34 indicates a filling material filled in the grooves 16a to 16c.
[0086]
  In the semiconductor device of the present invention, the planar shape of the opening of each of the grooves 16a to 16c is a right-angled square, the semiconductor single crystal grows uniformly from the bottom surface and the side surface, and the inside is filled without a gap.
[0087]
  The filler 34 in each groove 16a to 16c is in close contact with the single crystal layer 12 exposed on the bottom and side surfaces of each groove 16a to 16c.
[0088]
  Here, the filling 34 isOxide film 32As shown in FIG. 8, the portion above the single crystal layer 12 is removed by etching, and then, as shown in FIG.Oxide film 32Is removed, the surface of the single crystal layer 12 located between the grooves 16a to 16c is exposed. FIG. 28 shows a sectional view taken along the line SS of FIG. FIG. 9 corresponds to a cross-sectional view taken along line EE in FIG.
[0089]
  Reference numerals 33a to 33c in FIGS. 9 and 28 indicate a buried region, a reverse blocking region, and a guard region, each of which is composed of a filler 34 located in the gate groove 16a, the reverse blocking groove 16b, and the guard groove 16c. Yes.
[0090]
  In this state, the buried region 33a and the reverse blocking region 33b arebaseThe guard region 33c is in contact with the diffusion region 15a,Auxiliary diffusion area15c is in contact.
[0091]
  Reference numeral 13 denotes a base diffusion region 15a orAuxiliary diffusion area15c is a portion of the single crystal layer 12 where the rectifying region is sandwiched between one reverse blocking region 33b and another reverse blocking region 33b.
[0092]
  Reference numeral 14 denotes a portion of the single crystal layer 12 on the bottom surface of the base diffusion region 15a, and shows a drain region that forms a pn junction with the buried region 33b and spreads a depletion layer.
[0093]
  Next, as shown in FIG.Single crystalFormed on the surface of the layer 12 and patterned to expose only the surface of the buried region 33a, and the single crystal layer 12 is etched using the oxide film 35 as a mask.regionWhen the upper part of 33a is removed, as shown in FIG. 11 and FIG. 29 of the TT line sectional view, the buried region 33a remains at the bottom of the gate groove 16a and the groove remaining part 53 is formed at the upper part. . The reverse blocking region 33b and the guard region 33c are not etched and do not change.
[0094]
  The upper portion of the buried region 33a is etched to a position lower than the bottom surface of the base diffusion region 15a, and the buried region 33a is not in contact with the base diffusion region 15a. Therefore, the base diffusion region 15a is exposed at the upper portion of the side surface of the groove remaining portion 53, and the drain region 14 is exposed at the lower portion thereof. A buried region 33 is formed on the bottom surface of the groove remaining portion 53.aThe top of is exposed.
[0095]
  Next, as shown in FIG. 12, a gate insulating film 36 is formed on the surface of the single crystal layer 12 including the side and bottom surfaces of the groove remaining portion 53 by thermal oxidation. The gate insulating film 36 has a film thickness that does not block the groove remaining portion 53. In this state, the trench remaining portion 53 is surrounded by the gate insulating film 36 except for the opening.
[0096]
  Next, as shown in FIG. 13, conductive polysilicon 37 is deposited on the gate insulating film 36, and the trench remaining portion 53 is filled with the polysilicon 37.
[0097]
  Next, when the part exposed on the surface of the gate insulating film 36 of the polysilicon 37 is removed except for a part while leaving the polysilicon 37 in the groove remaining part 53 by the etching process, as shown in FIG. In addition, the gate electrode plug 38 is formed in the groove remaining portion 53. Although the portion of the polysilicon 37 remaining on the gate insulating film 36 is not shown, it is connected to a gate electrode plug 38 in each gate groove 16a and is a connection portion connected to a gate electrode pad described later.
[0098]
  30 is a cross-sectional view taken along the line U-U in FIG. In FIG. 30, the gate insulating film 36 is omitted. 14 corresponds to a cross-sectional view taken along line GG in FIG.
[0099]
  Next, when the exposed gate insulating film 36 located on the single crystal layer 12 is etched and the gate insulating film 36 on the single crystal layer 12 is removed, as shown in FIG. The surface of the rectifying region 13 and the reverse blocking region 33b are exposed. In this state, the buried region 33a is disposed on the bottom surface of the gate groove 16a, and the gate electrode plug 38 is disposed above the buried region 33a of the gate groove 16a via the gate insulating film 36. ing. The gate electrode plug 38 has a gate insulating film 36.ThroughbasediffusionThe region 15a and the drain region 14 are in contact with each other.
[0100]
  Next, as shown in FIG. 16, the base is formed by thermal oxidation.diffusionThin on area 15a and rectifying area 13Oxide film 39Then, a patterned resist film 40 is disposed on the surface as shown in FIG.
[0101]
  The resist film 40 has elongated openings 54 along the longitudinal direction of the gate groove 16a on both sides of each gate groove 16a. The width of the opening 54 is narrower than the width of the base diffusion region 15a and does not reach the reverse blocking groove 16b.
[0102]
  In this state, when the first conductivity type impurity is irradiated from above the resist film 40, the impurity passes through the thin oxide film 39, and as shown in FIG. A high concentration region 18 is formed.
[0103]
  Next, after removing the resist film 40 and performing a heat treatment to diffuse the first conductivity type impurities in the high concentration region 18, as shown in FIG. 19, the gate is formed at positions on both sides in the longitudinal direction of the gate groove 16a. Insulation film36A source diffusion region 19 is formed in contact with. The source diffusion region 19 is shallower than the base diffusion region 15a, and the gate insulating film 36 is in contact with the source diffusion region 19 at the upper end, and is in contact with the base diffusion region 15a and the drain region 14 at a lower position. . The gate electrode plug 38 is in contact with the source diffusion region 19, the base diffusion diffusion region 15 a, and the drain region 14 through the gate insulating film 36.
[0104]
  Reference numeral 41 in FIG. 19 is an oxide film formed when the source diffusion region 19 is formed.
[0105]
  Next, the oxide film 41 is patterned, and as shown in FIG. 20, the oxide film 41 is left above the gate electrode plug 38, and the source diffusion region 19, the base diffusion region 15a, the rectification region 13, and the reverse blocking After exposing all or part of the surface of the region 33b, a metal thin film 42 is formed on the surface by sputtering or vapor deposition.
[0106]
  The metal thin film 42 is in contact with the surfaces of the source diffusion region 19, the base diffusion region 15 a, the rectifying region 13, and the reverse blocking region 33 b, and forms a Schottky junction with the rectifying region 13. Reference numerals 19, 15 a, and 33 b are metals that form ohmic junctions, and the source diffusion region 19, the base diffusion region 15 a, and the reverse blocking region 33 b are short-circuited by the metal thin film 42. The metal thin film 42 is connected to a connection portion of a gate electrode plug 38 not shown.
[0107]
  In the Schottky junction formed by the rectifying region 13 and the metal thin film 42, a voltage is applied between the metal thin film 42 and the substrate 11, and the pn junction between the base diffusion region 15a and the drain region 14 is forward biased. The polarity is sometimes forward biased and reverse biased when reverse biased.
[0108]
  Therefore, the pn junction between the base diffusion region 15a and the drain region 14 and the Schottky junction between the metal thin film 42 and the rectifying region 13 are connected in parallel.
[0109]
  Next, the metal thin film 42 is divided into two parts, and a partial region of the metal thin film 42 connected to the connection portion of the gate electrode plug 38 is separated from the region connected to the base diffusion region 15a and the source diffusion region 19, and the gate An electrode pad is used. The latter is a source electrode film.
[0110]
  Next, as shown in FIGS. 22A and 22B, when the drain electrode film 43 that forms an ohmic junction with the semiconductor substrate 11 is formed on the back surface of the semiconductor substrate 11, the semiconductor device 1 of the present invention is obtained.
[0111]
  In FIGS. 4A and 4B, reference numeral 44 denotes a source electrode film connected to the source diffusion region 19 and the base diffusion region 15a in the metal thin film 42 separated from the gate electrode pad. , Shows a Schottky electrode film that is in contact with the rectifying region 13 and forms a Schottky junction. As described above, the drawing corresponding to the cross-sectional view taken along the line VV in FIG. 22A and the line WW in FIG. 22B is shown in FIG. .
[0112]
  Next, a protective film is formed on the source electrode film 44 and the Schottky electrode film 45, a part of the source electrode film 44 is used as a source electrode pad, the source electrode pad and the gate electrode pad are exposed, and then the same The plurality of semiconductor devices 1 formed on the semiconductor substrate 11 are divided, the drain electrode film 43 of each semiconductor device 1 is brought into contact with the lead frame, and each is mounted on the lead frame, and then the source electrode pad and the gate electrode pad are arranged. After connecting the leads by wire bonding and sealing the semiconductor device 1 with resin, the leads are cut and separated individually to obtain the resin-sealed semiconductor device 1.
[0113]
  In addition,Like the semiconductor device 2 of FIG. 23A, first, a Schottky electrode film 45 is formed which forms a schottky junction with the rectifying region 13 and forms an ohmic junction with the other regions 19, 15a and 33b. Thereafter, a low-resistance source electrode film 44 may be formed on the surface.
[0114]
  Further, as in the semiconductor device 3 of FIG. 23B, the Schottky electrode film 45 formed first is patterned to expose the source diffusion region 19 and the base diffusion region 15a, and then the source electrode film 44 is formed. May be.
[0115]
  In the above example, in FIG. 11, when the upper portion of the buried region 33a is etched to a position lower than the bottom surface of the base diffusion region 15a, the upper portion of the entire length of the gate groove 16a is etched. Since the trench 16a is elongated, a portion of the gate trench 16a in the length direction is masked, and the buried region 33a in that portion is masked.TheIt is possible to leave without etching.
[0116]
  In this case, for example, although not shown, only the both end portions of the gate groove 16a are oxidized.filmCover with 32, base the exposed partdiffusionWhen etching is performed to a position deeper than the region 15a, the buried region 33a remains from the lower end portion to the upper end portion of the gate groove 16a in the unetched portion.
[0117]
  The buried region 33a is a base.diffusionSince it is in contact with the region 15a, that portion becomes a connection region, and the buried region 33a from which the upper portion is removed by etching is a base.diffusionConnected to region 15a. In the above embodiment, the buried region 33a is placed at a floating potential. In this case, the buried region 33a is at the same potential as the base diffusion region 15a.diffusionA depletion layer spreads together with the region 15a.
[0118]
  In each of the embodiments described above, the reverse blocking groove 16b has an elongated rectangular shape and sandwiches the rectifying region 13. However, the reverse blocking groove 16b may be formed in a rectangular ring shape having four rectangular sides and surround the rectifying region 13. .
[0119]
  Reference numeral 4 in FIG. 32 shows the semiconductor device 4 having the square ring-shaped reverse blocking groove 16b ′. The reverse blocking groove 16b ′ is also filled with a semiconductor material of the second conductivity type and rectified. A reverse blocking region 33b ′ surrounding the region 13 is formed. The Schottky electrode film 45 is in contact with the rectifying region 13 surrounded by the reverse blocking region 33b ′ to form a Schottky junction, but the surface of the single crystal layer 12 positioned outside the reverse blocking region 33b ′ Are not touching.
[0120]
  The sectional view taken along lines H′-H ′ and J′-J ′ of the semiconductor device 4 is the same as the sectional view taken along lines HH and JJ in FIG. (a), (b).
[0121]
  As described above, the semiconductor device of the present invention includes a rectifying region.13Is sandwiched between two or more sides of a reverse blocking groove 16b 'formed in a ring shape or a reverse blocking groove connected in a U-shape, in addition to being sandwiched between reverse blocking grooves 16b separated from each other Cases are also included.
[0122]
【The invention's effect】
  Since there is a Schottky diode, recovery in the reverse direction is fast, and the breakdown voltage of the Schottky diode is high due to the reverse blocking region.
[Brief description of the drawings]
FIG. 1 is a sectional view (1) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 2 is a sectional view (2) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 3 is a cross-sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention (3).
FIG. 4 is a sectional view (4) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 5 is a sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention (5);
FIG. 6 is a sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention (6).
FIG. 7 is a sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention (7).
FIG. 8 is a sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention (8);
FIG. 9 is a sectional view of an active region for explaining a manufacturing process of an example semiconductor device of the present invention (9).
FIG. 10 is a sectional view (10) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 11 is a sectional view (11) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 12 is a sectional view (12) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 13 is a sectional view (13) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 14 is a cross-sectional view (14) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 15 is a sectional view of an active region for explaining a manufacturing process of an example of a semiconductor device of the present invention (15);
FIG. 16 is a sectional view (16) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 17 is a sectional view (17) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 18 is a sectional view (18) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 19 is a sectional view (19) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
FIG. 20 is a cross-sectional view of an active region for explaining a manufacturing process of an example semiconductor device of the present invention (20).
FIG. 21 is a sectional view (21) of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention;
22A is a cross-sectional view of an active region for explaining a manufacturing process of a semiconductor device according to an example of the present invention; FIG.
23A and 23B are cross-sectional views of active regions for explaining another example of the semiconductor device of the present invention.
24 is a plan view of the state of FIG.
25 is a lateral sectional view corresponding to the state of FIG.
26 is a plan view of the state of FIG.
27 is a lateral cross-sectional view corresponding to the state of FIG.
28 is a lateral sectional view corresponding to the state of FIG.
29 is a lateral cross-sectional view corresponding to the state of FIG.
30 is a lateral cross-sectional view corresponding to the state of FIG.
31A is a lateral cross-sectional view corresponding to FIGS. 22A and 22B. FIG. 31B is a diagram for explaining the size of the length of the reverse blocking region and the Schottky electrode.
FIG. 32 is a plan view of a semiconductor device according to a fourth example of the present invention.
FIG. 33 is a plan view for explaining the diffusion structure of a MOSFET according to the prior art;
FIG. 34 (a): Its II line cut surface view (b): II-II line cut surface view
[Explanation of symbols]
1-4 ... Semiconductor device
12 ... Single crystal layer
13 …… Rectification area
14 …… Drain region
15a …… Base diffusion region
16a …… Gate groove
16b, 16b '... Reverse blocking groove
16c …… Guard groove
19 …… Source diffusion region
33a …… Embedded area
33b, 33b '... reverse blocking region
33c …… Guard area
36 …… Gate insulation film
38 …… Gate electrode plug
43 …… Drain electrode film
44 …… Source electrode film
45 …… Schottky electrode film

Claims (7)

第１導電型の単結晶層を有する半導体装置であって、
前記単結晶層の内部の表面側に形成された第２導電型のベース拡散領域と、
前記単結晶層のベース拡散領域の底面よりも深い部分であるドレイン領域と、
前記ベース拡散領域の内部の表面側に形成され、前記ベース拡散領域によって前記ドレイン領域とは絶縁された第１導電型のソース拡散領域と、
前記単結晶層に、前記ベース拡散領域の深さよりも深く形成された溝であって、前記ソース拡散領域と、前記ソース拡散領域と前記ドレイン領域との間に位置するベース拡散領域と、前記ドレイン領域とに接触する位置に配置されたゲート溝と、
前記ゲート溝内部の側面に位置し、上部が前記ソース拡散領域と接触し、下部が前記ドレイン領域と接触し、中間部が前記ベース拡散領域と接触して配置されたゲート絶縁膜と、
前記ゲート溝の内部に位置し、前記ソース拡散領域から前記ドレイン領域の範囲に亘って、前記ゲート絶縁膜と接触して配置されたゲート電極プラグとを有し、
前記ゲート電極プラグに電圧を印加し、前記ベース拡散領域の前記ゲート絶縁膜と接触する部分に反転層を形成すると、前記ソース拡散領域と前記ドレイン領域とが前記反転層で接続されるように構成されたトランジスタと、
前記単結晶層に形成され前記ベース拡散領域と接触した逆阻止溝と、
前記逆阻止溝と前記逆阻止溝とで挟まれた部分の前記単結晶層である整流領域の表面に形成され、前記整流領域とショットキー接合を形成するショットキー電極膜とを有するショットキーダイオードと、
前記各逆阻止溝の内部には、第２導電型の半導体材料から成り、前記整流領域とｐｎ接合を形成し、前記ベース拡散領域に印加される電圧が印加される逆阻止領域が配置されて形成されたｐｎダイオードと、
を有し、
前記ゲート溝内部の底面と前記ゲート電極プラグとの間の位置には、第２導電型の半導体材料から成る埋込領域が前記ゲート電極プラグとは絶縁された状態で配置され、
前記ゲート溝と前記逆阻止溝の深さは同一にされ、前記埋込領域と前記逆阻止領域の底部は前記ゲート溝と前記逆阻止溝の底面にそれぞれ接触された半導体装置。A semiconductor device having a single crystal layer of a first conductivity type,
A base diffusion region of a second conductivity type formed on the inner surface side of the single crystal layer;
A drain region that is deeper than the bottom surface of the base diffusion region of the single crystal layer;
A source diffusion region of a first conductivity type formed on the inner surface side of the base diffusion region and insulated from the drain region by the base diffusion region;
A groove formed in the single crystal layer deeper than a depth of the base diffusion region, the source diffusion region, a base diffusion region located between the source diffusion region and the drain region, and the drain a gate groove which is placed in contact in the region,
A gate insulating film disposed on a side surface inside the gate trench, wherein an upper portion is in contact with the source diffusion region, a lower portion is in contact with the drain region, and an intermediate portion is in contact with the base diffusion region;
A gate electrode plug located inside the gate trench and disposed in contact with the gate insulating film over a range from the source diffusion region to the drain region;
The source diffusion region and the drain region are connected by the inversion layer when a voltage is applied to the gate electrode plug and an inversion layer is formed in a portion of the base diffusion region that contacts the gate insulating film. A transistor,
A reverse blocking groove formed in the single crystal layer and in contact with the base diffusion region ;
Schottky diode having a Schottky electrode film forming the formed on the surface of the rectifying region is a single crystal layer, the rectifier area and a Schottky junction of the portion sandwiched between the reverse blocking groove and the reverse blocking groove When,
Wherein the interior of the reverse blocking groove made of a semiconductor material of a second conductivity type, said rectification region and pn junction is formed, a voltage applied to the base diffusion region is arranged reverse blocking area to be applied A formed pn diode;
I have a,
A buried region made of a semiconductor material of a second conductivity type is disposed at a position between the bottom surface inside the gate groove and the gate electrode plug in a state of being insulated from the gate electrode plug,
The depths of the gate groove and the reverse blocking groove are the same, and the bottom of the buried region and the reverse blocking region are in contact with the bottom surface of the gate groove and the reverse blocking groove, respectively . 前記トランジスタと前記ショットキーダイオードを複数有する請求項１記載の半導体装置。  The semiconductor device according to claim 1, comprising a plurality of the transistors and the Schottky diodes. 前記ソース拡散領域と前記ベース拡散領域に接続されたソース電極膜を有し、
前記ソース電極膜と前記ショットキー電極膜とは互いに接続された請求項１又は請求項２のいずれか１項記載の半導体装置。A source electrode film connected to the source diffusion region and the base diffusion region;
The source electrode film and the semiconductor device according to any one of the Schottky claims the electrode film are connected to each other 1 or claim 2. 前記逆阻止溝は平面形状が四角リング状に形成され、前記整流領域を取り囲んで配置された請求項１乃至請求項３のいずれか１項記載の半導体装置。4. The semiconductor device according to claim 1, wherein the reverse blocking groove is formed in a square ring shape so as to surround the rectifying region. 5. 前記埋込領域は浮遊電位に置かれた請求項１乃至請求項４のいずれか１項記載の半導体装置。The semiconductor device according to claim 1, wherein the buried region is placed at a floating potential. 前記ゲート溝内の底面上に、前記埋込領域と前記ベース拡散領域とに接触した第２導電型の接続領域を配置し、前記接続領域によって、前記埋込領域と前記ベース拡散領域とが電気的に接続された請求項１乃至請求項４のいずれか１項記載の半導体装置。A connection region of a second conductivity type in contact with the buried region and the base diffusion region is disposed on the bottom surface in the gate trench, and the buried region and the base diffusion region are electrically connected by the connection region. The semiconductor device according to any one of claims 1 to 4, wherein the semiconductor device is electrically connected. 前記単結晶層には、同心状に配置されたリング状のガード溝が複数本形成され、前記各ガード溝内部には、第２導電型の前記半導体材料から成り、前記単結晶層とｐｎ接合を形成するガード領域が配置され、
前記ゲート溝と前記逆阻止溝とは、最内周の前記ガード溝によって取り囲まれた請求項１乃至請求項６のいずれか１項記載の半導体装置。A plurality of concentric ring-shaped guard grooves are formed in the single crystal layer, and each guard groove is made of the semiconductor material of the second conductivity type, and has a pn junction with the single crystal layer A guard region is formed,
Wherein the gate trench and the reverse blocking groove, the semiconductor device according to any one of claims 1 to 6 surrounded by the innermost of the guard groove.
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