JPWO2006080128A1 - 放電型表示装置 - Google Patents

Abstract

従来のＰＤＰの最大課題である高発光効率化には長ギャップ放電による陽光柱の利用が最も有望であることがわかっていたが、従来の電極構造では十分な陽光柱発生が不可能であった。長ギャップ放電を確実に発生するためにトリガー放電部を互いの主放電電極の近傍に設けるとともに、トリガー放電部と主放電部を接続する中間部は、画面外に配置したり、隔壁に隠して配置したりすることにより、中間部での放電を防いで、微小なトリガー放電と高発光効率な陽光柱型主放電のみの放電を実現する放電型表示装置を構成する。

Description

本発明は、放電型表示装置、例えば所謂ＡＣ型ＰＤＰ（プラズマディスプレイパネル）に関する。

現在実用化されているＰＤＰは、並行して伸長する一対のストライプ状電極の表面を低融点ガラス等の誘電体で被覆し、さらにその上を二次電子放射率が高くしかも耐イオン衝撃性に優れたＭｇＯ層で被覆し、上記２重の誘電体層表面に壁電荷を蓄積して動作させる所謂ＡＣＰＤＰであり、尚かつ画素選択のためのアドレス電極と発光用の主放電電極であるサステイン電極とを前背面別々のガラス基板上に分離して配し、さらにそのアドレス電極の一方を上記サステイン電極と共有する所謂３電極面放電型ＡＣＰＤＰと呼ばれるものが一般的である。
一般的に、ガス放電を利用した発光表示器即ち蛍光灯やＰＤＰにおいては、ガス放電の負グローまたは陽光柱から発生する紫外線を利用して蛍光体を励起発光させるものであるが、紫外線を効率良く発生させるためには負グローよりも陽光柱のほうが優れていることが確認されている。
ところで、ガス放電の原理から、一般的に、陽光柱は放電電極間距離が短い場合には発生しにくい。
例えば蛍光灯等は数ｃｍから１ｍ程度にもおよぶ所謂長ギャップ放電のため陽光柱によるきわめて高い発光効率を得ているが、ＰＤＰの場合には表示の精細度を確保するために画素ピッチが短く、尚かつ駆動用ＩＣの耐圧の問題から駆動電圧を出来るだけ低くする必要があるために、わざわざ０．０５〜０．１０ｍｍというきわめて短ギャップに設計しなければならず、陽光柱の利用は困難であった。
しかしながら、本来ＰＤＰの画素ピッチに依存するサステイン電極相互の間隔は０．５０〜１．００ｍｍ程度は確保出来るために、駆動電圧が高くなる問題さえ解決出来れば陽光柱の利用も十分可能である。
このための研究ならびに特許出願も従来から多く行われていたが、未だ十分な成果は得られていない。
従来の電極構造として比較的多く用いられている構造は、図８（特許文献１参照）及びその変形の図９である。
図ではサステイン電極２０及び３０と隔壁６のみが示されているが、各サステイン電極に直交する方向に伸長するアドレス電極、ならびに上記電極群を被覆する誘電層５及びＭｇＯ放電保護層が省略されていることは言うまでもない。
サステイン電極２０及び３０は一対で主放電電極を形成しているが、電極２０又は３０のどちらか一方は上記アドレス電極に対応する対向側アドレス電極をかねており、他方は各画素共通に結線された共通のサステイン電極である。
この電極構造では、両電極の先端部２２及び３２の間隔が最短ギャップで通常は０．０５〜０．１０ｍｍであるから、ここにまず放電が発生する。
これは、図中に示す主放電であるサステイン放電を誘起するための、所謂トリガー放電である。
このときに両電極電圧の負側には負グローが発生するが、短ギャップのために陽光柱は発生しない。
また、電極は誘電層で被覆しているために、放電が発生した部分には電荷が蓄積されて、逆電圧即ち放電を阻止する壁電圧が発生して放電が停止する。
従って、先端部２２及び３２で発生した放電は、先端から電極中間部２１及び３１を経て最長ギャップの電極２０及び３０まで移動する。
この場合、電極間ギャップの短い２１，２２ならびに３１、３２では陽光柱は発生せず、最長ギャップとなる電極２０及び３０間のサステイン放電において初めてわずかな陽光柱が発生する。
従って、このような電極構造では駆動電圧は低く出来るが発光効率を高くすることは出来なかった。
この場合の放電において、先端部２２，３２と中間部２１，３１の放電を出来るだけ小さく押さえ、サステイン放電への移行を速やかに行うことが重要なのであるが、従来構造ではこの中間部での放電が大きいこともこれを妨げる要因であった。
これに対し、従来の研究の例として、図１０（非特許文献１参照）に示す電極構造では、前例の先端部２２，３２及び中間部２１，３１を取り除き、電極２０及び３０の中間に補助放電電極４０を配し、ここにサステイン電極に印加するパルスと同様なパルスを加えてサステイン放電を誘起するトリガー放電を起こす。
これによって、相対的に電極間を近づけた効果を出して放電電圧を低下させている。
しかしながら、この場合、一対の主放電電極２０及び３０の電極間が広いと、この補助電極の線幅をそれに伴って広くする必要があり、相対的にトリガー放電が大きくなる、つまり大きな電流が流れる。
すると、トリガー放電のみで主放電電極の一方に上記壁電荷が形成されてしまうために、主放電は起きない。
従って、この補助電極の構造は線幅を細くし静電容量を小さくするか、あるいはここに印加するパルスの幅をきわめて細くしなければならない。
しかしながら、電極を細くすると上記理由で主放電電極から遠くなるために、その機能が果たせず、また短パルスを印加することは駆動回路の負担を増すことになり問題であった。
電極構造は単純にして広いギャップ構造としながら、駆動回路上の方法で上記のトリガー放電を起こす方法も提案され、これは本発明と同一発明人になる特許として登録されている（特許文献２参照）。
この場合には、サステイン電極が対向するアドレス電極と比較的短ギャップ例えば０．１０〜０．１５ｍｍであることを利用し、アドレス電極に短パルスを印加する方法である。 しかし、この場合にも、短パルスの発生は回路コストの上昇につながるため、十分な解決方法ではなかった。
特許第２９１７２７９号公報 特許第３４７９９００号公報 ＩＤＷ’０４ 論文集２００４年 ｐ９８１−９８４

本発明では、上記課題に鑑み、所謂長ギャップ放電を効率よく行うために最適なサステイン電極の構造を提供し、高発光効率即ち低消費電力で高輝度な放電表示装置即ち蛍光灯ないしはＰＤＰを実現するものである。
本発明による上記課題を解決する構成は、一対の主放電電極間が長ギャップ例えば０．５〜１．０ｍｍ以上であっても、各主放電電極のごく近傍でしかも極めて微小な補助放電所謂トリガー放電を発生させることで放電空間中に荷電粒子例えばイオン及び電子また準安定原子を発生する所謂プライミング効果によって主放電を誘起し、しかも微小なトリガー放電と主放電たるサステイン放電の中間で発生する効率の低い放電を排除する構造である。
さらには上記トリガー放電の電極（補助放電電極）をアドレス電極として用い、両サステイン電極とは分離する所謂４電極構成にすることにより、両サステイン電極は全画素共通接続し、サステイン放電は高電圧駆動出来るようにして発光効率を高める構造も提供する。
まず、第１及び第２の発明として請求項１及び請求項２に記載する発明は、例えば図１〜図３又は図４に例示するごとく、サステイン電極間を広くとりながら、それぞれのサステイン電極に接続された細幅電極を互いに相手方のサステイン電極近傍に配し、長ギャップの主放電に先立って短ギャップの微小放電であるトリガー放電を起こすとともに、発光効率の悪い中間的なギャップ長の放電を排除するために先端部から主放電電極までの接続部分を、画面外に配置した、或いは隔壁で隠して配置した放電型表示装置である。
第３の発明として請求項３に記載する発明は、例えば図５及び図６に例示するごとく、サステイン電極は一方をアドレス電極と兼用して従来の３電極構造と同様の構造とした上で、さらに加えてトリガー放電電極（補助放電電極）をサステイン電極に接続せずに独立して設けることにより、４電極構造として、この独立したトリガー放電電極にはサステインパルスに同期したトリガーパルスを印加する放電型表示装置である。
第４の発明として請求項４に記載する発明は、上記第３の発明と同じくトリガー放電電極をサステイン電極に接続せずに独立させた４電極構造であるが、例えば図７に例示するごとく、このトリガー電極をアドレス電極として用い、サステイン電極は全画面に共通に接続した放電型表示装置である。
因みに全画面共通に接続した４電極ＡＣＰＤＰと類似する先行技術としては、ＤＣ型アドレス放電電極と、共通接続されたＡＣ型サステイン放電電極による４電極ハイブリッド型ＰＤＰが登録されている（特許第２０５７９３７号公報参照）。
上記各発明の効果について述べる。
まず、上記第１及び第２の発明によれば、主放電電極間が例えば０．３〜０．５ｍｍとＰＤＰにおいては比較的長ギャップと呼ばれるものから、蛍光灯のように３０ｃｍ以上にもおよぶ長ギャップ放電においても互いの電極近傍に確実にトリガー放電を誘起出来るばかりでなく、主放電である長ギャップ放電に至るまでの中間の放電が無いためにきわめて短時間で発光効率の高い主放電に移行出来る。
第３の発明によれば、トリガー電極には主放電電極と独立したトリガーパルスが印加出来るので、電圧、パルス幅等を最適に出来る。
第４の発明によれば、上記構造のトリガー電極をアドレス電極として使用することにより、この電極には大電流のサステインパルスを加える必要がないので駆動回路の負担が軽減出来る。またサステインパルスは共通に接続したサステイン電極に加えるために、基本的には全画面で２端子でよく、必要ならば数端子に分離すればよい。従って、高電圧で大電流のサステイン駆動回路が少なくでき、上記アドレス回路と相まって駆動回路のコスト低減になる。

図１は、第１の発明の一実施形態を示す展開斜視図であり、図２は、図１の実施形態の電極構成図であり、図３は、図１の実施形態の動作説明図であり、図４は、第２の発明の一実施形態の電極構成図であり、図５は、第３の発明の一実施形態の電極構成図であり、図６は、図５の実施形態の端子接続図であり、図７は、第４の発明の一実施形態の端子接続図であり、図８は、従来の３電極面放電型ＰＤＰのサステイン電極構造の一例であり、図９は、従来の３電極面放電型ＰＤＰのサステイン電極構造の他の例であり、図１０は、従来のトリガー電極を持つＰＤＰの電極配置図である。

第１の発明の一実施形態をその展開斜視図である図１、及びその電極構造の説明図である図２、さらにその動作を説明する断面図である図３をもって説明する。
まずこれら電極は通常のＰＤＰで用いられるのと同様なＩＴＯ等の透明な電極と導電性を良くするためのＡｇまたはＣｒ、Ｃｕ、Ｎｉ等のバス電極との組み合わせに限らず、透明でない電極材料でもよく、またこの形成基板が前面側でも背面側でも良いことは言うまでもない。
主放電電極即ちサステイン電極２０及び３０は、誘電層５及びここでは図示を省略しているがＭｇＯ等の二次電子放射性に優れしかも耐イオン衝撃性の良い誘電層で被覆される。 従って、電極２０及び３０はそれ自身がバス電極と放電電極を兼ねている。
補助放電電極即ちトリガー電極２２及び３２は上記サステイン電極に並行して伸長し、電極２０に近い側のトリガー電極３２は端子部分において電極３０に接続され、電極３０に近い側のトリガー電極２２は同様に電極２０に接続されている。
また各放電電極の幅はそれを被覆する誘電層５に形成される静電容量を決定し放電電流量はこの静電容量で決まるので、トリガー放電をサステイン放電に比して微小にするためにはトリガー電極２２及び３２の線幅をサステイン電極２０及び３０よりも細く、例えば１／２〜１／３にすれば良い。
図３は、サステイン放電中の電極間にやりとりされるトリガー放電とサステイン放電時における誘電層上に蓄積される所謂壁電荷の状況を示している。
図３では、サステイン電極２０は端子２に接続されて負側の電圧が加えられ、サステイン電極３０は正側になっている。
まず、トリガー放電は、トリガー電極３２とサステイン電極２０の間に発生する。
図３に示すごとく、誘電層５に形成される静電容量は、電極に沿って小容量が分布していると考えられるが、トリガー放電は電極３２と電極２０の近接した部分で発生し、電極３２側には負電荷が、電極２０側には正電荷が蓄積される。
しかし、ここで電極３１の電極幅は上記説明のごとく細いために電荷が飽和するが、電極２０側はまだ余裕がある。
従ってこのトリガー放電により放電空間に発生したイオン、電子及び順安定原子の所謂プライミング効果によって、電極２０と電極３０の間にサステイン放電が発生する。
またトリガー電極２２とサステイン電極３０の間でも同様なトリガー電極が発生し同様な効果を行う。
第１の発明の一実施形態である図１、図２及び図３の電極構造においては、一対のサステイン電極２０及び３０の間隔が如何に広くとも、対向する電極がごく近傍にあるために確実に、尚かつトリガー電極の放電面積は小さく出来るから主放電を妨げない微小なトリガー放電が可能である。
第２の発明の一実施形態の電極構造を図４に示す。
トリガー電極２２及び３２は分断されているが、画素ごとに見ると第１の発明と全く同様な配置と動作になっていることがわかる。
分断されたトリガー電極２２及び３２は放電電極２０及び３０と接続電極２１及び３１で接続されているが、接続電極２１、３１は前述の従来例図７図８の電極中間部と異なり、隔壁６に隠すことでこの部分が放電電極として動作しないようにする。
第２の発明の一実施形態である図４の電極構造においては、第１の発明と同様な効果に加え、接続電極２１、３１で画素ごとに複数の接続部分があるために、第１の発明での端子から各画素までに至る長い電極長の電気抵抗を問題にすることがない。
第３の発明の一実施形態の電極構造を図５に示し、その端子接続図を図６に示す。
トリガー電極２２及び３２は分断することなく、また両電極は第２の発明の構造と同様に接続電極２１及び３１で接続され、さらに接続電極２１、３１は隔壁６に隠すことでこの部分が放電電極として動作しないようにする。
トリガー電極２２及び３２は全画素共通に接続されトリガーパルスが印加される。
各画素は例えば図６に示す画素１及び画素２のごとく、アドレス電極７、そしてアドレス電極７と直交する他方のアドレス電極を兼ねたサステイン電極２０、さらに全画素共通に接続されるサステイン電極３０で構成される３電極型の通常のＰＤＰに、端子４に共通に接続したトリガー電極４０を加えた４電極構成になっている。
端子４にはサステイン期間中、一対のサステイン電極２０及び３０に接続した端子２及び３に印加するパルスと同じパルス、即ち両サステインパルスの２倍周期のパルスを同期させて印加することになるが、トリガー電極の幅がサステイン電極よりも細いために主放電を妨げない微小なトリガー放電が可能である。
第３の発明の一実施形態である図５及び図６において、広い電極間ギャップの一対のサステイン電極間に配されたトリガー電極は、実質的に両サステイン電極の近傍にまで広がった幅広の電極のごとくに動作するが、中間には電極が無いのでトリガー放電を微小に押さえることが出来る。
また、トリガー電極とサステイン電極の浮遊容量も小さくなるので、無効電流が少ない利点がある。
さらに、トリガー電極には主放電電極と独立したトリガーパルスが印加出来るので、電圧、パルス幅等を最適に出来る。
第４の発明の実施形態の電極構造は上記第３の発明における実施形態の図５と同じであるが、図７に示すごとくトリガー電極は画素ごとに独立しており、これをアドレス電極７と対向してＸＹマトリクスを構成する他方のアドレス電極４０として用いる。
また、一対のサステイン電極２０及び３０は、端子２及び３に全ての画素共通に接続されサステインパルスが印加される。
勿論駆動回路の最大電流等の問題がある場合には、複数のグループで共通接続されてもよい。
アドレス電極が画素ごとに独立しているので、アドレス期間中にアドレス電極に画素ごとに表示に応じて壁電荷が形成されるから、サステイン電極が共通であっても画素ごとに表示放電が励起される。
第４の発明の一実施形態である上記図７のごとき電極構成によれば、第３の発明で説明された効果に加えて、上記構造のトリガー電極をアドレス電極として使用することにより、アドレス電極には大電流のサステインパルスを加える必要がないので、駆動回路の負担が軽減出来る。
また、サステインパルスは共通に接続したサステイン電極端子２及び３に加えるために、基本的には全画面に対して２端子でよいが、必要ならば複数のグループごとに端子接続しても良いことは言うまでもない。
従って、高電圧で大電流のサステイン駆動回路が少なくでき、上記アドレス回路と相まって駆動回路のコスト低減になる。

符号の説明

１ ガラス基板
２ アドレス／サステイン兼用電極側の接続端子
２０ アドレス／サステイン兼用電極の主放電部
２１ アドレス／サステイン兼用電極の中間接続部
２２ アドレス／サステイン兼用電極のトリガー放電部
３ 全画素共通のサステイン電極の接続端子
３１ 全画素共通のサステイン電極の中間接続部
３２ 全画素共通のサステイン電極のトリガー放電部
４ トリガー電極を独立した場合のトリガー電極接続端子
４０ トリガー電極を独立した場合のトリガー放電部
４１ トリガー放電部接続用の中間接続部
５ 誘電層及びＭｇＯ等の二次電子放射層
６ 隔壁
７ 主放電部と対向する側のアドレス電極

Claims (4)

1. 並行に複数組配された一対の主放電電極に対し、
   上記一対の主放電電極の中間に各主放電電極に近接並行して伸長し、尚かつ主放電電極よりも線幅の細い補助放電電極を配し、
   上記補助放電電極を画面外の外縁において互いに近接している側の主放電電極と対向する側の主放電電極と接続し、
   上記主放電電極及び補助放電電極を誘電層、さらには電極保護層で被覆したことを特徴とする放電型表示装置。
2. 並行に複数組配された一対の主放電電極に対し、
   上記一対の主放電電極の中間に各主放電電極に近接並行して伸長し、尚かつ主放電電極よりも線幅の細い補助放電電極を配し、
   上記補助放電電極を分割し、分割した補助放電電極を主放電電極と隔壁に隠されて放電しないように配された接続電極をもって接続し、
   上記主放電電極及び補助放電電極を誘電層、さらには電極保護層で被覆したことを特徴とする放電型表示装置。
3. 並行に複数組配された一対の主放電電極に対し、
   上記一対の主放電電極の中間に各主放電電極に近接並行して伸長し、尚かつ主放電電極よりも線幅の細い補助放電電極を配し、
   補助放電電極を、隔壁に隠されて放電しないように配された接続電極をもって接続し、尚かつこの補助放電電極を主放電電極に接続せずに独立した補助放電電極として形成し、
   上記主放電電極及び補助放電電極を誘電層、さらには電極保護層で被覆したことを特徴とする放電型表示装置。
4. 上記主放電電極とは独立した補助放電電極をアドレス電極として動作させ、なおかつ一対の主放電電極はアドレス電極と兼ねることなく全画面またはグループ分けした複数の画素ごとに共通に接続した一対の主放電電極とし、ＸＹマトリクス型に配された、一対のアドレス電極と、上記共通接続した一対の主放電電極とからなる４電極構成としたことを特徴とする請求の範囲第３項に記載の放電型表示装置。

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