JPWO2006025332A1 - サンプリングレート変換演算装置 - Google Patents

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Abstract

会話音声データに要求される低遅延性と、オーディオデータに要求される高音質とを同時に満足する、安価で高性能なサンプリングレート変換演算装置を提供すること。 第１のデジタル信号処理部は、低遅延性が要求される会話音声データを、出力端子（１１１）の標本化周波数に合わせて出力する。第２のデジタル信号処理部は、低遅延性よりも高品質が要求されるオーディオデータを、出力端子（１１１）の標本化周波数に合わせて出力する。加算部（１０７）は、第１のデジタル信号処理部が出力した会話音声データと、第２のデジタル信号処理部が出力したオーディオデータとを加算して、出力端子（１１１）から出力する。

Description

本発明は、サンプリングレート変換演算装置に関し、より特定的には、複数のデジタル信号系列のサンプリングレートを変換するサンプリングレート変換演算装置に関する。
近年のデジタルデバイスの発達を背景として、従来アナログ回路で実現していた様々な信号処理回路が、デジタル信号処理により実現されるようになった。
デジタル信号処理では、入力信号を離散時点で標本化し、これをデジタル数値で量子化したデジタル信号系列を使って各種の処理を実現する。一般的によく利用されている線形時不変システム（ｌｉｎｅａｒ ｔｉｍｅ ｉｎｖａｒｉａｎｔ ｓｙｓｔｅｍ）では、標本化の時間間隔が常に一定であるものとみなしているため、標本化の時間間隔が異なるデジタル信号系列同士を同時に扱うことはできない。
サンプリングレート変換演算装置（もしくは、リサンプリングシステム）とは、デジタル信号系列の標本化の時間間隔を変換するための装置である。従来のサンプリングレート変換演算装置は、標本化間隔（逆数を「サンプリング周波数」、もしくは「標本化周波数」ともいう）を整数分の１に狭めるインタポレーション処理部と、標本化間隔を整数倍に延ばすデシメーション処理部からなっていた（例えば、特許文献１参照）。図１５は、従来のサンプリングレート変換演算装置の構成を示すブロック図である。図１５において、従来のサンプリング変換演算装置は、入力端子３０１、インタポレーション処理部３０２、信号線３０３、デシメーション処理部３０４、及び出力端子３０５を備える。
インタポレーション処理部３０２に入力されたデジタル信号系列は、インタポレーション処理によって、標本化間隔を整数分の１に狭められた信号として、信号線３０３から出力される。インタポレーション処理が施されたデジタル信号系列は、標本化間隔を狭められた倍数分だけ標本点のデータ量が増える。この増えたデータ量を間引きするため、デシメーション処理部３０４は、デジタル信号系列の標本化間隔を整数倍に延ばして、データ量を調整している。
これらの一連の処理により、従来のサンプリングレート変換演算装置は、入力端子３０１から入力されたデジタル信号系列に対して、有理数比で標本化間隔の変換を行い、変換後のデジタル信号系列を出力端子３０５から出力していた。
特開平８−４６４８４号公報
しかしながら、従来のサンプリングレート変換演算装置においては、高音質であることが要求されるオーディオデータと、高音質であることよりも低遅延性が求められる会話音声データとを、同時に処理して合成するような場合、それぞれの標本化間隔の基準となる周波数の最小公倍数に相当する周波数が非常に高くなるため、会話音声データに対する処理負荷が著しく増大するという課題を有していた。
例えば、従来のサンプリングレート変換演算装置が、標本化周波数が異なる３つのデジタル信号系列Ｆ１１〜Ｆ１３を、同時に処理して合成して、デジタル信号系列Ｆ１５を出力する場合を考える。デジタル信号系列Ｆ１１〜Ｆ１３は、図１６に一例を示したように、一般的に利用されている会話音声やオーディオなどのデジタル信号系列である。ここでは、デジタル信号系列Ｆ１１として、移動体通信で利用される３８４ｋＨｚ基準の８ｋＨｚで標本化されたＡＭＲのデコードデータが入力されるものとする。デジタル信号系列Ｆ１２として、放送系で利用される２７ＭＨｚ基準の４４．１ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。デジタル信号系列Ｆ１３として、移動体通信で利用される３８４ｋＨｚ基準の１６ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。
また、出力端子３０５から出力されるデジタル信号系列Ｆ１５の標本化周波数は、ＭＩＤＩ機器などの内部クロックを利用する装置との親和性を考慮して、１２ＭＨｚ基準の３２ｋＨｚであるものとする。図１６を参照して、デジタル信号系列Ｆ１の標本化周波数と、デジタル信号系列Ｆ１５の標本化周波数とは、整数比（すなわち、Ｆ１：Ｆ５＝１：４）の関係になっている。
このような場合、インタポレーション処理部３０２は、入力信号であるデジタル信号系列Ｆ１１〜Ｆ１３を標本化周波数が１２ＭＨｚの信号（すなわち、Ｆ１４に示す内部処理用のデジタル信号系列）に揃えなければ、互いに加算して合成できない。また、デシメーション処理部３０４は、標本化周波数が１２ＭＨｚであるデジタル信号系列Ｆ１４を、標本化周波数が３２ｋＨｚであるデジタル信号系列Ｆ１５にデシメーション処理しなければならない。
デジタル信号系列Ｆ１１は、標本化間隔が１２５ｕｓｅｃであるため、標本化周波数を１２ＭＨｚに合わせて標本化間隔を狭めると、データ量が１５００倍に増えることになる。加えて、デジタル信号系列Ｆ１１は、会話音声データであるため、遅延時間を一定の時間以内にする必要があり、高頻度に処理しなければ、相づちなどのノンバーバルな音声信号が話し手と聞き手とでかみ合わなくなり、会話の品質が大幅に損なわれてしまう。
そのため、従来のサンプリングレート変換演算装置において、インタポレーション処理部３０２及びデシメーション処理部３０４は、高負荷でありながら常に高頻度で動作しなければならず、システムに多大な負荷をかけ、ハードウエアコストの増加や、電力消費の増大の要因となっていた。
それ故に、本発明の目的は、会話音声データが要求する低遅延性と、オーディオデータが要求する音質とを同時に満足する、安価で高性能なサンプリングレート変換演算装置を提供することである。
本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換するサンプリングレート変換演算装置に向けられている。そして、上記目的を達成させるために、本発明のサンプリングレート変換演算装置は、第１のデジタル信号処理部と、第２のデジタル信号処理部と、加算部と、出力端子とを備える。
第１のデジタル信号処理部は、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理部は、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算部は、第１のデジタル信号処理部から出力されるデジタル信号系列と、第２のデジタル信号処理部から出力されるデジタル信号系列とを加算する。出力端子は、加算部によって加算されたデジタル信号系列を出力する。第１のデジタル信号処理部は、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理部は、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
第１のデジタル信号系列は、会話音声データである。この場合、第１のデジタル信号処理部は、会話音声データの標本化周波数を所定の整数倍に増加させる。また、第２のデジタル信号系列は、オーディオデータである。この場合、第２のデジタル信号処理部は、オーディオデータの標本化周波数を所定の有理数倍に変倍させる。
好ましくは、サンプリングレート変換演算装置は、加算部と第２のデジタル信号処理部との間に、第２のデジタル信号処理部が出力したデジタル信号系列を一時的に蓄えるためのバッファをさらに備える。
好ましくは、第１のデジタル信号処理部は、第１のデジタル信号系列が入力される入力端子と、第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部とを含む構成である。
好ましくは、第２のデジタル信号処理部は、第２のデジタル信号系列が入力される入力端子と、第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部と、インタポレーション処理部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成である。
また、第２のデジタル信号処理部は、第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数のインタポレーション処理部と、複数のインタポレーション処理部が出力したデジタル信号系列を加算する第２の加算部と、第２の加算部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
また、第１のデジタル信号処理部は、第１のデジタル信号系列が入力される入力端子と、第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部とを含む構成であってもよい。
また、第２のデジタル信号処理部は、第２のデジタル信号系列が入力される入力端子と、第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部と、インタポレーション処理部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
また、第２のデジタル信号処理部は、第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数の直線近似部と、複数のインタポレーション処理部が出力したデジタル信号系列を加算する第２の加算部と、第２の加算部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
好ましくは、出力端子の標本化周波数は、会話音声データの標本化周波数の倍数である。また、第２のデジタル信号処理部に入力されるデジタル信号系列の標本化周波数は、２７ＭＨｚ、３８２ｋＨｚ、又は１２ＭＨｚのいずれかを基準周波数とする。
また、本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する変換方法にも向けれている。そして上記目的を達成するために、本発明の変換方法は、第１のデジタル信号処理ステップと、第２のデジタル信号処理ステップと、加算ステップと、出力ステップとを備える。第１のデジタル信号処理ステップは、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理ステップは、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算ステップは、第１のデジタル信号処理ステップで出力されるデジタル信号系列と、第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する。出力ステップは、加算ステップによって加算されたデジタル信号系列を出力端子から出力する。また、第１のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
また、本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する集積回路にも向けれている。そして上記目的を達成するために、本発明の集積回路は、第１のデジタル信号処理ステップと、第２のデジタル信号処理ステップと、加算ステップと、出力ステップとを備える。第１のデジタル信号処理ステップは、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理ステップは、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算ステップは、第１のデジタル信号処理ステップで出力されるデジタル信号系列と、第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する。出力ステップは、加算ステップによって加算されたデジタル信号系列を、出力端子から出力する。また、第１のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
本発明のサンプリングレート変換演算装置によれば、低遅延性が求められる会話音声データに関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータに関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子の標本化周波数に合わせることができる。このように、会話音声データとオーディオデータとを別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。また、システムの負荷が減少することで、ハードウエアのコストや電力消費量を大幅に抑制することができる。
図１は、本発明の一実施形態に係るサンプリングレート変換演算装置の構成を示すブロック図である。 図２は、サンプリングレート変換演算装置が各部で扱う信号を説明する図である。 図３は、インタポレーション処理部１０４の詳細な構成例を示すブロック図である。 図４は、インタポレーション処理部１０４に入力されるデジタル信号系列Ｆ１と源信号との関係を表す図である。 図５は、インタポレータ１０４１で０を挿入された後のデジタル信号系列Ｆ１を示す図である。 図６は、０を挿入する前のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。 図７は、インタポレータ１０４１を通過した後のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。 図８は、インタポレーションフィルタ１０４２を通過した後のデジタル信号系列に含まれる周波数成分を示す図である。 図９は、インタポレーションフィルタ１０４２を通過した後のデジタル信号系列Ｆ１の値を示す図である。 図１０は、デシメーション処理部１１０の詳細な構成例を示すブロック図である。 図１１は、サンプリングレート変換演算装置を備えるデジタルデータ処理機器のハードウェア構成を示すブロック図である。 図１２は、２チャネルのデジタル信号系列を合成するサンプリングレート変換演算装置の構成を示す図である。 図１３は、直線近似によって標本化間隔の減少させる方法を説明する図である。 図１４は、直線近似によって標本化間隔を減少させるサンプリングレート変換演算装置の構成を示すブロック図である。 図１５は、従来のサンプリングレート変換演算装置の構成を示すブロック図である。 図１６は、従来のサンプリングレート変換演算装置が各部で扱う信号を説明する図である。
符号の説明
１０１〜１０３、３０１ 入力端子
１１１、３０５ 出力端子
１０４〜１０６、３０４ インタポレーション処理部
１０４１ インタポレータ
１０４２ インタポレーションフィルタ
１０７、１０８ 加算部
１０９ バッファ部
１１０、３０４ デシメーション処理部
１１０１ デシメーションフィルタ
１１０２ デシメータ
３０３ 信号線
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係るサンプリングレート変換演算装置の構成を示すブロック図である。図１では、３チャネルの異なるサンプリング周波数のデジタル信号系列を合成する場合のサンプリングレート変換演算装置について説明する。図１に示すサンプリングレート変換演算装置において、１つのチャネルから入力されるデジタル信号系列は、会話音声データであり、残りのチャネルから入力されるデジタル信号系列は、オーディオデータであるものとする。
図１において、サンプリングレート変換演算装置は、入力端子１０１〜１０３、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、バッファ部１０９、デシメーション処理部１１０、及び出力端子１１１を備える。また、入力端子１０１、及び第１のインタポレーション処理部１０４を合わせて、第１のデジタル信号処理部と記す。また、入力端子１０２〜１０３、インタポレーション処理部１０５〜１０６、第２の加算部１０８、及びデシメーション処理部１１０を合わせて、第２のデジタル信号処理部と記す。
入力端子１０１〜１０３には、デジタル信号系列Ｆ１〜Ｆ３が入力される。インタポレーション処理部１０４〜１０６は、インタポレーション処理によって、入力端子１０１〜１０３から入力されるデジタル信号系列Ｆ１〜Ｆ３の標本化間隔を狭めデータ数を増大させる。ここでは、入力端子１０１から入力されるデジタル信号系列Ｆ１は、会話音声データであり、入力端子１０２、１０３から入力されるデジタル信号系列Ｆ２、Ｆ３は、オーディオデータであるものとする。そのため、インタポレーション処理部１０４は、会話音声データを扱うことになり、インタポレーション処理部１０５、１０６は、オーディオデータを扱うことになる。
図２は、サンプリングレート変換演算装置が各部で扱う信号を説明する図である。図２を参照して、入力端子１０１には、デジタル信号系列Ｆ１として、移動体通信で利用される３８４ｋＨｚ基準の８ｋＨｚで標本化されたＡＭＲのデコードデータが入力されるものとする。入力端子１０２には、デジタル信号系列Ｆ２として、放送系で利用される２７ＭＨｚ基準の４４．１ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。入力端子１０３には、デジタル信号系列Ｆ３として、移動体通信で利用される３８４ｋＨｚ基準の１６ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。また、出力端子１１１から出力されるデジタル信号系列Ｆｏｕｔの標本化周波数は、ＭＩＤＩ機器などの内部クロックを利用する装置との親和性を考慮して、１２ＭＨｚ基準の３２ｋＨｚであるものとする。
なお、サンプリングレート変換演算装置には、デジタル信号系列Ｆ１〜Ｆ３として、これら以外の周波数で標本化されたデコードデータが入力されてもよい。例えば、デジタル信号系列Ｆ２又はＦ３として、４８ｋＨｚで標本化されたＡＡＣのデコーダデータが入力される場合もある。
デジタル信号系列Ｆ１として入力されたＡＭＲのデコーダデータ、及びデジタル信号系列Ｆ３として入力されたＡＡＣのデコーダデータの詳細については、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）によるＷＣＤＭＡ伝送規格書であるＴＳ２５．１３３、ＴＳ２５．２１１、及びＡＭＲのコーデック規格であるＴＳ２６．０９０等に記載されている。また、デジタル信号系列Ｆ２として入力されたＡＡＣのデコーダデータの詳細については、ＡＲＩＢ規格書等に記載されている。
入力端子１０１から入力されたデジタル信号系列Ｆ１は、インタポレーション処理部１０４に入力される。インタポレーション処理部１０１は、インタポレーション処理によって、会話音声データであるデジタル信号系列Ｆ１を出力端子１１１の標本化周波数に合わせて出力する。この例では、インタポレーション処理部１０４は、デジタル信号系列Ｆ１の標本化周波数を４倍に増加させる。
また、入力端子１０２、１０３から入力されるデジタル信号系列Ｆ２、Ｆ３は、インタポレーション処理部１０５、１０６に入力される。インタポレーション処理部１０５及び１０６は、インタポレーション処理によって、オーディオデータであるデジタル信号系列Ｆ２及びＦ３を同じ標本化間隔に揃えて出力する。この例では、インタポレーション処理部１０５は、デジタル信号系列Ｆ２の標本化周波数を２７２倍に増加させる。インタポレーション処理部１０６は、デジタル信号系列Ｆ２の標本化周波数を７５０倍に増加させる。
第２の加算部１０８は、インタポレーション処理部１０５から出力されたデジタル信号系列と、インタポレーション処理部１０６から出力されたデジタル信号系列とを加算する。デシメーション処理部１１０は、デシメーション処理によって、第２の加算部１０８から出力されたデジタル信号系列を出力端子１１１の標本化周波数に合わせて出力する。第１の加算部１０７は、デシメーション処理部１１０でデシメーション処理されたオーディオデータと、インタポレーション処理部１０４でインタポレーション処理された会話音声データとを加算する。バッファ部１０９は、デシメーションされたオーディオデータを蓄積するためのバッファである。
すなわち、第１のデジタル信号処理部（インタポレーション処理部１０４）は、デジタル信号系列Ｆ１の標本化周波数を、出力端子１０１の標本化周波数に合わせて所定の整数倍（この例では４倍）に増加させている。第２のデジタル信号処理部（インタポレーション処理部１０５、１０６、第２の加算部１０８、及びデシメーション処理部１１０）は、デジタル信号系列Ｆ２及びＦ３の標本化周波数を、出力端子１０１の標本化周波数に合わせて所定の有理数倍（この例では、デジタル信号系列Ｆ２を２７２／３７５倍に、デジタル信号系列Ｆ３を７５０／３７５倍）に変倍にさせている。
上述した構成によれば、サンプリングレート変換演算装置は、入力端子１０１から入力された会話音声データ（デジタル信号系列Ｆ１）に関して、出力端子１１１に合わせたインタポレーション処理だけを行えばよく、従来のサンプリングレート変換演算装置で必要であったデシメーション処理を行う必要がない。すなわち、デシメーション処理部１１０は、会話音声データ（デジタル信号系列Ｆ１）をデジメーション処理する必要がないため、高頻度で動作する必要がなくなる。また、インタポレーション処理の倍数も出力端子１１１に合わせた倍数だけになるので、上述した例では、会話音声データのデータ量も４倍までしか増えない。また、データ量が減っている分、第１の加算部１０７にかかる負荷も少なくなる。
オーディオ等のストリームデータは、１秒から数秒程度の処理遅延が発生しても実用上ほとんど問題にならない。そのため、第１の加算部１０７のオーディオデータ用の入力ポートに、バッファ部１０９を接続することにより、計算量が多い第２のデジタル信号処理部（すなわち、インタポレーション処理部１０５、１０６、第２の加算部１０８、及びデシメーション処理部１１０）を、低ビットレートかつ高頻度の会話音声データの処理タイミングから切り離すことができる。これにより、サンプリングレート変換演算装置は、第２のデジタル信号処理部で行われる一連の処理をシステムの空き時間等を利用して、効率的に実施できるようになる。なお、バッファ部１０９は、サンプリングレート変換演算装置にとって必須の構成ではない。
次に、インタポレーション処理部１０４及びデシメーション処理部１１０の詳細について、図３〜１０を用いて説明する。図３は、インタポレーション処理部１０４の詳細な構成例を示すブロック図である。図３において、インタポレーション処理部１０４は、インタポレータ１０４１及びインタポレーションフィルタ１０４２を含む。なお、インタポレーション処理部１０５及びインタポレーション処理部１０６も、図３と同様の構成である。
図４は、インタポレーション処理部１０４に入力されるデジタル信号系列Ｆ１と源信号との関係を表す図である。図４において、縦軸はデジタル信号系列Ｆ１の値（強さ）を、横軸は時間を表している。図４に示すように、実線で示した源信号（参照符号Ａ）は、菱形の点（参照符号Ｂ）で示したデジタル信号系列Ｆ１として、インタポレーション処理部１０４に入力される。
インタポレータ１０４１は、入力端子１０１から入力されたデジタル信号系列Ｆ１に必要な倍数分の０を挿入する。図５は、インタポレータ１０４１で０を挿入された後のデジタル信号系列Ｆ１を示す図である。ここでは、インタポレータ１０４１は、デジタル信号系列Ｆ１の標本化間隔を１／４に狭めている。図５において、菱形の点（参照符号Ｃ）は、挿入された０点を示す。インタポレータ１０４１を通過して０が挿入されたデジタル信号系列Ｆ１は、周波数成分で見ると源信号以外に高周波の信号成分を含む。図６は、０を挿入する前のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。
図７は、インタポレータ１０４１を通過した後のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。図７において、０〜π／４（参照符号Ｘ）で示される範囲が源信号から含まれている成分であり、π／４〜π（参照符号Ｙ）で示される範囲が０挿入で雑音として含まれてしまった成分である。すなわち、インタポレータ１０４１を通過したデジタル信号系列Ｆ１は、０を３つ挿入されたことにより、３つの成分（イメージ）を含んでいることが判る。
図７において、π以上の成分はπ以下の成分の折り返しであって、π／４からπまでの成分は、０挿入で紛れ込んでしまった雑音成分である。そのため、インタポレータ１０４１を通過したデジタル信号系列Ｆ１は、０からπ／４までの成分だけを通過させるローパスフィルタ（イメージ除去フィルタ）を用いれば、図８で示す周波数成分を含む信号となる。すなわち、雑音成分を含む信号から元の信号成分を復元することができる。このフィルタ処理を行うのがインタポレーションフィルタ１０４２である。デジタル信号処理におけるローパスフィルタとして代表的なものに、ＦＩＲフィルタなどがあるが、本発明の骨子とは無関係であるため説明を割愛する。
図９は、インタポレーションフィルタ１０４２を通過した後のデジタル信号系列Ｆ１の値を示す図である。図９に示したデジタル信号系列Ｆ１は、雑音成分が除去され、元の信号成分のみを含むため、三角の点（参照符号Ｄ）に示されるように滑らかなカーブを描いていることがわかる。
図１０は、デシメーション処理部１１０の詳細な構成例を示すブロック図である。図１０において、デシメーション処理部１１０は、デシメーションフィルタ１１０１及びデシメータ１１０２を含む。デシメーション処理部１１０に入力されたデジタル信号系列は、デシメーションフィルタ１１０１に入力される。デシメーションフィルタ１１０１は、ローパスフィルタであり、デシメータ１１０２で間引きされた後の標本化間隔に合わせて、入力されたデジタル信号系列の高周波成分を除去する。デシメータ１１０２は、出力端子１１１の標本化周波数に合わせて、入力されたデジタル信号系列の標本化間隔を整数倍に増加させる。
本発明のサンプリングレート変換演算装置は、例えば、図１１に示すデジタルデータ処理機器で動作するものとする。デジタルデータ処理機器は、例えば、オーディオ機器、ビデオ機器、パーソナルコンピュータ、及び携帯情報端末などである。図１１において、デジタルデータ処理機器は、ＣＰＵ２０１、ＤＳＰ２０２、Ａ／Ｄ−Ｄ／Ａコンバータ２０３、Ｉ／Ｏコントローラ２０４、バス２０５、フラッシュＲＯＭ２０６、及びＤＲＡＭ２０７を備える。フラッシュＲＯＭ２０６は、ＣＰＵやＤＳＰで動作するプログラムを格納する。ＤＲＡＭ２０７は、各種処理における中間データ等を格納する。
以上のように、本発明の一実施形態に係るサンプリングレート変換演算装置によれば、低遅延性が求められる会話音声データに関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子１１１の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータに関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子１１１の標本化周波数に合わせることができる。このように、会話音声データとオーディオデータとを別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。また、システムの負荷が減少することで、ハードウエアのコストや電力消費量を大幅に抑制することができる。
なお、上述した説明では、サンプリングレート変換演算装置は、３チャネルの異なるサンプリング周波数のデジタル信号系列を合成する例を示したが、合成するチャネル数は、３チャネルに限定されるものではない。例えば、サンプリングレート変換演算装置は、２チャネルのデジタル信号系列を合成してもよいし（図１２参照）、４チャネル以上のデジタル信号系列を合成してもよいものとする。図１２は、２チャネルのデジタル信号系列を合成するサンプリングレート変換演算装置の構成を示す図である。
図１２に示すサンプリングレート変換演算装置においても、低遅延性が求められる会話音声データ（あるいは、標本化周波数が出力端子１１１と整数倍の関係にあるデジタル信号系列）に関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子１１１の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータ（あるいは、標本化周波数が出力端子１１１と整数倍の関係にないデジタル信号系列）に関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子１１１の標本化周波数に合わせることができる。このように、デジタル信号系列Ｆ１とデジタル信号系列Ｆ２を別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。
また、本発明のサンプリングレート変換演算装置は、インタポレーション処理によってデジタル信号系列の標本化間隔を減少させていたが、減少させる倍数が少ない場合には、図１３に示すような直線近似によって、デジタル信号系列の標本化間隔を減少させる方法も考えられる。図１４は、直線近似によって標本化間隔を減少させるサンプリングレート変換演算装置の構成を示すブロック図である。この場合、サンプリングレート変換演算装置は、インタポレーション処理部１０４〜１０６の代わりに、直線近似によって標本化間隔を減少させる直線近似部１０４ａ〜１０６ａを備えるものとする。
また、上述した説明では、主にデジタル信号系列の加算処理について述べたが、線形時不変システムの成立条件に照らし合わせれば、デジタル信号系列の減算処理、及び各種のフィルタ処理等についても、会話音声データとオーディオデータとを別々に処理することで、同様の効果を得ることができる。
また、サンプリングデータ変換演算装置において、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、及びデジメーション処理部１１０などの機能ブロックは、プログラムとして動作しても良い。このプログラムは、１つのＣＰＵ上で動作しても良いし、各機能ブロックの処理を分けて複数のＣＰＵ上で動作しても良い。
また、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、及びデジメーション処理部１１０などの機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されても良い。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現しても良い。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギャラブル・プロセッサを利用しても良い。さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行っても良い。例えば、バイオ技術の適応などが可能性としてありえる。
本発明のサンプリングレート変換演算装置は、高性能オーディオミキサ等を実現する技術として有用である。
本発明は、サンプリングレート変換演算装置に関し、より特定的には、複数のデジタル信号系列のサンプリングレートを変換するサンプリングレート変換演算装置に関する。
近年のデジタルデバイスの発達を背景として、従来アナログ回路で実現していた様々な信号処理回路が、デジタル信号処理により実現されるようになった。
デジタル信号処理では、入力信号を離散時点で標本化し、これをデジタル数値で量子化したデジタル信号系列を使って各種の処理を実現する。一般的によく利用されている線形時不変システム（ｌｉｎｅａｒ ｔｉｍｅ ｉｎｖａｒｉａｎｔ ｓｙｓｔｅｍ）では、標本化の時間間隔が常に一定であるものとみなしているため、標本化の時間間隔が異なるデジタル信号系列同士を同時に扱うことはできない。
サンプリングレート変換演算装置（もしくは、リサンプリングシステム）とは、デジタル信号系列の標本化の時間間隔を変換するための装置である。従来のサンプリングレート変換演算装置は、標本化間隔（逆数を「サンプリング周波数」、もしくは「標本化周波数」ともいう）を整数分の１に狭めるインタポレーション処理部と、標本化間隔を整数倍に延ばすデシメーション処理部からなっていた（例えば、特許文献１参照）。図１５は、従来のサンプリングレート変換演算装置の構成を示すブロック図である。図１５において、従来のサンプリング変換演算装置は、入力端子３０１、インタポレーション処理部３０２、信号線３０３、デシメーション処理部３０４、及び出力端子３０５を備える。
インタポレーション処理部３０２に入力されたデジタル信号系列は、インタポレーション処理によって、標本化間隔を整数分の１に狭められた信号として、信号線３０３から出力される。インタポレーション処理が施されたデジタル信号系列は、標本化間隔を狭められた倍数分だけ標本点のデータ量が増える。この増えたデータ量を間引きするため、デシメーション処理部３０４は、デジタル信号系列の標本化間隔を整数倍に延ばして、データ量を調整している。
これらの一連の処理により、従来のサンプリングレート変換演算装置は、入力端子３０１から入力されたデジタル信号系列に対して、有理数比で標本化間隔の変換を行い、変換後のデジタル信号系列を出力端子３０５から出力していた。
特開平８−４６４８４号公報
しかしながら、従来のサンプリングレート変換演算装置においては、高音質であることが要求されるオーディオデータと、高音質であることよりも低遅延性が求められる会話音声データとを、同時に処理して合成するような場合、それぞれの標本化間隔の基準となる周波数の最小公倍数に相当する周波数が非常に高くなるため、会話音声データに対する処理負荷が著しく増大するという課題を有していた。
例えば、従来のサンプリングレート変換演算装置が、標本化周波数が異なる３つのデジタル信号系列Ｆ１１〜Ｆ１３を、同時に処理して合成して、デジタル信号系列Ｆ１５を出力する場合を考える。デジタル信号系列Ｆ１１〜Ｆ１３は、図１６に一例を示したように、一般的に利用されている会話音声やオーディオなどのデジタル信号系列である。ここでは、デジタル信号系列Ｆ１１として、移動体通信で利用される３８４ｋＨｚ基準の８ｋＨｚで標本化されたＡＭＲのデコードデータが入力されるものとする。デジタル信号系列Ｆ１２として、放送系で利用される２７ＭＨｚ基準の４４．１ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。デジタル信号系列Ｆ１３として、移動体通信で利用される３８４ｋＨｚ基準の１６ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。
また、出力端子３０５から出力されるデジタル信号系列Ｆ１５の標本化周波数は、ＭＩＤＩ機器などの内部クロックを利用する装置との親和性を考慮して、１２ＭＨｚ基準の３２ｋＨｚであるものとする。図１６を参照して、デジタル信号系列Ｆ１１の標本化周波数と、デジタル信号系列Ｆ１５の標本化周波数とは、整数比（すなわち、Ｆ１１：Ｆ１５＝１：４）の関係になっている。
このような場合、インタポレーション処理部３０２は、入力信号であるデジタル信号系列Ｆ１１〜Ｆ１３を標本化周波数が１２ＭＨｚの信号（すなわち、Ｆ１４に示す内部処理用のデジタル信号系列）に揃えなければ、互いに加算して合成できない。また、デシメーション処理部３０４は、標本化周波数が１２ＭＨｚであるデジタル信号系列Ｆ１４を、標本化周波数が３２ｋＨｚであるデジタル信号系列Ｆ１５にデシメーション処理しなければならない。
デジタル信号系列Ｆ１１は、標本化間隔が１２５μｓｅｃであるため、標本化周波数を１２ＭＨｚに合わせて標本化間隔を狭めると、データ量が１５００倍に増えることになる。加えて、デジタル信号系列Ｆ１１は、会話音声データであるため、遅延時間を一定の時間以内にする必要があり、高頻度に処理しなければ、相づちなどのノンバーバルな音声信号が話し手と聞き手とでかみ合わなくなり、会話の品質が大幅に損なわれてしまう。
そのため、従来のサンプリングレート変換演算装置において、インタポレーション処理部３０２及びデシメーション処理部３０４は、高負荷でありながら常に高頻度で動作しなければならず、システムに多大な負荷をかけ、ハードウエアコストの増加や、電力消費の増大の要因となっていた。
それ故に、本発明の目的は、会話音声データが要求する低遅延性と、オーディオデータが要求する音質とを同時に満足する、安価で高性能なサンプリングレート変換演算装置を提供することである。
本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換するサンプリングレート変換演算装置に向けられている。そして、上記目的を達成させるために、本発明のサンプリングレート変換演算装置は、第１のデジタル信号処理部と、第２のデジタル信号処理部と、加算部と、出力端子とを備える。
第１のデジタル信号処理部は、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理部は、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算部は、第１のデジタル信号処理部から出力されるデジタル信号系列と、第２のデジタル信号処理部から出力されるデジタル信号系列とを加算する。出力端子は、加算部によって加算されたデジタル信号系列を出力する。第１のデジタル信号処理部は、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理部は、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
第１のデジタル信号系列は、会話音声データである。この場合、第１のデジタル信号処理部は、会話音声データの標本化周波数を所定の整数倍に増加させる。また、第２のデジタル信号系列は、オーディオデータである。この場合、第２のデジタル信号処理部は、オーディオデータの標本化周波数を所定の有理数倍に変倍させる。
好ましくは、サンプリングレート変換演算装置は、加算部と第２のデジタル信号処理部との間に、第２のデジタル信号処理部が出力したデジタル信号系列を一時的に蓄えるためのバッファをさらに備える。
好ましくは、第１のデジタル信号処理部は、第１のデジタル信号系列が入力される入力端子と、第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部とを含む構成である。
好ましくは、第２のデジタル信号処理部は、第２のデジタル信号系列が入力される入力端子と、第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部と、インタポレーション処理部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成である。
また、第２のデジタル信号処理部は、第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数のインタポレーション処理部と、複数のインタポレーション処理部が出力したデジタル信号系列を加算する第２の加算部と、第２の加算部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
また、第１のデジタル信号処理部は、第１のデジタル信号系列が入力される入力端子と、第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部とを含む構成であってもよい。
また、第２のデジタル信号処理部は、第２のデジタル信号系列が入力される入力端子と、第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部と、直線近似部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
また、第２のデジタル信号処理部は、第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数の直線近似部と、複数の直線近似部が出力したデジタル信号系列を加算する第２の加算部と、第２の加算部が出力したデジタル信号系列の標本化周波数を、出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含む構成であってもよい。
好ましくは、出力端子の標本化周波数は、会話音声データの標本化周波数の倍数である。また、第２のデジタル信号処理部に入力されるデジタル信号系列の標本化周波数は、２７ＭＨｚ、３８２ｋＨｚ、又は１２ＭＨｚのいずれかを基準周波数とする。
また、本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する変換方法にも向けれている。そして上記目的を達成するために、本発明の変換方法は、第１のデジタル信号処理ステップと、第２のデジタル信号処理ステップと、加算ステップと、出力ステップとを備える。第１のデジタル信号処理ステップは、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理ステップは、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算ステップは、第１のデジタル信号処理ステップで出力されるデジタル信号系列と、第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する。出力ステップは、加算ステップによって加算されたデジタル信号系列を出力端子から出力する。また、第１のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
また、本発明は、少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する集積回路にも向けれている。そして上記目的を達成するために、本発明の集積回路は、第１のデジタル信号処理ステップと、第２のデジタル信号処理ステップと、加算ステップと、出力ステップとを備える。第１のデジタル信号処理ステップは、第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる。第２のデジタル信号処理ステップは、第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる。加算ステップは、第１のデジタル信号処理ステップで出力されるデジタル信号系列と、第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する。出力ステップは、加算ステップによって加算されたデジタル信号系列を、出力端子から出力する。また、第１のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第１のデジタル信号系列の標本化周波数を増加させる倍数を決定する。第２のデジタル信号処理ステップは、出力端子の標本化周波数に合わせて、第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定する。
本発明のサンプリングレート変換演算装置によれば、低遅延性が求められる会話音声データに関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータに関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子の標本化周波数に合わせることができる。このように、会話音声データとオーディオデータとを別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。また、システムの負荷が減少することで、ハードウエアのコストや電力消費量を大幅に抑制することができる。
以下、本発明の実施形態について、図面を参照しながら説明する。
図１は、本発明の一実施形態に係るサンプリングレート変換演算装置の構成を示すブロック図である。図１では、３チャネルの異なるサンプリング周波数のデジタル信号系列を合成する場合のサンプリングレート変換演算装置について説明する。図１に示すサンプリングレート変換演算装置において、１つのチャネルから入力されるデジタル信号系列は、会話音声データであり、残りのチャネルから入力されるデジタル信号系列は、オーディオデータであるものとする。
図１において、サンプリングレート変換演算装置は、入力端子１０１〜１０３、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、バッファ部１０９、デシメーション処理部１１０、及び出力端子１１１を備える。また、入力端子１０１、及び第１のインタポレーション処理部１０４を合わせて、第１のデジタル信号処理部と記す。また、入力端子１０２〜１０３、インタポレーション処理部１０５〜１０６、第２の加算部１０８、及びデシメーション処理部１１０を合わせて、第２のデジタル信号処理部と記す。
入力端子１０１〜１０３には、デジタル信号系列Ｆ１〜Ｆ３が入力される。インタポレーション処理部１０４〜１０６は、インタポレーション処理によって、入力端子１０１〜１０３から入力されるデジタル信号系列Ｆ１〜Ｆ３の標本化間隔を狭めデータ数を増大させる。ここでは、入力端子１０１から入力されるデジタル信号系列Ｆ１は、会話音声データであり、入力端子１０２、１０３から入力されるデジタル信号系列Ｆ２、Ｆ３は、オーディオデータであるものとする。そのため、インタポレーション処理部１０４は、会話音声データを扱うことになり、インタポレーション処理部１０５、１０６は、オーディオデータを扱うことになる。
図２は、サンプリングレート変換演算装置が各部で扱う信号を説明する図である。図２を参照して、入力端子１０１には、デジタル信号系列Ｆ１として、移動体通信で利用される３８４ｋＨｚ基準の８ｋＨｚで標本化されたＡＭＲのデコードデータが入力されるものとする。入力端子１０２には、デジタル信号系列Ｆ２として、放送系で利用される２７ＭＨｚ基準の４４．１ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。入力端子１０３には、デジタル信号系列Ｆ３として、移動体通信で利用される３８４ｋＨｚ基準の１６ｋＨｚで標本化されたＡＡＣのデコードデータが入力されるものとする。また、出力端子１１１から出力されるデジタル信号系列Ｆｏｕｔの標本化周波数は、ＭＩＤＩ機器などの内部クロックを利用する装置との親和性を考慮して、１２ＭＨｚ基準の３２ｋＨｚであるものとする。
なお、サンプリングレート変換演算装置には、デジタル信号系列Ｆ１〜Ｆ３として、これら以外の周波数で標本化されたデコードデータが入力されてもよい。例えば、デジタル信号系列Ｆ２又はＦ３として、４８ｋＨｚで標本化されたＡＡＣのデコードデータが入力される場合もある。
デジタル信号系列Ｆ１として入力されたＡＭＲのデコードデータ、及びデジタル信号系列Ｆ３として入力されたＡＡＣのデコードデータの詳細については、３ＧＰＰ（３ｒｄ Ｇｅｎｅｒａｔｉｏｎ Ｐａｒｔｎｅｒｓｈｉｐ Ｐｒｏｊｅｃｔ）によるＷＣＤＭＡ伝送規格書であるＴＳ２５．１３３、ＴＳ２５．２１１、及びＡＭＲのコーデック規格であるＴＳ２６．０９０等に記載されている。また、デジタル信号系列Ｆ２として入力されたＡＡＣのデコードデータの詳細については、ＡＲＩＢ規格書等に記載されている。
入力端子１０１から入力されたデジタル信号系列Ｆ１は、インタポレーション処理部１０４に入力される。インタポレーション処理部１０１は、インタポレーション処理によって、会話音声データであるデジタル信号系列Ｆ１を出力端子１１１の標本化周波数に合わせて出力する。この例では、インタポレーション処理部１０４は、デジタル信号系列Ｆ１の標本化周波数を４倍に増加させる。
また、入力端子１０２、１０３から入力されるデジタル信号系列Ｆ２、Ｆ３は、インタポレーション処理部１０５、１０６に入力される。インタポレーション処理部１０５及び１０６は、インタポレーション処理によって、オーディオデータであるデジタル信号系列Ｆ２及びＦ３を同じ標本化間隔に揃えて出力する。この例では、インタポレーション処理部１０５は、デジタル信号系列Ｆ２の標本化周波数を２７２倍に増加させる。インタポレーション処理部１０６は、デジタル信号系列Ｆ３の標本化周波数を７５０倍に増加させる。
第２の加算部１０８は、インタポレーション処理部１０５から出力されたデジタル信号系列と、インタポレーション処理部１０６から出力されたデジタル信号系列とを加算する。デシメーション処理部１１０は、デシメーション処理によって、第２の加算部１０８から出力されたデジタル信号系列を出力端子１１１の標本化周波数に合わせて出力する。第１の加算部１０７は、デシメーション処理部１１０でデシメーション処理されたオーディオデータと、インタポレーション処理部１０４でインタポレーション処理された会話音声データとを加算する。バッファ部１０９は、デシメーションされたオーディオデータを蓄積するためのバッファである。
すなわち、第１のデジタル信号処理部（インタポレーション処理部１０４）は、デジタル信号系列Ｆ１の標本化周波数を、出力端子１０１の標本化周波数に合わせて所定の整数倍（この例では４倍）に増加させている。第２のデジタル信号処理部（インタポレーション処理部１０５、１０６、第２の加算部１０８、及びデシメーション処理部１１０）は、デジタル信号系列Ｆ２及びＦ３の標本化周波数を、出力端子１０１の標本化周波数に合わせて所定の有理数倍（この例では、デジタル信号系列Ｆ２を２７２／３７５倍に、デジタル信号系列Ｆ３を７５０／３７５倍）に変倍にさせている。
上述した構成によれば、サンプリングレート変換演算装置は、入力端子１０１から入力された会話音声データ（デジタル信号系列Ｆ１）に関して、出力端子１１１に合わせたインタポレーション処理だけを行えばよく、従来のサンプリングレート変換演算装置で必要であったデシメーション処理を行う必要がない。すなわち、デシメーション処理部１１０は、会話音声データ（デジタル信号系列Ｆ１）をデジメーション処理する必要がないため、高頻度で動作する必要がなくなる。また、インタポレーション処理の倍数も出力端子１１１に合わせた倍数だけになるので、上述した例では、会話音声データのデータ量も４倍までしか増えない。また、データ量が減っている分、第１の加算部１０７にかかる負荷も少なくなる。
オーディオ等のストリームデータは、１秒から数秒程度の処理遅延が発生しても実用上ほとんど問題にならない。そのため、第１の加算部１０７のオーディオデータ用の入力ポートに、バッファ部１０９を接続することにより、計算量が多い第２のデジタル信号処理部（すなわち、インタポレーション処理部１０５、１０６、第２の加算部１０８、及びデシメーション処理部１１０）を、低ビットレートかつ高頻度の会話音声データの処理タイミングから切り離すことができる。これにより、サンプリングレート変換演算装置は、第２のデジタル信号処理部で行われる一連の処理をシステムの空き時間等を利用して、効率的に実施できるようになる。なお、バッファ部１０９は、サンプリングレート変換演算装置にとって必須の構成ではない。
次に、インタポレーション処理部１０４及びデシメーション処理部１１０の詳細について、図３〜１０を用いて説明する。図３は、インタポレーション処理部１０４の詳細な構成例を示すブロック図である。図３において、インタポレーション処理部１０４は、インタポレータ１０４１及びインタポレーションフィルタ１０４２を含む。なお、インタポレーション処理部１０５及びインタポレーション処理部１０６も、図３と同様の構成である。
図４は、インタポレーション処理部１０４に入力されるデジタル信号系列Ｆ１と源信号との関係を表す図である。図４において、縦軸はデジタル信号系列Ｆ１の値（強さ）を、横軸は時間を表している。図４に示すように、実線で示した源信号（参照符号Ａ）は、菱形の点（参照符号Ｂ）で示したデジタル信号系列Ｆ１として、インタポレーション処理部１０４に入力される。
インタポレータ１０４１は、入力端子１０１から入力されたデジタル信号系列Ｆ１に必要な倍数分の０を挿入する。図５は、インタポレータ１０４１で０を挿入された後のデジタル信号系列Ｆ１を示す図である。ここでは、インタポレータ１０４１は、デジタル信号系列Ｆ１の標本化間隔を１／４に狭めている。図５において、菱形の点（参照符号Ｃ）は、挿入された０点を示す。インタポレータ１０４１を通過して０が挿入されたデジタル信号系列Ｆ１は、周波数成分で見ると源信号以外に高周波の信号成分を含む。図６は、０を挿入する前のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。
図７は、インタポレータ１０４１を通過した後のデジタル信号系列Ｆ１に含まれる周波数成分を示す図である。図７において、０〜π／４（参照符号Ｘ）で示される範囲が源信号から含まれている成分であり、π／４〜π（参照符号Ｙ）で示される範囲が０挿入で雑音として含まれてしまった成分である。すなわち、インタポレータ１０４１を通過したデジタル信号系列Ｆ１は、０を３つ挿入されたことにより、３つの成分（イメージ）を含んでいることが判る。
図７において、π以上の成分はπ以下の成分の折り返しであって、π／４からπまでの成分は、０挿入で紛れ込んでしまった雑音成分である。そのため、インタポレータ１０４１を通過したデジタル信号系列Ｆ１は、０からπ／４までの成分だけを通過させるローパスフィルタ（イメージ除去フィルタ）を用いれば、図８で示す周波数成分を含む信号となる。すなわち、雑音成分を含む信号から元の信号成分を復元することができる。このフィルタ処理を行うのがインタポレーションフィルタ１０４２である。デジタル信号処理におけるローパスフィルタとして代表的なものに、ＦＩＲフィルタなどがあるが、本発明の骨子とは無関係であるため説明を割愛する。
図９は、インタポレーションフィルタ１０４２を通過した後のデジタル信号系列Ｆ１の値を示す図である。図９に示したデジタル信号系列Ｆ１は、雑音成分が除去され、元の信号成分のみを含むため、三角の点（参照符号Ｄ）に示されるように滑らかなカーブを描いていることがわかる。
図１０は、デシメーション処理部１１０の詳細な構成例を示すブロック図である。図１０において、デシメーション処理部１１０は、デシメーションフィルタ１１０１及びデシメータ１１０２を含む。デシメーション処理部１１０に入力されたデジタル信号系列は、デシメーションフィルタ１１０１に入力される。デシメーションフィルタ１１０１は、ローパスフィルタであり、デシメータ１１０２で間引きされた後の標本化間隔に合わせて、入力されたデジタル信号系列の高周波成分を除去する。デシメータ１１０２は、出力端子１１１の標本化周波数に合わせて、入力されたデジタル信号系列の標本化間隔を整数倍に増加させる。
本発明のサンプリングレート変換演算装置は、例えば、図１１に示すデジタルデータ処理機器で動作するものとする。デジタルデータ処理機器は、例えば、オーディオ機器、ビデオ機器、パーソナルコンピュータ、及び携帯情報端末などである。図１１において、デジタルデータ処理機器は、ＣＰＵ２０１、ＤＳＰ２０２、Ａ／Ｄ−Ｄ／Ａコンバータ２０３、Ｉ／Ｏコントローラ２０４、バス２０５、フラッシュＲＯＭ２０６、及びＤＲＡＭ２０７を備える。フラッシュＲＯＭ２０６は、ＣＰＵやＤＳＰで動作するプログラムを格納する。ＤＲＡＭ２０７は、各種処理における中間データ等を格納する。
以上のように、本発明の一実施形態に係るサンプリングレート変換演算装置によれば、低遅延性が求められる会話音声データに関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子１１１の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータに関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子１１１の標本化周波数に合わせることができる。このように、会話音声データとオーディオデータとを別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。また、システムの負荷が減少することで、ハードウエアのコストや電力消費量を大幅に抑制することができる。
なお、上述した説明では、サンプリングレート変換演算装置は、３チャネルの異なるサンプリング周波数のデジタル信号系列を合成する例を示したが、合成するチャネル数は、３チャネルに限定されるものではない。例えば、サンプリングレート変換演算装置は、２チャネルのデジタル信号系列を合成してもよいし（図１２参照）、４チャネル以上のデジタル信号系列を合成してもよいものとする。図１２は、２チャネルのデジタル信号系列を合成するサンプリングレート変換演算装置の構成を示す図である。
図１２に示すサンプリングレート変換演算装置においても、低遅延性が求められる会話音声データ（あるいは、標本化周波数が出力端子１１１と整数倍の関係にあるデジタル信号系列）に関しては、第１のデジタル信号処理部でインタポレーション処理だけを行うことで、速やかに出力端子１１１の標本化周波数に合わせることができる。一方、低遅延性よりも処理の精度が要求されるオーディオデータ（あるいは、標本化周波数が出力端子１１１と整数倍の関係にないデジタル信号系列）に関しては、第２のデジタル信号処理部を用いて、インタポレーション処理及びデシメーション処理を行うことで、高精度に出力端子１１１の標本化周波数に合わせることができる。このように、デジタル信号系列Ｆ１とデジタル信号系列Ｆ２を別々に処理できるため、システムにかかる負荷を減少させ、処理効率を向上させることができる。
また、本発明のサンプリングレート変換演算装置は、インタポレーション処理によってデジタル信号系列の標本化間隔を減少させていたが、減少させる倍数が少ない場合には、図１３に示すような直線近似によって、デジタル信号系列の標本化間隔を減少させる方法も考えられる。図１４は、直線近似によって標本化間隔を減少させるサンプリングレート変換演算装置の構成を示すブロック図である。この場合、サンプリングレート変換演算装置は、インタポレーション処理部１０４〜１０６の代わりに、直線近似によって標本化間隔を減少させる直線近似部１０４ａ〜１０６ａを備えるものとする。
また、上述した説明では、主にデジタル信号系列の加算処理について述べたが、線形時不変システムの成立条件に照らし合わせれば、デジタル信号系列の減算処理、及び各種のフィルタ処理等についても、会話音声データとオーディオデータとを別々に処理することで、同様の効果を得ることができる。
また、サンプリングレート変換演算装置において、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、及びデジメーション処理部１１０などの機能ブロックは、プログラムとして動作しても良い。このプログラムは、１つのＣＰＵ上で動作しても良いし、各機能ブロックの処理を分けて複数のＣＰＵ上で動作しても良い。
また、インタポレーション処理部１０４〜１０６、第１の加算部１０７、第２の加算部１０８、及びデジメーション処理部１１０などの機能ブロックは、典型的には集積回路であるＬＳＩとして実現される。これらは個別に１チップ化されても良いし、一部又は全てを含むように１チップ化されても良い。ここでは、ＬＳＩとしたが、集積度の違いにより、ＩＣ、システムＬＳＩ、スーパーＬＳＩ、ウルトラＬＳＩと呼称されることもある。また、集積回路化の手法はＬＳＩに限るものではなく、専用回路又は汎用プロセッサで実現しても良い。ＬＳＩ製造後に、プログラムすることが可能なＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）や、ＬＳＩ内部の回路セルの接続や設定を再構成可能なリコンフィギャラブル・プロセッサを利用しても良い。さらには、半導体技術の進歩又は派生する別技術によりＬＳＩに置き換わる集積回路化の技術が登場すれば、当然、その技術を用いて機能ブロックの集積化を行っても良い。例えば、バイオ技術の適応などが可能性としてありえる。
本発明のサンプリングレート変換演算装置は、高性能オーディオミキサ等を実現する技術として有用である。
本発明の一実施形態に係るサンプリングレート変換演算装置の構成を示すブロック図 サンプリングレート変換演算装置が各部で扱う信号を説明する図 インタポレーション処理部１０４の詳細な構成例を示すブロック図 インタポレーション処理部１０４に入力されるデジタル信号系列Ｆ１と源信号との関係を表す図 インタポレータ１０４１で０を挿入された後のデジタル信号系列Ｆ１を示す図 ０を挿入する前のデジタル信号系列Ｆ１に含まれる周波数成分を示す図 インタポレータ１０４１を通過した後のデジタル信号系列Ｆ１に含まれる周波数成分を示す図 インタポレーションフィルタ１０４２を通過した後のデジタル信号系列Ｆ１に含まれる周波数成分を示す図 インタポレーションフィルタ１０４２を通過した後のデジタル信号系列Ｆ１の値を示す図 デシメーション処理部１１０の詳細な構成例を示すブロック図 サンプリングレート変換演算装置を備えるデジタルデータ処理機器のハードウェア構成を示すブロック図 ２チャネルのデジタル信号系列を合成するサンプリングレート変換演算装置の構成を示す図 直線近似によって標本化間隔の減少させる方法を説明する図 直線近似によって標本化間隔を減少させるサンプリングレート変換演算装置の構成を示すブロック図 従来のサンプリングレート変換演算装置の構成を示すブロック図 従来のサンプリングレート変換演算装置が各部で扱う信号を説明する図
符号の説明
１０１〜１０３、３０１ 入力端子
１１１、３０５ 出力端子
１０４〜１０６、３０４ インタポレーション処理部
１０４１ インタポレータ
１０４２ インタポレーションフィルタ
１０７、１０８ 加算部
１０９ バッファ部
１１０、３０４ デシメーション処理部
１１０１ デシメーションフィルタ
１１０２ デシメータ
３０３ 信号線

Claims (14)

  1. 少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換するサンプリングレート変換演算装置であって、
    前記第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる第１のデジタル信号処理部と、
    前記第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる第２のデジタル信号処理部と、
    前記第１のデジタル信号処理部から出力されるデジタル信号系列と、前記第２のデジタル信号処理部から出力されるデジタル信号系列とを加算する加算部と、
    前記加算部によって加算されたデジタル信号系列を出力する出力端子とを備え、
    前記第１のデジタル信号処理部は、前記出力端子の標本化周波数に合わせて、前記第１のデジタル信号系列の標本化周波数を増加させる倍数を決定し、
    前記第２のデジタル信号処理部は、前記出力端子の標本化周波数に合わせて、前記第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定することを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  2. 前記第１のデジタル信号系列は、会話音声データであり、
    前記第１のデジタル信号処理部は、前記会話音声データの標本化周波数を所定の整数倍に増加させることを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  3. 前記第２のデジタル信号系列は、オーディオデータであり、
    前記第２のデジタル信号処理部は、前記オーディオデータの標本化周波数を所定の有理数倍に変倍させることを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  4. 前記加算部と前記第２のデジタル信号処理部との間に、前記第２のデジタル信号処理部が出力したデジタル信号系列を一時的に蓄えるためのバッファをさらに備えることを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  5. 前記第１のデジタル信号処理部は、
    前記第１のデジタル信号系列が入力される入力端子と、
    前記第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  6. 前記第２のデジタル信号処理部は、
    前記第２のデジタル信号系列が入力される入力端子と、
    前記第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させるインタポレーション処理部と、
    前記インタポレーション処理部が出力したデジタル信号系列の標本化周波数を、前記出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  7. 前記第２のデジタル信号処理部は、
    前記第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、
    前記複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数のインタポレーション処理部と、
    前記複数のインタポレーション処理部が出力したデジタル信号系列を加算する第２の加算部と、
    前記第２の加算部が出力したデジタル信号系列の標本化周波数を、前記出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  8. 前記第１のデジタル信号処理部は、
    前記第１のデジタル信号系列が入力される入力端子と、
    前記第１のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  9. 前記第２のデジタル信号処理部は、
    前記第２のデジタル信号系列が入力される入力端子と、
    前記第２のデジタル信号系列の標本化周波数を、所定の整数倍に増加させる直線近似部と、
    前記インタポレーション処理部が出力したデジタル信号系列の標本化周波数を、前記出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  10. 前記第２のデジタル信号処理部は、
    前記第２のデジタル信号系列を含む複数のデジタル信号系列が入力される複数の入力端子と、
    前記複数のデジタル信号系列の標本化周波数をそれぞれ整数倍に増加させて、互いに一致させる複数の直線近似部と、
    前記複数のインタポレーション処理部が出力したデジタル信号系列を加算する第２の加算部と、
    前記第２の加算部が出力したデジタル信号系列の標本化周波数を、前記出力端子の標本化周波数に合わせて整数分の１に減少させるデシメーション処理部とを含むことを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  11. 前記出力端子の標本化周波数は、会話音声データの標本化周波数の倍数であることを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  12. 前記第２のデジタル信号処理部に入力されるデジタル信号系列の標本化周波数は、２７ＭＨｚ、３８２ｋＨｚ、又は１２ＭＨｚのいずれかを基準周波数とすることを特徴とする、請求項１に記載のサンプリングレート変換演算装置。
  13. 少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する変換方法であって、
    前記第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる第１のデジタル信号処理ステップと、
    前記第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる第２のデジタル信号処理ステップと、
    前記第１のデジタル信号処理ステップで出力されるデジタル信号系列と、前記第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する加算ステップと、
    前記加算ステップによって加算されたデジタル信号系列を出力端子から出力する出力ステップとを備え、
    前記第１のデジタル信号処理ステップは、前記出力端子の標本化周波数に合わせて、前記第１のデジタル信号系列の標本化周波数を増加させる倍数を決定し、
    前記第２のデジタル信号処理ステップは、前記出力端子の標本化周波数に合わせて、前記第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定することを特徴とする、変換方法。
  14. 少なくとも第１及び第２のデジタル信号系列を含む複数のデジタル信号系列のサンプリングレートを変換する集積回路であって、
    前記第１のデジタル信号系列の標本化周波数を所定の整数倍に増加させる第１のデジタル信号処理ステップと、
    前記第２のデジタル信号系列の標本化周波数を所定の有理数倍に変倍させる第２のデジタル信号処理ステップと、
    前記第１のデジタル信号処理ステップで出力されるデジタル信号系列と、前記第２のデジタル信号処理ステップで出力されるデジタル信号系列とを加算する加算ステップと、
    前記加算ステップによって加算されたデジタル信号系列を、出力端子から出力する出力ステップとを備え、
    前記第１のデジタル信号処理ステップは、前記出力端子の標本化周波数に合わせて、前記第１のデジタル信号系列の標本化周波数を増加させる倍数を決定し、
    前記第２のデジタル信号処理ステップは、前記出力端子の標本化周波数に合わせて、前記第２のデジタル信号系列の標本化周波数を変倍させる有理数を決定することを特徴とする、集積回路。
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