JP2001256730A - デジタルミキシング回路 - Google Patents
デジタルミキシング回路Info
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Abstract
(57)【要約】
【課題】 簡単な構成で非同期の２つの入力デジタルオ
ーディオ信号をミキシングすることができるデジタルミ
キシング回路を提供する。 【解決手段】 第１の周波数でサンプリングされた第１
のデジタルオーディオ信号と第２の周波数でサンプリン
グされた第２のデジタルオーディオ信号とをミキシング
するデジタルミキシング回路であって、第１のデジタル
オーディオ信号を第３の周波数で再サンプリングする再
サンプリング手段と、再サンプリング手段で再サンプリ
ングされた第１のデジタルオーディオ信号を、所定期間
のみ出力するデータ制御手段と、データ制御手段で出力
制御された第１のデジタルオーディオ信号と第２のデジ
タルオーディオ信号とを加算する加算手段とを備える。
ーディオ信号をミキシングすることができるデジタルミ
キシング回路を提供する。 【解決手段】 第１の周波数でサンプリングされた第１
のデジタルオーディオ信号と第２の周波数でサンプリン
グされた第２のデジタルオーディオ信号とをミキシング
するデジタルミキシング回路であって、第１のデジタル
オーディオ信号を第３の周波数で再サンプリングする再
サンプリング手段と、再サンプリング手段で再サンプリ
ングされた第１のデジタルオーディオ信号を、所定期間
のみ出力するデータ制御手段と、データ制御手段で出力
制御された第１のデジタルオーディオ信号と第２のデジ
タルオーディオ信号とを加算する加算手段とを備える。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期の２つの入
力デジタルオーディオ信号をミキシングするデジタルミ
キシング回路に関する。
力デジタルオーディオ信号をミキシングするデジタルミ
キシング回路に関する。
【０００２】
【従来の技術】従来、本体装置とは独立したオーディオ
等の外部デジタルインターフェースを付加的に備え、そ
の外部デジタルインタフェースから入力した外部デジタ
ルオーディオ信号と本体装置側の内部デジタルオーディ
オ信号とをミキシングするシステムにおいては、２つの
信号のクロックの同期をとるか、または内部デジタルオ
ーディオ信号のサンプリングレートに合わせるべく、外
部デジタルオーディオ信号を高度なデジタル信号処理回
路でサンプリングレート変換させて処理していた。
等の外部デジタルインターフェースを付加的に備え、そ
の外部デジタルインタフェースから入力した外部デジタ
ルオーディオ信号と本体装置側の内部デジタルオーディ
オ信号とをミキシングするシステムにおいては、２つの
信号のクロックの同期をとるか、または内部デジタルオ
ーディオ信号のサンプリングレートに合わせるべく、外
部デジタルオーディオ信号を高度なデジタル信号処理回
路でサンプリングレート変換させて処理していた。
【０００３】クロックの同期をとる方法としては、本体
装置内部にＰＬＬ（Phase LockedLoop）を設けて外部デ
ジタルオーディオ信号に同期した再生マスタクロックを
生成し、それで本体装置を駆動する方法などがある。し
かし、複数の外部デジタルオーディオ信号を入力して内
部デジタルオーディオ信号にミキシングしたいケースな
どでは、複数の外部デジタルオーディオ信号に同時に同
期した再生マスタクロックを生成するのは不可能であ
る。また、本体装置のマスタクロックを再生クロックに
切り換える際、瞬間的に処理が途切れてしまうという問
題もある。そこで、このような場合には、本体装置で外
部デジタルオーディオ信号に対してサンプリングレート
変換処理を施すことによってデータそのものを加工する
ことで、レートを統一してしまうことが一般的である。
装置内部にＰＬＬ（Phase LockedLoop）を設けて外部デ
ジタルオーディオ信号に同期した再生マスタクロックを
生成し、それで本体装置を駆動する方法などがある。し
かし、複数の外部デジタルオーディオ信号を入力して内
部デジタルオーディオ信号にミキシングしたいケースな
どでは、複数の外部デジタルオーディオ信号に同時に同
期した再生マスタクロックを生成するのは不可能であ
る。また、本体装置のマスタクロックを再生クロックに
切り換える際、瞬間的に処理が途切れてしまうという問
題もある。そこで、このような場合には、本体装置で外
部デジタルオーディオ信号に対してサンプリングレート
変換処理を施すことによってデータそのものを加工する
ことで、レートを統一してしまうことが一般的である。
【０００４】
【発明が解決しようとする課題】ところで、従来技術で
は、上述したように、クロックの同期をとるためのＰＬ
Ｌまたは高度なサンプリングレート変換回路が必要にな
り、コストアップにつながるという問題がある。
は、上述したように、クロックの同期をとるためのＰＬ
Ｌまたは高度なサンプリングレート変換回路が必要にな
り、コストアップにつながるという問題がある。
【０００５】この発明は上述した事情に鑑みてなされた
もので、簡単な構成で非同期の２つの入力デジタルオー
ディオ信号をミキシングすることができるデジタルミキ
シング回路を提供することを目的とする。
もので、簡単な構成で非同期の２つの入力デジタルオー
ディオ信号をミキシングすることができるデジタルミキ
シング回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】上述した問題点を解決す
るために、請求項１記載の発明は、第１の周波数でサン
プリングされた第１のデジタルオーディオ信号と第２の
周波数でサンプリングされた第２のデジタルオーディオ
信号とをミキシングするデジタルミキシング回路であっ
て、前記デジタルミキシング回路は、前記第１の入カデ
ジタルオーディオ信号を第３の周波数で再サンプリング
する再サンプリング手段と、前記再サンプリング手段で
再サンプリングされた第１のデジタルオーディオ信号
を、所定期間のみ出力するデータ制御手段と、前記デー
タ制御手段で出力制御された第１のデジタルオーディオ
信号と第２のデジタルオーディオ信号とを加算する加算
手段とを具備することを特徴とする。
るために、請求項１記載の発明は、第１の周波数でサン
プリングされた第１のデジタルオーディオ信号と第２の
周波数でサンプリングされた第２のデジタルオーディオ
信号とをミキシングするデジタルミキシング回路であっ
て、前記デジタルミキシング回路は、前記第１の入カデ
ジタルオーディオ信号を第３の周波数で再サンプリング
する再サンプリング手段と、前記再サンプリング手段で
再サンプリングされた第１のデジタルオーディオ信号
を、所定期間のみ出力するデータ制御手段と、前記デー
タ制御手段で出力制御された第１のデジタルオーディオ
信号と第２のデジタルオーディオ信号とを加算する加算
手段とを具備することを特徴とする。
【０００７】また、請求項２記載の発明では、前記デジ
タルミキシング回路は、前記加算手段の出力をΣΔ変調
によりビットストリームに変換するΣΔ変換手段をさら
に備え、前記再サンプリング手段で再サンプリングする
第３の周波数は前記ΣΔ変換手段の動作クロックの周波
数であることを特徴とする。
タルミキシング回路は、前記加算手段の出力をΣΔ変調
によりビットストリームに変換するΣΔ変換手段をさら
に備え、前記再サンプリング手段で再サンプリングする
第３の周波数は前記ΣΔ変換手段の動作クロックの周波
数であることを特徴とする。
【０００８】また、請求項３記載の発明では、前記デー
タ制御回路は、前記第１の周波数に対応したサンプリン
グ周期内の連続した一定期間のみ、前記再サンプリング
手段で再サンプリングされた第１のデジタルオーディオ
信号を前記加算手段に供給することを特徴とする。
タ制御回路は、前記第１の周波数に対応したサンプリン
グ周期内の連続した一定期間のみ、前記再サンプリング
手段で再サンプリングされた第１のデジタルオーディオ
信号を前記加算手段に供給することを特徴とする。
【０００９】また、請求項４記載の発明では、前記デー
タ制御回路は、前記第１の周波数に対応したサンプリン
グ周期内の間欠的に発生する所定期間のみ、前記再サン
プリング手段で再サンプリングされた第１のデジタルオ
ーディオ信号を前記加算手段に供給することを特徴とす
る。
タ制御回路は、前記第１の周波数に対応したサンプリン
グ周期内の間欠的に発生する所定期間のみ、前記再サン
プリング手段で再サンプリングされた第１のデジタルオ
ーディオ信号を前記加算手段に供給することを特徴とす
る。
【００１０】また、請求項５記載の発明では、前記デジ
タルミキシング回路は、前記第２のデジタルオーディオ
信号をＫ倍（Ｋは２以上の整数）にオーバサンプリング
して前記加算手段に供給するオーバサンプリング手段を
さらに備えることを特徴とする。
タルミキシング回路は、前記第２のデジタルオーディオ
信号をＫ倍（Ｋは２以上の整数）にオーバサンプリング
して前記加算手段に供給するオーバサンプリング手段を
さらに備えることを特徴とする。
【００１１】また、請求項６記載の発明では、前記第３
の周波数は第２の周波数のＮ（ＮはＫの自然数倍）倍で
あることを特徴とするある。
の周波数は第２の周波数のＮ（ＮはＫの自然数倍）倍で
あることを特徴とするある。
【００１２】
【発明の実施の形態】以下、本発明の一実施形態による
ミキシング回路を図面を参照して説明する。ここで、以
下の説明に用いる用語について説明する。本発明による
ミキシング回路が備えられる本体装置内において処理さ
れる信号を内部ＤＡ（デジタルオーディオ）信号とい
う。また、本体装置の外部から入力され、内部ＤＡ信号
にミキシングされる信号を外部ＤＡ（デジタルオーディ
オ）信号という。さらに内部ＤＡ信号、外部ＤＡ信号の
サンプリング周波数をそれぞれＦＳ１、ＦＳ２と称す
る。また、Ｋ（Ｋは２以上の整数）倍したＦＳ１をＫ×
ＦＳ１と称し、Ｎ（ＮはＫの自然数倍）倍のＦＳ１をＮ
×ＦＳ１と称する。
ミキシング回路を図面を参照して説明する。ここで、以
下の説明に用いる用語について説明する。本発明による
ミキシング回路が備えられる本体装置内において処理さ
れる信号を内部ＤＡ（デジタルオーディオ）信号とい
う。また、本体装置の外部から入力され、内部ＤＡ信号
にミキシングされる信号を外部ＤＡ（デジタルオーディ
オ）信号という。さらに内部ＤＡ信号、外部ＤＡ信号の
サンプリング周波数をそれぞれＦＳ１、ＦＳ２と称す
る。また、Ｋ（Ｋは２以上の整数）倍したＦＳ１をＫ×
ＦＳ１と称し、Ｎ（ＮはＫの自然数倍）倍のＦＳ１をＮ
×ＦＳ１と称する。
【００１３】図１は同実施形態の構成を示すブロック図
である。この図において、外部ＤＡ信号の一例としては
ＳＰＤＩＦ信号が挙げられる。ＳＰＤＩＦ信号は、ＥＩ
ＡＪＣＰ−１２０「ディジタルオーディオインタフェー
ス」（別名ＳＰＤＩＦ）で規格化されたシリアルフォー
マットのデジタルオーディオ信号であり、そのビットレ
ートは６４ＦＳ２である。上記のとおり、ＦＳ２は外部
ＤＡ信号のサンプリング周波数で、この場合、４８ｋＨ
ｚ、４４．１ｋＨｚ、３２ｋＨｚ、等の値をとる。符号
１は、ＳＰＤＩＦインタフェースであり、６４ＦＳ２の
ビットレートで伝送されるＳＰＤＩＦ信号を受信して、
ＦＳ２のデジタルオーディオ信号に変換する。なお、内
部で生成されたＦＳ２に対応したクロックを後述するデ
ータ制御回路に供給する。
である。この図において、外部ＤＡ信号の一例としては
ＳＰＤＩＦ信号が挙げられる。ＳＰＤＩＦ信号は、ＥＩ
ＡＪＣＰ−１２０「ディジタルオーディオインタフェー
ス」（別名ＳＰＤＩＦ）で規格化されたシリアルフォー
マットのデジタルオーディオ信号であり、そのビットレ
ートは６４ＦＳ２である。上記のとおり、ＦＳ２は外部
ＤＡ信号のサンプリング周波数で、この場合、４８ｋＨ
ｚ、４４．１ｋＨｚ、３２ｋＨｚ、等の値をとる。符号
１は、ＳＰＤＩＦインタフェースであり、６４ＦＳ２の
ビットレートで伝送されるＳＰＤＩＦ信号を受信して、
ＦＳ２のデジタルオーディオ信号に変換する。なお、内
部で生成されたＦＳ２に対応したクロックを後述するデ
ータ制御回路に供給する。
【００１４】符号２は、ラッチ回路（Ｄタイプフリップ
フロップ）であり、ＦＳ２の外部ＤＡ信号をＮ×ＦＳ１
のクロックでラッチ（再サンプリング）する。このラッ
チ回路の代わりに、前述したような高精度のサンプリン
グ周波数変換回路によりサンプリング周波数を変換すれ
ば外部ＤＡ信号の劣化は少なくなるが、回路が複雑にな
り、高価になる。また、上記のように、この実施形態で
は外部ＤＡ信号としてＳＰＤＩＦ信号を想定しており、
ＳＰＤＩＦ信号は異なるサンプリング周波数のデジタル
オーディオ信号を伝送可能なフォーマットであるため、
ＦＳ２は、あるときは４８ｋＨｚであったり、またある
ときは４４．１ｋＨｚであったりする。その全てのサン
プリング周波数に対応可能な高精度なサンプリング周波
数変換回路を用意することは大幅なコストアップを意味
する。本発明では、このように異なるサンプリング周波
数をとりうる外部ＤＡ信号に対して、共通のＮ×ＦＳ１
のクロックで単にラッチする、というのが重要な特徴に
なっている。
フロップ）であり、ＦＳ２の外部ＤＡ信号をＮ×ＦＳ１
のクロックでラッチ（再サンプリング）する。このラッ
チ回路の代わりに、前述したような高精度のサンプリン
グ周波数変換回路によりサンプリング周波数を変換すれ
ば外部ＤＡ信号の劣化は少なくなるが、回路が複雑にな
り、高価になる。また、上記のように、この実施形態で
は外部ＤＡ信号としてＳＰＤＩＦ信号を想定しており、
ＳＰＤＩＦ信号は異なるサンプリング周波数のデジタル
オーディオ信号を伝送可能なフォーマットであるため、
ＦＳ２は、あるときは４８ｋＨｚであったり、またある
ときは４４．１ｋＨｚであったりする。その全てのサン
プリング周波数に対応可能な高精度なサンプリング周波
数変換回路を用意することは大幅なコストアップを意味
する。本発明では、このように異なるサンプリング周波
数をとりうる外部ＤＡ信号に対して、共通のＮ×ＦＳ１
のクロックで単にラッチする、というのが重要な特徴に
なっている。
【００１５】符号３は、外部ＤＡ信号の出力を制限する
データ制御回路であり、詳細な構成は後述する。内部Ｄ
Ａ信号は、サンプリング周波数ＦＳ１（例えば４８ｋＨ
ｚ）のデジタル信号である。なお、本発明のデジタルミ
キシング回路が、ＡＣ（Ａｕｄｉｏ Ｃｏｄｅｃ）'９７
規格に対応したＣｏｄｅｃ（ＡＤ，ＤＡ）ＬＳＩ内に適
用される場合には、ＡＣ−ｌｉｎｋを介して送られるシ
リアル信号をパラレル信号に変換したものが外部ＤＡ信
号となる。
データ制御回路であり、詳細な構成は後述する。内部Ｄ
Ａ信号は、サンプリング周波数ＦＳ１（例えば４８ｋＨ
ｚ）のデジタル信号である。なお、本発明のデジタルミ
キシング回路が、ＡＣ（Ａｕｄｉｏ Ｃｏｄｅｃ）'９７
規格に対応したＣｏｄｅｃ（ＡＤ，ＤＡ）ＬＳＩ内に適
用される場合には、ＡＣ−ｌｉｎｋを介して送られるシ
リアル信号をパラレル信号に変換したものが外部ＤＡ信
号となる。
【００１６】符号４は、Ｋ倍オーバサンプリング回路で
あり、ＦＳ１で供給される内部ＤＡ信号のサンプル値間
に補間演算により算出した補間サンプル値を挿入して出
力する。Ｋ倍のオーバサンプリングであれば、サンプル
値間に（Ｋ−１）個の補間サンプル値を挿入することに
なる。その出力のサンプリング周波数は当然Ｋ×ＦＳ１
となる。この実施形態では、内部ＤＡ信号をΣΔ変調し
て１ビットのビットストリームに変換することを主機能
とするものであり、付加機能として、外部ＤＡ信号をそ
の内部ＤＡ信号にミキシングする機能を有している。Ｋ
倍オーバサンプリング回路は、ΣΔ変換回路の前処理と
して周知の回路である。
あり、ＦＳ１で供給される内部ＤＡ信号のサンプル値間
に補間演算により算出した補間サンプル値を挿入して出
力する。Ｋ倍のオーバサンプリングであれば、サンプル
値間に（Ｋ−１）個の補間サンプル値を挿入することに
なる。その出力のサンプリング周波数は当然Ｋ×ＦＳ１
となる。この実施形態では、内部ＤＡ信号をΣΔ変調し
て１ビットのビットストリームに変換することを主機能
とするものであり、付加機能として、外部ＤＡ信号をそ
の内部ＤＡ信号にミキシングする機能を有している。Ｋ
倍オーバサンプリング回路は、ΣΔ変換回路の前処理と
して周知の回路である。
【００１７】符号５は、デジタル加算器であり、Ｋ倍オ
ーバサンプリング回路４の出力とデータ制御回路３の出
力とを加算して出力する。符号６は、デジタル加算器５
によって加算された加算結果（多ビット）をΣΔ変調方
式によりＮ×ＦＳ１の１ビットのビットストリームに変
換して出力するものである。このビットストリームは、
必要に応じて、ローパスフィルタによりアナログオーデ
ィオ信号に変換されて外部に出力される。
ーバサンプリング回路４の出力とデータ制御回路３の出
力とを加算して出力する。符号６は、デジタル加算器５
によって加算された加算結果（多ビット）をΣΔ変調方
式によりＮ×ＦＳ１の１ビットのビットストリームに変
換して出力するものである。このビットストリームは、
必要に応じて、ローパスフィルタによりアナログオーデ
ィオ信号に変換されて外部に出力される。
【００１８】図２は、図１に示すデータ制御回路３の構
成を示すブロック図である。この図において、符号２０
はＳＰＤＩＦインタフェース１から供給されるＦＳ２の
クロックをＮ×ＦＳ１のクロックでラッチするラッチ回
路である。ラッチ回路２０の出力を符号ＦＳ２’で示
す。符号２１はカウンタ回路であり、Ｎ×ＦＳ１のクロ
ックをアップカウントするとともにＦＳ２’の立ち上が
りでリセットする。符号２１’はゲート信号生成回路で
あり、カウンタ回路２１の出力に基づきゲート信号を生
成する。以降に詳細に説明するが、一例としては、カウ
ンタ回路２１のカウント値が所定値以下の時には「Ｈ
Ｉ」レべルのゲート信号を出力し、カウント値が所定値
を越えると「ＬＯ」レべルのゲート信号を出力するよう
にすればよい。他の例としては、カウンタ回路２１のカ
ウント値が偶数の時には「ＨＩ」レべルのゲート信号を
出力し、カウント値が奇数の時には「ＬＯ」レべルのゲ
ート信号を出力するようにしてもよい。
成を示すブロック図である。この図において、符号２０
はＳＰＤＩＦインタフェース１から供給されるＦＳ２の
クロックをＮ×ＦＳ１のクロックでラッチするラッチ回
路である。ラッチ回路２０の出力を符号ＦＳ２’で示
す。符号２１はカウンタ回路であり、Ｎ×ＦＳ１のクロ
ックをアップカウントするとともにＦＳ２’の立ち上が
りでリセットする。符号２１’はゲート信号生成回路で
あり、カウンタ回路２１の出力に基づきゲート信号を生
成する。以降に詳細に説明するが、一例としては、カウ
ンタ回路２１のカウント値が所定値以下の時には「Ｈ
Ｉ」レべルのゲート信号を出力し、カウント値が所定値
を越えると「ＬＯ」レべルのゲート信号を出力するよう
にすればよい。他の例としては、カウンタ回路２１のカ
ウント値が偶数の時には「ＨＩ」レべルのゲート信号を
出力し、カウント値が奇数の時には「ＬＯ」レべルのゲ
ート信号を出力するようにしてもよい。
【００１９】符号２２は、ゲート信号生成回路２１’か
ら出力されるゲート信号に基づいてゲートの開閉を行う
ゲート回路である。符号２３は増幅回路であり、ゲート
回路２２により間引かれることによって減少する外部Ｄ
Ａ信号のエネルギーを補償したり、ミキシング比率を変
える目的で使われる。
ら出力されるゲート信号に基づいてゲートの開閉を行う
ゲート回路である。符号２３は増幅回路であり、ゲート
回路２２により間引かれることによって減少する外部Ｄ
Ａ信号のエネルギーを補償したり、ミキシング比率を変
える目的で使われる。
【００２０】ここで、図１に示すデータ制御回路３の必
要性を説明するために、図６、７、８を参照して、デー
タ制御回路３を備えていないデジタルミキシング回路に
ついて簡単に説明する。図６は、データ制御回路３を備
えていないデジタルミキシング回路の構成を示すブロッ
ク図であり、データ制御回路３を備えていない点のみが
図１に示す構成と異なる。図７は、データ制御回路３を
備えていない場合のデジタルミキシング回路の各信号を
示すタイミングチャートである。図７において、
（ａ）、（ｂ）、（ｃ）は、それぞれクロック信号ＦＳ
１、ＦＳ１をＮ倍したＮ×ＦＳ１、ＦＳ２を示してい
る。（ｄ）に示す信号ＦＳ２’は、クロックＦＳ２をク
ロックＮ×ＦＳ１によってラッチした信号である。
要性を説明するために、図６、７、８を参照して、デー
タ制御回路３を備えていないデジタルミキシング回路に
ついて簡単に説明する。図６は、データ制御回路３を備
えていないデジタルミキシング回路の構成を示すブロッ
ク図であり、データ制御回路３を備えていない点のみが
図１に示す構成と異なる。図７は、データ制御回路３を
備えていない場合のデジタルミキシング回路の各信号を
示すタイミングチャートである。図７において、
（ａ）、（ｂ）、（ｃ）は、それぞれクロック信号ＦＳ
１、ＦＳ１をＮ倍したＮ×ＦＳ１、ＦＳ２を示してい
る。（ｄ）に示す信号ＦＳ２’は、クロックＦＳ２をク
ロックＮ×ＦＳ１によってラッチした信号である。
【００２１】内部ＤＡ信号と外部ＤＡ信号のサンプリン
グ周波数（ＦＳ１、ＦＳ２）は異なり、さらにそのサン
プリング周波数は整数倍の関係にあるとは限らない。そ
のため、外部ＤＡ信号（図７（ｅ））をＳＰＤＩＦイン
タフェース１を介して入力し、Ｎ×ＦＳ１にクロックで
再サンプリングする際、ＦＳ２の周期内のＮ×ＦＳ１の
クロックの数は一定にならない（図７（ｄ）に示すよう
に「１５」または「１４」となる）。その結果ΣΔ変換
回路に入力される外部ＤＡ信号のエネルギーが変調され
てしまい、その変調成分が歪みとなって発生してしま
う。図８は、データ制御回路３を備えていない場合のイ
ンパルス応答、伝達関数、及び周波数特性である。さら
に、外部ＤＡ信号がデューティ１００％でΣΔ変換回路
６に供給され、いわゆる０次ホールド特性のために、高
周波数成分が減衰される。これに対して、図１に示すデ
ジタルミキシング回路は、これらの問題を解決するため
にデータ制御回路３が備えられている。
グ周波数（ＦＳ１、ＦＳ２）は異なり、さらにそのサン
プリング周波数は整数倍の関係にあるとは限らない。そ
のため、外部ＤＡ信号（図７（ｅ））をＳＰＤＩＦイン
タフェース１を介して入力し、Ｎ×ＦＳ１にクロックで
再サンプリングする際、ＦＳ２の周期内のＮ×ＦＳ１の
クロックの数は一定にならない（図７（ｄ）に示すよう
に「１５」または「１４」となる）。その結果ΣΔ変換
回路に入力される外部ＤＡ信号のエネルギーが変調され
てしまい、その変調成分が歪みとなって発生してしま
う。図８は、データ制御回路３を備えていない場合のイ
ンパルス応答、伝達関数、及び周波数特性である。さら
に、外部ＤＡ信号がデューティ１００％でΣΔ変換回路
６に供給され、いわゆる０次ホールド特性のために、高
周波数成分が減衰される。これに対して、図１に示すデ
ジタルミキシング回路は、これらの問題を解決するため
にデータ制御回路３が備えられている。
【００２２】次に、図１に示すデジタルミキシング回路
の動作を図３を参照して説明する。図３は、ミキシング
回路内の信号を示すタイミングチャートである。図３に
おいて、（ａ）、（ｂ）、（ｃ）はそれぞれクロック信
号ＦＳ１、ＦＳ１をＮ倍したＮ×ＦＳ１、ＦＳ２を示し
ている。（ｄ）はクロックＦＳ２をクロックＮ×ＦＳ１
によってラッチした信号、すなわち、上記したＦＳ２’
である。これらは、図８に示す信号と同一である。
の動作を図３を参照して説明する。図３は、ミキシング
回路内の信号を示すタイミングチャートである。図３に
おいて、（ａ）、（ｂ）、（ｃ）はそれぞれクロック信
号ＦＳ１、ＦＳ１をＮ倍したＮ×ＦＳ１、ＦＳ２を示し
ている。（ｄ）はクロックＦＳ２をクロックＮ×ＦＳ１
によってラッチした信号、すなわち、上記したＦＳ２’
である。これらは、図８に示す信号と同一である。
【００２３】まず、ラッチ回路２は、ＳＰＤＩＦインタ
フェース１を介してＦＳ２の外部ＤＡ信号を入力し、Ｎ
×ＦＳ１のクロックでデータをラッチする。ラッチされ
た外部ＤＡ信号は、データ制御回路３内のゲート回路２
２へ出力される。
フェース１を介してＦＳ２の外部ＤＡ信号を入力し、Ｎ
×ＦＳ１のクロックでデータをラッチする。ラッチされ
た外部ＤＡ信号は、データ制御回路３内のゲート回路２
２へ出力される。
【００２４】カウンタ回路２１は、信号ＦＳ２’及び信
号Ｎ×ＦＳ１を入力して、信号ＦＳ２’の立ち上がりか
ら信号Ｎ×ＦＳ１のパルスのカウントを開始する。ゲー
ト信号生成回路２１’は、カウンタ回路２１から供給さ
れるカウント値をデコードしてゲート信号ＧＳを生成す
る。図３（ｅ）は、カウンタ回路２１のカウント値が８
に達したときに「ＨＩ」レベルから「ＬＯ」レベルに変
化するゲート信号ＧＳを示している。ゲート信号ＧＳは
ゲート回路２２に供給され、ゲート回路２２は、ゲート
信号ＧＳが「ＨＩ」レベルの時には外部ＤＡ信号を通過
させ、ゲート信号ＧＳが「ＬＯ」レベルのときには阻止
するように作用する。増幅回路２３は、ゲート回路２２
の出力を必要に応じて増幅して出力する。
号Ｎ×ＦＳ１を入力して、信号ＦＳ２’の立ち上がりか
ら信号Ｎ×ＦＳ１のパルスのカウントを開始する。ゲー
ト信号生成回路２１’は、カウンタ回路２１から供給さ
れるカウント値をデコードしてゲート信号ＧＳを生成す
る。図３（ｅ）は、カウンタ回路２１のカウント値が８
に達したときに「ＨＩ」レベルから「ＬＯ」レベルに変
化するゲート信号ＧＳを示している。ゲート信号ＧＳは
ゲート回路２２に供給され、ゲート回路２２は、ゲート
信号ＧＳが「ＨＩ」レベルの時には外部ＤＡ信号を通過
させ、ゲート信号ＧＳが「ＬＯ」レベルのときには阻止
するように作用する。増幅回路２３は、ゲート回路２２
の出力を必要に応じて増幅して出力する。
【００２５】一方、Ｋ倍オーバサンプリング回路４は、
内部ＤＡ信号を入力して、Ｋ倍のオーバサンプリングを
行い、その結果をデジタル加算器５へ出力する。デジタ
ル加算器５は、増幅回路２３の出力とＫ倍オーバサンプ
リング回路４の出力とを加算して、ΣΔ変換回路６へ出
力する。ΣΔ変換回路６は、入力された信号をΣΔ変調
してΣΔビットストリームへ変換する。
内部ＤＡ信号を入力して、Ｋ倍のオーバサンプリングを
行い、その結果をデジタル加算器５へ出力する。デジタ
ル加算器５は、増幅回路２３の出力とＫ倍オーバサンプ
リング回路４の出力とを加算して、ΣΔ変換回路６へ出
力する。ΣΔ変換回路６は、入力された信号をΣΔ変調
してΣΔビットストリームへ変換する。
【００２６】一例として、図３（ｇ）に示す外部ＤＡ信
号が入力された場合の増幅回路２３の出力例を図３
（ｈ）に示す。このように、サンプリング周期内の一定
期間（この例では、パルス８個分の時間）のみデジタル
加算器５に対して出力するようにしたため、外部ＤＡ信
号のエネルギーを一定にすることができ、結果的に歪み
を低減することができる。
号が入力された場合の増幅回路２３の出力例を図３
（ｈ）に示す。このように、サンプリング周期内の一定
期間（この例では、パルス８個分の時間）のみデジタル
加算器５に対して出力するようにしたため、外部ＤＡ信
号のエネルギーを一定にすることができ、結果的に歪み
を低減することができる。
【００２７】また、このようなゲート制御回路３がない
場合には、前述したように外部ＤＡ信号がデューティ１
００％でΣΔ変換回路６に供給され、いわゆる０次ホー
ルド特性のために、高周波数成分が減衰してしまう。し
かし、本発明では、ゲート制御回路３により、適切にデ
ューティを制御しているので、デューティが１００％と
はならずに高周波数成分の減衰を低減することができ
る。
場合には、前述したように外部ＤＡ信号がデューティ１
００％でΣΔ変換回路６に供給され、いわゆる０次ホー
ルド特性のために、高周波数成分が減衰してしまう。し
かし、本発明では、ゲート制御回路３により、適切にデ
ューティを制御しているので、デューティが１００％と
はならずに高周波数成分の減衰を低減することができ
る。
【００２８】なお、図３（ｆ）は、カウンタ回路２１の
カウント値が偶数の時には「ＨＩ」レベル、カウント値
が奇数の時には「ＬＯ」レベルであるとともに、カウン
ト値が１２になった時にはそれ以降は偶数、奇数に関係
なく「ＬＯ」レベルのゲート信号ＧＳ’を示している。
図３（ｆ）に示すゲート制御信号ＧＳ’によってゲート
回路２２を制御したときの増幅回路２３の出力例を図３
（ｉ）に示す。この場合においても、ΣΔ変換回路の動
作クロック（信号Ｎ×ＦＳ１）のサンプリング周期内の
一定期間のみデジタル加算器５に対して出力することが
でき、外部ＤＡ信号のエネルギーが一定になるため、結
果的に歪みを低減することができる。また、前述した同
様の理由により、高周波数成分の減衰も低減することが
できる。
カウント値が偶数の時には「ＨＩ」レベル、カウント値
が奇数の時には「ＬＯ」レベルであるとともに、カウン
ト値が１２になった時にはそれ以降は偶数、奇数に関係
なく「ＬＯ」レベルのゲート信号ＧＳ’を示している。
図３（ｆ）に示すゲート制御信号ＧＳ’によってゲート
回路２２を制御したときの増幅回路２３の出力例を図３
（ｉ）に示す。この場合においても、ΣΔ変換回路の動
作クロック（信号Ｎ×ＦＳ１）のサンプリング周期内の
一定期間のみデジタル加算器５に対して出力することが
でき、外部ＤＡ信号のエネルギーが一定になるため、結
果的に歪みを低減することができる。また、前述した同
様の理由により、高周波数成分の減衰も低減することが
できる。
【００２９】また、図４、５にゲート制御信号ＧＳ、ゲ
ート制御信号ＧＳ’によってそれぞれ外部ＤＡ信号の出
力を制限した場合のインパルス応答、伝達関数、及び周
波数特性を示す。これらの図に示すように、高域の減衰
量を少なくすることが可能となる。特に、ゲート制御信
号ＧＳ’によってゲートの開閉を繰り返すことによっ
て、高域の減衰をほとんど無くすことが可能となる。
ート制御信号ＧＳ’によってそれぞれ外部ＤＡ信号の出
力を制限した場合のインパルス応答、伝達関数、及び周
波数特性を示す。これらの図に示すように、高域の減衰
量を少なくすることが可能となる。特に、ゲート制御信
号ＧＳ’によってゲートの開閉を繰り返すことによっ
て、高域の減衰をほとんど無くすことが可能となる。
【００３０】このように、前述したデータ制御回路３に
よれば、ΣΔ変換回路に入力される外部ＤＡ信号のエネ
ルギーを一定にすることができるので歪みの発生を抑え
ることが可能となる。
よれば、ΣΔ変換回路に入力される外部ＤＡ信号のエネ
ルギーを一定にすることができるので歪みの発生を抑え
ることが可能となる。
【００３１】
【発明の効果】以上説明したように、本発明によれば、
外部ＤＡ信号を歪ませることなく内部ＤＡ信号にミキシ
ングできるという効果が得られる。また、外部ＤＡ信号
の高周波数成分の減衰を抑えて内部ＤＡ信号にミキシン
グすることができるという効果も得られる。さらに、簡
単な構成によってミキシング回路を構成することがで
き、コストを低減することが可能となるという効果も得
られる。
外部ＤＡ信号を歪ませることなく内部ＤＡ信号にミキシ
ングできるという効果が得られる。また、外部ＤＡ信号
の高周波数成分の減衰を抑えて内部ＤＡ信号にミキシン
グすることができるという効果も得られる。さらに、簡
単な構成によってミキシング回路を構成することがで
き、コストを低減することが可能となるという効果も得
られる。
【図面の簡単な説明】
【図１】 本発明の一実施形態の構成を示すブロック図
である。
である。
【図２】 図１に示すデータ制御回路３の構成を示すブ
ロック図である。
ロック図である。
【図３】 デジタルミキシング回路内の信号を示すタイ
ミングチャートである。
ミングチャートである。
【図４】 デジタルミキシング回路のインパルス応答、
伝達関数、及び周波数特性を示す説明図である。
伝達関数、及び周波数特性を示す説明図である。
【図５】 デジタルミキシング回路のインパルス応答、
伝達関数、及び周波数特性を示す説明図である。
伝達関数、及び周波数特性を示す説明図である。
【図６】 データ制御回路３を備えていない場合のデジ
タルミキシング回路の構成を示すブロック図である。
タルミキシング回路の構成を示すブロック図である。
【図７】 データ制御回路３を備えていない場合のデジ
タルミキシング回路の各信号を示すタイミングチャート
である。
タルミキシング回路の各信号を示すタイミングチャート
である。
【図８】 データ制御回路３を備えていない場合のイン
パルス応答、伝達関数、及び周波数特性を示す説明図で
ある。
パルス応答、伝達関数、及び周波数特性を示す説明図で
ある。
１ ＳＰＤＩＦインタフェース、 ２ ラッチ回路、 ３ データ制御回路、 ４ Ｋ倍オーバサンプリング回路、 ５ デジタル加算器、 ６ ΣΔ変換回路、 ２０ ラッチ回路、 ２１ カウンタ回路、 ２１’ゲート信号生成回路、 ２２ ゲート回路、 ２３ 増幅回路。
Claims (6)
- 【請求項１】 第１の周波数でサンプリングされた第１
のデジタルオーディオ信号と第２の周波数でサンプリン
グされた第２のデジタルオーディオ信号とをミキシング
するデジタルミキシング回路であって、 前記デジタルミキシング回路は、 前記第１のデジタルオーディオ信号を第３の周波数で再
サンプリングする再サンプリング手段と、 前記再サンプリング手段で再サンプリングされた第１の
デジタルオーディオ信号を、所定期間のみ出力するデー
タ制御手段と、 前記データ制御手段で出力制御された第１のデジタルオ
ーディオ信号と第２のデジタルオーディオ信号とを加算
する加算手段と、 を具備することを特徴とするデジタルミキシング回路。 - 【請求項２】 前記デジタルミキシング回路は、 前記加算手段の出力をΣΔ変調によりビットストリーム
に変換するΣΔ変換手段をさらに備え、 前記再サンプリング手段で再サンプリングする第３の周
波数は前記ΣΔ変換手段の動作クロックの周波数である
ことを特徴とする請求項１に記載のデジタルミキシング
回路。 - 【請求項３】 前記データ制御回路は、 前記第１の周波数に対応したサンプリング周期内の連続
した一定期間のみ、前記再サンプリング手段で再サンプ
リングされた第１のデジタルオーディオ信号を前記加算
手段に供給することを特徴とする請求項２に記載のデジ
タルミキシング回路。 - 【請求項４】 前記データ制御回路は、 前記第１の周波数に対応したサンプリング周期内の間欠
的に発生する所定期間のみ、前記再サンプリング手段で
再サンプリングされた第１のデジタルオーディオ信号を
前記加算手段に供給することを特徴とする請求項２に記
載のデジタルミキシング回路。 - 【請求項５】 前記デジタルミキシング回路は、 前記第２のデジタルオーディオ信号をＫ倍（Ｋは２以上
の整数）にオーバサンプリングして前記加算手段に供給
するオーバサンプリング手段をさらに備えることを特徴
とする請求項３または４に記載のデジタルミキシング回
路。 - 【請求項６】 前記第３の周波数は第２の周波数のＮ
（ＮはＫの自然数倍）倍であることを特徴とする請求項
５に記載のデジタルミキシング回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067651A JP2001256730A (ja) | 2000-03-10 | 2000-03-10 | デジタルミキシング回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000067651A JP2001256730A (ja) | 2000-03-10 | 2000-03-10 | デジタルミキシング回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001256730A true JP2001256730A (ja) | 2001-09-21 |
Family
ID=18586807
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000067651A Pending JP2001256730A (ja) | 2000-03-10 | 2000-03-10 | デジタルミキシング回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001256730A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7378996B2 (en) | 2004-08-30 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Sampling rate conversion calculating apparatus |
| US7437298B2 (en) | 2003-03-31 | 2008-10-14 | Ricoh Company, Ltd. | Method and apparatus for mobile phone using semiconductor device capable of inter-processing voice signal and audio signal |
| KR100931843B1 (ko) | 2008-01-29 | 2009-12-15 | 엠텍비젼 주식회사 | 멀티미디어 프로세서 칩 및 오디오 신호 처리 방법 |
-
2000
- 2000-03-10 JP JP2000067651A patent/JP2001256730A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7437298B2 (en) | 2003-03-31 | 2008-10-14 | Ricoh Company, Ltd. | Method and apparatus for mobile phone using semiconductor device capable of inter-processing voice signal and audio signal |
| US7378996B2 (en) | 2004-08-30 | 2008-05-27 | Matsushita Electric Industrial Co., Ltd. | Sampling rate conversion calculating apparatus |
| KR100931843B1 (ko) | 2008-01-29 | 2009-12-15 | 엠텍비젼 주식회사 | 멀티미디어 프로세서 칩 및 오디오 신호 처리 방법 |
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