JPS6444766U - - Google Patents

Description

【図面の簡単な説明】

図は本考案の一実施例を示すもので、第１図は
外観構成を示す正面図、第２図は電子回路の全体
の回路構成を示すブロツク図、第３図は第２図に
おけるチユーニング制御回路の詳細を示すブロツ
ク図、第４図は第３図におけるラストチヤンネル
記憶用メモリの詳細を示すブロツク図、第５図は
第４図における判断回路の詳細を示す図、第６図
は上記判断回路のタイミング信号を作成するタイ
ミング信号作成回路の構成を示すブロツク図、第
７図は上記ラストチヤンネル記憶用メモリに対す
る制御動作を説明するためのタイミングチヤート
である。 １……ケース、２……映像表示部、３……チヤ
ンネル表示部、４……ＬＣパネル、５ａ，５ｂ…
…アツプ／ダウンキー、６……モードスイツチ、
１１……チユーナ、１２……ＴＶリニア回路、１
６……同期分離回路、１７……チユーニング制御
回路、１８……タイミング制御回路、１９……Ａ
ＦＴ制御回路、２１……キー入力部、２３……チ
ユーニング電圧作成回路、２４……バンド切換回
路、２５……Ａ／Ｄ変換回路、２８……チヤンネ
ル表示用ドライバ、３１……入力制御回路、３２
……チユーニングフロー制御回路、３３……チヤ
ンネルカウンタ、３４……チユーニング電圧記憶
用メモリ、３５……ラストチヤンネル記憶回路、
３６……チヤンネル表示信号作成回路、３７……
同調電圧カウンタ、３８……比較回路、３９……
比較用カウンタ、４２……バンド制御回路、４３
……コンパレータ、４４……コンパレータ、５１
……同期検出回路、６１……データ記憶用ＥＥＰ
ＲＯＭ、６２……判断回路、６３……アドレスカ
ウンタ、６４……アドレス記憶用ＥＥＰＲＯＭ、
７１，７２……ラツチ回路。

Claims (1)

1. 【実用新案登録請求の範囲】 複数の記憶領域及びこの複数の記憶領域にそれ
   ぞれ対応するモニタ用記憶領域から成るチヤンネ
   ルデータ記憶用の書換え可能な不揮発性メモリと
   、 前記メモリのある記憶領域に記憶されたデータ
   を読出した時に、前記対応するモニタ用記憶領域
   に記憶されているデータの正誤を判断する判断手
   段と、 この判断手段により前記モニタ用記憶領域に記
   憶されているデータが誤りであると判断された際
   に前記ある記憶領域を他の記憶領域に切換える切
   換え手段と を具備したことを特徴とするチヤンネルデータ記
   憶装置。