JPS643398B2 - - Google Patents

Description

【発明の詳細な説明】

産業上の利用分野 この発明は情報処理装置に関するもので、特に
車輌に応用できる装置に関するものである。 従来の技術及びその問題点 今日の車輌において電気装置は通常配線設備を
介して制御される。車輌の電気装置の増加につ
れ、対応する配線設備の複雑さも増加してきた。
そしてそれは装置の取付け、およびコストの増加
における困難さをもたらし、また故障が設備のど
の部分で起き、それはどの部分が部品の取り替え
を必要とするかという場所をつきとめる際の困難
さをもたらした。またたとえ故障がきわめて早く
つきとめられたとしても、実際の修理は配線設備
の一部の置換または修理あるいは極端な場合には
設備全体の置換を必要とし、高価で時間のかかる
操作となり、しばしば熟練者の労働あるいは複雑
な故障診断装置を必要とするものとなつた。 このような装置の不利を克服するための試みが
なされ、車輌の電気装置のあらかじめ決定された
項目を制御する複数のローカル局のおのおのを制
御する中央モニターあるいはマイクロプロセツサ
を備えた半導体を基礎としたハードウエアが開発
されてきた。 このような装置の欠点は、マイクロプロセツサ
が現時点では非常に高価であり、確実に全体の装
置の最も高価な部分となり、そのためその中で故
障が生じると正常な状態に戻すのが困難になるこ
とであつた。またそればかりでなく、すべてのロ
ーカル局はマイクロプロセツサに監視されている
ので、故障が起きると、車輌はしばしば完全に電
気的に動作不能となり、そうすると普通ローカル
局をそれらの状態およびそれらによつて制御され
る電気装置の個別的な項目の状態に関して検査し
たり、ローカル局に指示したりすることができな
くなつてしまう。 発明の概要 この発明は、信号母線と電力母線により相互に
結合された複数のローカル処理ユニツトからなる
多重情報処理装置を提供するものであり、前記各
ローカル処理ユニツトは前記信号母線を通じて信
号を受信する手段および送信する手段を有してお
り、前記信号母線によつて１またはそれ以上の制
御設備の作動状態に関する情報が各ローカル処理
ユニツトに前記信号母線を経由して供給され、前
記制御設備のおのおのによつて制御されるのに適
した前記制御設備の作動状態に関する情報もまた
前記信号母線によつておのおののローカル処理ユ
ニツトに供給されるようになつている。 すなわち本発明は、 データビツト処理用多重情報処理装置であつ
て、ある状態を有する制御設備と、 前記制御設備に接続された少なくとも１つの入
力部を有し、前記各データビツトのためのアドレ
スコードを制御設備の状態に応じて且つ該設備に
対応して発生するための発生手段を含んだ複数の
送信機と、 各制御設備に対応する負荷に接続された少なく
とも１つの出力部を有し、前記出力部からの出力
を識別する各受信機コードを有した複数の受信機
と、 前記複数の送信機から複数の受信機へ該アドレ
スコードとデータビツトを伝達するように、該送
信機を該受信機に接続するための信号母線と、 前記複数の送信機と受信機へ動作中に電力を供
給するための電力母線とを備え、 前記複数の受信機は、各伝達されたアドレスコ
ードを受信機コードと比較するための比較手段
と、各伝達されたアドレスコードと受信機コード
との一致に応じて、伝達されたデタービツトを、
識別された出力部へ導くための論理手段とを含
み、前記複数の送信機は、その送信動作を、所定
の時間間隔の経過後に繰り返すものであり、前記
信号母線に対し所定時間信号が与えられないこと
を感知して前記送信機から前記信号母線に前記デ
ータビツトを送信させるための手段を備えてお
り、該多重情報処理装置は、前記制御設備に対応
する負荷に接続された出力を識別するための受信
機コードと一致し該制御設備に対応したアドレス
コードが与えられた前記送信機の入力に基づい
て、対応する前記負荷が前記制御設備により制御
されることを特徴とする多重情報処理装置を提供
するものである。 実施例 この発明をより明確に理解するために、この発
明の１実施態様を添付図面を参照して例によつて
説明する。 図面においてパルスの符号は次のようにする。
すなわちゲートパルスはGP、スイツチパルスは
SWP、同期パルスはSCP、そしてサンプルパル
スはSPとする。 情報処理装置は第５図（蓋は除いている）に示
す型の複数のローカル処理ユニツトからなる、こ
れらのユニツトのおのおのは、複数の入力５１
と、複数の出力５２と、結合された信号電力母線
５４のための入力ソケツト５３と、信号電力母線
５４のための出力ソケツト５５とをもつている。
入力５１はスイツチおよびアナログセンサからの
入力５１Ａを含めて慣用の支持体に導びかれ、ま
たそれを結合するための開孔のある突出部５７を
持つハウジング５６の中に収容された回路からの
出力５２は慣用の支持体に導びかれている。 この配置において８つのローカル処理ユニツト
（Local Processing Unit）は直列に接続されて
いる。各ユニツトは４つの入力と４つの出力とを
持ち、全部で32の入力と32の出力とがある。それ
以上の入力および出力を（実際それ以上のユニツ
トができるのであるが）設けることができるが、
各ユニツトの回路は追加の入力および出力を処理
するために記述されるべきものより以上に大きく
しなければならないだろう。ローカル処理ユニツ
トを直列に接続することによつて、信号母線に現
れる任意の信号はすべてのローカル処理ユニツト
によつて受信される。それゆえ複数の従属ローカ
ル処理ユニツトのうちのどれがどの情報を受信す
べきかを定めるための中央処理ユニツトを設ける
必要がない。信号母線はすべてのユニツトへのす
べての信号及びすべてのユニツトからのすべての
信号を運ぶので、任意の入力がその入力のための
信号を認識することができるように何らかの信号
識別システムが要求される。加えて本装置は、ど
の時点においても唯一のローカル処理ユニツトが
信号を送信できるように設計されている。。 本装置は車輌用、特に比較的小型の大量生産さ
れる家族用車輌向きのものである。本装置は、ま
すます複雑になり、取り付けが困難で高価になつ
ている現在の慣用の配線に置き換れるだろう。結
合された信号電力母線は、適当な位置で車輌に配
置される環状の主及びローカル処理ユニツトと同
じように、車輌のまわりに簡単に取り付けること
ができる。信号母線における信号線と電力線の結
合は他の利点を持つている。母線は同心的に配列
された内部導体５４Ａ及び外部導体５４Ｂからな
る。外部導体は電力線を構成するものであり、か
なりの量の銅を含み、信号線を構成する内部導体
に対する良い遮蔽を確保している。この遮蔽効果
は車輌内の電気装置からの信号母線への電圧スパ
イクをピツクアツプする傾向を最小にしている。
またこの遮蔽効果は信号母線に存在するパルスか
らの車輌内のラジオ受信機への干渉を最小にす
る。さらにその同軸配列は、モールドされたプラ
グ及び各ローカル処理ユニツトへのソケツト結線
に都合がよく、外部導体であるので、大きな接触
面が得られ、大きな電流を流すことができる。 各ローカル処理ユニツトの入力ソケツト５３及
び出力ソケツト５５は同軸状に配列されている。
同軸“Ｔ”結合は、第５図の５９に示されるよう
に、母線の配列に総合的な柔軟性を与えるもので
あり、この配線はもし必要なら突出部を持つルー
プあるいはリングを形成することができる。これ
によつて異なる負荷に対する電流条件をバランス
することができ、同軸外部導体５４Ｂの電流容量
を極めて大きくする必要性を避けることができ
る。同軸ケーブルは柔軟なものである必要はな
く、高価な編組線を使用する必要はない。ローカ
ル処理ユニツトは、装置が取り付けられる車輌の
負荷及びスイツチの条件によつて決定される適当
な間隔をおいて、結合された電力信号母線に沿つ
て配置される。 各ローカル処理ユニツトの回路は受信機と送信
機とからなる。各送信機は、対応するローカル処
理ユニツトに結合された各種の制御設備及び負荷
の作動状態を表現するデイジタル情報を送信す
る。各受信機は対応するユニツトの入力に適した
ローカル処理ユニツトの送信機からの送信を受信
する。車輌の一点からのデータを他の点に運ぶた
めに、この場合それぞれ１から８まで符号をうた
れた８つのビツトを含むワードが送信される。そ
のワードの組成を第６図に示している。それぞれ
２，３，４と符号をうたれた３つのビツトは、８
つのユニツトのうちのどれが送信されたワードを
受信するかを指定する。また６，７のビツトは与
えられたユニツトの４つの出力アドレスのうちの
どれがデータを受信するかを指定する。 ワードの２つのビツト５と１はユニツト番号及
び出力アドレス番号のパリテイチエツクとして使
用される。 送信されるべき最後のビツト８はデータを含ん
でいる。“０”は負荷がオン状態にあることを示
すために送信され、“１”は負荷がオフ状態にあ
ることを示すために送信される。アナログデータ
に関しては、８ビツトのパルスの高さが、例えば
ガソリンタンクのガソリンの量のような送信され
るべき量の大きさに比例している。 それぞれのボツクスは2ms（ミリ秒）の間にそ
の４つの入力に適した８つのビツトをすべて４回
送信し、従つて32msの間には再び送信はしない。
この遅延の間他のボツクスの他の送信機はデータ
を送つている。32msの遅延の後、送信機は再び
信号母線を検査し、そしてもし0.5msを越える期
間にわたつて信号母線がロウであることが見つか
れば、送信が再び開始される。。このようにして
すべての送信機は送信のための十分な機会を持
つ。入力に適したすべてのデータは32msごとに、
あるいはほぼ毎秒30回〔Is／（2ms＋32ms）≒
30〕送信される。 出力状態は入力入力スイツチ（第１図ではスイ
ツチＳ１，Ｓ２，Ｓ３など。後の説明におけるパ
ワースイツチ。）が操作されたときだけ変化する。
連続（同期）式システムでは毎秒４回以上、各デ
ータを送る必要がある。これは、システムがデー
タのあまりに速に変化に応答することができない
といつた時定数を持つためである。各ワードの長
さを増加し、またユニツト及び出力アドレスの数
を増加することによつて装置を拡張する十分な余
裕がある。 図示された回路は標準的なCMOS集積回路を
用いているが、最高の目的は全体の回路が１また
はそれ以上の集積回路に組み込まれることであ
る。装置はその段階への移行を可能にするように
設計されている。図面上の各種の集積回路のピン
は、セツトはＳ、リセツトはＲ（又はクリアーは
CR）、クロツクはCK、イネイブルはＥとして符
号が付けられる。 各ローカル処理ユニツトは次のように動作す
る。。第１図において、タイミングの制御は2μs
（マイクロ秒）のパルスを発生するマスター非安
定発振器１０（4047）から得られる。各ローカル
処理ユニツトの各送信機あるいは受信機は、それ
自身の発振器を持つているが、装置は発振器が同
期されていたり、それらが正確に同じ周期のもの
であることは要求されず、かなりのばらつきがあ
つても容認される。 装置は四六時中作動しており、与えられたユニ
ツトはすべてデータブロツクにおける８ビツトワ
ードを４回送信し、その後は一定期間２度と再び
送信しない。この遅延時間の間、他のユニツトは
送信をしており、またすべてのユニツトはすべて
の送信を受信している。装置を停止させるために
スイツチＳ１は信号母線５４Ａを10KΩの抵抗を
経由して正の電圧線（第１図を見よ）に結合す
る。送信機は同期がとれておらず、信号母線５４
Ａが与えられた期間連続的にロウである時だけ送
信を行なうので、母線５４Ａをハイに結線する
と、すべての送信が禁止される。スイツチＳ１は
装置全体のための主なオン、オフ制御を構成する
ものであるが、それに適した安全装置を持つ別体
のユニツトに装着することもできる。その他には
スイツチはロツク又は他の安全装置に結合されて
いてもよい。もし装置が停止されれば信号母線５
４Ａはハイとなり、容量Ｃ１は0.5μs間10MΩの
抵抗Ｒ１を経由して充電される。容量Ｃ１はノツ
トゲートＩ１（シユミツトインバータ）の入力に
結合され、ノツトゲートの出力は容量Ｃ１が充電
され、非安定発振器１０（4047）を動作不能にし
て停止させた時ロウになる。すべての回路は
CMOSであるので、それらはすべてそれらの最
後の状態において凍結される。ノツトゲートＩ１
の出力はもう１つのノツトゲートＩ２の入力に供
給され、そのノツトゲートＩ２の出力１１はオア
ゲートＧに結合されている（第２図を見よ）。記
号＊＊及び＊は送信機（第１図）の受信機（第２
図）への連結点を示している。ゲートＧからの出
力は、ノツトゲートＩを通つてラツチ２０
（74C175）のクリア端子に供給され、また、ラツ
チ２１（4723／Ａ）のリセツト端子にも供給さ
れ、ユニツトの受信機の回路の一部を形成してい
る。そしてゲートＩ２からの信号は、ラツチ２０
（74C175）及び２１（4723／Ａ）をクリアし、こ
れによりすべての出力はオフ状態となる。装置に
はその時電源からの電流は流れない。 電力が最初に装置に供給されたとき、ゲートＩ
７からの高電位は100μs間すべての機能をクリア
するために存在する。送信の開始時において、同
期パルスはカウンタ１２（4040）（第１図）の１
つの出力Ｑ８に発生する。この同期パルスは送信
機（第２図）及び受信機（第１図）の両方におけ
る多くのカウンタ及び双安定回路をクリアする。
受信機におけるある回路をクリアするのは、本質
的にばくぜんと存在する単一のカウントエラーを
避けるためである。送信の各サイクルにおいて一
度受信機をクリアすることにより、受信において
起こるカウントエラーは、任意の与えられた負荷
につきただ１つのエラーを生ずるだけとなる。出
力ラツチ２１（4723／Ａ）及び２０（74C175）、
カウンター１２（4040）及び２２（4520/11）（第
２図）及び双安定回路２３（4013／BR）のよう
ないくつかの回路は、同期パルスによつてはクリ
アされず、これらの他の方法によつてクリアする
ことが必要である。 再び第１図において、送信機は発振器１０
（4047）からの2μsのパルスが供給される14段カウ
ンタ１３（4020）を有している。32ms経過後、
出力Ｑ１４は立ち上り、ノツトゲートＩ３を経由
して信号母線５４Ａの状態を検出することを可能
にする。もし信号母線５４Ａがロウ（即ち静）で
あれば、カウンタ１２（4040）のリセツト（クリ
ア）端子はロウとなり、カウンタは発振器のパル
スをカウントしはじめる。もし信号母線５４Ａが
0.5msの全時間ロウであればカウンタ１２
（4040）の出力Ｑ８は0.5msの後立ち上る。これ
は他のユニツトが送信を全くしていない時だけ起
こる。出力Ｑ８が立ち上つた時、同期パルスの先
頭エツジは多くの機能をクリアする。次の発振パ
ルスはＱ８でゲートされ、線Ｆに“ハイ”を発生
し、回路１５（4013／AT）をセツトし、カウン
タ１３（4020）をクリアする。カウンタ１３
（4020）がクリアされたとき、出力Ｑ１４に落ち
てくる信号はナンドゲートＧ１を経由してカウン
タ１２（4040）をクリアし、線Ｆの信号の立ち下
り端及び同期パルスを発生する。このタイミング
は第３図に示されている（送信の開始）。回路１
５（4013／AT）がセツトされたとき、出力Ｑは
立ち上り、回路１４（4066）のアナログスイツチ
AS１を動作可能にし、そのアナログスイツチは
一対のNPNトランジスタＴ１５（BC184L）と
Ｔ１６（BF741）を経由して信号母線５４Ａへの
データの送信を可能にする。回路１５（4013／
AT）からの出力Ｑは2ms間ハイを維持し、その
間各ビツトに先立つ32μsのクロツクパルスととも
に８ビツドのワードが４回すべて送信される。カ
ウンタ１３（4020）の出力Ｑ１０が立ち上り、入
力Ｄにおける“０”を回路１５（4013／AT）に
おける出力Ｑに転送し、これにより双安定回路を
クリアし、この双安定回路はアナログスイツチ回
路１４（4066）におけるアナログスイツチAS１
を開くことによつて送信を不可能にする。 32μsのクロツクパルスはカウンタ１３（4020）
の出力Ｑ４を反転することによつて得られる。そ
のパルスはスイツチ１４（4066）のAS２とAS１
とを経由して送信される。各ワードにおける各々
のビツトは20μsの長さであり、32μsのクロツクパ
ルスの間に配置される。なお、32μsのクロツクの
後の立下から、2μsのローの期間がある。第３図
ａに示した34μsは、32μsのクロツクパルスとこの
2μsのロー期間の和を示している。ビツトのタイ
ミングは回路１６（4013／BT）（第３ｂ図）の
Ｑ出力で発生され、この回路１６は回路１７
（4022／Ｔ）の出力Ｑ１によつてセツトされ、こ
の回路１７は８段デコードカウンタである。回路
１６（4013／BT）はカウンタ１７（4022／Ｔ）
からの出力Ｑ６によつてクリアされ、これにより
回路１６（4013／BT）のＱ出力が20μs間立ち上
る。カウンタ１７（4022／Ｔ）はクロツク信号が
ロウの間だけカウントすることができ、それ故
20μsのビツトスロツトがクロツクパルスの間に配
置され、クロツクの立ち上り端から2μsだけはな
れて配置されている。このタイミングは第３図と
第４図に示されている。 ノツトゲートＩ４におけるクロツク信号は、
20μsのビツトスロツトが回路１６（4013／BT）
からの出力Ｑで発生され、スイツチAS３が、ス
イツチAS２が閉じている時に適当なビツトを送
信するよう開かれている時を除いて、回路１６
（4013／BT）の出力Ｑによつて動作可能とされ
るスイツチAS２を経由して信号母線５４Ａに送
信される。 この実施態様においては、ビツトは４つの８略
スイツチＳ４，Ｓ５，Ｓ６，Ｓ７によつて発生さ
れ、８つのデータビツトは本装置に対する入力で
ある他のスイツチＳ２及びＳ３によつて制御され
ている。閉じている時には“０”が発生され、開
いている時には４対１アナログマルチプレクサ１
８（4052／Ａ）の出力にある10KΩのプルアツプ
抵抗Ｒ２が“１”を発生する。可変抵抗RA３と
RA４はアナログデータを保持し、送信されたパ
ルスの高さは可変抵抗の抵抗値の10KΩに対する
比に依存している。 ビツトは順に４対１又は８対１のアナログマル
チプレクサ１９Ａないし１９Ｄ（4051）によつて
スキヤンされ、このマルチプレクサ１９Ａないし
１９Ｄは４対１のマルチプレクサ１８（4052／
Ａ）につながれている。多重化のためのアドレス
は、第３図に示されるように、直接カウンタ１３
（4020）の出力Ｑ５ないしＱ９から取り出される。
マルチプレクサ１８と１９Ａないし１９Ｄは回路
１６（4013／BT）の出力によつて禁止され、
あるいは言いかえると、ビツトは回路１６
（4013／BT）の出力Ｑがビツトタイムスロツト
（第３ｂ図）を定める20μs間立ち上つた時だけ母
線に多重化される。 32μsの期間を持つクロツクパルスと20μsの期間
を持つビツトパルスとを区別するために作動する
受信機は、クロツクパルスを得て20μsのビツトタ
イムスロツトの中におちる8μsのサンプルパルス
を発生し、各クロツクパルスの立ち下り端からタ
イミングの同期が得られる。このようにすべての
受信機は送信機のクロツクに同期される。与えら
れた受信機の基本的なタイミングは、与えられた
送受信機ユニツトの中の発振器から得られ、かつ
これは送信機の発振器と同期していないので、サ
ンプルパルスSPとそれから引き出される他のパ
ルスは、ビツトタイムスロツトに対し、時間的に
一義的に位置しているものではないが、第４図に
おいて１つは実線で示され、１つは破線で示され
る２つの位置の間に落ちる。 信号母線５４Ａがハイの時、ゲートＩ３の出力
はロウとなり、、カウンタ２２（4520／１）は
20μsの発振器のパルスをカウントしはじめる。も
し信号母線５４Ａ上のパルスが28μsの期間をこえ
れば、カウンタ２２（4520／１）の出力Ｑ１，Ｑ
２及びＱ３はハイとなり、回路２４（4013／
AR）のクロツク入力においてＡ点でロウが生成
される。Ａ点はパルスが終わり、カウンタ２２
（4520／１）がリセツトされ、かつＡ点が立ち上
つて回路２４（4013／AR）の状態を変化させる
までノアゲートＮ１を経由して出力Ｑ４によつて
ロウに維持される。もし28μs以下のパルスが信号
母線５４Ａに現われれば、Ａ点において負のパル
スは発生せず、このように32μsのクロツクパルス
と20μsのビツトパルスが互いに識別される。回路
２４（4013／AR）の出力はクロツクの立ち下
がり端に落ち、カウンタ２５（4022／Ｒ）をして
カウントを行なわせる。ゲーテイング出力Ｑ２と
Ｑ３は第４図に示される20μsのビツトタイムスロ
ツトの中に落ちる8μsのサンプルパルスを発生す
る。サンプルパルスはシフトレジスタ２６
（74C164）のクロツク入力に入力され、信号母線
５４Ａ上に現われるそのビツトの反転ビツトがシ
フトレジスタ２６の直列入力Ｈに入力される。 サンプルパルスはカウンタ２７，４５２０Ａに
よつてカウントされ、カウンタ２７（4520A）の
出力Ｑ４は８番目のサンプルパレスと同期がとら
れる。カウンタ２７の出力Ｑ４はゲートパルスを
発生し、８ビツトワードの送信の終わりの時点と
一致する。カウンタ２７（4520A）はＱ４
（4520A）がカウンタ２５（4522R）の出力Ｑ４
とともにハイとなつた時（そのタイミングが第４
図に示されている）、Ｇ２とＧ３によつてリセツ
トされる。 ８つのビツトを受信した後、ワードはシフトレ
ジスタ２６（74C164）に入力され、排他的オア
ゲートＧ４ないしＧ８によつてそのパリテイがチ
エツクされる。シフトレジスタ２６（74C164）
の出力Ｑ２，Ｑ３，Ｑ４によつて与えられるコー
ドはユニツト２６Ａにより保持されるユニツト番
号と排他的オアゲートＧ９，Ｇ１０およびＧ１１
によつて比較される。出力はシフトレジスタのワ
ードが正しいユニツト番号を保持し、パリテイが
正しく、かつゲートパルスが存在する時にゲート
Ｇ１３とＩ８によつて得られる。シフトレジスタ
２６（74C164）の出力Ｑ８に現われるデータは、
シフトレジスタ２６（74C164）の出力Ｑ６及び
Ｑ７によつて決定されるアドレスでアドレツサブ
ルラツチ２１（4723／Ａ）のピンＤに入力され
る。回路２８（4052／Ｂ）はデイマルチプレクサ
として使用され、８番目のタイムビツトスロツト
の間に信号母線に現われるパルスは、アナログの
高さを持ち、これは回路２８（4052／Ｂ）のアド
レス出力に現われる。 ゲートパルスはカウンタ２９（4520／Ｂ）によ
つてカウントされ、カウンタ２９の出力Ｑ３のパ
ルスは４番目のゲートパルスの後これをカウンタ
２５（4022R）の出力Ｑ５によつてゲートするこ
とによつて生成される。このようにして、スイツ
チパルスは全ての４つの８ビツトワードが受信さ
れた後、点０Ｃにおいて生成される。そのタイミ
ングが第４図に示されている。スイツチパルスは
アドレツサブルラツチ２１（4723／Ａ）からのデ
イジタルデータをラツチ２０（74C175）の出力
の信号がハイであれば、適当な負荷のスイツチン
グを始める出力ラツチ２０（74C175）に転送す
る。このようにして、すべての負荷のスイツチン
グは送信の終わりまで延期され、スイツチングに
よつて発生する過渡現象はデータ伝送に影響を及
ぼすことができない。双安定回路２３（4013／
BR）は単にパリテイエラーの存在を検出するた
めに存在し、このようなエラーが起つた時には発
光ダイオード（LED）３０が点灯する。 このように各送信機の動作の順序は次のように
なる。 １ カウンタ１３（4020）の出力Ｑ１４がハイで
あれば、カウンタ１２（4040）は信号母線５４
Ａを検査し、もしこれが0.5ms間連続的にロウ
であれば、同期パルスSCPが発生してカウンタ
をクリアし、送信が始まる（第３ａ図）。 ２ 送信機の入力に適したすべての４つの８ビツ
トずつのワードが送られるまで、32μsのクロツ
クパルスとこれに続く20μsのビツトが2msの時
間かかつて交互に送信される（第３ａ図）。な
お、32μsのクロツクパルスと2μsのロー期間と
20μsのBIT１とからなる64μsを１単位として、
８ビツトのワードを４回送ると、32×64μs＝
2048μsとなり、約2msとなる。 ３ 2msの後、カウンタ１３（4020）の出力Ｑ１
０が立ち上り、送信が終わる。 ４ カウンタ１３（4020）の出力Ｑ１４が32ms
の時間の後立ち上がるまでカウンタ１３
（4020）がカウントを続け、送信が不能となる。 ５ 信号母線５４Ａは再び検査され、以上の手順
が繰り返される。 各受信機の動作の順序は次のようになる。 １ もし28μsより長いパルス（即ちクロツクパル
ス）が信号母線５４Ａに現われれば、カウンタ
２４（4013／AR）へのクロツク入力に負のパ
ルスＡが生成される（第４ａ図）。 ２ パルスＡはカウンタ２４（4013／AR）の状
態を変化させ、カウンタ２５（4022／Ｒ）がカ
ウントするのを可能にする。カウンタ２５
（4022／Ｒ）のデコード出力はビツト送信時間
内に落ちる8μsのサンプルパルスを生成するた
めにゲートされる（第４図及び第４ａ図）。 ３ サンプルパルスは信号母線５４Ａに現われる
ビツトの反転ビツトをシフトレジスタ２６
（74C104）にクロツク入力する。 ４ ゲートパルスは８番目のサンプルパルスと一
致するようにカウンタ２７（4520A）によつて
生成される（第４ｂ図）。 ５ ゲートパルスは受信されたワードのパリテイ
がチエツクされ、かつユニツト又はボツクスの
番号が内部コードと比較されるのを可能にす
る。 ６ もし上記５におけるチエツクが正しければ信
号母線５４Ａ上のデータは適切なアナログ出力
アドレスに導びかれる。 ７ シフトレジスタ２６（74C164）の出力Ｑ８
のデジタルデータはアドレツサブルラツチ２１
（4723／Ａ）の適切なアドレスにセツトされる。 ８ ゲートパルスはカウンタ２９（4520／Ｂ）に
よつてカウントされ、スイツチパルスは32番目
のビツトのサンプリングの後発生される（第４
ｃ図）。 ９ データは出力ラツチ２０（74C175）に転送
され、負荷のスイツチングが適切に開始され
る。 特定の動作を始めるための一連の動作を例によ
つて説明する。要求される動作は車輌の風よけワ
イパーのスイツチングである。例えばワイパーは
ユニツト又はボツクスNo.５のデイジタル出力アド
レスNo.３に結合され、又ワイパー制御スイツチは
ユニツト又はボツクスNo.３の第２の入力であると
する。 ボツクスNo.３の第２の入力のためのコードは次
のようである。

【表】 ワイパーの 最初に送
状態スイツ られるビ
チオフ ツト
すべてのボツクスはこのデータの反転ワードを
受信する。即ち、

【表】 ↑

Claims (1)

1. 【特許請求の範囲】 １ データビツト処理用多重情報処理装置であつ
   て、 ある状態を有する制御設備と、 前記制御設備に接続された少なくとも１つの入
   力部を有し、前記各データビツトのためのアドレ
   スコードを制御設備の状態に応じて且つ該設備に
   対応して発生するための発生手段を含んだ複数の
   送信機と、 各制御設備に対応する負荷に接続された少なく
   とも１つの出力部を有し、前記出力部からの出力
   を識別する各受信機コードを有した複数の受信機
   と、 前記複数の送信機から複数の受信機へ該アドレ
   スコードとデータビツトを伝達するように、該送
   信機を該受信機に接続するための信号母線と、 前記複数の送信機と受信機へ動作中に電力を供
   給するための電力母線とを備え、 前記複数の受信機は、各伝達されたアドレスコ
   ードを受信機コードと比較するための比較手段
   と、各伝達されたアドレスコードと受信機コード
   との一致に応じて、伝達されたデタービツトを、
   識別された出力部へ導くための論理手段とを含
   み、前記複数の送信機は、その送信動作を、所定
   の時間間隔の経過後に繰り返すものであり、前記
   信号母線に対し所定時間信号が与えられないこと
   を感知して前記送信機から前記信号母線に前記デ
   ータビツトを送信させるための手段を備えてお
   り、該多重情報処理装置は、前記制御設備に対応
   する負荷に接続された出力を識別するための受信
   機コードと一致し該制御設備に対応したアドレス
   コードが与えられた前記送信機の入力に基づい
   て、対応する前記負荷が前記制御設備により制御
   されることを特徴とする多重情報処理装置。 ２ 前記送信機及び受信機に電力を供給するため
   の電力母線をさらに備え、前記信号母線及び電力
   母線は単一の同軸ケーブルにより形成されてお
   り、前記信号母線は該同軸ケーブル中央部のイン
   ナーケーブルにより形成され、前記電力母線は該
   同軸ケーブル外側のケーブルスクリーンにより形
   成されていることを特徴とする特許請求の範囲第
   １項に記載の多重情報処理装置。 ３ 前記受信機が、いずれかの前記送信機から発
   せられる信号によりリセツト可能とされた独立し
   たクロツクを備えており、前記送信機の各々も独
   立したクロツクを備えていることを特徴とする特
   許請求の範囲第１項に記載の多重情報処理装置。 ４ 前記各受信機が、デイジタル又はアナログの
   いずれかの情報を受取るための複数の入力部を備
   えていることを特徴とする特許請求の範囲第１項
   に記載の多重情報処理装置。 ５ 前記送信機が、デイジタル又はアナログのい
   ずれかの情報を送信するための複数の入力部を備
   えていることを特徴とする特許請求の範囲第１項
   に記載の多重情報処理装置。 ６ 前記制御設備が、設備のスイツチングにより
   電力母線上に作り出される過渡現象によつて、信
   号母線により送られる制御信号の干渉と妨害を生
   じるのを避けるために送信機の送信時間外に作動
   するよう制御されることを特徴とする特許請求の
   範囲第１項ないし第５項のいずれかに記載の多重
   情報処理装置。 ７ 送信されるデータの１サイクルにおけるエラ
   ーの送信が次のサイクルにおいてはどんなエラー
   信号も設備に記録されないで訂正されるように、
   送信されるデータの繰り返しサイクルタイムが任
   意の設備の時定数より早く選定されることを特徴
   とする特許請求の範囲第１項ないし第６項のいず
   れかに記載の多重情報処理装置。 ８ 制御されるべき設備のための時定数を電子的
   に導入する手段が、誤り信号が次の送信サイクル
   において訂正され得るまで１送信サイクル内でそ
   の設備によつて誤り信号が記録されるのを禁止す
   るように設けられていることを特徴とする特許請
   求の範囲第１項ないし第６項のいずれかに記載の
   多重情報処理装置。 ９ バイアス手段が、制御されるべき設備がオフ
   となるより早くオンとなるように前記設備をバイ
   アスするために設けられていることを特徴とする
   特許請求の範囲第１項ないし第８項のいずれかに
   記載の多重情報処理装置。 １０ バイアス手段が、制御されるべき設備がオ
   ンとなるより早くオフとなるように前記設備をバ
   イアスするように設けられていることを特徴とす
   る特許請求の範囲第１項ないし第８項のいずれか
   に記載の多重情報処理装置。 １１ パルスの高さが各送信において、アナログ
   型の情報を運ぶために使用されることを特徴とす
   る特許請求の範囲第１項ないし第１０項のいずれ
   かに記載の多重情報処理装置。 １２ 送信又は受信を禁止するための信号を信号
   母線に加える信号印加手段が設けられていること
   を特徴とする特許請求の範囲第１項ないし第１１
   項のいずれかに記載の多重情報処理装置。 １３ 前記信号印加手段が作動中に直流信号を印
   加するのに適しているものであることを特徴とす
   る特許請求の範囲第１２項記載の多重情報処理装
   置。 １４ 前記信号印加手段が、装置全体を可動とす
   ることまたは不可動とすることをそれによつて制
   御するところの安全装置に支配されていることを
   特徴とする特許請求の範囲第１２項または第１３
   項記載の多重情報処理装置。 １５ 安全装置がロツクであることを特徴とする
   特許請求の範囲第１４項記載の多重情報処理装
   置。 １６ 前記走信機が、作動中に送信の後あらかじ
   め定められた時間の間不可動とされることを特徴
   とする特許請求の範囲第１項ないし第１５項のい
   ずれかに記載の多重情報処理装置。 １７ 前記送信機が、その信号が意味するユニツ
   トのアドレスと、それに続くそのユニツトの出力
   のアドレスと、それに続くその出力が意味するデ
   ータとからなる２進ワードの形で情報を送信する
   ように動作するものであることを特徴とする特許
   請求の範囲第１項ないし第１６項のいずれかに記
   載の多重情報処理装置。 １８ その動作において、ワードがさらにアドレ
   スのための奇数又は偶数のパリテイチエツクを備
   え、受信機がこれらのパリテイチエツクを解釈す
   るための手段を備えたことを特徴とする特許請求
   の範囲第１７項記載の多重情報処理装置。 １９ 前記受信機が、受信されるべきワードのビ
   ツト数に等しい数の段階をもつシフトレジスタ
   と、受信されたワードのアドレスビツトをこれも
   受信のための手段に含まれたあらかじめプログラ
   ムされたコードと比較するための出力ゲート論理
   回路とを備えたことを特徴とする特許請求の範囲
   第１７項又は第１８項記載の多重情報処理装置。 ２０ 前記送信機の一つが、前記制御設備のどこ
   かに不良箇所があるときに不良表示用の不良信号
   を送信するための手段と、該不良信号を受取り且
   つ不良箇所を識別するための手段とを備えている
   ことを特徴とする特許請求の範囲第１項に記載の
   多重情報処理装置。 ２１ 前記送信機の一つが、前記制御設備のどこ
   かに不良箇所があるときに不良表示用の不良信号
   を送信するための手段と、該不良信号を受取り且
   つ不良箇所を識別するための手段とを備えてお
   り、多重情報処理装置はさらに、前記不良箇所を
   識別する手段と協動して前記不良信号に係る不良
   箇所を表示するための手段を備えていることを特
   徴とする特許請求の範囲第１項に記載の多重情報
   処理装置。 ２２ すべての送信された信号がコード化された
   識別情報を運ぶことを特徴とする特許請求の範囲
   第１項ないし第２１項のいずれかに記載の多重情
   報処理装置。 ２３ コード化された識別情報が７セグメント数
   値表示を用いることを特徴とする特許請求の範囲
   第２２項記載の多重情報処理装置。 ２４ コード化された識別情報がアルフアベツト
   表示を用いることを特徴とする特許請求の範囲第
   ２２項記載の多重情報処理装置。 ２５ コード化された識別情報がアルフアベツト
   数値表示を用いることを特徴とする特許請求の範
   囲第２２項記載の多重情報処理装置。