JPS6412198B2 - - Google Patents
Info
- Publication number
- JPS6412198B2 JPS6412198B2 JP21452183A JP21452183A JPS6412198B2 JP S6412198 B2 JPS6412198 B2 JP S6412198B2 JP 21452183 A JP21452183 A JP 21452183A JP 21452183 A JP21452183 A JP 21452183A JP S6412198 B2 JPS6412198 B2 JP S6412198B2
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- signal
- output
- pulse
- stepping motor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000003111 delayed effect Effects 0.000 claims description 7
- 230000005284 excitation Effects 0.000 description 11
- 238000010586 diagram Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- 101000606504 Drosophila melanogaster Tyrosine-protein kinase-like otk Proteins 0.000 description 1
- 230000002159 abnormal effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
- H02P8/00—Arrangements for controlling dynamo-electric motors rotating step by step
- H02P8/36—Protection against faults, e.g. against overheating or step-out; Indicating faults
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Control Of Stepping Motors (AREA)
Description
【発明の詳細な説明】
本発明はステツピングモータ駆動回路に関し、
特に１パルス複数ステツプ駆動の制御方式に関す
る。
特に１パルス複数ステツプ駆動の制御方式に関す
る。
ステツピングモータの駆動には１パルス１ステ
ツプ駆動方式と１パルス複数ステツプ駆動方式と
がある。後者は磁気デイスク等のヘツドの位置決
め精度が良好なため最近よく使われている方式で
ある。しかしながら、この１パルス複数ステツプ
駆動方式では、途中位相は過渡的な状態であり何
らかの原因で駆動回路が誤動作して途中位相に制
御された場合、ステツピングモータにより駆動さ
れる系にとつて非常な不都合を生じる。又、一度
この状態が生じると以降は正常な状態に復帰する
ことが困難であり、最悪の場合は電源を一たん切
断する等の強制リセツト手段をとらざるを得ない
のが現状である。
ツプ駆動方式と１パルス複数ステツプ駆動方式と
がある。後者は磁気デイスク等のヘツドの位置決
め精度が良好なため最近よく使われている方式で
ある。しかしながら、この１パルス複数ステツプ
駆動方式では、途中位相は過渡的な状態であり何
らかの原因で駆動回路が誤動作して途中位相に制
御された場合、ステツピングモータにより駆動さ
れる系にとつて非常な不都合を生じる。又、一度
この状態が生じると以降は正常な状態に復帰する
ことが困難であり、最悪の場合は電源を一たん切
断する等の強制リセツト手段をとらざるを得ない
のが現状である。
例えば、フロツピーデイスク装置のヘツド位置
決め機構に用いるステツピングモータを１パルス
２ステツプ駆動方式で使用した場合、正規のトラ
ツク位置をステツピングモータの偶数位置に対応
させた時、奇数位相は隣接トラツク間の中間位置
即ち、1/2トラツク間隔分のオフトラツクを生ず
ることになり、ここでヘツドが停止してしまうこ
とはフロツピーデイスク装置にとつて決定的な障
害となる。
決め機構に用いるステツピングモータを１パルス
２ステツプ駆動方式で使用した場合、正規のトラ
ツク位置をステツピングモータの偶数位置に対応
させた時、奇数位相は隣接トラツク間の中間位置
即ち、1/2トラツク間隔分のオフトラツクを生ず
ることになり、ここでヘツドが停止してしまうこ
とはフロツピーデイスク装置にとつて決定的な障
害となる。
本発明は１パルス複数ステツプ駆動回路におい
て、ステツピングモータが途中位相で止まること
がないように自動制御することにより、上記回復
不可能な障害の発生を防止した新規な駆動回路を
提供することを目的とする。
て、ステツピングモータが途中位相で止まること
がないように自動制御することにより、上記回復
不可能な障害の発生を防止した新規な駆動回路を
提供することを目的とする。
本発明によれば、モータの回転を指示するステ
ツプ信号とこのモータの回転方向を指示するデイ
レクシヨン信号とを受けて１パルスの前記ステツ
プ信号で前記モータを複数ステツプ回転せしめる
ステツピングモータの駆動回路において、デイレ
クシヨン信号をアツプ・ダウン制御端子に受け、
クロツク端子と第１および第２の出力端子とを有
するアツプ・ダウンカウンタと、ステツプ信号を
遅延せしめる遅延回路と、ステツプ信号と前記遅
延せしめられた信号とを受ける第１のAND回路
と、前記遅延せしめられた信号を第１の入力端子
に受けかつ第２の入力端子を有する第２のAND
回路と、第１および第２のAND回路の各出力を
受けるNOR回路と、該NOR回路の出力をアツ
プ・ダウンカウンタのクロツク端子に供給する手
段と、アツプ・ダウンカウンタの第２の出力端子
の出力を第２のAND回路の第２の入力端子に供
給する手段と、アツプ・ダウンカウンタの第１お
よび第２の出力端子の出力を受ける排他的論理和
回路と、アツプ・ダウンカウンタの第１の出力端
子の出力と排他的論理和回路の出力とからモータ
の駆動パルスを形成する手段とを有するステツピ
ングモータ駆動回路を得る。
ツプ信号とこのモータの回転方向を指示するデイ
レクシヨン信号とを受けて１パルスの前記ステツ
プ信号で前記モータを複数ステツプ回転せしめる
ステツピングモータの駆動回路において、デイレ
クシヨン信号をアツプ・ダウン制御端子に受け、
クロツク端子と第１および第２の出力端子とを有
するアツプ・ダウンカウンタと、ステツプ信号を
遅延せしめる遅延回路と、ステツプ信号と前記遅
延せしめられた信号とを受ける第１のAND回路
と、前記遅延せしめられた信号を第１の入力端子
に受けかつ第２の入力端子を有する第２のAND
回路と、第１および第２のAND回路の各出力を
受けるNOR回路と、該NOR回路の出力をアツ
プ・ダウンカウンタのクロツク端子に供給する手
段と、アツプ・ダウンカウンタの第２の出力端子
の出力を第２のAND回路の第２の入力端子に供
給する手段と、アツプ・ダウンカウンタの第１お
よび第２の出力端子の出力を受ける排他的論理和
回路と、アツプ・ダウンカウンタの第１の出力端
子の出力と排他的論理和回路の出力とからモータ
の駆動パルスを形成する手段とを有するステツピ
ングモータ駆動回路を得る。
本来、ステツピングモータはオープン制御系に
使用されるものであるが、精度の要求される１パ
ルス複数ステツプ駆動方式において、本発明によ
れば少なくとも意図しない中間状態にヘツドが制
御されることを防止し系によつては回復不可能な
状況だけは少なくとも回避することができる。
使用されるものであるが、精度の要求される１パ
ルス複数ステツプ駆動方式において、本発明によ
れば少なくとも意図しない中間状態にヘツドが制
御されることを防止し系によつては回復不可能な
状況だけは少なくとも回避することができる。
次に本発明の一実施例について図面を参照して
説明する。
説明する。
第１図は本発明の一実施例の簡単なブロツク図
である。ヘツドの停止位置を指示するStep信号
及びDirection信号は上位コントローラから発生
される制御信号であり、Direction信号のレベル
により正転あるいは逆転の方向を定め、Step信
号のパルスに対応してステツピングモータを回転
させる。インターナルタイミングパルス発生回路
はStep信号パルスから一定時間間隔で１以上の
中間パルスを発生させる回路である。アツプ・ダ
ウンカウンタはDirection信号でモータの回転方
向を決めるべく出力が制御されるカウンタで、イ
ンターナルタイミングパルス発生回路の出力をク
ロツクとして受けている。励磁相エンコード回路
はアツプ・ダウンカウンタからのパルス信号によ
り指定されるステツピングモータの位相に対応す
るステツピングモータのコイルの励磁信号を発生
する。ステツピングモータドライブ回路は励磁相
エンコード回路の励磁信号により、ステツピング
モータのコイルを励磁する。モータ位相検出回路
は励磁相エンコード回路の励磁信号により、モー
タの位相を検出しその結果に応じてインターナル
タイミングパルス発生回路に帰還をかける。
である。ヘツドの停止位置を指示するStep信号
及びDirection信号は上位コントローラから発生
される制御信号であり、Direction信号のレベル
により正転あるいは逆転の方向を定め、Step信
号のパルスに対応してステツピングモータを回転
させる。インターナルタイミングパルス発生回路
はStep信号パルスから一定時間間隔で１以上の
中間パルスを発生させる回路である。アツプ・ダ
ウンカウンタはDirection信号でモータの回転方
向を決めるべく出力が制御されるカウンタで、イ
ンターナルタイミングパルス発生回路の出力をク
ロツクとして受けている。励磁相エンコード回路
はアツプ・ダウンカウンタからのパルス信号によ
り指定されるステツピングモータの位相に対応す
るステツピングモータのコイルの励磁信号を発生
する。ステツピングモータドライブ回路は励磁相
エンコード回路の励磁信号により、ステツピング
モータのコイルを励磁する。モータ位相検出回路
は励磁相エンコード回路の励磁信号により、モー
タの位相を検出しその結果に応じてインターナル
タイミングパルス発生回路に帰還をかける。
第２図は４極２相励磁かつ、１パルス２ステツ
プ駆動方式のステツピングモータ駆動回路を例に
とつた本発明の一実施例の回路図である。Step
信号V2はパルス遅延回路（インターナルタイミ
ングパルス発生回路）１により遅延されたパルス
信号V3とAND−OR−INVERTER回路２により
V1＋V3・V6の論理がとられ、２ビツトバイナ
リ・アツプダウン・カウンタ３のクロツク信号
V4となる。又、上記カウンタ３はDirection信号
V1をアツプダウンコントロール信号としてモー
タ位相の２ビツトバイナリ値としてV5，V6を出
力する。EXCLUSIVE−OR回路４及び
INVERTER回路５，６はV5，V6の２ビツトバ
イナリ値をステツピングモータの励磁相信号V5，
V7，V8，V9にエンコードし、ドライブ回路７に
よりステツピングモータ８のコイルを励磁する。
φA，φB，φC，φDは夫々ステツピングモータの各
相励磁コイルである。
プ駆動方式のステツピングモータ駆動回路を例に
とつた本発明の一実施例の回路図である。Step
信号V2はパルス遅延回路（インターナルタイミ
ングパルス発生回路）１により遅延されたパルス
信号V3とAND−OR−INVERTER回路２により
V1＋V3・V6の論理がとられ、２ビツトバイナ
リ・アツプダウン・カウンタ３のクロツク信号
V4となる。又、上記カウンタ３はDirection信号
V1をアツプダウンコントロール信号としてモー
タ位相の２ビツトバイナリ値としてV5，V6を出
力する。EXCLUSIVE−OR回路４及び
INVERTER回路５，６はV5，V6の２ビツトバ
イナリ値をステツピングモータの励磁相信号V5，
V7，V8，V9にエンコードし、ドライブ回路７に
よりステツピングモータ８のコイルを励磁する。
φA，φB，φC，φDは夫々ステツピングモータの各
相励磁コイルである。
第３図は第２図の実施例における各部の信号波
形である。及びの区間は正常動作時であり、
では正転方向、では逆転方向に１個のStep
信号のパルスに対応して２ステツプずつステツピ
ングモータが駆動される。ここでは偶数位相が定
常状態であり、奇数位相は過渡状態である。次に
の区間は異常動作時であり何らかの原因により
ヘツドが奇数位相で停止していた場合、次に
Step信号が入力されても、パルス遅延回路より
出力されるパルス信号V3はカウンタの出力信号
V6がLOW−LEVEL即ち、偶数位相であるため
に、AND−OR−INVERTER回路２によりゲー
トされ、アツプダウンカウンタ３のクロツク信号
V4にはV3に対応するパルスは発生しない。従つ
てこの状態ではステツピングモータは１ステツプ
しか駆動されず、再び偶数位相が励磁され正常状
態に自動的に復帰する。の区間はその後に引き
続く正常動作の様子を示す。
形である。及びの区間は正常動作時であり、
では正転方向、では逆転方向に１個のStep
信号のパルスに対応して２ステツプずつステツピ
ングモータが駆動される。ここでは偶数位相が定
常状態であり、奇数位相は過渡状態である。次に
の区間は異常動作時であり何らかの原因により
ヘツドが奇数位相で停止していた場合、次に
Step信号が入力されても、パルス遅延回路より
出力されるパルス信号V3はカウンタの出力信号
V6がLOW−LEVEL即ち、偶数位相であるため
に、AND−OR−INVERTER回路２によりゲー
トされ、アツプダウンカウンタ３のクロツク信号
V4にはV3に対応するパルスは発生しない。従つ
てこの状態ではステツピングモータは１ステツプ
しか駆動されず、再び偶数位相が励磁され正常状
態に自動的に復帰する。の区間はその後に引き
続く正常動作の様子を示す。
本発明によれば以上説明したように、誤り位相
を検出してインターナルパルスを制御することに
より１パルス複数ステツプ駆動のステツピングモ
ータ駆動方式における回復不可能な誤動作を回避
することが可能となる。
を検出してインターナルパルスを制御することに
より１パルス複数ステツプ駆動のステツピングモ
ータ駆動方式における回復不可能な誤動作を回避
することが可能となる。
なお、本発明はヘツドのコントロールに限ら
ず、他のステツプ制御にも十分同様に適用できる
ことは明らかである。
ず、他のステツプ制御にも十分同様に適用できる
ことは明らかである。
第１図は本発明の一実施例の簡単なブロツク図
であり、第２図は４極２相励磁かつ１パルス２ス
テツプ駆動方式のステツピングモータ駆動回路に
おける本発明の一実施例の回路図である。又、第
３図は第２図の実施例における各部の信号波形図
である。 １……パルス遅延回路、２……AND−OR−
INVERTER回路、３……２ビツト・バイナリ・
アツプ／ダウン・カウンタ、４……
EXCLUSIVE−OR回路、５，６……
INVERTER回路、７……ステツピングモータ駆
動回路、８……ステツピングモータ、V1……
Direction信号、V2……Step信号、V3……遅延パ
ルス信号、V4……カウンタCLOCK信号、V5…
…カウンタ21ビツト信号、V6……カウンタ20ビツ
ト信号、V7，V8，V9（及びV5）……ステツピン
グモータ励磁相信号。
であり、第２図は４極２相励磁かつ１パルス２ス
テツプ駆動方式のステツピングモータ駆動回路に
おける本発明の一実施例の回路図である。又、第
３図は第２図の実施例における各部の信号波形図
である。 １……パルス遅延回路、２……AND−OR−
INVERTER回路、３……２ビツト・バイナリ・
アツプ／ダウン・カウンタ、４……
EXCLUSIVE−OR回路、５，６……
INVERTER回路、７……ステツピングモータ駆
動回路、８……ステツピングモータ、V1……
Direction信号、V2……Step信号、V3……遅延パ
ルス信号、V4……カウンタCLOCK信号、V5…
…カウンタ21ビツト信号、V6……カウンタ20ビツ
ト信号、V7，V8，V9（及びV5）……ステツピン
グモータ励磁相信号。
Claims (1)
- １ モニタの回転を指示するステツプ信号と該モ
ータの回転方向を指示するデイレクシヨン信号と
を受けて１パルスの前記ステツプ信号で前記モー
ターを複数ステツプ回転せしめるステツピングモ
ータの駆動回路において、前記デイレクシヨン信
号をアツプ・ダウン制御端子に受け、クロツク端
子と第１および第２の出力端子とを有するアツ
プ・ダウンカウンタと、前記ステツプ信号を遅延
せしめる遅延回路と、前記ステツプ信号と前記遅
延せしめられた信号とを受ける第１のAND回路
と、前記遅延せしめられた信号を第１の入力端に
受けかつ第２の入力端子を有する第２のAND回
路と、前記第１および第２のAND回路の各出力
を受けるNOR回路と、該NOR回路の出力を前記
アツプ・ダウンカウンタの前記クロツク端子に供
給する手段と、前記アツプ・ダウンカウンタの前
記第２の出力端子の出力を前記第２のAND回路
の前記第２の入力端子に供給する手段と、前記ア
ツプ・ダウンカウンタの前記第１および第２の出
力端子の出力を受ける排他的論理和回路と、前記
アツプ・ダウンカウンタの前記第１の出力端子の
出力と前記排他的論理和回路の出力とから前記モ
ーターの駆動パルスを形成する手段とを有するこ
とを特徴とするステツピングモータ駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21452183A JPS60106396A (ja) | 1983-11-15 | 1983-11-15 | ステッピングモータ駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21452183A JPS60106396A (ja) | 1983-11-15 | 1983-11-15 | ステッピングモータ駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60106396A JPS60106396A (ja) | 1985-06-11 |
| JPS6412198B2 true JPS6412198B2 (ja) | 1989-02-28 |
Family
ID=16657094
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21452183A Granted JPS60106396A (ja) | 1983-11-15 | 1983-11-15 | ステッピングモータ駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60106396A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622892U (ja) * | 1992-08-28 | 1994-03-25 | トリニティ工業株式会社 | 乾燥炉の炉壁形成用パネル部材 |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63129895A (ja) * | 1986-11-17 | 1988-06-02 | Seiko Epson Corp | ステツプモ−タ駆動回路 |
| JP2741751B2 (ja) * | 1986-12-12 | 1998-04-22 | 株式会社東芝 | ステツピングモータ駆動方式 |
| JP4859048B2 (ja) * | 2006-11-13 | 2012-01-18 | 北川工業株式会社 | 電磁波シールド筐体 |
-
1983
- 1983-11-15 JP JP21452183A patent/JPS60106396A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0622892U (ja) * | 1992-08-28 | 1994-03-25 | トリニティ工業株式会社 | 乾燥炉の炉壁形成用パネル部材 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60106396A (ja) | 1985-06-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5294877A (en) | Circuit and method for detecting deceleration rates of a polyphase DC motor | |
| EP1318596B1 (en) | Motor driving device and motor driving method | |
| US5233275A (en) | Simplified sensorless DC motor commutation control circuit using analog timing techniques | |
| JP5016674B2 (ja) | モータ制御回路、モータシステム、モータ制御方法 | |
| US3466520A (en) | Stepping motor control including damping | |
| US5627441A (en) | Apparatus for controlling motor drive and method for controlling thereof | |
| JPH0142071B2 (ja) | ||
| JPS6412198B2 (ja) | ||
| JP5150650B2 (ja) | モータ駆動装置 | |
| US6577085B2 (en) | Control of a brushless motor | |
| US6548973B1 (en) | Method and apparatus for braking a polyphase DC motor | |
| US20050067890A1 (en) | Motor driving apparatus and disk apparatus using the same | |
| US20030155880A1 (en) | Motor driving device and motor driving method | |
| CN112821845B (zh) | 电动工具控制方法及电动工具 | |
| CA1285311C (en) | Single step stepping motor controller | |
| US4788484A (en) | Method and apparatus for driving a stepper motor with multiple voltages | |
| JP3316299B2 (ja) | ステッピングモーターの駆動回路 | |
| EP0481486B1 (en) | Stepping motor control circuit | |
| JP2810568B2 (ja) | モータの誤動作防止回路 | |
| US5446353A (en) | Digital motor communication circuit and method | |
| JP2919340B2 (ja) | ステッピングモータの駆動制御回路 | |
| SU1432719A1 (ru) | Четырехтактный реверсивный распределитель импульсов дл управлени шаговым двигателем | |
| JP2802174B2 (ja) | ステツピングモータの制御方式 | |
| JP3459530B2 (ja) | ステッピングモータの駆動回路 | |
| JPH04222970A (ja) | 磁気ディスク装置 |