JPS639819A

JPS639819A - 変位変換装置

Info

Publication number: JPS639819A
Application number: JP15372986A
Authority: JP
Inventors: Atsushi Kimura; 木村　惇; Terutaka Hirata; 平田　輝孝; Toshio Sekiguchi; 関口　敏夫; Masahiro Hasegawa; 正弘長谷川
Original assignee: Yokogawa Electric Corp
Current assignee: Yokogawa Electric Corp
Priority date: 1986-06-30
Filing date: 1986-06-30
Publication date: 1988-01-16
Also published as: JPH0460532B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〈産業上の利用分野〉本発明は、差圧あるいは圧力などによる変位を静電容量
を介して電気信号に変換する変位変換装置に係り、特に
その分解能を向上させた変位変換装置に関する。

〈従来の技術〉第１１図に特開昭５７−２６７１１号「容量式変位変換
装置」に開示されている従来の変位変換装置を示し、こ
れについて説明する。

Ｃｘは圧力などによる変位を受けてその容量値が変化す
る静電容量である。静電容量Ｃｘの一端はインバータＧ
、の入力端に接続されると共に分布容量Ｃ３を介して共
通電位点ＣＯＭに接続されている。インバータＧ、の入
出力端の間には双方向定電流回路ＣＣが接続されその出
力端はインバータＧ２を介して静電容量Ｃｘの他端に接
続されている。

ここでインバータＧ、、Ｇ２は増幅手段を形成しインバ
ータＧ２の出力から靜電容ｔ　ｃＸインバータＧ。

の入力端の電圧と同相の電圧を帰還する。また双方向定
電流回路ＣＣはインバータＧ、の入力端の電圧とは逆相
で帰還する帰還手段を薄酸する。

次に、第１１図罠示す変位変換装置の動作について第１
２図に示す波形図を用いて説明する。

インバータＧ２の出力がハイレベル％　ＨＩで電圧＋Ｅ
が生じたとき（第１２図（イ））は、その立上りによシ
靜電容ｆｉｔＣｘと分布容量Ｃ８の直列回路が急速に充
電され分布容量Ｃ８の端子電圧が急激に一定電圧に達す
るので第１２図（ロ）に示すようにほぼ垂直に立上る。

また、このときインバータＧ。

の出力はローレベル１Ｌ′　　で共通電位点ＣＯＭのゼ
ロ電位となるので、分布容量Ｃ１の充電電荷は双方向定
電流回路ＣＣとインバータＧ、の出力インピーダンスを
介して一定電流ｌで直ちに放電を開始し第１２図（ロ）
に示すようにインバータＧ、の入力端の電圧は直線的に
低下する。インバータＧ。

のスレッショルド電圧ＶＴＨ１で低下するとインバータ
Ｇ、の出力がハイレベル％　ＨＩ　　の＋Ｅに反転しく
第１２図Ｈ）これによってインバータＧ２の出力はロー
レベル％　Ｌ　Ｉになるので、分布容量Ｃ３の残留電荷
が静電容量Ｃｘを介して急速に放電し、インバータＧ、
の入力端の電圧が垂直に低下した後、インバータＧ、の
出力端のハイレベル％　Ｈ′により双方向定電流回路Ｃ
Ｃによる定電流ｉにより分布容量Ｃ８が充電されてイン
バータＧ、の入力端の電圧が直線的Ｖこ上昇する（第１
２図ｅつ）。スレショルド電圧ｖＴＨに達するとインバ
ータＧ、の出力がローレベル％　Ｌ　Ｉに反転しこれに
よってインバータＧ２の出力はハイレベル％　ＨＩにな
るので、再びインバータＧ２からの充電が行なわれ、こ
の動作が繰り返される。

ここで、スレシールド電圧ｖＴＨを基準とする分布容ｉ
ｉ　Ｃ，の両端の変化′電圧ｅ、。は、次式で示される
。

また、変化電圧ｅ、。がスレショルド電圧ｖＴＨまで減
少するのに必要とする時間ｔ１０は、次式で与えられる
。

ｌｔ、。＝ｅ、。Ｉ　Ｃｘ＋　０８）　　　　　　＋２
１＋１＋　、　＋２１式を用いて、１０　　　Ｘ　　ｌ” となる。なお、充放電が反復ざ扛るうちに分布容量Ｃ６
にはスレッショルドに応じた電荷が基準電位として定め
られこれを中心として充放電が行われるため、充電側の
変化電圧ｅ、。と放電側の変化電圧ｅ２０とは等しくな
り、この変化電圧ｅ２゜分の充電を双方向定電流回路Ｃ
Ｃｉ’こよる定電流Ｉによって行なうことにより時ｉｉ
：ｉｌ　ｔ、。とｔ２０は等しくなり次式が成立する。

ｔ、。＝　ｔ２ｏ＝　−−Ｃｘ（４）従って、周期ｔ、。、ｔ２゜は静電容量Ｃｘに比例し、
静電容量Ｃｘは対向する電極の変位により変化する。

〈発明が解決しようとする問題点〉この様な従来の変位変換装置は、出力のパルス信号の周
期ｔ、。（１２゜）が所定幅の変位に対して所定幅の静
電容量Ｃｘが変化するように動作する。

従って、変位の変動幅が小さい場合には静電容量Ｃｘの
変動幅も小さく、このため分解能が小さくなり精度の低
下を招く問題点がある。

く問題点を解決するための手段〉この発明は、以上の問題点を解決するために検出すべき
変位に応じて変化する静電容量と、この静電容量の一端
が入力端に接続された増幅手段と、この増幅手段の出力
端からその入力端に反転電流を供給する負帰還手段と、
増幅手段の入力と同位相で静電容量の他端を駆動する第
１駆動手段と、増幅手段の入力端と一端が接続された固
定容量と、この固定容量の他端を増幅手段の入力と同相
あるいは逆相の電圧で駆動する第２駆動手段と、増幅手
段の出力に関連したパルス信号を用いて所定の演算を実
行し変位に対応した出力を出すマイクロコンピュータ手
段とを具備することを主要な構成としたものである。

く作　　用〉この様な本発明の主要な構成により、静電容量の一部が
所定値だけ減じられた形で変位に対応したパルス幅をも
つパルス信号が出力されるので、分解能が拡大し精度が
向上する。

〈実施例〉以下、本発明の実施例について図面に基づき説明する。

第１図は本発明の一実施例を示すブロック図である。尚
、従来の技術の技術と同一の機能を有する部分には同一
の符号を付し適宜にその説明を省略する。

靜を容量Ｃｘの一端はインバータＧ、の入力端に接続さ
れると共に分布容量Ｃ，を介して共通電位点ＣＯＭに接
続されている。インバータＧ、の入出力端間には双方向
定電流回路ＣＣが接続され負帰還路を形成している。ま
た、静電容１ＩＬＣｘの他端はインバータＧ、の出力端
からナントゲートＧ。

の入力の一端とその出力端を介して接続され、ナントゲ
ートＧ、の他端は端子ＴＬ、を介して印加される制御信
号ＣＳによりその開閉が制御される。

インバータＧ　の入力端には固定容量Ｃｒが接続され、
その他端とインバータＧ、の出力端の間には駆動回路Ｄ
ＲＣが接続されている。駆動回路ＤＲＣの中には電源電
圧＋Ｅと共通電位点ＣＯＭとの間に直列に接続されたス
イッチｓ、　、　ｓ２．　ｓ３．　ｓ４が設けられ、ス
イッチＳ２と８３の接続点には十Ｅ／２の電圧が印加さ
れている。スイッチＳ、と８４はアントゲ−）　Ｇ４．
　Ｇ、の出力で、スイッチＳ２とＳはインバータＧ６の
出力でそれぞれその開閉が制御される。アンドゲートＧ
４．Ｇ５の各入力の一端とインバータＧ６の入力端には
それぞれインバータＧ、の出力が印加されている。更に
、アンドゲートＧ４の入力の他端には制御信号ＣＳが、
アンドゲートＧ、の入力の他端にはインノ（−タＧ７に
より反転された制御信号ＣＳがそれぞれ印加され、これ
等を制御する。スイッチＳ、とＳ、、Ｓ、とＳ４の各接
続点はそれぞれ固定容量Ｃ，の他端に接続されている。

出力のパルス信号はインバータＧ、の出力端から端子Ｔ
Ｌ２を介して取出される。なお、各インノく−タ、アン
ドゲートおよびナントゲートはそれぞれ電源電圧＋Ｅで
付勢されている。

次に、以上の如く構成された第１図に示す容Ｖ時間変換
部ＣＴＶ、　　について第２図、第３図を用いてその動
作を説明する。

先ず、制御信号ＣＳが第６図（イ）に示すよりなノ・イ
レベル′Ｈ′で＋Ｅの状態について説明する。

インバータＧ、の出力端がノ・イレベル’Ｈ’の周期Ｔ
ｘの状態（第６図（ハ））ではインバータＧ、の入力端
は第２図（イ）に示す接伏となっている。この状態では
、双方内定′ＲＬ流回路ＣＣの他端は＋Ｅの電圧が印加
されているのでこれにより各容量が充電されインバータ
Ｇ、の入力端の電圧が一定割合で上昇しそのスレッシー
ルド電圧ｖＴＨ１−越える（第３図（ロ））とインバー
タＧ、の出力端の電圧がローレベル１Ｌ＃に反転し第２
図（ロ）の状態となる。

第２図００）から（ロ）に反転する直前の各容量の充電
電荷は第２図（イ）から（ｃＦ＋ｃＸ＋ｃ、　）　ｖＴ
Ｈ−ｃＦＫであり、反転した直後の各容量の充電電荷は
このときのインバータＧ、の入力端の電圧をＶ　とす＋
　　１れば第２図（ロ）から（ＣＦ＋Ｃｘ＋Ｃ，）Ｖ　−７Ｃ
ＦＥ−Ｃ，Ｅとなる。反転の直前と直後における電荷の
船倉は変化しないので、次式が成立する。

（ｃＦ＋ｃ、＋ｃ、　）　ＶＴＨ−ｃＦＥ＝＜ｃＦ＋ｃ
ｘ＋ｃＩ！＞ｖ−ＣＸＥ−！−Ｌ　Ｅ第２項がスレッシ
ールド電圧ｖＴＨから上昇した変化電圧ｅ／、であり、
この変化電圧ｅ／、がスレッシ田ルド電圧ｖＴＨまで双
方同定゛屯流回路ＣＣの定電流１によって減少させられ
る時間である周期Ｔ′　は次式で与えられる。

ｌ　Ｔ／、　＝　ｅ’、　（ＣＦ＋ＣＸ＋Ｃ，）（ｓ）
従って、（５）式の第２項のｅ′、と（６）式からＴ・
＝正［」鷺ｕ　Ｅ　　　　　　　　（７）Ｘ　　　　　
　　　ｌを得る。インバータＧ、のスレッシ冒ルド電圧ｖＴＨに
その入力端の電圧が達するとインバータＧ。

の出力端はハイレベル％　Ｈｌに反転し第２図（イ）の
状態となる。ただし、第２図（ロ）のＶ　の岱りにｖＴ
Ｈ％第２図０）のｖＴＨの代りにインバータＧ、の入力
端の電圧Ｖ−を置き換えたものになる。従って、この場
合の反転の直前と直後における電荷の関係はＣＦ（Ｃ，＋Ｃｘ＋Ｃ，）　ＶＴＨ−ＣｘＥ　−−ＨＥ＝（
Ｃ＋Ｃ＋Ｃ）Ｖ　−ｃＦｇＦ　　ｘ　　　Ｓとなる。第２項がスレッシ盲ルド電圧ｖＴＨから下降し
た変化電圧ｅ、であり、この変化電圧ｅ、がスレッシ冒
ルド寛圧ｖＴＨまで双方向定電流回路ＣＣの定電流ｌに
よって増大させられる時間である周期Ｔ　は次式で与え
られる。

Ｉ　Ｔ！＝　＠、　Ｆ　Ｃ，＋ＣＸ＋Ｃ，）　　　　　
　　　　（９１従って、（８）式の第２項の・、と（９
１式から’ｒｘ＝　Ｃ→ＣＦＥ　　　　　　　”を得る
。（７）、α・式から周期ＴＸとＴ′ｘとは等しく、い
ずれも静電容量Ｃｘと固定客ｉ　ＣＦ／２との差に対応
した周期？もつパルス信号が端子ＴＬ２に得られる。こ
の場合にはＣｘ〉２ｃＦの関係を満していないと発振が
継続されない。ここで（４）式と０１式とを比較すると
、（４）式では静電容量Ｃｘに対応した周期ｔ、。をも
つ発掘が繰り返されるがα１式では固定容量Ｃｘと静電
容ｔ↓　ＣＦとの差に対応した周期Ｔ　をもつ発振とな
り（４）式の場合に比べて高い周波数となり分解能が向
上する。

以上は定電流１、電源電圧Ｅが一定であり固定容量ＣＦ
が既知であればそのまま成立するが、制ａ信号ｃｓをロ
ーレベル″Ｌ′のゼロの状態へ切換える操作を加えるこ
とにより、これ等が必ずしも一定あるいは既知でなくて
も分解能を向上させることができる。次にこの点につき
説明する。

この場合には静電容量Ｃｘの他端はインバータＧ、の出
力端のレベル変化に関係なくノ・イレベル％　ＨＩに固
定され、固定客ｉＣＦの他端に駆動回路ＤＲＣによりフ
と共通電位の各電圧が交互に印加されて発振が練り返さ
れる。従って、第２図における静電容量Ｃｘの他端ヲノ
・イレペルである＋Ｅに接続し固定容量ＣＦの他端をＥ
／２とゼロとして制御信号ＣＳがハイレベルの状態と同
様な計算をすると周期ＴＦ４．Ｔ′Ｆ、（第３図（ハ）
）は次の様になる。

ＴＦ、　＝＝　ＴＦ’、　＝　＄　Ｅ　　　　　　（ｉ
ｌｌ従って、Ｇ１．α９式より、ｌが一定のときは、ｃ、＝７（’ｒＦ、−’ｒｘ）　　
　Ｇ３として制御信号ＣＳを操作することにより端子Ｔ
Ｌ２に現われるパルス信号の周期ＴＦ１．　Ｔｘを用い
て未知の静電容量Ｃｘヲ求めることができる。

第４図は静電容量として互いに差動的に容量が変化する
差動容量の場合の実施例を示すブロック図である。

、インバータＧ８とＧ、とが直列に接続されて増幅器を
形成し、この入出力端間にインバータＧ、。、駆動回路
ＤＲＣおよび固定容量ＣＦ　が直列に接続されている。

また、インバータＧ、。の出力は駆動回路ＤＣＣを介し
て移動電極ＭＤに対向した固定電極ＦＤ、　、　ＦＤ２
で形成された差動容量ＣＨ１ＣＬ　の各他端に接続され
、移動１！極ＭＤはインバータＧ８の入力端に接続され
ている。駆動回路ＤＣＣはナンドゲー）Ｇ１１１Ｇ１２
で欅成されその各出力端は固定電極ＦＤ、、ＦＤ２に接
続されている。ナントゲート’１１１　Ｇ１２の第１の
入力端はインバータＧ、。の出力が、第２の各入力端は
カウンタＣＴ、の出力端Ｑｎのレベルおよびこのレベル
をインバータ’１３で反転したレベルの電圧が、第３の
各入力端はラッテＤＬの出力をインバータＧ、４で反転
したレベルの電圧がそれぞれ印加されている。

なお、インバータＧ、。の入力端はカウンタＣＴ、の入
力端ＣＬに、駆動回路ＤＲＣのアンドゲートＧ４の入力
の他端はインバータ’１４の出力端にそれぞれ接続され
ている。

ＤＬはラッチでありそのデータ端子りには制御信号ＣＳ
が印加されそのクロック端子Ｃに印加されたカウンタＣ
Ｔ、の出力の立上９に対応した制御信号ＣＳのレベルを
出力端子Ｑに出力する。

更に、双方向定電流回路ＣＣの一端はインバータＧ８の
入力の一端に接続されその他端はナントゲートＧ１５．
　Ｇ、、　を介して０１６の出力端と接続されている。

ナントゲートＧ１５の各入力端はラッチＤＬの出力端Ｑ
とインバータＧ、。の出力端と接続され、ナントゲート
Ｇ、６の各入力端はナントゲートＧ、、、Ｇ、Ｇ　　の
各出力端とそれぞれ接続されている。

次に、以上の如く構成された容量／時間変換部ＣＴｖ２
の動作について第５図に示す波形図を用いて説明する。

先ず、制御信号ＣＳが第５図（イ）に示すようなローレ
ベル１Ｌ′でゼロの状態にある場合について説明する。

この場合はラッチＤＬの出力はローレベルの状態にある
。従ってインバータＧ１４の出力はハイレベルとなって
いる。

カウンタＣＴ、の出力がハイレベル１Ｈ′（第５図（ハ
））の周期ＴＬの状態（第５図に））ではインバータ０
１３の出力はローレベルとなるのでナントゲートＧ　の
出力はインバータＧ、。の出力のレベルの如伺にかかわ
らずハイレベルである＋Ｅに保持されている。一方、ナ
ントゲートＧ１１の第２．第３の各入力端はハイレベル
に保持されているのでインバータＧ５．。の出力レベル
に依存したレベルの電圧が固定電極ＦＤ２に印加される
。

従って、この場合は第１図において分布容量Ｃ。

に並列に差動容量ＣＨが接続され静電容量Ｃｘの代シに
差動容量ＣＬが接続された関係と機能的には同等になる
ので、（７）式と（１１ｍ式を導いたのと同じ様にして
次式を得る。

ただし、第４図に示す場合は第１図に示す場合に対して
カウンタＣＴ、のｎビットをカウントする間はナントゲ
ートＧ１１　＠　’１２により差動容量ｃＬ側が選択さ
れて発振を繰９返しているので６４式において３倍され
ている。

ナントゲートＧ１．の出力レベルがｎ回反転するとカウ
ンタＣＴ、の出力がローレベル１Ｌ′に反転（第５図（
ハ））し周期ＴＨの状態となる。この状態では、インバ
ータＧ、３とナントゲート’１１の各出力はハイレベル
に保持されたままとなる。そして、固定電＆ＦＤ、には
ナントゲート’１２を介してインバータＧ、。の出力レ
ベルに依存したレベルの電圧が印加される。従って、こ
の場合は第１図において分布容ｉ　ｃ、に並列に差動容
量ｃＬが接続され静電容量Ｃｘの代９に差動容１ｔ′Ｃ
Ｈが接続された関係と機能的には同等になるので６４式
を導いたのと同様にして次式を得る。

Ｔ１１＝。（−咀ｊｊ−）　Ｅ　　　　　　ａｓ以上の
状態を繰り返す。従って、固定客ｊｔ　ＣＦ／２と差動
容量ＣＬあるいはＣＨとの差に対応した周期ＴＬ、ＴＨ
ヲもつ発振となるので、差動容量ｃＬ。

ＣＨ自体による発振に対して高い周波数のパルス信号を
端子ＴＬ２より得ることができ分解能の高い容１１／時
間変換部ＣＴｖ２　　となる。

しかし、定電流１、電源電圧Ｅが経時変化などを持ち一
定でなく、あるいは固定容量が既知でない場合には、更
に次の手段を講することにより精度向上を図ることがで
きる。

この場合には制御信号ＣＳを第５図（イ）に示すように
ハイレベル％　ＨＩである＋Ｅに反転させる。このとき
にはカウンタＣＴ、の出力の立上りのタイミング（第５
図ｅう）によりラッチＤＬの出力がハイレベル％　ＨＩ
に反転する。この状態ではナンドケートＧ１１１　’１
２の出力はともにハイレベル１ｋ　ＨＩに固定された＋
Ｅの電位となり、固定容量ＣＦの他端の電圧レベルがＥ
／２とゼロに変化し発振が繰り返される。従って、この
場合は第１図において分布容ｔ　ｃ、に並列に差動容３
ｆＣＬ、ＣＨが接続されたのと等価となり、第αυ式を
導いたのと同じようにして次式が得られる。

ＴＦ□＝卑Ｅ　　　　　　　　　住ｅ従って、２α４）、（１１αｅ式から、として制御信号
ＣＳを操作することにより端子ＴＬ２に境われるパルス
信号の周期”Ｆ２　＠　ＴＬ　’　ＴＨを用いて未知の
差動容１１ｃＬ、ｃＨ１を求めることができる。

なお、双方同定を光回路ＣＣの両端に浮遊容量Ｃ３が存
在する場合および発振経路に全体として遅れＴ、がある
場合には、周期ＴＬ”　ＴＨ”　ＴＦ’２　　はとなる
が、これ等の式を用いるととなり、浮遊容ｊ／ＩｋＣｉ　と遅れＴ、が除去される
。

特に、差動容量ＣＬ、ｃＨが小さくなると発振経路の遅
れに伴う誤差が発生しやすくなるが、この場合にも四四
式によれば誤差要因とはならない。

第６図は容量／時間変換部Ｃ’／Ｔ、　、　ＣＶＴ２か
らのパルス信号が入力され信号処理をするマイクロコン
ビエータ部の構成を示すブロック図である。容Ｖ時間変
換部としてＣＶＴ２ｉ用いる場合を例として説明する。

１０は容量／時間変換部ＣＶＴ２からのパルス信号が入
力されて信号処理をして出力するマイクロコンビエータ
部である。１１は時間信号をテシタル値に変換するタイ
マカウンタである。１２はＲＡＭ（ランダムアクセスメ
モリ）、１３はＲＯＭ（リードオンリーメモリ）であり
これ等のアドレス指定はＣＰＵ（プロセッサ）１４から
パス１５、ラッチデコーダ１６を介してなされる。タイ
マカウンタ１１からの出力データはデータバス１７を介
してＲＡＭ１２に格納される。ＲＯＭ１３には所定の演
算プログラムおよび初期データが格納されており、ＣＰ
Ｕ１４の制御のもとにＲＯＭＩ　３に格納された演算手
順に従って演算され、その結果はＲＡＭ１２に格納され
る。１８はコントロールパスであり、ＣＰＵ１４によシ
タイマカウンタ１１、ＲＡＭＩ　２、ＲＯＭＩ　３の動
作を制御すると共に容量／時間変換部ＣｖＴ２へ制御信
号ｃｓｆｔ出力する。

最終の演算結果はタイマカウンタ１９によりデ島ティ信
号に変換され、デエティ信号はチェティ／アナログ変換
部２０でアナログ信号に変換されて出力端２１に出力さ
れる。

次に、第６図に示すマイクロコンピュータ部での信号処
理について第７図に示すフローチャート図を用いて説明
する。

先ず、ステップ■で初期データとして周期ＴＦ２がＲＯ
Ｍ１３からＲＡＭ１２に設定される。次に、移動電極Ｍ
Ｄのバネ定数に１固定容量Ｃ２、定電流１、カウンタＣ
Ｔ、のビット数ｎ１寛源電圧Ｅ１差圧ΔＰがゼロのとき
の各差動容量ＣＬ、ＣＨの値Ｃ０などがＲＯＭ１３から
ＲＡＭＩ　２に設定される（ステップ■）。ステップ■
では容量／時間変換部ＣＶＴ　　からその出力のパルス
４ｇ号の周期ＴＬ、ＴＨが読込まれる。次に、ＲＯＭ１
３に内蔵された演算プログラムによりαη、（１８式あ
るいは（２）、（資）式の演算が実行され差動容量ＣＬ
、ＣＨが算出される（ステップ■）。

ステップ■での演算は次のようになされる。差動容Ｉｋ
ＣＬ、ＣＨは各々次式で示される。

これ等の式から、差圧ΔＰはと表わせる。従って、ステップ■で得たｃＬ、ｃＨを用
いてＲＯＭ１３に内蔵されたに）式に示す演算プログラ
ムにより、差圧ΔＰが演算される。また、バネ定数Ｋを
乗じて変位を求める。演算結果は、タイマカウンタ１９
、チェティ／アナログ変換器２０を介して出力端２１に
出力される。

周期ＴＦ２は短時間では変化しないので周期ＴＬ。

ＴＨの読み込みの１１５〜１／１０サイクルで周期”Ｆ
２を読込んで良いのでステップ■でこの補正周期の判断
を行ない、補正周期に達しないときはステップ■に戻り
、補正周期に達するとステップ■に移行し制御信号ＣＳ
を操作して周期”Ｆ２を読込み、以後この周期”Ｆ２を
用いてｔｉ７）、ａｓ、＠、−の各演算が実行される。

第８図は容量／時間変換部の第３の実施例を示すブロッ
ク図である。この容量／時間変換部ＣＶＴｓは移動電極
ＭＤの位相とカウンタＣＴ、の入力端ｃＬの入力位相と
が異なる場合を示している。この場合は、カウンタＣＴ
、の入力端ｃＬとインバータＧ。

との間にインバータＧ１．を挿入してカウンタＣＴ。

の入力位相を反転している。このようＫしたときはカウ
ンタＣ’ｒ、の出力端とラッチＤＬのクロック端子Ｃと
の間にインバータ０１８を挿入し、更に第４図における
アンドグー）　Ｇ４．Ｇ、す、ゲートＧ＋ｌ　ｍ　Ｇ１
２　ｍ　Ｇ１５．０１６の代りに、それぞれノアゲート
’１？”　２０”２１　＃　’　　”　’　　およびＧ
２４と置き換えても第４図に示す場合と同様に動作する
。

第９図は′ｌｆ＋量／時間変侠部の第４の実施例を示す
ブロック図である。この容量／時間変換部ＣＶＴ４は基
準容量ＣＦを２種類使用し分解能を２鮫で切換えるよう
にしたものである。駆動回路Ｄ１（Ｃの出力内に双投の
切換スイッチＳＷ、を設は固定容量ＣＦｌ　”　ＣＦ２
を切換えるようにし、更にカウンタＣＴ、の出力端をＱ
ｍとＱｎの２ａｆＡとしてスイッチＳＷ２で切換えて端
子ＴＬ２に出力する。これ等のスイッチｓｗ、　、　ｓ
ｗ２はマイクロコンピュータ部１０のコントロールパス
１８を介して与えられる切替信号ＳＳ、によりその開閉
が制御される。

第１０図は容量／時間変換部の第５の実施例を示すブロ
ック図である。この容量／時間変換部ＣＶＴ５は移動電
極ＭＤの位相とカウンタＣＴ　の入力端ＣＬの入力位相
が異なる場合に固定客１ｋＣＦを励振する電圧をＶ、　
、　Ｖ２の２種類としスイッチＳ５１”’４を介して切
換え、固定容量ＣＦの１個としたものである。スイッチ
ｓ４．８４は第４図におけるアンドグー）　Ｇ４．　Ｇ
５の入力にさらに切替信号ｓｓ、１インバータ０２５’
に介して印加される入力端が追加されたアンドグー１’
　Ｇ４’、　Ｇ５’　　の出力で制御される。スイッチ
Ｓ５．Ｇ６はアンドゲートＧ２６．　Ｇ２．の出力でそ
の開閉が制御され、スイッチＳ、とＧ５、Ｇ４とＧ６と
は互いに切替信号３８．　Ｋより逆相関係で開閉される
。従って、切替信号ＳＳ。

によりを源寛圧＋Ｅの代夛に電圧Ｖ、で、ゼロ電圧の代
りＩｃ電圧ｖ２でそれぞれ固定容量ｃ２　　を励振する
ことができる。なお、第９図と第１ｏ図に示す実施例で
はカウンタＣＴ、の出力をスイッチＳＷ２により切換え
たが、この代りに双方向定電流回路ＣＣの定電流値ｌを
変えるようにしても同じ結果が得られる。

〈発明の効果〉以上、実施例とともに具体的に説明したように第１発明
によれば従来に比べて分解能を向上させることができる
のでより精度の向上を図ることができ、更に第２発明に
よれば第１発明による効果に加えて双方向定電流回路の
電流値の経時変化、その両端に生ずる浮遊容量、発振経
路の時間遅れ電源電圧の変動などを全て除去することが
できる。

特にセンナ自体が小形になり差動容量自体が小さくなり
て来ると発振経路の時間遅れに起因する誤差が大きくな
って来るがこの場合には更に有効な効果を発揮する。

【図面の簡単な説明】

第１図は本発明の容量／時間変換部に係る一実施例を示
すブロック図、第２図は第１図に示す回路の動作を説明
するための接続図、第３図は第１図に示す実施例の各部
の波形を示す波形図、第４図は本発明の容量／時間変換
部に係る第２実施例を示すブロック図、第５図は第４図
に示す実施例の各部の波形を示す波形図、第６図は本発
明の全体構成を示すブロック図、第７図Ｆｉ第６図に示
す実施例の信号処理の手順を示すフローチャート図、第
８図〜第１０図は本発明の容量／時間変換部に係る第６
〜第５実施例を示すブロック図、第１１図は従来の変位
変換装置を示すブロック図、第１２図は第１１図に示す
変位変換装置の各部の波形を示す波形図である。Ｃ・・・静電容量、Ｃ・・・分布容量、ＣＬ、ＣＨ・・
・Ｘ　　　　　　　　　　　　　　　　　　　　　　　
Ｓ差動容量、ＣＣ・・・双方向定電流回路、ＣＦ・・・
固定容量、Ｃ８・・・制御信号、ＣＴ、・・・カウンタ
、ＤＬ・・・ラッチ、ＣＶＴ、〜ＣＶＴ・・・容量／時
間変換部、１０・・・マイクロコンピュータ部、１１．
１９・・・タイマカラ／り、１７・・・データハス、１
８・・・コントロールバス、２０・・・チェティ／アナ
ログ変換器。又又方藺り電ｉ０了シ第　２　図

Claims

【特許請求の範囲】

（１）検出すべき変位に応じて変化する静電容量と、こ
の静電容量の一端が入力端に接続された増幅手段と、こ
の増幅手段の出力端からその入力端に反転電流を供給す
る負帰還手段と、前記増幅手段の入力と同位相で前記静
電容量の他端を駆動する第１駆動手段と、前記増幅手段
の入力端と一端が接続された固定容量と、この固定容量
の他端を前記増幅手段の入力と同相あるいは逆相の電圧
で駆動する第２駆動手段と、前記増幅手段の出力に関連
したパルス信号を用いて所定の演算を実行し前記変位に
対応した出力を出す第１マイクロコンピュータ手段とを
具備する変位変換装置。
（２）検出すべき変位に応じて変化する静電容量と、こ
の静電容量の一端が入力端に接続された増幅手段と、こ
の増幅手段の出力端からその入力端に反転電流を供給す
る負帰還手段と、制御信号によって前記増幅手段の入力
と同位相で前記静電容量の他端を駆動しあるいは所定電
位に固定する第３駆動手段と、前記増幅手段の入力端と
一端が接続された固定容量と、この固定容量の他端を前
記増幅手段の入力と同相あるいは逆相の電圧で駆動する
第２駆動手段と、前記制御信号を所定の手順に基づいて
出力すると共に前記増幅手段の出力に関連したパルス信
号を用いて所定の演算を実行し前記変位に対応した出力
を出す第２マイクロコンピュータ手段とを有する変位変
換装置。