JPS6392951U - - Google Patents
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- Publication number
- JPS6392951U JPS6392951U JP18794286U JP18794286U JPS6392951U JP S6392951 U JPS6392951 U JP S6392951U JP 18794286 U JP18794286 U JP 18794286U JP 18794286 U JP18794286 U JP 18794286U JP S6392951 U JPS6392951 U JP S6392951U
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- JP
- Japan
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- point
- hold
- sample
- analog signals
- multiplexer
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- Pending
Links
- 238000005070 sampling Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 1
Description
図はこの考案の実施例を示す構成図である。
符号説明、１……サンプルホールド回路、２…
…制御回路、３……アナログマルチプレクサ、４
……Ａ／Ｄ変換器、５……演算処理回路（ＣＰＵ
）、６……共通メモリインタフエイス、７……共
通メモリ、８……バスインタフエイス。
…制御回路、３……アナログマルチプレクサ、４
……Ａ／Ｄ変換器、５……演算処理回路（ＣＰＵ
）、６……共通メモリインタフエイス、７……共
通メモリ、８……バスインタフエイス。
Claims (1)
- 【実用新案登録請求の範囲】 多点のアナログ信号を順次選択するマルチプレ
クサと、該選択されたアナログ信号をその都度デ
イジタル信号に変換して計算機に与えるＡ／Ｄ変
換器とを備えてなる多点アナログ信号入力回路に
おいて、 前記マルチプレクサの前段に配置されて多点ア
ナログ信号をそれぞれサンプルホールドするため
のサンプルホールド回路と、該サンプルホールド
回路によるデータサンプリングのためのタイミン
グおよびデータホールド時間を制御する制御回路
とを設けてなることを特徴とする多点アナログ信
号入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18794286U JPS6392951U (ja) | 1986-12-08 | 1986-12-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18794286U JPS6392951U (ja) | 1986-12-08 | 1986-12-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6392951U true JPS6392951U (ja) | 1988-06-15 |
Family
ID=31138857
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18794286U Pending JPS6392951U (ja) | 1986-12-08 | 1986-12-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6392951U (ja) |
-
1986
- 1986-12-08 JP JP18794286U patent/JPS6392951U/ja active Pending
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