JPH0458048U - - Google Patents
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- Publication number
- JPH0458048U JPH0458048U JP10127990U JP10127990U JPH0458048U JP H0458048 U JPH0458048 U JP H0458048U JP 10127990 U JP10127990 U JP 10127990U JP 10127990 U JP10127990 U JP 10127990U JP H0458048 U JPH0458048 U JP H0458048U
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- JP
- Japan
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- input
- sample
- circuit
- converter
- selectively outputs
- Prior art date
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- Pending
Links
- 238000006243 chemical reaction Methods 0.000 claims 1
- 238000010586 diagram Methods 0.000 description 2
Description
第1図は本考案の実施例に係る演算形デジタル
リレーの入力回路の回路図、第2図は従来例に係
る第1図対応の回路図である。 1……マルチプレクサ回路、2……アナログフ
イルタ、3……サンプル・ホールド回路、4……
A/D変換器、5……CPU。
リレーの入力回路の回路図、第2図は従来例に係
る第1図対応の回路図である。 1……マルチプレクサ回路、2……アナログフ
イルタ、3……サンプル・ホールド回路、4……
A/D変換器、5……CPU。
Claims (1)
- 【実用新案登録請求の範囲】 マルチプレクサ回路1、サンプル・ホールド回
路3、およびA/D変換器4を有しており、かつ
、これらはこの記載順序で入力部から出力部にか
けて設けられており、 前記マルチプレクサ回路1は、複数の入力部か
らそれぞれ入力されてきた複数の入力信号を所定
タイミング毎に択一出力するものであり、 前記サンプル・ホールド回路3は、前記択一さ
れた入力信号を所定のタイミング毎にサンプル・
ホールド出力するものであり、 前記A/D変換器4は、前記サンプル・ホール
ドされた入力信号をA/D変換するものである ことを特徴とする演算形デジタルリレーの入力回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10127990U JPH0458048U (ja) | 1990-09-26 | 1990-09-26 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10127990U JPH0458048U (ja) | 1990-09-26 | 1990-09-26 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0458048U true JPH0458048U (ja) | 1992-05-19 |
Family
ID=31844602
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10127990U Pending JPH0458048U (ja) | 1990-09-26 | 1990-09-26 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0458048U (ja) |
-
1990
- 1990-09-26 JP JP10127990U patent/JPH0458048U/ja active Pending