JPH0324739U - - Google Patents

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JPH0324739U
JPH0324739U JP8520789U JP8520789U JPH0324739U JP H0324739 U JPH0324739 U JP H0324739U JP 8520789 U JP8520789 U JP 8520789U JP 8520789 U JP8520789 U JP 8520789U JP H0324739 U JPH0324739 U JP H0324739U
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signal
circuit
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input terminal
input
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JP8520789U
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Description

【図面の簡単な説明】
第1図は、この考案の一実施例を示す図、第2
図は従来のシリアル信号受信装置を示す図である
。 図において、1……変換回路、2……レジスタ
回路、3……タイミング作成回路、4……ゲート
回路、5……判定回路、6……フアーストイン・
フアーストアウト回路である。なお、各図中同一
符号は同一又は相当部分を示す。

Claims (1)

    【実用新案登録請求の範囲】
  1. 入力端に外部からのシリアル信号を入力し、パ
    ラレル信号に変換する変換回路と、2つの入力端
    の内、第1の入力端に上記変換回路からの変換終
    了指示信号を入力し、第2の入力端に上記変換回
    路からのパラレル信号を入力し、変換終了指示信
    号に同期して、パラレル信号の保持を行うレジス
    タ回路と、2つの入力端の内第1の入力端に上記
    変換回路からの変換終了指示信号を入力し、第2
    の入力端に上記変換回路のパラレル信号を入力し
    変換終了指示信号に合わせてパラレル信号を読み
    込み、信号の種類の判定をする判定回路と、3つ
    の入力端の内、第1の入力端に上記判定回路から
    の出力信号を入力し、第2の入力端に上記レジス
    タ回路からの出力信号を入力し、判定回路の出力
    に合わせてレジスタ回路の出力信号に記憶保持、
    又は、記憶保持してあつた信号の出力を第2の入
    力端に行うフアーストイン・フアーストアウト回
    路と、入力端に上記フアーストイン・フアースト
    アウト回路からの出力信号を入力し、本装置から
    の信号の出力タイミングを作成し、その出力を、
    前記フアートイン・フアーストアウト回路のもう
    一方の入力端にも出力するタイミング作成回路と
    、2つの入力端の内、第1の入力端に上記タイミ
    ング作成回路の出力信号を入力し、第2の入力端
    に上記レジスタ回路の出力信号を入力し、タイミ
    ング作成回路の出力に合わせて、入力するレジス
    タ回路からの信号の出力制御をするゲート回路か
    らなることを特徴としたシリアル信号受信装置。
JP8520789U 1989-07-20 1989-07-20 Pending JPH0324739U (ja)

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JP8520789U JPH0324739U (ja) 1989-07-20 1989-07-20

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JPH0324739U true JPH0324739U (ja) 1991-03-14

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