JPS6389964A - マイクロプログラムのロ−ド及びその確認方式 - Google Patents
マイクロプログラムのロ−ド及びその確認方式Info
- Publication number
- JPS6389964A JPS6389964A JP23569186A JP23569186A JPS6389964A JP S6389964 A JPS6389964 A JP S6389964A JP 23569186 A JP23569186 A JP 23569186A JP 23569186 A JP23569186 A JP 23569186A JP S6389964 A JPS6389964 A JP S6389964A
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- JP
- Japan
- Prior art keywords
- bus
- microprogram
- loading
- processor
- cos5a
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 claims description 17
- 101000820662 Pimpla hypochondriaca Small venom protein 2 Proteins 0.000 abstract 3
- 238000012790 confirmation Methods 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 239000013256 coordination polymer Substances 0.000 description 2
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、マイクロプログラムによって制御されるプ
ロセッサを持つシステムへマイクロプログラムをロード
し、及びそのロードを確認する方式に関するものである
。
ロセッサを持つシステムへマイクロプログラムをロード
し、及びそのロードを確認する方式に関するものである
。
第３図は従来の計算機システムの構成を示すブロック図
である。図において、１は処理装置、主記憶装置、入出
力機構などを含む計算機システムの本体装置（以下、本
体と称する）、２は本体１内の各プロセッサを制御する
サービスプロセッサ４ａ〜４ｅはそれぞれが同一装置で
複数個存在する処理装置であるプロセッサ（以下、ＣＰ
Ｕと称する）、５ａ＝５ｅは各ＣＰ、Ｕ４ａ 〜４ｅを
制御するためのマイクロプログラムが入っている制御記
憶装置（以下、ＣＯ８と称する）あり、各ＣＰＵＡａ〜
４ｅごとに存在する。６は各ＣＰＵ４ ａ〜４ｅ、Ｃ０
８５ａ〜５ｅとＳ Ｖ Ｐ、２ ’Ｅ結合するシステム
バス（以下、Ｓバスと称する）である。
である。図において、１は処理装置、主記憶装置、入出
力機構などを含む計算機システムの本体装置（以下、本
体と称する）、２は本体１内の各プロセッサを制御する
サービスプロセッサ４ａ〜４ｅはそれぞれが同一装置で
複数個存在する処理装置であるプロセッサ（以下、ＣＰ
Ｕと称する）、５ａ＝５ｅは各ＣＰ、Ｕ４ａ 〜４ｅを
制御するためのマイクロプログラムが入っている制御記
憶装置（以下、ＣＯ８と称する）あり、各ＣＰＵＡａ〜
４ｅごとに存在する。６は各ＣＰＵ４ ａ〜４ｅ、Ｃ０
８５ａ〜５ｅとＳ Ｖ Ｐ、２ ’Ｅ結合するシステム
バス（以下、Ｓバスと称する）である。
なお、各ＣＰＵ４ａ〜４ｅ及び各゛Ｃ０８５ａ〜５ｅｊ
こは、順番を表示するφ０〜φｎの記号が付されている
。
こは、順番を表示するφ０〜φｎの記号が付されている
。
第４図は、第３図の計算機システムにおけるマイクロプ
ログラムをロードする手順を示すフローチャートである
。図中の（Ａ）〜（Ｅ）は各処理のステップを示す。
ログラムをロードする手順を示すフローチャートである
。図中の（Ａ）〜（Ｅ）は各処理のステップを示す。
次に、上記従来の計算機システムの動作について説明す
る。各Ｃ０８５ａ〜５ｅに格納された各ＣＰＵ４＆〜４
ｅ−Ｖ−制御するためのマイクロプログラムは、最初は
各Ｃ０８５ａ〜５ｅ上には無く、ＤＩＳＫ３にファイル
として保持されている。電源投入などにより計算機シス
テムの初期化が開始されると、その−環として各Ｃ０８
５ａ〜５ｅへのマイクロプログラムのロード（１ｏａｄ
）が行われる。ところで、上記に限らずコマンドやス
イッチ等で実行される場合がある。
る。各Ｃ０８５ａ〜５ｅに格納された各ＣＰＵ４＆〜４
ｅ−Ｖ−制御するためのマイクロプログラムは、最初は
各Ｃ０８５ａ〜５ｅ上には無く、ＤＩＳＫ３にファイル
として保持されている。電源投入などにより計算機シス
テムの初期化が開始されると、その−環として各Ｃ０８
５ａ〜５ｅへのマイクロプログラムのロード（１ｏａｄ
）が行われる。ところで、上記に限らずコマンドやス
イッチ等で実行される場合がある。
まず、ＤＩＳＫ３から５ＶＰ２ヘマイクロプログラムが
読み出され、Ｓバス６を経由してＣＯ８す０５ａヘロー
ドされる。ＣＯ８す０５ａへのロードが終了すると、５
ＶＰ２がＳバス６を経由してＣＯ８す０５ｍの内容をＣ
Ｏ８φ１５ｂヘコピーする。この処理をＣＯ８＋０５ａ
まで繰り返し、すべてのＣＯ８φ０５ ａ−ＣＯ８＋ｎ
５ ｅへのロードが完了する。もちろん、各ＣＯ８す
０５ａ〜ＣＯ８＋ｎ５ｅごとに毎回ＤＩＳＫ３から読み
出し動作を行っても良いが、各ＣＯ８す０５ａ−ＣＯ８
＋０５ａ間のコピーの方がはるかに高速であるので、こ
の方法による処理を一般的に用いる。
読み出され、Ｓバス６を経由してＣＯ８す０５ａヘロー
ドされる。ＣＯ８す０５ａへのロードが終了すると、５
ＶＰ２がＳバス６を経由してＣＯ８す０５ｍの内容をＣ
Ｏ８φ１５ｂヘコピーする。この処理をＣＯ８＋０５ａ
まで繰り返し、すべてのＣＯ８φ０５ ａ−ＣＯ８＋ｎ
５ ｅへのロードが完了する。もちろん、各ＣＯ８す
０５ａ〜ＣＯ８＋ｎ５ｅごとに毎回ＤＩＳＫ３から読み
出し動作を行っても良いが、各ＣＯ８す０５ａ−ＣＯ８
＋０５ａ間のコピーの方がはるかに高速であるので、こ
の方法による処理を一般的に用いる。
ここで、上記ロードが正しく行われたかどうかをチェッ
クするため、まず、ＣＯ８＋０５ａとＣＯ８すｎ５ｅの
内容の比較をしてコピーが正し〈実施されたことをチェ
ックし、続いて、再びＤＩＳＫ３からマイクロプログラ
ム％５ＶＰ２へ読み出し、一方では、ＣＯ８＋０５ａか
ら内容を読み出して比較（Ｃｏｍｐａｒｅ ） ｌ、、
正しくロードされたことを確認する。この一連の確認動
作を、リード・バック・チｘｙり（Ｒｅａｄ Ｂａｃｋ
Ｃｈｅｅｋ ）と称する。
クするため、まず、ＣＯ８＋０５ａとＣＯ８すｎ５ｅの
内容の比較をしてコピーが正し〈実施されたことをチェ
ックし、続いて、再びＤＩＳＫ３からマイクロプログラ
ム％５ＶＰ２へ読み出し、一方では、ＣＯ８＋０５ａか
ら内容を読み出して比較（Ｃｏｍｐａｒｅ ） ｌ、、
正しくロードされたことを確認する。この一連の確認動
作を、リード・バック・チｘｙり（Ｒｅａｄ Ｂａｃｋ
Ｃｈｅｅｋ ）と称する。
上記従来の計算機システムは以上のように構成されてい
るので、上述したようなロード及びり−ド・バック・チ
ェックでは、すべての処理を遂次に実行するようｌこし
ているから、ロードが完全に終了してからリード・バッ
ク串チェックを実施しなければならず、このために、処
理時間が多くかかるという問題点があった。
るので、上述したようなロード及びり−ド・バック・チ
ェックでは、すべての処理を遂次に実行するようｌこし
ているから、ロードが完全に終了してからリード・バッ
ク串チェックを実施しなければならず、このために、処
理時間が多くかかるという問題点があった。
この発明は、かかる問題点を解決するためになされたも
ので、高速にマイクロプログラムのロード及びリード・
バック・チェックが実施できるマイクロプログラムのロ
ード及びその確認方式を得ることを目的とする。
ので、高速にマイクロプログラムのロード及びリード・
バック・チェックが実施できるマイクロプログラムのロ
ード及びその確認方式を得ることを目的とする。
この発明に係るマイクロプログラムのロード及びその確
認方式は、計算機システムにおける各ＣＰＵ間にＳｖＰ
から独立したデータ転送路を備え、このデータ転送路を
使用して、あるＣＰＵのＣ０Ｓの内容を他のＣＰＵのＣ
Ｏ８へ転送する機能を、ＳｖＰの使用するＳバスとは無
関係に実施できるようにしたものである。
認方式は、計算機システムにおける各ＣＰＵ間にＳｖＰ
から独立したデータ転送路を備え、このデータ転送路を
使用して、あるＣＰＵのＣ０Ｓの内容を他のＣＰＵのＣ
Ｏ８へ転送する機能を、ＳｖＰの使用するＳバスとは無
関係に実施できるようにしたものである。
この発明のマイクロプログラムのロード及びその確認方
式においては、データ転送路を使用して各ＣＯ８間のデ
ータの転送を、またＳバスを使用してＣＯＳヘロードさ
れたマイクロプログラムのリード・バック・チェックを
、それぞれ同時に実行することができ、これにより、高
速にロード及びその確認が実施される。
式においては、データ転送路を使用して各ＣＯ８間のデ
ータの転送を、またＳバスを使用してＣＯＳヘロードさ
れたマイクロプログラムのリード・バック・チェックを
、それぞれ同時に実行することができ、これにより、高
速にロード及びその確認が実施される。
第１図はこの発明の一実施例による計算機システムの構
成を示すブロック図で、第３図に示す従来例のものと同
−又は相当部分は同一符号を用いて表示してあり、その
詳細な説明は省略する。図において、２１は各ＣＰＵ４
ａ〜４ｅ間のデータ転送を行うプロセッサバス（以下、
Ｐバスと称する）である。− 第２図は、第１図の計算機システムにおけるマイクロプ
ログラムをロードする手順を示すフローチャートである
。図中の（Ａ）〜（Ｅ）は各処理のステップを示す。
成を示すブロック図で、第３図に示す従来例のものと同
−又は相当部分は同一符号を用いて表示してあり、その
詳細な説明は省略する。図において、２１は各ＣＰＵ４
ａ〜４ｅ間のデータ転送を行うプロセッサバス（以下、
Ｐバスと称する）である。− 第２図は、第１図の計算機システムにおけるマイクロプ
ログラムをロードする手順を示すフローチャートである
。図中の（Ａ）〜（Ｅ）は各処理のステップを示す。
次に、上記この発明の一実施例１こよる計算機システム
の動作について説明する。マイクロプログラムを有する
各ＣＯ８す０５ａ〜ＣＯ８＋ｎ５ｅへのロードが開始さ
れると、まず、ＤＩＳＫ３から５ＶＰ２ヘマイクロプロ
グラムが読み出され、Ｓバス６を経由してＣＯ８φ０５
ａＯ８−ドサレる。ＣＯ８す０５ａへの、ロードが終了
すると、各ＣＰＵす０４ａ及びＣＰＵす１４ｂｌＣより
Ｐバス２１％経由してＣＯ８す０５ａの内容’）ＣＯ８
す１５ｂヘコピーする。以下、次々とこのコピーを繰り
返してＣＯ８＋ｎ５ｅまでマイクロプログラムをロード
する。
の動作について説明する。マイクロプログラムを有する
各ＣＯ８す０５ａ〜ＣＯ８＋ｎ５ｅへのロードが開始さ
れると、まず、ＤＩＳＫ３から５ＶＰ２ヘマイクロプロ
グラムが読み出され、Ｓバス６を経由してＣＯ８φ０５
ａＯ８−ドサレる。ＣＯ８す０５ａへの、ロードが終了
すると、各ＣＰＵす０４ａ及びＣＰＵす１４ｂｌＣより
Ｐバス２１％経由してＣＯ８す０５ａの内容’）ＣＯ８
す１５ｂヘコピーする。以下、次々とこのコピーを繰り
返してＣＯ８＋ｎ５ｅまでマイクロプログラムをロード
する。
一方、ＣＯ８す１５ｂへのコピーが終了した時点で、５
ＶＰ２はＳバス６を使用してｃｏｓ＋。
ＶＰ２はＳバス６を使用してｃｏｓ＋。
５ａヘロードされたマイクロプログラムのリード・バッ
ク・チェックを実施する。つまり、Ｐバス２１８使用し
たＣＯ８す０５８’２除く各ＣＯ８間のコピーと、Ｓバ
ス６８使用したＣＯ８す０５ａの５ＶＰ２によるリード
・バック・チェックとが同時に実施される。このリード
・バック・チェックが終了した時点で、ＣＯ８φ０５ａ
とＣＯ８Φｎ５ｅの内容が同一であることを確かめる。
ク・チェックを実施する。つまり、Ｐバス２１８使用し
たＣＯ８す０５８’２除く各ＣＯ８間のコピーと、Ｓバ
ス６８使用したＣＯ８す０５ａの５ＶＰ２によるリード
・バック・チェックとが同時に実施される。このリード
・バック・チェックが終了した時点で、ＣＯ８φ０５ａ
とＣＯ８Φｎ５ｅの内容が同一であることを確かめる。
なお、上記実施例では、各ＣＰＵ４間のデータ転送路を
Ｐバス２１とした例を示したが、特にこれに限定される
ものではない。
Ｐバス２１とした例を示したが、特にこれに限定される
ものではない。
この発明は以上説明したとおり、マイクロプログラムの
ロード及びその確認方式において、計算機システムにお
ける各ＣＰＵ間にＳｖＰから独立したＰパスを備え、こ
のＰバスを使用して各ＣＯ８間のデータの転送を、また
Ｓバスを使用してＣＯＳヘロードされたマイクロプログ
ラムのリード−バック・チェックを、それぞれ同時に実
行するようにしたので、極めて高速にマイクロプログラ
ムのロード及びそのロードの確認が実施できるという優
れた効果を奏するものである。
ロード及びその確認方式において、計算機システムにお
ける各ＣＰＵ間にＳｖＰから独立したＰパスを備え、こ
のＰバスを使用して各ＣＯ８間のデータの転送を、また
Ｓバスを使用してＣＯＳヘロードされたマイクロプログ
ラムのリード−バック・チェックを、それぞれ同時に実
行するようにしたので、極めて高速にマイクロプログラ
ムのロード及びそのロードの確認が実施できるという優
れた効果を奏するものである。
第１図はこの発明の一実施例による計算機システムの構
成を示すブロック図、第２図は、第１図の計算機システ
ムにおけるマイクロプログラムをロードす・る手順を示
すフローチャート、第３図は従来の計算機システムの構
成を示すブロック図、第４図は、第３図の計算機システ
ムにおけるマイクロプログラムをロードする手順を示す
フローチャートである。 図において、１・・・計算機システムの本体装置、２・
・・サービスプロセ、す、（ＳＶＰ）、３−・・外部記
憶装置（ＤＩＳＫ）、４ａ〜４ｅ・・・プロセッサ（Ｃ
ＰＵ）、５ ａ 〜５ ｅ ・−制御記憶装置（ＣＯ８
）、６・・・システムバス（Ｓバス）、２１・・・プロ
セッサバス（Ｐバス）である。 なお、各図中、同一符号は同一、又は相当部分を示す。
成を示すブロック図、第２図は、第１図の計算機システ
ムにおけるマイクロプログラムをロードす・る手順を示
すフローチャート、第３図は従来の計算機システムの構
成を示すブロック図、第４図は、第３図の計算機システ
ムにおけるマイクロプログラムをロードする手順を示す
フローチャートである。 図において、１・・・計算機システムの本体装置、２・
・・サービスプロセ、す、（ＳＶＰ）、３−・・外部記
憶装置（ＤＩＳＫ）、４ａ〜４ｅ・・・プロセッサ（Ｃ
ＰＵ）、５ ａ 〜５ ｅ ・−制御記憶装置（ＣＯ８
）、６・・・システムバス（Ｓバス）、２１・・・プロ
セッサバス（Ｐバス）である。 なお、各図中、同一符号は同一、又は相当部分を示す。
Claims (1)
- それぞれの制御記憶装置に格納されたマイクロプログラ
ムによって制御される複数個の同一の処理装置（プロセ
ッサ）を含む電子計算機本体と、この電子計算機本体内
の各プロセッサを制御する外部記憶装置を持つサービス
プロセッサから成る計算機システムにおいて、前記各プ
ロセッサ間に前記サービスプロセッサから独立したデー
タ転送路を備え、このデータ転送路を使用して、前記電
子計算機本体内のあるプロセッサの制御記憶装置の内容
を、他のプロセッサの制御記憶装置へ転送する機能を行
うことを特徴とするマイクロプログラムのロード及びそ
の確認方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23569186A JPS6389964A (ja) | 1986-10-03 | 1986-10-03 | マイクロプログラムのロ−ド及びその確認方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23569186A JPS6389964A (ja) | 1986-10-03 | 1986-10-03 | マイクロプログラムのロ−ド及びその確認方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6389964A true JPS6389964A (ja) | 1988-04-20 |
Family
ID=16989790
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23569186A Pending JPS6389964A (ja) | 1986-10-03 | 1986-10-03 | マイクロプログラムのロ−ド及びその確認方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6389964A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04106624A (ja) * | 1990-08-27 | 1992-04-08 | Nec Ibaraki Ltd | マイクロ・プログラム格納方式 |
| JPH04181321A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | マイクロプログラムロード方式 |
| JPH07175661A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | ユーザプログラムロード方式 |
-
1986
- 1986-10-03 JP JP23569186A patent/JPS6389964A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04106624A (ja) * | 1990-08-27 | 1992-04-08 | Nec Ibaraki Ltd | マイクロ・プログラム格納方式 |
| JPH04181321A (ja) * | 1990-11-15 | 1992-06-29 | Nec Ibaraki Ltd | マイクロプログラムロード方式 |
| JPH07175661A (ja) * | 1993-12-17 | 1995-07-14 | Nec Corp | ユーザプログラムロード方式 |
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