JPS6387042A - デジタル情報伝送システム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、フレーム単位で同期を取りデジタルデータ
の伝送を行うデジタル情報伝送システムに係り、特にス
ーパーフレームを越えた複数の非周期性のタイミングを
、従来のスーパーフレーム周期を指標するタイミングフ
ラグの挿入用ビットを利用して識別することができ、例
えば前記スーパーフレームとは無関係のデータ長で伝送
されるデータの所望タイミング位置を知ることができる
ようにしたデジタル情報伝送システムにｇＯする。

（従来の技術） 一般に、ＰＧＭデジタルデータ伝送システムにおいては
、同期コードにより同期を取ることができるフレーム単
位でデータを伝送し、且つ一定数連続したフレームの集
合をスーパーフレームとして、υ制御コード中に設けた
所定ビットにフラグを立てることで、スーパーフレーム
の周期を識別できるようにしている。

このようなシステムの一例として、最近商用通信化が進
められているＰＣＭデジタル音声伝送システムを挙げる
ことができる。

第７図は上記ＰＣＭデジタル音声伝送システムで採用さ
れるフレーム構成の一例を示す。このようにＰＣＭデジ
タル音声データは、データエリアの前に同期コード、制
御］−ドを伴い、同期コードによって受信側でのａ声デ
ータ取込みの同期をとる。しかし、一般にデータ伝送シ
ステムにおいては、伝送路を有効利用するため、音声デ
ータ以外の独立データを伝送している。この独立データ
ｔよ、文字放送情報、ファクシミリ情報、静止画像情報
、あるいはパンコンンフト情報等を送るためのデータエ
リアであり、音声データのように、１フレーム内で一定
のサンプルブロックに納めることできないデータである
。そこで、この種のシステムでは、例えばυ制御コード
の１ビツトを利用して、スーパーフレームなる一定数の
フレームの集合を定義し、上記のような独立データのた
めの正確な同期を取るのに必要なタイミング情報（スー
パーフレームタイミングフラグ）を伝送するようにして
いる。あるいは、データエリア内に同期コード部分を設
けたり、フレームの同期コードを２種類用いてスーパー
フレーム用タイミングフラグを形成りる方法もある。

しかしながら、データの種類によっては、上記スーパー
フレー１１に納まらないデータもあり、２スーパーフレ
ーム、３スーパーフレームに亘るデータも存する場合が
ある。

第８図は上記のごとく１つのスーパーフレームに納まら
ない独立データを説明するための説明図である。第８図
において、Ｄ１１〜Ｄ１ｎ、Ｄ２１〜Ｄ２ｍ、　Ｄ３１
．　［１３２・・・は、スーパーフレームに関係なく伝
送されるデータを示し、Ｄｌｎと［）２１の区切り（Ａ
）及びＤ２ＩＩとＤ３１の区切り（Ｂ）は例えばファク
シミリ情報等のページの変り目を示す。　上記のように
伝送されるデータの場合、Ａ、及びＢにて示す位置でタ
イミング情報が必要となるが、これらのタイミグは周期
性が無いため、タイミングフラグが存在せず、正しいタ
イミングを識別することができないという問題が生ずる
。上記の位置でタイミング情報を得るためには、従来、
スーパーフレームタイミングを得るのと同様の手法で、
データあるいは制御コードの中に特別に同期コードある
いはタイミングフラグを設けることにより、そのデータ
に応じたタイミングを検知していた。

このため、上記同期コード、タイミングフラグのための
タイムスロットが必要となり、データに挿入する場合は
伝送効率が低下し、制御コードに挿入する場合は、制御
コードのピット数が減少するという欠点があった。

（発明が解決しようとする問題点） 従来のデジタル情報伝送システムでは、スーパーフレー
ムを越えて伝送されるデータの同期をとる場合に必要な
タイミング情報を、データ内あるいは員重な１り御コー
ド内（スーパーフレームタイミングフラグとは別に）に
設けていたため、それだけ１フレ一ム分のビット数が減
少し、データ伝送効率の低下を招くという問題があった
。

この発明は上記問題点を解決し、従来のスーパーフレー
ムタイミングフラグ挿入用ビット（タイムスロット）を
利用して、データに応じた任意のフレーム開始位にを識
別することができるようにしたデジタル情報伝送システ
ムを提供することを目的とする。

［発明の構成］ （問題点を解決するための手段） この発明は、フレーム周期のタイミングを指標するため
のフラグ挿入用タイムスロットに、スーパーフレーム数
をＮとする同Ｎフレーム周期内。

若しくは必要に応じて定めた整数ＭのＭｘＮ倍のフレー
ム周期に亘って、スーパーフレームを越えた任意のスタ
ート位置をコードで示すタイミング情報を多重挿入する
ことを特徴とする。

（作用） この発明によれば、上記のようにタイミング情報が挿入
されることにより、そのスーパーフしノーム内における
各フレームのフラグ信号をコードで多重化したのと同等
となり、このコードをデコードすることで、異なるタイ
ミングを識別可能なタイミング識別信号を得ることがで
きる。これにより、例えば、スーパーフレームを越えて
伝送されるデータの非周期のタイミングを識別すること
ができるという効果がある。

（実施例） 以下、この発明を図示の実施例について説明する。

第１図はこの発明に係るデジタル情報伝送システムの送
信側の回路構成を示すブロック回路図である。

本実施例の情報伝送システムは、８フレームでスーパー
フレームを構成するものとし、この８フレーム毎にスー
パーフレーム周期を示すタイミングフラグを生起するた
めに、８フレームカウンタ１１が設けられている。８フ
レームカウンタ１１からのフラグ信号は、オアゲート１
３を介して並列／直列変換回路１４の所定ビットに供給
される。

この並列／直列変換回路１４は、制御コード発生回路１
６からの制御コードが、前記フラグ信号の発生に対応し
て並列に入力されており、これにより、８フレーム置き
の制御コードの所定ビットタイムスロットには、スーパ
ーフレーム周期のタイミングを示すフラグ信号Ｘが挿入
される。

一方、前記８フレームカウンタ１１からのフラグ信号は
、タイミング発生回路１２にタイミング信号として入力
している。このタイミング発生回路１２には、伝送する
データに応じたタイミングコード要求信号が入力してい
る。タイミング信号発生回路１２は、上記要求信号に応
谷して前記スーパーフレームの周期を示すフラグ信号Ｘ
に対し、例えばその３周期分を用い、最初の周期のフラ
グ挿入用タイムスロットにすべてフラグ信号ＹＳを挿入
する。そして、続く２つの周期には、フラグ挿入用タイ
ムスロット（この場合残り７個となる）すべてに対し、
論理“１”を示すかフラグ信号Ｙ１を選択的に挿入する
。論理“０″を示す場合はフラグ信号Ｙ１を挿入しない
。これにより、スタンバイ位ＭＳに対応する周期に続く
２つの周期のフラグ信号Ｙ１の有無に応じて４種類のス
タート位置を示すことができる。

こうして並列／直列変換回路１４からは、所定のフラグ
挿入用タイムスロットにフラグ信号が挿入された制御コ
ードは、並列／直列変換回路１５及び同期パターン１７
から成る同期コード挿入手段を介して切換スイッチＳＷ
のａ点に導かれ、同スイッチＳＷのｂ点に導入されるデ
ータと選択的に切換出力されて伝送路１８に送出される
。か（して伝送路１８上には第７図に示すようなフレー
ム構成のデータが伝送される。

第２図は上記のように制御コードの所定タイムスロット
に挿入されたプラグ信号をデコードする受信側の構成を
示す。

端子Ｐ１には上記伝送路１８からのデータが供給されて
いる。この端子Ｐ１からのデータは、直列／並列変換回
路１９を介してデータ出力端Ｐ２に導かれると共に、タ
イミングフラグ抽出器２０によって、タイミングフラグ
信号が分離される。

タイミングフラグ抽出器２０は、例えば１６ビツト構成
のレジスタであり、同期コードに基づいて再生されるク
ロックによって駆動される。直列／並列変換回路１９か
らの並列情報は、その各ビットに導入され保持される。

これにより、タイミング信号抽出器２０は、制御コード
が保持されると、そのフラグ挿入用タイムスロットに挿
入されたフラグ信号Ｘ、ＹＳ　、Ｙｌを８フレ一ム周期
保護回路２１に導出する。

８フレ一ム周期保護回路２１は、後述する第３図に示す
ような具体的回路で構成され、伝送路１８でのノイズ等
の影響によって、スーパーフレーム周期を示すフラグ信
号Ｘの扱け、あるいはフラグ信号Ｘの周期でない位冒に
混入するノイズによる擬似フラグ信号を除去して安定な
スーパーフレーム周期のフラグ信号Ｘを再生する。

一方、点線内に示す回路は多数決判定回路を構成してい
る。この多数決判定回路は、本実施例の場合、特定のス
ーパーフレーム周期に７個連続するフラグ信号ＹＳ、Ｙ
１を挿入したことに対応して、フラグ信号Ｙｓ又はＹｌ
の数が、その多数決判定のための判定値ｒ１００Ｊ　　
（１０進数で４）より大きい値であれば、上記特定のス
ーパーフレーム周期に設定されたコードが論理“１”で
あると判定するものである。

即ち、多数決判定回路は、先ず、タイミングフラグ抽出
器２０で抽出したフラグ信号Ｘ、Ｙｓ　。

Ｙｌをアンドゲート２２の一方入力端に導き、上記クロ
ックと比較される。このアンドゲート２２からの出力は
、フラグカウンタ２３にカウント入力として供給される
。同フラグカウンタ２３は、インバータ３１を介した前
記８フレ一ム周期保護回路２１からの信号によってクリ
ヤーされる。これによって、もし論理゛１”のスーパー
フレーム周期であれば、フラグ信号Ｙｓ又はＹｌがノイ
ズ等の影響で失われ無い限り、フラグカウンタ２３から
は、［７］を示すデジタル信号が比較器２４に供給され
る。比較器２４には、上記判定値「１００」が参照値と
して設定されており、この値より大きい場合には、比較
器２４は、論理“１”のスーパーフレーム周１ｆｆｉで
あると判定してシフトレジスタ２５に、その判定結果を
出力する。

ここで、スタンバイ位置Ｓのスーパーフレーム周期より
２周期前の論理は、必ず°Ｏ”であるため、シフトレジ
スタ２５にｒｏｏｌＪのデータが入力した次の周期のレ
ジスタ入力データｒｏ１１Ｊを各アンドゲート２６〜３
０に供給してデコードすることで、アントノ５−ト２７
〜３０の各出ツノとして、端子Ｐ３　、Ｐ４　、Ｐ５　
、Ｐ６に、タイミング識別信号が（りられることになる
。なお、シフトレジスタ２５は、８フレ一ム周期保護回
路２１からのフラグ信号Ｘによってデータシフト動作す
る。

第３図は８フレ一ム周期保護回路２１の一例を示を回路
図である。同図において端Ｐ７にはタイミング抽出器２
０からのフラグ信号（Ｘ、Ｙｓ　。

Ｙｌ　）が供給される。

８フレームカウンタ３３は、８フレームごとにキャリー
をその出力端から出力すると共に、このキｔ？リ−はフ
リップフロップ３４のデータとして入力される。上記８
フレームカウンタ３３は３人力のナンド回路３２を経た
リセットパルスの立上がりエツジにてリセットされ、こ
のりピットパルスは入力端Ｐ７に印加されるフラグ信号
ぐ同期したものになる。上記フリップフロップ３４の出
力は、ナントゲート３２に入力されると共に、アンドゲ
ート３５．３６に入力される。これらア）ドゲート３５
．３６の出力は、一致カウンタ４１、不一致カウンタ４
０に入力され、アンドゲート３５．３６の各出力が“１
″であるとキャリーを出力する。一致カウンタ４１の主
１１リーはアンドゲート３８を経て、不一致カウンタ４
０をリセットする。又、不一致カウンタ４０のキャリー
は２人カアンドゲート３９を経て一致力・クンタ４１を
リセットすると共に、上記ナントゲート３２に入力され
る。また、アンドゲート３５の出力は、一致カウンタ４
１をリセットするためのアンドゲート３９に入力され、
他方のアンドゲート３６の出力は不一致カウンタをリセ
ットするためのアンドゲート３８に入力される。

Ｐ７に印加されるタイミングフラグパルスは、アンドゲ
ート３６に入力されると共に、インバータ３７．４２を
経てアンドゲート３５及びナントゲート３２に入力され
る。

尚、上記フリップフロップ３４は同期コードで生成され
たクロックで動作する。

このように構成された８フレ一ム周期保護回路゛２１は
、通常８フレームカウンタ３３によって、８フレームご
とにキャリーを出力し、このキャリーがタイミングフラ
グとなり、出力端Ｐ８から出力される。

第５図は８フレ一ム以内の区間に伝送系によるエラーノ
イズ５１が入力した場合及び、正常なフラグ信号が入力
しない場合の動作を示している。

第５図（ａ）における最初のフラグ信号Ｐａに同期した
パルスＰａ’　が出力端Ｐ８から出力された後、入力端
Ｐ７には８フレ一ム期間経過しないで誤ったパルス５１
が印加されたタイミングにおいては、フリップフロップ
３４の出力は゛０パであり、２つのアンド回路３５．３
６の出力は“０゛′となる。従って、一致カウンタ４１
と不一致カウンタ４０は共にキャリーを出力しない。従
って、８フレームカウンタ３３はこの誤ったパルス５１
でリセットされることなく、上記パルスＰａ’　でリセ
ットされた後の計数動作を続行する。　上記フラグ信号
Ｐｂが印加されると、フリップフロップ３４の出力は“
１″となり、アンドゲート３６を経たパルスが一致カウ
ンタ４１に入力され、この一致カウンタ４１はキャリー
を出力し、不一致カウンタ４０をリセットして、誤った
タイミングでキャリーを出力しないようにする。　一方
、入力端Ｐ７にフラグ信号ｐｂが印加され、その後８フ
レームＩＩ間が経過しても、タイミングフラグ５２が印
加されない場合があると、このタイミングに４３いては
フリップ７０ツブ３４の出力は“１”となり、インバー
タ３７の出力も“１″になる。

従ってアンド回路３５は不一致パルスを通し、不一致カ
ウンタ４０はキャリーを出力し、一致カウンタ４１をリ
セットする。又、８フレームカウンタ３３は、５２のタ
イミングでパルス５２′を出力すると共に、ナンド回路
３２の出力でリセットされる。

このようにして８フレ一ム周期によって構成されるスー
パーフレーム用タイミングフラグパルスを確実に出力す
ることができる。

第６図はこの発明の動作を示す説明図であり、各フレー
ムのフラグ信号を集めたものとして説明する。

第６図（ａ）ないしくｄ）における＃１．＃２゜＃３の
８フレ一ム周期は、＃１がスタンバイ位置Ｓのスーパー
フレーム周期であり、＃２．＃３は、フラグ信号Ｙ１に
よるコードが設定されたスーパーフレーム周期である。

そして、スタンバイ周期Ｓは、＃２．＃３におけるフラ
グ信号Ｙ１の呈する論理状態を、タイミング識別のため
のコードとして扱う情報である。

即ち、スタンバイ周期＃１に続く２つの周期＃２、＃３
は、２ビツトのデジタル信号と等価となり、各（ａ）、
（ｂ）、（ｃ）、（ｄ）に示すように、４つの状態（“
００”、“０１″、“１０”、°“１１”）をとるとこ
とができる。したがって、（ａ）の“００”の示すタイ
ミングを第６図のＳＴにて示す位置とすれば、５周期毎
の５スーパーフレーム内で残りの３つのタイミングを設
定することができる。

スタンバイ位ｌＳの検出は、比較器“ＯＯｌ”を示すデ
ータがシフトレジスタ２５に入力すると、ると、シフト
レジスタ２５より同一のデータａ（“Ｏ”）、ｂ（“Ｏ
”）、Ｃ（１”）が出力されて、アンドゲート２６の出
力論理が１″となる。そして、第６図（ａ）のような“
００”状態を示すときは、シフトレジスタ２５の出力ｄ
。

ｅが“０”　１１　Ｑ　ＩＩとなり、アンドゲート２７
より、上記タイミングＳＴを示す識別信号が端子Ｐ３よ
り出力される。また、第６図（ｂ）に示すようなフラグ
信号Ｙ１の場合は、比較器２４からのデータが“１０１
”でシフトレジスタ２５に入力して、アンドゲート２８
より識別信号が出力される。なお、このときもスタンバ
イ位置Ｓ０２スーパーフレーム前の論理状態によってア
ンドゲート２６の出力は“１”である。また、同様に第
６図（Ｃ）の場合はアンドゲート２９よりタイミング識
別信号が出力され、第６図（ｄ）の場合はアンドゲート
３０より識別信号が出力される。

本実施例は、コード化されたフラグ信号Ｙ１を識別信号
にデコードするためのフラグ信号Ｙ１の検出を、多数決
判定回路で保護しているため、正確な識別信号となる利
点がある。

なお、上記の実施例では、５スーパーフレーム内で４種
類の識別信号を発！［するようにしたが、このフレーム
範囲を７スーパーフレームにとれば、＃１〜＃４０４つ
のスーパーフレームについて、コードを設定することが
でき、８種類のタイミングを識別することができる。こ
のようなスーパーフレーム数の設定は、データの種類に
応じて決定すれば良く、拡張ばかりでなく縮小即ち、３
スーパーフレームでタイミングの識別を行うようにして
も良い。

第７図は他の実施例を示す説Ｖ！１１図である。本実施
例は、１スーパーフレーム内で１粁類又は２秤類の識別
信号を得るようにした実施例である。換言すれば、上記
実施例で１スーパーフレームに縮小して２種類の識別を
可能としている。

本実施例は第７図（ａ）において、＃１にて示すスーパ
ーフレームに対しこの発明によるフラグ信号Ｙ１の設定
を行っている。この（ａ）のコードにより１種類のタイ
ミング識別信号を出力することができる。また、第７図
（ｂ）のように第７図（ａ）に示すフラグ信号Ｙ１を４
対３に分け、一方（４つの組）にフラグ信号Ｙ１を挿入
して論理状態ＩＩ　１０　ＩＩを識別信号発生のための
デコード前の信号とする。また、第７図（ｂ）の場合に
は、＃１のスーパーフレームの１つ前のフラグ信号ＹＳ
と、＃１のスーパーフレームにおけるフラグ信号Ｙｓ、
及びフラグ信号Ｙ１とを結合して°“０１″の論理状態
を設定している。これにより、２種類の識別信号を発生
させることができる。

このようにこの発明によれば、１つ又は複数のスーパー
フレーム内で非周期性のタイミングを複数識別すること
ができるものである。なお、この発明の他の実施例とし
て、第４図のような論理の設定と第６図のような論理の
設定を組合せることで、より多数のタイミングの識別を
行うことができる。

［発明の効果］ 以上述べたようにこの発明によれば、複数のスーパーフ
レーム内で任意のタイミングを示す信号を所定数発生す
ることができ、そのタイミングを知るためのフラグの挿
入スペースは、従来のスーパーフレーム識別用のビット
で行うことカーでき、余分に使用づることが無いので、
データの伝送効率を下げることなく、タイミング識別の
ための情報を多重化できるという効果がある。

【図面の簡単な説明】 第１図はこの発明に係るデジタル情報伝送システムの送
信側の構成を示すブロック回路図、第２図は同受信側Ｊ
３けるフラグ信号のデコーダ回路を示１回路図、第３図
はこの発明に用いたスーパーフレーム周期保護回路の一
例を示す回路図、第４図はこの発明の多重化タイミング
フラグの説明図、第５図は第３図の回路動作を示す動作
説明図、第６図はこの発明のフラグ信号の他の多重化方
法を示す説明図、第７図はデジタル情報伝送におけるフ
レーム構成の一例を示す構成図、第８図は非周期性のタ
イミングが必要な理由を示す説明図である。 １１・・・８フレームカウンタ、１２・・・タイミング
発生回路、１６・・・制御コード発生回路、２０・・・
タイミングフラグ抽出器、２１・・・８フレ一ム周期保
護回路、２３・・・フラグカウンタ、２４・・・比較器
、２５・・・シフトレジスタ、２６〜３０・・・アンド
ゲート、Ｙｌ　、Ｙｓ・・・フラグ信号。

Claims (1)

1. 【特許請求の範囲】 フレーム単位でデジタルデータを伝送するデジタル情報
   伝送システムにおいて、 Ｎ個（Ｎは整数）のフレームをスーパーフレームとして
   その周期を指標するため、Ｎフレーム置きの所定フラグ
   挿入用タイムスロットにタイミングフラグを挿入するフ
   ラグ挿入手段と、 スーパーフレームを越えた任意のスタート位置をコード
   で示すタイミング情報信号を、Ｎフレーム内若しくはＮ
   ×Ｍ（Ｎ、Ｍは整数）フレーム内に亘る前記フラグ挿入
   用タイムスロットの残りの部分に挿入するタイミング情
   報挿入手段を有することを特徴とするデジタル情報伝送
   システム。