JPS638694A - Raster computation control system for bit map display - Google Patents
Raster computation control system for bit map displayInfo
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- JPS638694A JPS638694A JP61152559A JP15255986A JPS638694A JP S638694 A JPS638694 A JP S638694A JP 61152559 A JP61152559 A JP 61152559A JP 15255986 A JP15255986 A JP 15255986A JP S638694 A JPS638694 A JP S638694A
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- 238000000034 method Methods 0.000 claims description 6
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- 241000238413 Octopus Species 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、ビットマツプ表示方式に関し、特に。[Detailed description of the invention] Industrial applications The present invention relates to a bitmap display method, and particularly to a bitmap display method.
ラスタ演算制御方式に関する。Related to raster calculation control method.
従来の技術
ビットマツプ表示方式では表示用メモリ内のある矩形領
域Aを他の領域Bへ転送する際、転送先のメモリデータ
すなわち領域Bの元データとある種のプール代数演算を
施こすことによシカーンル表示や複数領域のオーバラッ
プ表示等を行っている。この場合、転送は一般にワード
単位で次の参つのシーケンスをlサイクルとし転送元の
領域Aのデータ要分繰返し実行される。In the conventional technology bitmap display method, when transferring a certain rectangular area A in the display memory to another area B, it is possible to perform a certain pool algebraic operation on the memory data of the transfer destination, that is, the original data of area B. It performs circular display and overlapping display of multiple areas. In this case, the transfer is generally performed word by word, with the next three sequences being one cycle, and repeated for the data of the transfer source area A.
■、領域Aのデータをlワードリードして記憶。■ Read and store 1 word of data in area A.
■、領域Bのデータをlワードリードして記憶。■ Read and store 1 word of data in area B.
■、記憶しておいた領域AとBのデータを演算。■, Calculate the stored data of areas A and B.
■、演算結果を領域Bヘライトする。(2) Write the calculation result to area B.
発明が解決しようとする問題点
上述した従来の°ラスタ演算方式では、lワード毎の転
送は必ずダつの動作で実行されている。Problems to be Solved by the Invention In the above-mentioned conventional raster arithmetic system, the transfer of every l word is always executed in two operations.
し力・シながら、領域Aのデータと、領域Bのデータ及
び演算の種類によっては転送先領域Bの元データと演算
結果、すなわち領域Bへの更新データとが一致するワー
ドが存在する場合がある。この場合には、更新データの
領域Bへの書込み動作は不要である。したがって、従来
方式ではこの無意味な動作に時間を消費しているという
欠点がある。However, depending on the data in area A, the data in area B, and the type of operation, there may be words in which the original data in destination area B and the operation result, that is, the update data to area B, match. be. In this case, there is no need to write update data into area B. Therefore, the conventional method has the disadvantage that time is wasted on this meaningless operation.
本発明は従来の上記事情に鑑みてなされたものであり、
従って本発明の目的は従来の技術に内在する上記欠点を
解消することを可能としたピットマツプディスプレイの
新規なラスタ演算制御方式を提供することにある。The present invention has been made in view of the above-mentioned conventional circumstances, and
SUMMARY OF THE INVENTION Accordingly, it is an object of the present invention to provide a new raster arithmetic control system for pit map displays which makes it possible to eliminate the above-mentioned drawbacks inherent in the prior art.
問題点を解決するための手段
上記目的を達成する為に、本発明に係るラスタ演算制御
方式は、転送先の元データとラスタ演算後の転送データ
とを比較する比較手段を備えて構成され、その比較手段
の比較結果によって転送先へのデータ書込み動作を実行
するか否かを切換えることを特徴としている。すなわち
、両者のデータが一致した場合は転送先へのデータ書込
みを省略し、両者のデータが一致しない場合にのみデー
タ書込みを実行する。Means for Solving the Problems In order to achieve the above object, the raster arithmetic control method according to the present invention includes a comparison means for comparing the original data at the transfer destination and the transferred data after the raster arithmetic operation, It is characterized in that it is switched whether or not to execute the data write operation to the transfer destination depending on the comparison result of the comparison means. That is, if both data match, data writing to the transfer destination is omitted, and data writing is executed only if both data do not match.
実施例
以下に5本発明をその好ましい一実施例について図面を
参照して具体的に説明する。EXAMPLE Below, a preferred embodiment of the present invention will be explained in detail with reference to the drawings.
第1図は本発明の一実施例を示すブロック構成図である
。第2図は第1図における状態制御回路タコの動作を示
す動作フローチャートである。FIG. 1 is a block diagram showing one embodiment of the present invention. FIG. 2 is an operation flowchart showing the operation of the state control circuit octopus in FIG.
次にこの一実施例の回路構成を第1図にもとづいて説明
する。本発明の一実施例は、転送データを記憶するデー
タレジスタlと、転送先データを記憶するデータレシス
タコト、 ALU J ト、 ALU Jの演算結果を
記憶するデータレシスタコト、コンパレータ!と、状態
制御回路タコとを備える。Next, the circuit configuration of this embodiment will be explained based on FIG. An embodiment of the present invention includes a data register 1 for storing transfer data, a data register 1 for storing transfer destination data, a data register 1 for storing the operation result of ALU J, and a comparator! and a state control circuit octopus.
データ入出力端子6はデータレジスタlの入力と、デー
タレシスタコの入力と、データレジスタダの出力とにデ
ータ線7で接続される。ALU jの一方の入力はデー
タレジスタlの出力と接続線tで接続され、又、他方の
入力はデータレジスターの出力と接続線?で接続される
。ALo 、7の出力はデータレジスタダの入力及びコ
ンパレータjの一方の入力に接続線10で接続される。The data input/output terminal 6 is connected to the input of the data register 1, the input of the data register 1, and the output of the data register 1 by a data line 7. One input of ALU j is connected to the output of data register l by a connection line t, and the other input is connected to the output of data register l by a connection line ? Connected with The output of ALo, 7 is connected by a connection line 10 to the input of the data register and one input of comparator j.
コンパレータ3の他方の入力は接続線デにてデータレシ
スタコの出力と接続される。コンパレータSの出力は接
続線//で状態制御回路/コに接地される。The other input of the comparator 3 is connected to the output of the data resistor via a connection line D. The output of the comparator S is grounded to the state control circuit / through the connection line //.
次に、この実施例の動作を第1図と第2図及び第3図に
もとづき説明する。第3図は本発明の一実施例な用いて
ビットマツプ表示方式の表示用メモリの矩形領域を他の
領域へ転送する場合の一動作例を示す図である。第3図
で示す例では%tビットXtビットの矩形領域Aのデー
タを画面に水平方向にlワード(tビット)単位に切り
出し、これを単位としj回領域已に転送する。この転送
の際に、lワード毎に転送先の領域Bの元データとオア
演算を施す。この第3図で示した例の転送を第7図の実
施例で実行した場合の動作について以下説明する。Next, the operation of this embodiment will be explained based on FIGS. 1, 2, and 3. FIG. 3 is a diagram showing an example of an operation when a rectangular area of a bitmap display type display memory is transferred to another area using an embodiment of the present invention. In the example shown in FIG. 3, data in a rectangular area A of %t bits Xt bits is cut out horizontally on the screen in units of l words (t bits), and transferred j times across the area in units of l words (t bits). During this transfer, an OR operation is performed with the original data of the transfer destination area B for each l word. The operation when the transfer example shown in FIG. 3 is executed in the embodiment shown in FIG. 7 will be described below.
先ず、状態制御回路/二の制御のもとに表示用メモリの
領域Aの最初の7ワードをリードする。このデータ入出
力端子6に与えられ、接続線りを介してデータレジスタ
/に記憶される。これは第一図で示すSlの動作状態で
ある。次に、表示用メモリの領域Bの最初のlワードを
リードする。このデータは、同様にデータ入出力端子6
に与えられ、接続線りを介してデータレジスターに記憶
される。これは第一図の$−の動作状態である0次に、
データレジスタ/のデータとデータレジスタ コのデー
タとをALU y lcてオア演算を施こし、その演算
結果を、データレジスタダに記憶すルト同時に%ALU
、7の出力を転送先C領域B)の元データを記憶して
いるデータレシスタコの出力とをコンパレータ!にて比
較する。このコンパレータ!はλつの入力が等しいとき
に出力を/″にするように動作する。ここで状態制御回
路にはコンパレータよの出力を接続線//を介して調べ
(これは第一図の動作状態である)、コンパレータjの
出力が”O”ならばデータレジスタダのブータラB領域
の最初のlワードの位置に書き込む。これけg2図のS
uの動作状態である。一方、コンパレータ!の出力が“
/”ならば、データレジスタダの表示用メモリへのデー
タ書き込み動作すなわちSsの動作状態を省略する。こ
れで、最初のlワードについてのlサイクル動作が終了
したことになる。次にユワード目以降も同様に領域Aの
データが終了するまで(第3図の場合5回)前記動作が
繰返えされる。First, the first seven words of area A of the display memory are read under the control of the state control circuit/2. The data is applied to the data input/output terminal 6 and stored in the data register/ via the connection line. This is the operating state of Sl shown in FIG. Next, the first l words of area B of the display memory are read. This data is also transmitted to the data input/output terminal 6.
and stored in the data register via the connection line. This is the zero-order operating state of $- in Figure 1,
The data in the data register / and the data in the data register are subjected to an OR operation, and the result of the operation is stored in the data register.
, 7 is connected to the output of the data receiver that stores the original data of the transfer destination C area B) using a comparator! Compare at. This comparator! operates so that the output becomes /'' when the two inputs are equal.Here, the state control circuit checks the output of the comparator via the connection line // (this is the operating state shown in Figure 1). ), if the output of comparator j is "O", it is written to the first l word position of the booter B area of the data register.
This is the operating state of u. On the other hand, comparator! The output of “
/”, the data write operation to the display memory of the data register, that is, the operation state of Ss is omitted. This means that the l cycle operation for the first l word is completed. Similarly, the above operation is repeated until the data in area A is completed (5 times in the case of FIG. 3).
これら一連の動作を第二図にもとづきまとめると、転送
先(領域B)の元データ(データレジスタ2)とラスタ
演算後の出力(ALU 、?の出力)とが一致した場合
には、Sl−4Sユ→S、7とサイクルが進行し、Sl
−8,yの3タイミングで7ワードの処理が終了する。To summarize these series of operations based on Figure 2, if the original data (data register 2) of the transfer destination (area B) and the output after raster operation (output of ALU, ?) match, Sl- The cycle progresses from 4S Yu to S, 7, and Sl
The processing of 7 words is completed at 3 timings of −8 and y.
一方両者が一致しない場合Vこは、Sl−+Sコ→S3
→Suとサイクルが進行1、、Sl−341のダタイミ
ングで/ワードの処理が終了する。On the other hand, if the two do not match, V ko is Sl- + S ko → S3
→Su and the cycle progresses to 1, and the processing of the / word ends at the da timing of Sl-341.
第9図は第3図の動作に2けるデータの変化についての
詳細を示している。図からも明らかなように、実行後で
示した斜線部のデータが更新されたデータ(IIワード
)で、斜線がない部分のデータ(IIワード)は変更前
と変更後が同じために更新されなかったデータである。FIG. 9 shows details of changes in data during the operation of FIG. 3. As is clear from the figure, the data in the shaded area shown after execution is the updated data (II word), and the data in the area without the hatching (II word) is updated because the data before and after the change are the same. This is data that did not exist.
従って、このgピットxrビットの矩形領域の転送に要
する全時間は次のようKなる。Therefore, the total time required to transfer this rectangular area of g pits xr bits is K as follows.
3(タイミング/ワード)×グ(ワード)+lI(タイ
ミング/ワード)X弘(ワード)ミコt(タイミング)
一方、本発明を実施しない場合には全てのワードに対し
て弘タイミングを要するので、同様にlビットxrビッ
トの矩形領域の転送に要する全時間は次のようになる。3 (timing/word) × gu (word) + lI (timing/word) The total time required to transfer a rectangular area of l bits x r bits is as follows.
ダ(タイミング/ワード)xr (ワード)=3コ(タ
イミング)
従って、第3図で示した矩形転送を実行した場合に本発
明を実施することにより、3コ一−g−u(タイミング
)速度が改善されたことくなる。da (timing/word) This means that this has been improved.
発明の詳細
な説明したように、本発明によれば、転送先の元データ
とラスタ演算後の転送データとを比較し、両者が一致し
た場合、すなわち、転送先のデータを更新する必要のな
い場合には転送先へのデータ書込み動作を省略すること
により、ラスタ演算制御におけるデータ転送速度を見か
け上向上させる効果が得られる。As described in detail, according to the present invention, the original data at the transfer destination and the transfer data after raster operation are compared, and if the two match, that is, there is no need to update the data at the transfer destination. In some cases, by omitting the data write operation to the transfer destination, the effect of apparently improving the data transfer speed in raster calculation control can be obtained.
第1図は不発明の一実施例を示すブロック構成図、第一
図は第1図における状態制御回路の動作を示す動作フロ
ーチャート、第3図は本発明を用いて表示用メモリの矩
形転送を実行した場合の動作概念図、第参図は第3図に
2けるデータの変化についての詳細図である。
/、2.’I・・・レジスタ、J・・・ALU、y・・
・コンパレータ、6・・・データ入出力端子%/:1・
・・状態制御回路
苔許出願人 日本電気株式会社
代 理 人 弁理士 熊谷雄太部
第1図
第2図
転!大イテ前
転送大イ〒I斐
第3図FIG. 1 is a block configuration diagram showing an embodiment of the invention, FIG. 1 is an operation flowchart showing the operation of the state control circuit in FIG. 1, and FIG. 3 shows rectangular transfer of display memory using the invention. A conceptual diagram of the operation when executed, the reference figure is a detailed diagram of the change in data in FIG. 3. /, 2. 'I...Register, J...ALU, y...
・Comparator, 6...Data input/output terminal %/:1・
... State control circuit moss permit applicant NEC Corporation agent Patent attorney Yuta Kumagai Figure 1 Figure 2 rotation! Transfer before the main stage (Fig. 3)
Claims (1)
メモリ内の矩形領域のデータを複数ビット単位で区切つ
て他の表示領域へ転送する際、転送先のメモリデータと
プール代数演算を施こしデータ転送を行うビットマップ
表示方式のディスプレイにおけるラスタ演算制御におい
て、転送先の元データとラスタ演算後の転送データとを
比較する比較手段を有し、この比較手段の比較結果によ
つて転送先へのデータ書込み動作を実行するか否かを切
換えることを特徴とするビットマップディスプレイラス
タ演算制御方式。In a bitmap display system, when data in a rectangular area in the display memory is divided into multiple bits and transferred to another display area, the bit that performs pool algebraic operations with the memory data at the transfer destination and transfers the data. In raster arithmetic control on a map display type display, a comparison means is provided for comparing the original data at the transfer destination and the transfer data after raster arithmetic, and the data writing operation to the transfer destination is performed based on the comparison result of the comparison means. A bitmap display raster arithmetic control method characterized by switching whether to execute or not.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61152559A JPH077264B2 (en) | 1986-06-28 | 1986-06-28 | Bit map display raster operation control method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61152559A JPH077264B2 (en) | 1986-06-28 | 1986-06-28 | Bit map display raster operation control method |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS638694A true JPS638694A (en) | 1988-01-14 |
JPH077264B2 JPH077264B2 (en) | 1995-01-30 |
Family
ID=15543123
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61152559A Expired - Fee Related JPH077264B2 (en) | 1986-06-28 | 1986-06-28 | Bit map display raster operation control method |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH077264B2 (en) |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231593A (en) * | 1983-06-14 | 1984-12-26 | ダイキン工業株式会社 | Color crt display unit |
-
1986
- 1986-06-28 JP JP61152559A patent/JPH077264B2/en not_active Expired - Fee Related
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59231593A (en) * | 1983-06-14 | 1984-12-26 | ダイキン工業株式会社 | Color crt display unit |
Also Published As
Publication number | Publication date |
---|---|
JPH077264B2 (en) | 1995-01-30 |
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