JPS6386700A - 多重分離スイツチ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は高速信号の交換を行なう多重・分配スイッチ方
式に関する。

（従来の技術） 従来この種の交換方式としては、例えば猪瀬博編ｒ　Ｐ
ＣＭ通信の基礎と新技術」（産報）３３９ページから３
４４ページ記戎の多ｌ・分離スイッチによるものが知ら
れている。

第４図は従来技術による多重・分離スイッチ方式を用い
た交換機のブロック図を示す。第４図によれば、それぞ
れ一方の入力が入力端子４２０，４２１，４２２゜４２
３に接続され、出力がハイウェイ４０に接続されている
論理積回路４１０，４１１，４１２，４１３と、それぞ
れ一方の入力がハイウェイ４０に並列に接続され、出力
が出力端子４２４，４２５，４２６，４２７に接続され
た論理積回路４１４．４１５，４１６，４１７と、複数
の出力がそれぞれ論理積回路４１０．４１１，４１２，
４１３，４１４，４１５，４１６，４１７の他方の入力
に接続された可変位相パルス発生回路４００からなる。

第４図に示した可変位相パルス発生回路４００は図示し
ていない制御系の指示により、各論理積回路４１０．４
１１，４１２，４１３，４１４，４１５，４１６，４１
７の他方の入力へタイムスロットＴＩ、Ｔ２．Ｔ３に対
応した位相をもつパルスを供給する。

ここで入力端子４２０へ入力した信号Ｄ１を出力端子４
２５へ、入力端子４２１へ入力した信号Ｄ２を出力端子
４２４へ出力する５１５合について説明する。この場庁
可変位相パルス発生回路４００は論理積回路４１０の他
方の入力へタイムスロットＴ２に対応した位ｆ１′１を
もつパルスＴＩＩを出力し、論理積回路４１１の他方の
入力へタイムスロットＴ１に対応した位相をもつパルス
ＴＩ２を出力する。論理積回路４１０は入力端子４２０
に加えられたデータＤ１とパルスＴＩＩの論理積をとっ
てハイウェイ４０へ出力する。

また論理回路４】１は、入力端子４２】に加えられたデ
ータＤ２とパルスＴＩ２の論理積をとってハイウェイ４
０へ出力する。更に、可変位相パルス発生回路４００は
、論理積回路４１５の他方の入力にハイウェイ４０上の
タイムスロットＴ２に対応する位相をもつパルスＴＯ２
を出力し、論理積回路４１４の他方の入力に共通線４０
上のタイムスロツ）Ｔ１に対応する位相をもつパルスＴ
ＯＩを出力する。論理積回路４１５はハイウェイ４０の
データとパルスＴＯ２の論理積をとって出力端子４２５
に出力し、これによりハイウェイ４ｏ上のタイムスロッ
トＴ２に多重化されたデータＤ１が出力端子４２５に出
力される。

また論理回路４１４はハイウェイ４０のデータとパルス
ＴＯＩの論理積をとって出力端子４２４に出力し、これ
によりハイウェイ４０上のタイムスロットＴ１に多重化
されたデータＤ２が出力端子４２４に出力される。

上述した従来例においては通話信号速度が高くなり、配
線遅延が無視し得なくなると例えば可変位相パルス発生
回路４００から論理積回路４１０，４１１，４１２゜４
１３への配線長の差によりデータＤ４．Ｄ１．Ｄ２が互
いに重なり合うことになる。また可変位相パルス発生回
路４００から論理積回路４１４，４１５，４１６，４１
７への配線長が異なると他のタイムスロットのデータを
誤って分離することとなる。したがって多重分離スイッ
チを設計する際には可変位相パルスから各論理積回路４
１０，４１１，４１２，４１３，４１４，４１５，４１
６，４１７への配線を等長比しなければならず、これが
多重分離スイッチを設計する際の大きな制限要因となっ
ていた。

（発明が解決しようとする問題点） 前述したように、従来技術による多重分離スイッチにお
いては、通話信号が高速になり、配線による信号遅延が
無視し得なくなると、例えば可変位相パルス発生回路か
ら論理積回路に至る配線長を一致させなければならず、
これが多重分離スイッチを設計する際の大きな制限要因
となる。

本発明は、このような問題を解決した多重分離スイッチ
を提供することにある。

（問題点を解決するための手段） 本発明によれば、ハイウェイにフレーム同期パターンを
送出する手段と、前記ハイウェイに従属接続され、それ
ぞれ、前記フレーム同期パターンによってフレーム同期
を取りつつフレーム同期パルスの位置より制御情報に応
じた位相差をもって通話信号をハイウェイ上に多重化す
る複数の多重回路と、前記ハイウェイに従属接続され、
前記フレーム同期パターンによってフレーム同期を取り
つつフレーム同期パルスの位置より制御情報に応じた位
相差をもってハイウェイ上の通話信号を分離する複数の
分離回路とを少なくとも有することを特徴とする多重分
離スイッチが得られる。

また、本発明によれば、ハイウェイにフレーム同期パタ
ーンを送出する手段と、前記ハイウエイに従属接続され
、それぞれ、前記フレーム同期パターンによってフレー
ム同期を取りつつフレーム同期パルスのイー装置より第
１の制御情報に応じた位相差を有する位置から、第２の
制御情報に応じた間隔て・ハイウェイ上の］、つまたは
複数の位相に通話信号をハイウェイ上に多重化する枚数
の多重回路と、前記ハイウェイに従属接続され、前記フ
レーム同期パターンによってフレーム同期を取りつつフ
レーム同期パルスの位置より第１の制御情報に応じた位
相差を有する位置から、第２の制御情報に応した間隔で
ハイウェイ上の】つまたは複数の位相から通話信号を分
離する複数の分離回路とを少なくとも有することを特徴
とする多重分離ス・イッチが得られる。

（作用） 本発明はハイウェイ上の時分割多重信号にフレーム同期
パターンを付加し、各多重分離回路はフレーム同期をと
りつつ通話信号の多重分離を行なう。このため、位相パ
ルスを各多重分離回路に分配する必要がなく多重分離ス
イッチの設計時に配線長を考慮する必要がなく、高速で
火容１にの交換機を容易に構成することができる。

（実施例） 以下に図面を参照して本発明の詳細な説明する。

第１図は本発明の第１の実施例を示すブロック図である
。第１図によれば、本発明の第１の実施例は出力がハイ
ウェイ１０に接続されたフレーム同期パターン発生回路
１００と、それぞね通話信号入力が、端子１１６，１２
６，１３６，１４６に、制限信号入力が端子１、Ｊ、５
゜１２５、］、３５Ｊ４５に接続され、・ｈイウエイ１
０によって縦続接続された多重回路１１０，１２０，１
３０．コ４０と、それそ゛れ通話信号出力が端子１５６
，１６６．１７６．１８６に、制御信号入力が端子１５
５，１６５，１７５，１７８に接続され、ハイウェイ１
０によって縦続接続された分離回路１５’０，１６０゜
１７０．１８０からなる。

さらに、多重回路１１０は入力が”フレーム同期パター
ン発生回路１００の出力に接続された°フレーム同期回
路１１１と、基準位相入力がフレーム同期回路の出力に
、制御信号入力が端子１］５に接続された位相差発生回
路１】２と、一方の入力がフレーム同期パターン発生回
路１００の出力に、他方の入力が端子１１０に、制御入
力が位相差発生回路１１２の出力に接続され、出力が多
重回路１２０に接続されたマルチプレクサ１１３からな
る。更に多重回路１２０，１３０，１４０も同様に構成
されている。

また、分離部１６０は入力が分離回路１５０の出力に接
続されたフレーム同期回路１６１と、基準位相入力がフ
レーム同期回路１６１−出力に、制御信号入力が位相指
定端子１６５に接続された位相差発生回路１６２と、−
ブ５の人力が分離回路１５０の出力に、他方の入力が位
相差発生回路１６２の出力に、出力が端子１６６に接続
された論理積回路１６３からなる。更に分離回路１５０
，１７０，１８０も同様に構成されている。ここで入力
端子１１６から入力されたテ゛−夕Ｄ１を出力端子１６
６に出力する場合について説明する。

第１図においてフレーム同期パターン発生回路１００は
ハイウニ・イ１，０上にフレーム同期パターンＳを出力
する。また図示していない制御系は端子１１５゜１６５
へ制御信号としてそれぞれ位を目差情弗′°２“Ｉ；＋
２＋”を印加する。

多重回路１１０のフレーム同期回路］１］は、ハイウェ
イ１０上のフレーム同期パターンＳによってフレーム同
期をとり、タイムスロットＴ１の位置で基準位相パルス
を出力する。位相差発生回路１１２は基準位相パルスよ
りも端子１１５に加えられた位相差情報の値、すなわち
、２タイムスロツトだけ遅れた位置Ｔ３で位相パルスを
出力する。これによりマルチプレクサ１１３はタイムス
ロットＴ３において入力端子１１６から入力されたデー
タＤ１をハイウェイ１０上に多重化する。

一方分岨回路１６０のフレーム同期回路１６１はハイウ
ェイ１０上のフレーム同期パターン３−ｆ−フレーム同
期をとり、タイムスロットＴ１の位置で基準位相パルス
を出力する。位相差発生回路１６２は、基準位相パルス
よりも端子１６５に加元られた位相差情報の値、すなわ
ち２タイムスロツトだけ遅れた位置Ｔ３で位相パルスを
出力する。位相差発生回路から発生された位相パルスは
論理積回路の一方の入力に印加され、ハイウェイ１０−
ヒのタイムスロ・ソトＴ３に多重化されているテ゛−タ
Ｄ１が出力端子１６６に出力される。

以上説明ｌ−だように本実施例においてはハイウェイ１
０上の時分割多重信号にフレーム同期パルスを付加し、
各多重部１１０，１２０，１３０，１４０、並びに分離
部１５０，１６０，１７０，１８０はハイウェイ１０上
のフレーム同期パターンＳによってフレーム同期をとり
つつ通話信号の多重分離を行なうため、各多重３分駈回
路へは位相パルスを分配する必要がない。これにより信
号速度が高くなっても配線長を考慮に入れて設計を行な
う必要がなく、多重分離スイッチの設計が容易となり、
高速動作が可能であるという効果がある。第５図は第１
１図に示した位相差発生回路１１２あるいは１６２の具
体例を示すブロック図て゛ある。第５図によれば第］−
図に示した位相差発生回路１〕２あるいは］、６２は、
クロック入力がクロック端子５１０に、リセット入力が
基準位相入力端子５１３に接続された４ビツトカウンタ
５０１と、一方の端子群が４ビツトカウンタ５０】の出
力ＱＯ，Ｑ１．Ｑ２．Ｑ３に、他方の端子群が位相差入
力端子Ｂ□　、Ｂｌ、Ｂ２Ｊ３３に接続され出力が位相
パルス出力端子５１１に接続された一致検出回路５０２
からなる。

第５図において１６タイムスロツ（・らかなるフレーズ
・のタイムスロット４を指示する場合について動作を説
明する。

図示していないクロックジェネレータは１タイムスロツ
トで１周期とするクロックをタロツク端子５１０に入力
する。また図示していない制御系は、位相差入力端子Ｂ
３．Ｂ２．Ｂ１．ＢＱに位相差情報゛′４′すなわち２
進数で’０１００を入力する。また第１図に示したフレ
ーム同期回路１１１あるいは１６２は毎フレームごとに
タイムスロッ）Ｏにおいて基準位相端子５１３に基準（
立川パルスを出力し、４ビツトカウンタ５０１をリセッ
トする。

４ビツトカウンタ５０１はクロックに従って０．１，２
　、・・・。

１５と順次カウントアツプをしていく。一方位相差入力
端子Ｂ３．Ｂ２．Ｂｌ、ＢＱには゛４パが入力されてい
る。−数構出回路５０２は４ビツトカウンタ５０１の出
力Ｑｏ、ＱＪ、。

Ｑ２．Ｑ３と位相差ｈ’ｔ　ｆｅＢ□、Ｂｌ、Ｂ２．Ｂ
３とを比較し、両者が等しい時、すなわち４ビツトカウ
ンタ５０１が４までカウントアツプした時のみ１タイム
スロツト幅の位相パルスを出力する。

第２図は本発明の第２の実施例を示すブロック図である
。第２図によれば、本発明の第２の実施例は出力がハイ
ウェイ２００に接続されたフレーム同期パターン発生回
路２１１と、それぞれ制御信号入力が端子２６１，２６
３，２６５，２６７に、通話信号入力が端子２６２，２
６４゜２６６．２６８に接続され、ハイウェイ２００に
よって縦続接続された多重回路２２１，２２２，２２３
，２２４と、出力がハイウェイ２０１に接続されたフレ
ーム同期パターン発生回路２１２と、それぞれ制御信号
入力が端子２７１゜２７３．２７５，２７７に、通話信
号入力が端子２７２，２７４，２７６゜２７８に接続さ
れ１、ハイウェイ２０］によって縦紐接続された多重回
路２３１，２３２，２３３，２３４と第１の入力がハイ
ウェイ２００に、第２の入力がハイウェイ２０１に接続
され、第１の出力がハイウェイ２０２に、第２の出力が
ハイウェイ２０３に接続された空間スイッチ２０４と、
それぞれ制御信号入力が端子２８１，２８３，２８５，
２８７に、通話信号入力が端子２８２，２８４，２８６
，２８８に接続され、ハイウェイ２０２によって縦続接
続された分離回路２４１゜２４２．２４３，２４４と、
それぞれ制御信号入力が端子２９１゜２９３．２９５，
２９７に、通話信号入力が端子２９２，２９４，２９６
゜２９８に接続され、ハイウェイ２０３によって従属接
続された分離回路２ｂｌ、２５２，２５３，２５４と、
第１、第２、第３、第４の出力が空間スイッチ２８０の
制御端子ｃ１．ｃ２゜Ｃ３，Ｃ４１こそれぞｉｔ接続さ
れた可変位相パルス発生回路２７９からなる。第２図に
おいて各多重回路２２］、、２２２゜２２３．２２４，
２３１，２３２，２３４は第１図の多重部１１０と同様
に構成され、各分離部２４１，２４２，２．４３，２４
４，２５１，２５２，２５３゜２５４は第１［４の分離
部１６０と同様に構成されている。

ここて゛多重回路２２１の端子２６２から入力されたデ
ータＤｌｌを分離回路２５２の端子２９４へ、出力する
場合について説明する。

第２図においてフレーム同期パターン発生回路２１１．
２１２はそれぞれハイウェイ２００，２０１上−、フレ
ーム同期パターンＳを出力する。また図示していない制
御系は端子２６１，２９３−＼制御情報としてそれぞｔ
℃位相差情報゛ｉ”ｉｌｌ；＋２＋“を印加する、多重
回路２２】は第１の実施例と同様にハイウェイ２００上
のフレーム同期パターンＳによって同期をとり、そこか
ら端子２６１に加えられた位相差２だけ離れたタイムス
ロッＩ＝Ｔ１３にデータＤｌｌを多重化する。ハイウェ
イ２００」二に多重化されたヂ・−タ丁）１１は空間ス
イッチ２０４の第１の入力に入力される。ここで可変位
相パルス発生回路２０５は図示していない制御系の指令
によりまずタイツ、スロッｌ−Ｔにおいてｃ２．ｃ３を
通してそれぞれスイッチ素子Ｓ１２．Ｓ２１を閉じるよ
うに制御パルスを出力する。これによりハイウェイ２０
１，２００上のフレーム同期パターンＳそれぞれがハイ
ウェイ２０３，２０２上に出力される。さらに、可変位
相パルス発生回路２０５は図示されていない制御系の指
なにより、タイムスロットＴ３において０１を通してス
イッチ素子８１．１を閉じるように制御パルスを出力す
る。これによりハイウェイ２００上のテ゛−夕Ｄｌｌは
ハイウェイ２０３に出力される。

一方、分離回路２５２は、第１の実施例と同様にハイウ
ェイ２０３上のフレーム同期パターンＳによってフレー
ム同期をとり、同期パターンＳから端子２９３から入力
された位相差２だけ離れたタイムスロットＴ４３のテ゛
−夕Ｄｌｌを出力端子２９４に分離する。

以」二説明したように本実施例によれば本発明による多
重分離スイッチと空間スイッチ２０４を用いて収容回線
数を増加させることができる。第３図は本発明における
位相差発生回路を示すブロック図である。第３図によれ
ば第１図に示した位相差発生回路１１２はクロック入力
がクロック端子３１０に、リセット入力が基準位相入力
端子３１３に接続された４ビツトカウンタ３０１と、一
方の入力がカウンタ３０１の出力Ｑ３に、他方の入力が
２倍モード指定端子３１２に接続された論理積回路３０
３と、一方の入力が２倍モード指定端子３１２に、他方
の入力が位相指定端子Ｂ３に接続された論理積回路３０
４と、一方の端子群が４ビツトカウンタ３０１の出力Ｑ
Ｏ，Ｑｌ、Ｑ２、論理積回路３０３の出力に、他方の端
子群が位相差入力端子ＢＱ、Ｂ１．Ｂ２．論理積回路３
０４の出力に接続され、出力が位相パルス出力端子３１
．１に接続された一致検出回路３０２からなる。

第３図において１６タイムスロツトからなるフレームの
タイムスロット４を指示する場合について動作を説明す
る。図示していないクロックジェネレータは、１タイム
スロツトを１周期とするクロックをクロック端子３１０
に入力する。また図示していない制御系は、２倍モード
指定端子３１２に１を入力し、位相指定端子Ｂ３．Ｂ２
．Ｂ１．ＢＯには位相差情報＋＋４１１２進数で０１０
０を入力する。

また第１図のフレーム同期回路１１１は毎フレームタイ
ムスロットＯにおいて基準位相端子３１３に基準位相パ
ルスを出力し、４ビツトカウンタ３０１をリセットする
。

４ビツトカウンタ３０１はクロックに従って０．１，２
．−・、。

１５と順次カランｊ・アップをしていく。一方、２＜５
モード指定端子３１２には１が入力されているので、４
ピントカウンタの出力Ｑ３、位相指定端子Ｂ３の出力は
論理積回路３０３，３０４を通して一致検出回路３０２
へ入力されている。−数構出回路３０２はカウンタ３０
１の出力ＱＯ，Ｑ１．Ｑ２．Ｑ３と位相差清報ＢＯ，Ｂ
１．Ｂ２．Ｂ３とを比較し、両者が等しい時、すなわち
カウンタ３０１が４まて゛カウントアツプした時のみ１
タイムスロツト幅の位相パルスＸ１を出力する。

次に第３図において２つのタイムスロット４．］２を指
示する場合について説明する。この場合には図示してい
ない制御系は２倍モード指定端子３１２へＯを入力する
とともに、位相指定端子Ｂ３．Ｂ２．Ｂ１．ＢＯへ位相
差情報４（０１００）を入力する。２倍モード指定端子
３１２に０が入力されると論理積回路３０３，３０４の
出力は共に０となる。これにより一致検出回路３０２は
カウンタ３０】の出力Ｑｌ、Ｑ２．Ｑ３と位相差指定情
報ＢＬＢ２゜Ｂ３が一致した時、すなわち、カウンタ３
０１が゛４パとＨ１２＋１になった時に１タイムスロツ
ト分の位相パルスＸ２．Ｘ３を出力する。

この位相差発生回路を使用することにより、本発明の第
１、第２の実施例に示した多重回路は通話信号入力に加
えられた基本速度、あるいはその倍の速度の通話信号を
必要；こ応じてハイウェイに多重化することができる。

また同様に分離回路はハイウェイ上の基本速度、あるい
はその倍の速度の通話信号を必要に応じて通話信号出力
端子に出力することができるという効果がある。

（発明の効果） 以」二述べたように、本発明によれば配線長を考慮して
設計する必要がなく、高速動作が可能な多重分離スイッ
チが得られる。

更に、本発明によれば基本速度ならびに基本速度の整数
倍の速度を有する通話信号を必要に応じて多重分離し得
るという効果が得られる。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示すブロック図、第２
図は本発明の第２の実施例を示すブロック図、第３図は
本発明の第１、第２の実施例に示す位相差発生回路を示
すブロック図、第４図は従来技術による交換機の構成を
示すブロック図、第５図は第１図に示す位相差発生回路
１１２あるいは１６２の構成を示すブロック図である。

Claims (2)

【特許請求の範囲】
1. （１）ハイウェイにフレーム同期パターンを送出する手
   段と、前記ハイウェイに従属接続され、それぞれ、前記
   フレーム同期パターンによってフレーム同期を取りつつ
   フレーム同期パルスの位置より制御情報に応じた位相差
   をもって通話信号をハイウェイ上に多重化する複数の多
   重回路と、前記ハイウェイに従属接続され、前記フレー
   ム同期パターンによってフレーム同期を取りつつフレー
   ム同期パルスの位置より制御情報に応じた位相差をもっ
   てハイウェイ上の通話信号を分離する複数の分離回路と
   を少なくとも有することを特徴とする多重分離スイッチ
   。
2. （２）ハイウェイにフレーム同期パターンを送出する手
   段と、前記ハイウェイに従属接続され、それぞれ、前記
   フレーム同期パターンによってフレーム同期を取りつつ
   フレーム同期パルスの位置より第１の制御情報に応じた
   位相差を有する位置から、第２の制御情報に応じた間隔
   でハイウェイ上の１つまたは複数の位相に通話信号をハ
   イウェイ上に多重化する複数の多重回路と、前記ハイウ
   ェイに従属接続され、前記フレーム同期パターンによっ
   てフレーム同期を取りつつフレーム同期パルスの位置よ
   り第１の制御情報に応じた位相差を有する位置から、第
   ２の制御情報に応じた間隔でハイウェイ上の１つまたは
   複数の位相から通話信号を分離する複数の分離回路とを
   少なくとも有することを特徴とする多重分離スイッチ。