JPS6381532U - - Google Patents
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- Publication number
- JPS6381532U JPS6381532U JP17682486U JP17682486U JPS6381532U JP S6381532 U JPS6381532 U JP S6381532U JP 17682486 U JP17682486 U JP 17682486U JP 17682486 U JP17682486 U JP 17682486U JP S6381532 U JPS6381532 U JP S6381532U
- Authority
- JP
- Japan
- Prior art keywords
- circuit
- output
- counter circuit
- data storage
- modulated data
- Prior art date
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- Pending
Links
- 238000013500 data storage Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 5
Description
第１図は本考案の第１の実施例のブロツク図、
第２図は第１図の被変調データ記憶回路のブロツ
ク図、第３図は本考案の第２の実施例に用いる被
変調データ記憶回路のブロツク図、第４図は第３
図の被変調データ記憶回路の入力対出力の相関及
び出力波形を示す図である。 １……カウンタ回路、２……被変調データ記憶
回路、３……比較回路、４……フリツプフロツプ
、５……アツプダウンカウンタ、６……デコーダ
、７……制御回路、８……フリツプフロツプ列、
９……フリツプフロツプ、１１……基準クロツク
、１２……入力。
第２図は第１図の被変調データ記憶回路のブロツ
ク図、第３図は本考案の第２の実施例に用いる被
変調データ記憶回路のブロツク図、第４図は第３
図の被変調データ記憶回路の入力対出力の相関及
び出力波形を示す図である。 １……カウンタ回路、２……被変調データ記憶
回路、３……比較回路、４……フリツプフロツプ
、５……アツプダウンカウンタ、６……デコーダ
、７……制御回路、８……フリツプフロツプ列、
９……フリツプフロツプ、１１……基準クロツク
、１２……入力。
Claims (1)
- 基準クロツクを計数するカウンタ回路と、入力
に対し指数関数的にパルス幅が変化する出力を発
生する被変調データ記憶回路と、前記カウンタ回
路の出力と前記被変調データ記憶回路の出力とが
一致したとき一致信号を出力する比較回路と、前
記カウンタ回路の計数開始でセツトされ前記一致
信号でリセツトされるフリツプフロツプとを含む
ことを特徴とするパルス幅変調回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17682486U JPS6381532U (ja) | 1986-11-17 | 1986-11-17 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17682486U JPS6381532U (ja) | 1986-11-17 | 1986-11-17 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6381532U true JPS6381532U (ja) | 1988-05-28 |
Family
ID=31117446
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17682486U Pending JPS6381532U (ja) | 1986-11-17 | 1986-11-17 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6381532U (ja) |
-
1986
- 1986-11-17 JP JP17682486U patent/JPS6381532U/ja active Pending
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