JPS6378570A - Manufacture of semiconductor device - Google Patents
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
本発明は半導体装置、特にバイポーラ型のトランジスタ
の製造方法において、ベース／エミッタ領域となる所定
位置に窒化膜を異方性成長させた後当該領域の窒化膜を
残して他をポリッシングにより除去してそこに高ドーズ
量のボロンをイオン注入してベース電極を形成し、残さ
れた窓部分の窒化膜を利用してボロンを低ドーズ注入す
ることによりベース領域を形成し、さらにベース領域形
成後、当該部分をポリシリコンにより埋めそこにヒ素を
イオン注入してエミッタ電極を形成するようにしたもの
である。[Detailed Description of the Invention] [Summary] The present invention relates to a method for manufacturing a semiconductor device, particularly a bipolar transistor, in which a nitride film is anisotropically grown at a predetermined position that will become a base/emitter region, and then the region is nitrided. Leaving the film and removing the rest by polishing, implanting high-dose boron ions there to form the base electrode, and using the remaining nitride film in the window part to implant low-dose boron to form the base. After a region is formed and a base region is formed, the region is filled with polysilicon and arsenic ions are implanted into the region to form an emitter electrode.
本発明は半導体装置の製造方法に関し、特にバイポーラ
型トランジスタの製造方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and particularly to a method for manufacturing a bipolar transistor.
〔従来の技術及び発明が解決しようとする問題点〕従来
、この種の半導体装置のセルフアライメント技術による
製造方法として、例えば特開昭６０−８１８６２号に開
示される方法がある。第２図（ａ）。[Prior Art and Problems to be Solved by the Invention] Conventionally, as a manufacturing method of this type of semiconductor device using self-alignment technology, there is a method disclosed, for example, in Japanese Patent Laid-Open No. 81862/1983. Figure 2(a).
（ｂ）はこの従来方法の工程の一部分を示す要部断面図
である。図において、１０はＮ型単結晶基板、３０はＮ
゛のエミッタ領域、４０はベース領域、５０は酸化シリ
コン（ＳｉＯ□）膜、６０は窒化シリコン（ＳｉＪ４）
膜、７０はベース電極、８０はポリシリコン膜、１００
はエミッタ電極、１１０および１２０は金属電極、およ
び１９０は酸化膜である。(b) is a sectional view of a main part showing a part of the process of this conventional method. In the figure, 10 is an N-type single crystal substrate, 30 is an N-type single crystal substrate, and 30 is an N-type single crystal substrate.
゛ emitter region, 40 a base region, 50 silicon oxide (SiO□) film, 60 silicon nitride (SiJ4)
film, 70 a base electrode, 80 a polysilicon film, 100
is an emitter electrode, 110 and 120 are metal electrodes, and 190 is an oxide film.
第２図（ａ）に示す如く、この工程の特徴の１つはサイ
ドエソチング工程がもたれていることである。即ち、サ
イドエツチング部ＳＥは、Ｓｉ３Ｎ。As shown in FIG. 2(a), one of the characteristics of this process is that it includes a side etching process. That is, the side etching portion SE is made of Si3N.
膜６０を熱リン酸等でエツチングして形成され、この場
合、Ｐ＋ポリシリコン膜からなるベース電極７０の下の
５ｉＪ４膜が横方向の深さ０．７ｍ／ｍ程度に′リン酸
ボイル等によりエツチングされる。It is formed by etching the film 60 with hot phosphoric acid, etc. In this case, the 5iJ4 film under the base electrode 70 made of P+ polysilicon film is etched to a depth of about 0.7 m/m in the lateral direction by etching with phosphoric acid boiling etc. Etched.
そしてこのサイドエツチングの後にノンドープポリシリ
コン膜を形成し、熱処理（アニール）によってＰ゛ポリ
シリコン膜ベース電極７０からボロンをノンドープポリ
シリコン膜に適量拡散する。After this side etching, a non-doped polysilicon film is formed, and an appropriate amount of boron is diffused from the P polysilicon film base electrode 70 into the non-doped polysilicon film by heat treatment (annealing).
この場合、サイドエツチング部分のノンドープポリシリ
コン膜の一部がボロンによりＰ＋ポリシリコン膜に変化
してベース電極７０を延長した形で形成され、基板内の
ベース拡散領域４０ａとコンタクトする。このような工
程の後第２図（ｂ）に示すようなエミッタ電極１００、
金属電極１１０，１２０が形成されてバイポーラ型トラ
ンジスタを形成する。In this case, a portion of the non-doped polysilicon film in the side etched portion is changed into a P+ polysilicon film by boron, and is formed in the form of an extension of the base electrode 70, making contact with the base diffusion region 40a in the substrate. After such a process, an emitter electrode 100 as shown in FIG. 2(b),
Metal electrodes 110, 120 are formed to form a bipolar transistor.
しかしながら、このような従来工程においては、前述の
如きサイドエソチング工程を含むために種々の面倒があ
る。即ち、サイドエツチングにおいて、５ＬＮａ膜の厚
さが１いので横方向の深さの制御が容易ではなく、実際
の深さとして前述の如く０．７ ｍ ／ ｍの確認も困
難である。さらにこのようなサイドエソチング工程を含
むために素子完成までの工程全体が非常に長いものとな
っている。However, such a conventional process involves various troubles because it includes the above-mentioned side etching process. That is, in side etching, since the thickness of the 5LNa film is 1, it is not easy to control the lateral depth, and it is also difficult to confirm the actual depth of 0.7 m/m as described above. Furthermore, since such a side etching step is included, the entire process to complete the device is extremely long.
〔問題点を解決するための手段および作用〕本発明は上
述の問題点を解決した半導体装置の製造方法を提供する
ことにあり、その手段は、以下の工程により構成される
ことを特徴とする。即ち、単結晶基板の主面上に第１の
シリコン酸化膜を形成し、さらに該第１のシリコン酸化
膜上にノンドープされた第１のポリシリコン膜を形成す
る工程と、形成された該第１のシリコン酸化膜とポリシ
リコン膜上の所定位置に不要部分を除去してベース／エ
ミッタ領域用の窓を明ける工程と、該ポリシリコン膜上
にさらに第２のポリシリコン膜を形成した後、該窓の側
面に形成された該第２のポリシリコン膜を残して他の部
分をエツチングし、平坦部分の該第１のポリシリコン膜
と共にポリシリコン膜を形成し、さらにＮｔイオン注入
により窒化膜を窓の底部を含めた平坦部分のみに異方性
成長させて形成する工程と、該窒化膜の窓の底部以外の
部分をポリッシングにより除去し、さらに該窓の部分を
マスキングした後、該ポリシリコン膜に高ドーズ量のボ
ロンを注入する工程と、該マスキング部分を除去し、窓
の底部の窒化膜上から低ドーズ量のボロンを注入し、単
結晶基板内の所定の深さまでベース領域を形成する工程
と、該ポリシリコン膜上に該窒化膜上の部分を残して酸
化膜を形成し、形成後酸窒化膜を除去した後さらに第３
のポリシリコン膜を形成する工程と、該第３のポリシリ
コン膜上からヒ素を注入し、注入後該窓の部分のベース
／エミッタ領域を残してこれ以外の第３のポリシリコン
膜の部分をエツチングにより除去し、ヒ素の拡散された
窓の部分によりエミッタ電極を形成する工程と、該エミ
ッタ電極上に金属電極を形成し、さらに該ベース電極上
の所定位置のシリコン酸化膜に窓を明けて金属電極を・
形成する工程と、を少なくさも含むことを特徴とする。[Means and effects for solving the problems] The present invention provides a method for manufacturing a semiconductor device that solves the above-mentioned problems, and the means is characterized by comprising the following steps. . That is, the steps of forming a first silicon oxide film on the main surface of a single crystal substrate, further forming a non-doped first polysilicon film on the first silicon oxide film, and A step of removing unnecessary portions at predetermined positions on the first silicon oxide film and polysilicon film to open a window for the base/emitter region, and further forming a second polysilicon film on the polysilicon film, Leaving the second polysilicon film formed on the side surface of the window, other parts are etched to form a polysilicon film together with the first polysilicon film on the flat part, and a nitride film is further formed by Nt ion implantation. The nitride film is anisotropically grown only on the flat part including the bottom of the window, the part of the nitride film other than the bottom part of the window is removed by polishing, and the window part is masked, and then the poly A process of implanting a high dose of boron into the silicon film, removing the masking portion, and implanting a low dose of boron onto the nitride film at the bottom of the window to form the base region to a predetermined depth within the single crystal substrate. forming an oxide film on the polysilicon film leaving a portion on the nitride film, and after removing the oxynitride film after formation, a third step;
forming a polysilicon film, and implanting arsenic from above the third polysilicon film, and after implanting, leaving the base/emitter region in the window portion and other parts of the third polysilicon film. A process of forming an emitter electrode using the window portion in which arsenic is removed by etching, forming a metal electrode on the emitter electrode, and further forming a window in the silicon oxide film at a predetermined position on the base electrode. Metal electrode
The method is characterized in that it includes at least the step of forming.
第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製造
方法を説明する図である。図において（ａ）〜（ｉ）は
工程順に図示しである。FIGS. 1(a) to 1(i) are diagrams illustrating a method for manufacturing a semiconductor device according to the present invention. In the figures, (a) to (i) are illustrated in the order of the steps.
（ａ）において、この工程では、Ｎ型単結晶基板１の主
面上に、絶縁膜として既に知られた熱酸化法あるいはＣ
ＶＤ （気相成長）法等により、第１のシリコン酸化（
Ｓｔｏｗ）膜２を形成し、この膜２上にシランガス等の
熱分解によりノンドープの第１のポリシリコン（Ｐｏ
ｌ ｙ Ｓｉ）膜３を形成する。In (a), in this step, an insulating film is formed on the main surface of the N-type single crystal substrate 1 by the already known thermal oxidation method or by carbon dioxide.
The first silicon oxidation (
A non-doped first polysilicon (Polysilicon) film 2 is formed on this film 2 by thermal decomposition of silane gas or the like.
ly Si) film 3 is formed.
（ｂ）において、この工程では、膜１および２の不要部
分を除去するためのレジストパターンに基づいて、ベー
ス／エミッタ領域用の窓（Ｈ）を例えばプラズマによる
ドライエツチング（ＲＩＢ）法により明ける。In this step (b), based on the resist pattern for removing unnecessary portions of the films 1 and 2, a window (H) for the base/emitter region is opened by, for example, plasma dry etching (RIB).
（Ｃ）において、この工程では、（ｂ）に示す工程にお
いて設けられた窓（Ｈ）を中心として再度ポリシリコン
膜を成長させてノンドープの第２のポリシリコン膜（図
示せず）を形成する。その後、ドライエツチングすると
、粒子の直進性によって側面ａ、ｂは粒子が衝突せずエ
ツチングされず、ノンドープのＰｏ１ｙ ５ｉＨ９３ａ
が残される。即ち、基板の主面上からのドライエツチン
グを行うため、平坦部分のＰｏｊｌ’ｙＳｉ膜は所定膜
厚を残して除去されるが、ｂ子の衝突しない側面ａ、ｂ
部分では図示の如（ＰｏＪｙＳｉ膜が形成される。即ち
、（ａ）に示す工程にて形成されたｐ□ｊ２ｙＳｉ膜３
と（ｃ）にて形成された側面ａ、ｂのＰｏｆｆｙＳｉ膜
によって、図示の如き形状のノンドープのＰｏ１ｙＳｉ
膜３ａが得られる。この場合、側面ａ、ｂは後述する如
くベース電極の一部としてコンタクト機能を担う。In (C), in this step, the polysilicon film is grown again centering around the window (H) provided in the step shown in (b) to form a non-doped second polysilicon film (not shown). . After that, when dry etching is performed, due to the straightness of the particles, the side surfaces a and b do not collide with each other and are not etched, resulting in non-doped Poly 5iH93a.
is left behind. That is, since dry etching is performed from above the main surface of the substrate, the Pojl'ySi film on the flat part is removed leaving a predetermined film thickness, but the side surfaces a and b where the b-shaped parts do not collide are removed.
As shown in the figure, a PoJySi film is formed in the part. That is, the p□j2ySi film 3 formed in the step shown in (a)
The PoffySi films on the side surfaces a and b formed in (c) form a non-doped Po1ySi film having the shape shown in the figure.
A film 3a is obtained. In this case, the side surfaces a and b serve as a contact function as part of the base electrode, as will be described later.
（ｄ）において、この工程では、表面に窒化膜（Ｓｉ３
Ｎ４） ４ａ 、 ４ｂが同時に形成される。即ち、窒
素分子Ｎ２をイオン注入し、さらに活性化するためにア
ニールする。この場合、注入される窒素粒子の量、即ち
、ドーズ量は１０′？〜１０”コ／ ｃｎｌ程度である
。図示の如＜ ％ Ｓｉ３Ｎ４膜４ａ 、 ４ｂは平坦
部分のみに形成される異方性成長である。In (d), in this step, a nitride film (Si3
N4) 4a and 4b are formed simultaneously. That is, nitrogen molecules N2 are ion-implanted and annealed for further activation. In this case, the amount of nitrogen particles to be implanted, that is, the dose amount is 10'? As shown in the figure, the Si3N4 films 4a and 4b are anisotropically grown only on flat areas.
（ｅ）において、この工程では、前述の５ｊ３Ｎ４膜の
うち膜４ａのみを除去するためポリッシングが行われる
。ポリッシングは例えば石英粉末等の研暦剤により行わ
れる。この場合、膜４ｂはポリッシングされず残される
。次に窓（Ｈ）のベース／エミッタ領域をレジスト５に
よりマスキングする。これは後述するボロン（Ｂ）の注
入工程によってベース／エミッタ領域に高ドーズのボロ
ンが注入されるのを防止するためである。この場合、５
ｉｚＮａ膜４ｂが窓（Ｈ）の底部に残されているが、こ
れだけでは高ドーズボロンの注入防止としては不足なた
めである。このようにマスキング５をした後、ｐ（＋１
２ｙＳｉ膜３ａ上にボロンがイオン注入される。この時
のボロン注入は前述の如く高ドーズ量として１０Ｉ６コ
／ ｃｒＡで行われる。In (e), in this step, polishing is performed to remove only the film 4a of the aforementioned 5j3N4 film. Polishing is performed using a polishing agent such as quartz powder. In this case, the film 4b is left unpolished. Next, the base/emitter region of the window (H) is masked with resist 5. This is to prevent a high dose of boron from being implanted into the base/emitter region in the boron (B) implantation process described later. In this case, 5
The izNa film 4b is left at the bottom of the window (H), but this alone is insufficient to prevent high-dose boron implantation. After masking 5 in this way, p(+1
Boron ions are implanted onto the 2ySi film 3a. The boron implantation at this time is performed at a high dose of 10I6/crA as described above.
（ｆ）において、この工程では、レジストマスキング５
がまず除去され、窓（Ｈ）の部分のＳｉ３Ｎ４膜４ｂの
上方から低ドーズ量１０′３〜１０′４コ／ ｃｎｌの
ボロン注入がなされる。このような低ドーズで行われる
のは前述の高ドーズ注入では基板１の深部まで高ドーズ
量ボロンが注入されるためで、残された５ｊ３Ｎ４膜４
ｂと低ドーズ量注入によって深部までボロンが注入され
ないようにしている。このようにしてベース拡散領域と
して低ドーズ量注入された内部ベースＢ１と高ドーズ量
注入された外部ベースＢ２が図示の形状の如く基板内に
形成される。そしてアニールされて活性化される。低ト
′−ズ量の内部ベースＢ１は本来のトランジスタのベー
スとしての機能をはたし領域であり、高ドーズ量の外部
ベースＢ２はドープされたベース電極３ａとベースＢ１
とのコンタクトとしての機能を有する。In (f), in this step, resist masking 5
is first removed, and boron is implanted at a low dose of 10'3 to 10'4 co/cnl from above the Si3N4 film 4b in the window (H). The reason why this is performed at such a low dose is that in the high-dose implantation described above, a high dose of boron is implanted deep into the substrate 1, and the remaining 5j3N4 film 4
b and low-dose implantation to prevent boron from being implanted deeply. In this way, an internal base B1 implanted at a low dose and an external base B2 implanted at a high dose as a base diffusion region are formed in the substrate as shown in the figure. It is then annealed and activated. The internal base B1 with a low dose is a region that functions as the original base of the transistor, and the external base B2 with a high dose is a region between the doped base electrode 3a and the base B1.
It functions as a contact with
（ｇ）において、この工程では、まず表面を酸化させて
酸化膜６を形成する。この場合、Ｓｉ＋Ｎａ膜４ｂの酸
化レートが他に比べて遅い性質を利用してこの部分に酸
化膜を形成しないように残して他の部分に酸化膜６を形
成する。そしてその後、Ｓｉ３Ｎ４膜４ｂが除去される
。これはこの部分にエミッタを形成するためである。Ｓ
ｉ３Ｎ４膜４ｂの除去は既に知られたリン酸ボイル（ｐ
ｚｏｓ）の水溶液で行われる。そしてこの上から第３の
Ｐｏ６ｙＳｉ膜７が再度形成される。In (g), in this step, the surface is first oxidized to form an oxide film 6. In this case, taking advantage of the property that the oxidation rate of the Si+Na film 4b is slower than that of other films, the oxide film 6 is formed in other parts while leaving the oxide film in this part so as not to be formed. After that, the Si3N4 film 4b is removed. This is because an emitter is formed in this portion. S
The i3N4 film 4b can be removed using the already known phosphoric acid boil (p
zos) in an aqueous solution. Then, the third Po6ySi film 7 is formed again from above.
（ｈ）において、この工程では、第３のポリシリコン膜
７上からヒ素（Ａｓ）のイオン注入が行われる。Ａｓイ
オン注入後、エミッタ領域をマスキングして他のＰｏＪ
ｙＳｉ膜をドライエツチングにより除去する。残された
Ｐｏｊｌ’ｙＳｉ膜７ａに注入されたヒ素はアニール処
理と共に拡散しエミッタ電極を形成する。In (h), in this step, arsenic (As) ions are implanted from above the third polysilicon film 7. After As ion implantation, the emitter region is masked and other PoJ
The ySi film is removed by dry etching. The arsenic implanted into the remaining Pojl'ySi film 7a is diffused during annealing to form an emitter electrode.
（ｉ）において、この工程では、アルミニウム（Ａ１）
によりエミッタの金属電極（Ｅ）とベースの金属電極（
Ｂ）が形成される。即ち、ＡＩ！によって、エミッタ電
極７ａ上に電極（Ｅ）を、また酸化膜６の所定位置に窓
を明けてＡ１により電極を形成する。ドープされたポリ
シリコン膜３ａは既に導体となっているのでベース電極
として金属電極（Ｂ）と外部ベース領域（Ｂ２）との間
をコンタクトする。In (i), in this step, aluminum (A1)
The emitter metal electrode (E) and the base metal electrode (
B) is formed. In other words, AI! Thus, an electrode (E) is formed on the emitter electrode 7a, and a window is formed at a predetermined position in the oxide film 6 to form an electrode using A1. Since the doped polysilicon film 3a is already a conductor, it serves as a base electrode and contacts between the metal electrode (B) and the external base region (B2).
以上説明したように、本発明によれば、製造工程の途中
において窒化膜の異方性成長をとり入れたことによって
従来行われていたサイドエソチング工程を除去しこれに
よって製造工程を大幅に改善することができる効果があ
る。As explained above, according to the present invention, by introducing anisotropic growth of a nitride film in the middle of the manufacturing process, the conventional side etching process is eliminated, thereby significantly improving the manufacturing process. There is an effect that can be done.
第１図（ａ）〜（ｉ）は本発明に係る半導体装置の製造
方法を説明する要部工程図、および第２図（ａ）、（ｂ
）は従来工程の一部を示す図である。
（符号の説明）
１・・・基板、 ２．６・・・ＳｉＯ２
膜、３ 、７ ・＝Ｐｏ＃ｙ Ｓｉ膜、 ３ ａ ・
−ベース電極、７ａ・・・エミッタ電極、 ４ａ 、
４ｂ・・・窒化膜、５・・・マスク。FIGS. 1(a) to (i) are main part process diagrams explaining the method for manufacturing a semiconductor device according to the present invention, and FIGS. 2(a) and (b).
) is a diagram showing a part of the conventional process. (Explanation of symbols) 1...Substrate, 2.6...SiO2
Film, 3, 7 ・=Po#y Si film, 3 a ・
- base electrode, 7a...emitter electrode, 4a,
4b...Nitride film, 5...Mask.
Claims (1)
さらに該第１のシリコン酸化膜上にノンドープされた第
１のポリシリコン膜を形成する工程と、 形成された該第１のシリコン酸化膜とポリシリコン膜上
の所定位置に不要部分を除去してベース／エミッタ領域
用の窓を明ける工程と、 該ポリシリコン膜上にさらに第２のポリシリコン膜を形
成した後、該窓の側面に形成された該第２のポリシリコ
ン膜を残して他の部分をエッチングし、平坦部分の該第
１のポリシリコン膜と共にポリシリコン膜を形成し、さ
らにＮ＿２イオン注入により窒化膜を窓の底部を含めた
平坦部分のみに異方性成長させて形成する工程と、 該窒化膜の窓の底部以外の部分をポリッシングにより除
去し、さらに該窓の部分をマスキングした後、該ポリシ
リコン膜に高ドーズ量のボロンを注入する工程と、 該マスキング部分を除去し、窓の底部の窒化膜上から低
ドーズ量のボロンを注入し、単結晶基板内の所定の深さ
までベース領域を形成する工程と、該ポリシリコン膜上
に該窒化膜上の部分を残して酸化膜を形成し、形成後該
窒化膜を除去した後さらに第３のポリシリコン膜を形成
する工程と、該第３のポリシリコン膜上からヒ素を注入
し、注入後該窓の部分のベース／エミッタ領域を残して
これ以外の第３のポリシリコン膜の部分をエッチングに
より除去し、ヒ素の拡散された窓の部分によりエミッタ
電極を形成する工程と、 該エミッタ電極上に金属電極を形成し、さらに該ベース
電極上の所定位置のシリコン酸化膜に窓を明けて金属電
極を形成する工程と、 を少なくとも含むことを特徴とする半導体装置の製造方
法。[Claims] 1. A method for manufacturing a semiconductor device, comprising: forming a first silicon oxide film on a main surface of a single crystal substrate;
Further, a step of forming a non-doped first polysilicon film on the first silicon oxide film, and removing unnecessary portions at predetermined positions on the formed first silicon oxide film and the polysilicon film. A step of opening a window for the base/emitter region, and further forming a second polysilicon film on the polysilicon film, leaving the second polysilicon film formed on the side surface of the window and forming another polysilicon film. A step of etching the portion, forming a polysilicon film together with the first polysilicon film on the flat portion, and further anisotropically growing a nitride film only on the flat portion including the bottom of the window by N_2 ion implantation. and removing a portion of the nitride film other than the bottom of the window by polishing, and masking the window portion, and then implanting a high dose of boron into the polysilicon film, and removing the masked portion. , a step of implanting a low dose of boron onto the nitride film at the bottom of the window to form a base region to a predetermined depth within the single crystal substrate, and leaving a portion above the nitride film on the polysilicon film. A step of forming an oxide film, removing the nitride film after formation, and then forming a third polysilicon film, and implanting arsenic from above the third polysilicon film, and after implanting, removing the nitride film from the base of the window portion. /A step of removing the third polysilicon film by etching, leaving the emitter region, and forming an emitter electrode from the window portion in which arsenic is diffused, and forming a metal electrode on the emitter electrode. A method of manufacturing a semiconductor device, further comprising: forming a metal electrode by forming a window in the silicon oxide film at a predetermined position on the base electrode.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22091486A JPS6378570A (en) | 1986-09-20 | 1986-09-20 | Manufacture of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22091486A JPS6378570A (en) | 1986-09-20 | 1986-09-20 | Manufacture of semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6378570A true JPS6378570A (en) | 1988-04-08 |
Family
ID=16758516
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22091486A Pending JPS6378570A (en) | 1986-09-20 | 1986-09-20 | Manufacture of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6378570A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221639A (en) * | 1988-07-08 | 1990-01-24 | Rohm Co Ltd | Semiconductor device |
-
1986
- 1986-09-20 JP JP22091486A patent/JPS6378570A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0221639A (en) * | 1988-07-08 | 1990-01-24 | Rohm Co Ltd | Semiconductor device |
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