JPH0221639A - Semiconductor device - Google Patents
Semiconductor deviceInfo
- Publication number
- JPH0221639A JPH0221639A JP17143788A JP17143788A JPH0221639A JP H0221639 A JPH0221639 A JP H0221639A JP 17143788 A JP17143788 A JP 17143788A JP 17143788 A JP17143788 A JP 17143788A JP H0221639 A JPH0221639 A JP H0221639A
- Authority
- JP
- Japan
- Prior art keywords
- electrode
- oxide film
- diffusion layer
- base
- contact
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 15
- 238000009792 diffusion process Methods 0.000 claims abstract description 26
- 239000007772 electrode material Substances 0.000 claims abstract description 4
- 230000001590 oxidative effect Effects 0.000 claims abstract description 4
- 239000010408 film Substances 0.000 abstract description 33
- 238000000034 method Methods 0.000 abstract description 5
- 239000010409 thin film Substances 0.000 abstract description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 2
- 229910052710 silicon Inorganic materials 0.000 abstract description 2
- 239000010703 silicon Substances 0.000 abstract description 2
- 238000005530 etching Methods 0.000 description 5
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- 230000007423 decrease Effects 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 239000010931 gold Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 238000000465 moulding Methods 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
Abstract
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、高周波回路等に使用される、微細パターン
を有する半導体装置に関する。DETAILED DESCRIPTION OF THE INVENTION (A) Field of Industrial Application This invention relates to a semiconductor device having a fine pattern used in high frequency circuits and the like.
（ロ）従来の技術
従来、例えばバイポーラ高周波トランジスタでは、ベー
ス抵抗を下げ、Ｎ Ｆ （Ｎｏｉｓｅ Ｆａｃｔｏｒ）
を改善するため、拡散層のパターンが微細化されている
。第３図（ａ）は、この高周波トランジスタの要部断面
を示している。(b) Conventional technology Conventionally, for example, in a bipolar high frequency transistor, the base resistance is lowered and the N F (Noise Factor)
In order to improve this, the pattern of the diffusion layer has been made finer. FIG. 3(a) shows a cross section of the main part of this high frequency transistor.
Ｗは、シリコン（ｎ形）のウェハであり、ウェハプロセ
ス終了後グイシングされて、個々のトランジスタチップ
を構成するものである。ウェハ表面Ｗａには、ベース拡
散層１２（ｐ形）が形成され、ベース・コレクタ間の接
合ｊ１が形成される。W is a silicon (n-type) wafer that is processed to form individual transistor chips after the wafer process is completed. A base diffusion layer 12 (p type) is formed on the wafer surface Wa, and a base-collector junction j1 is formed.
また、ベース拡ｆｔＨ’ｉ１２内には、エミッタ拡散層
１３（ｎ形）が形成され、エミッタ・ベース間の接合ｊ
２が形成される。Furthermore, an emitter diffusion layer 13 (n-type) is formed in the base expansion ftH'i12, and the emitter-base junction j
2 is formed.
ウェハ表面Ｗａには、ＳＲ）□酸化膜１４が形成されて
いる。この酸化膜１４には、コンタクトホール１４ａ、
１４ｂが開けられている。酸化膜１４上には、ベース電
極１５、エミッタ電極１７が形成され、それぞれコンタ
クトホール１４ａ、１４ｂを通して、ベース拡散ＩＭコ
ンタクト面１２ａ、エミッタ拡ｔｕｙコンタクト面１３
ａに接触する。なお、酸化膜１４上には、表面保護膜（
図示せず）が形成され、ベース電極１５、エミッタ電極
１７が被覆される。An SR)□ oxide film 14 is formed on the wafer surface Wa. This oxide film 14 has contact holes 14a,
14b is opened. A base electrode 15 and an emitter electrode 17 are formed on the oxide film 14, and are connected to the base diffusion IM contact surface 12a and the emitter expansion TUY contact surface 13 through contact holes 14a and 14b, respectively.
contact a. Note that a surface protective film (
(not shown) is formed to cover the base electrode 15 and emitter electrode 17.
（ハ）発明が解決しようとする課題
上記高周波トランジスタでは、ベース抵抗を小さくする
ため、第３図（ａ）に示す距離！が小さくされ、パター
ンが微細化する。そして、コンタクトホール１４ａ、１
４ｂに対する電極１５．１７のオーバラップ分１．、ｌ
、及び電極間隔ｌＧは著しく縮小される。(c) Problems to be Solved by the Invention In the above-mentioned high-frequency transistor, in order to reduce the base resistance, the distance shown in FIG. 3(a)! is made smaller and the pattern becomes finer. And contact holes 14a, 1
Overlap of electrode 15.17 with respect to 4b 1. ,l
, and the electrode spacing lG are significantly reduced.
このため、電極のパターン形成に使用されるマスクのコ
ンタクトホール１４ａ、１４ｂに対するアライメント（
位置決め）のマージンが小さくなってしまう。このため
、アライメントがずれると、第３図（ｂ）に示すように
電極１５．１７がずれ、電極１５．１７のコンタクト而
１２ａ、１３ａへの接触面積が減少してしまい、その結
果接触抵抗が増大し、ベース抵抗もそれに伴って増加し
てＮＦが悪化してしまう。また、コンタクト而１２ａ、
１３ａにＭ、極１５．１７で被覆されない部分が生じる
。この部分は、表面保護膜で被覆されてはいるものの、
やはり長期信軌性を確保する上では好ましくない。For this reason, alignment (
(positioning) margin becomes smaller. Therefore, if the alignment shifts, the electrode 15.17 shifts as shown in FIG. 3(b), and the contact area of the electrode 15.17 with the contacts 12a and 13a decreases, resulting in an increase in contact resistance. The base resistance also increases accordingly, resulting in deterioration of NF. In addition, contact 12a,
13a has a portion not covered by M and pole 15.17. Although this part is covered with a surface protective film,
After all, this is not desirable in terms of ensuring long-term reliability.
そこで、アライメントを高い精度で行う必要が生じるが
、従来のアライメント装置では困難であり、歩留りが低
下したりコストが上昇してしまう問題点が生じてしまう
。Therefore, it is necessary to perform alignment with high precision, but this is difficult with conventional alignment apparatuses, resulting in problems such as lower yield and increased cost.
そこで、オーバラップ分１ｍ、ｌｔを大きくすることが
できれば、多少のアライメンＢｇ差は許容できるはずで
ある。しかし、距離ｌがもともと小さいから、電極１５
．１７間の距離ＩＧが著しく小さくなってしまう。この
ため、エツチングにより電極１５．１７のパターンを形
成する際に、第３図（Ｃ）に示すように、エツチングが
不足してベース電極１５及びエミッタ電極１７が短絡す
る危険性があり、やはり歩留りが低下してしまう。Therefore, if it is possible to increase the overlap by 1 m and lt, it should be possible to tolerate some alignment Bg difference. However, since the distance l is originally small, the electrode 15
．． The distance IG between 17 becomes significantly smaller. Therefore, when forming the pattern of the electrodes 15 and 17 by etching, there is a risk that the etching is insufficient and the base electrode 15 and emitter electrode 17 are short-circuited, as shown in FIG. 3(C), which also reduces the yield. will decrease.
この発明は上記に鑑みなされたもので、従来のアライメ
ント精度で、歩留り、信頼性の向上を可能とできる半導
体装置の提供を目的としている。The present invention has been made in view of the above, and aims to provide a semiconductor device that can improve yield and reliability with conventional alignment accuracy.
（ニ）課題を解決するための手段
この発明の半導体装置の構成を一実施例に対応する第１
図（ｆ）を用いて説明すると、半導体基台Ｗと、この半
導体基台表面Ｗａに形成される拡散層２．３と、前記半
導体基台表面Ｗａを被覆する酸化膜４と１．この酸化膜
４上に形成され、この酸化膜４に開設されるコンタクト
ホール４ａ、４ｂを通して、前記各拡散層表面２ａ、３
ａにそれぞれ接触する電極５．７を備えてなるものにお
いて、前記電極の内、少なくとも１つの電極５の表面に
は、この表面の電極材を酸化して絶縁酸化膜６が形成さ
れ、この絶縁酸化膜６により前記電極５とこれに隣接す
る電極７とを絶縁することを特徴とするものである。(d) Means for Solving the Problems The structure of the semiconductor device of the present invention is explained in a first embodiment corresponding to one embodiment.
Explaining with reference to FIG. 1F, a semiconductor base W, a diffusion layer 2.3 formed on the semiconductor base surface Wa, an oxide film 4 covering the semiconductor base surface Wa, and 1. Formed on this oxide film 4, through contact holes 4a, 4b opened in this oxide film 4, the respective diffusion layer surfaces 2a, 3
In this device, an insulating oxide film 6 is formed on the surface of at least one electrode 5 by oxidizing the electrode material on this surface. This is characterized in that the electrode 5 and the electrode 7 adjacent thereto are insulated by the oxide film 6.
（ホ）作用
この発明の半導体装置では、隣接する電極５．７間が絶
縁酸化膜６によってＭ！、縁されるから、電極同志を接
触させても、あるいは−の電極の上に他の電極が重なっ
てもよいから、オーバーラツプ分を大きくとることがで
きる。従って、マスクアライメントの精度が従来と同じ
であっても、拡散層コンタクト而２ａ、３ａ全体に電極
５．７を完全に接触させることができ、歩留りの低下及
びコストの上昇を防止することができる。(E) Function In the semiconductor device of the present invention, the distance between the adjacent electrodes 5 and 7 is M! due to the insulating oxide film 6. Since the electrodes are bordered, the electrodes may be brought into contact with each other, or other electrodes may be overlapped on top of the negative electrode, allowing for a large amount of overlap. Therefore, even if the precision of mask alignment is the same as before, the electrode 5.7 can be brought into complete contact with the entire diffusion layer contacts 2a and 3a, and a decrease in yield and an increase in cost can be prevented. .
（へ）実施例
この発明の一実施例を第１図及び第２図に基づいて以下
に説明する。(F) Embodiment An embodiment of the present invention will be described below with reference to FIGS. 1 and 2.
この実施例は、本発明をバイポーラ高周波トランジスタ
に適用したものであり、第１図は、この高周波トランジ
スタのウェハプロセスを示す要部断面図である。In this embodiment, the present invention is applied to a bipolar high frequency transistor, and FIG. 1 is a sectional view of a main part showing the wafer process of this high frequency transistor.
第１図（ａ）は、シリコンウェハＷ （ｎ形） ノ表面
Ｗａにベース拡散１２ （ｐ形）、エミッタ拡散層３（
ｎ形）を形成し、ウェハ表面Ｗａを被覆しているＳｉＯ
□酸化膜４に、ベース用のコンタクトホール４ａを形成
した状態を示している。ウェハＷとベース拡散層２との
間には、コレクタ・ベース間のｐｎ接合ｊ、が形成され
、ベース拡散層２とエミッタ拡散層３との間には、ベー
ス・エミッタ間のｐｎ接合ｊ２が形成される。FIG. 1(a) shows a base diffusion layer 12 (p type) and an emitter diffusion layer 3 (
n-type) and covering the wafer surface Wa.
□A state in which a contact hole 4a for a base is formed in the oxide film 4 is shown. A collector-base pn junction j is formed between the wafer W and the base diffusion layer 2, and a base-emitter pn junction j2 is formed between the base diffusion layer 2 and the emitter diffusion layer 3. It is formed.
第１図（ｂ）は、蒸着によりアルミニウム（Ａ Ｎ ）
薄膜５′を、酸化膜４上に形成した状態を示している。Figure 1(b) shows aluminum (A N ) formed by vapor deposition.
A state in which a thin film 5' is formed on an oxide film 4 is shown.
ＡｆｆｉＦｉｌＩ膜５゛は、コンタクトホール４ａを
通して、ベース拡散層２のコンタクト面２ａに接触する
。The AffiFiil film 5' contacts the contact surface 2a of the base diffusion layer 2 through the contact hole 4a.
Ａ１薄膜５°上には、図示しないホトレジストが塗布さ
れ、ベース電極用のマスクを用いてこのレジストを露光
し、ベース電極に相当する部分のレジストのみを残す。A photoresist (not shown) is coated on 5° of the A1 thin film, and this resist is exposed using a mask for the base electrode, leaving only the portion of the resist corresponding to the base electrode.
次に、ウェハ表面Ｗａをエツチングして、ベース電極５
をパターン形成する〔第１図（Ｃ）及び第２図（ａ）参
照〕。ベース電極５は、コンタクト部５ｂとポンディン
グパッド部５ａとにより構成されている。Next, the wafer surface Wa is etched to form the base electrode 5.
[See FIG. 1(C) and FIG. 2(a)]. The base electrode 5 includes a contact portion 5b and a bonding pad portion 5a.
ベース電極コンタクト部５ｂのマージン２．及び両コン
タクト部５ｂ、５ｂ間の距離１６は後述のエミッタ電極
コンタクト部７ｂとのリークを考慮しなくてもよいから
、従来よりも大きくとることができる。Margin 2 of base electrode contact portion 5b. The distance 16 between both contact portions 5b, 5b can be set larger than in the conventional case since there is no need to consider leakage with an emitter electrode contact portion 7b, which will be described later.
ベース電極５は、ポンディングパッド部５ａを、ＣＶＤ
により形成されるＳｉ０ｇ膜等によりマスクした後、酸
化処理を施され、コンタクト部５ｂ表面に絶縁酸化膜６
を形成する〔第１図（司及び第２図（ａ）参照）。なお
、ベース電極５をＡｎで形成したのは、この酸化処理を
容易とするためであり、他の導体も使用可能である。The base electrode 5 has a bonding pad portion 5a formed by CVD.
After masking with a SiOg film etc. formed by
[Figure 1 (see Tsukasa and Figure 2 (a))]. Note that the reason why the base electrode 5 is made of An is to facilitate this oxidation treatment, and other conductors can also be used.
次に酸化膜４上にはホトレジストが塗布され、このホト
レジストをエミッタコンタクトホール川のマスクを用い
て露光・現像し、エミッタ用のコンタクトホールに相当
する部分のホトレジストを除去する。そして、酸化膜４
にエツチングを施し、エミッタ用のコンタクトホール４
ｂを形成し、エミッタ拡散層３のコンタクト面を露出さ
せる〔第１図（ｅ）参照〕、ここでは、酸化膜４のみを
エツチングすればよいから、マスクアライメントがずれ
て絶縁酸化膜６がエツチングにさらされたとしても、酸
化膜４のみがエツチングされるようエツチング方法を選
択しておけば、絶縁酸化膜６のエツチングが防止され、
エミッタ電極コンタクト部７ｂとベース電極コンタクト
部５ｂとの短絡が防止できる。Next, a photoresist is coated on the oxide film 4, and this photoresist is exposed and developed using a mask for the emitter contact hole, thereby removing the photoresist in the portion corresponding to the emitter contact hole. And oxide film 4
Etching is applied to the contact hole 4 for the emitter.
b to expose the contact surface of the emitter diffusion layer 3 [see FIG. 1(e)]. Here, only the oxide film 4 needs to be etched, so the mask alignment may be misaligned and the insulating oxide film 6 may be etched. If the etching method is selected so that only the oxide film 4 is etched, etching of the insulating oxide film 6 can be prevented.
A short circuit between the emitter electrode contact portion 7b and the base electrode contact portion 5b can be prevented.
続いて、先と同様にエミッタ電極７が形成され、コンタ
クト部７ｂがコンタクトホール４ｂよりエミッタ拡散層
コンタクト面３ａに接触する〔第１図（［）及び第２図
ら）参照〕。Subsequently, the emitter electrode 7 is formed in the same manner as before, and the contact portion 7b comes into contact with the emitter diffusion layer contact surface 3a through the contact hole 4b [see FIG. 1 ([) and FIG. 2, etc.]].
この時、エミッタ電極コンタクト部７ｂは、ベース電極
コンタクトホール上に重なってもよいから、エミッタ電
極コンタクト部７ｂのマージンｐ、Ｆを従来よりも大き
くとることができる。At this time, the emitter electrode contact portion 7b may overlap the base electrode contact hole, so the margins p and F of the emitter electrode contact portion 7b can be made larger than in the conventional case.
ウェハ表面Ｗａには、ポンディングパッド部５ａ、７ａ
を除いて表面保護膜（図示せず）が形成される。また、
ウェハＷの裏面には、金（Ａｕ）等を蒸着して、コレク
タ電極（図示せず）が形成される。On the wafer surface Wa, there are bonding pad portions 5a, 7a.
A surface protective film (not shown) is formed except for. Also,
A collector electrode (not shown) is formed on the back surface of the wafer W by depositing gold (Au) or the like.
ウェハＷは、グイシングされて（Ｗ’−のチップ（半導
体基台）に分割される。このチップは、周知の方法でパ
ッケージングされる。例えば、樹脂モールドの場合には
、チップはコレクタリード上に、コレクタ電極が接する
ようにグイボンディングされ、ペースポンディングパッ
ド部５ａ、エミッタボンディングパット部７ａを、それ
ぞれベースリード、エミッタリードにワイヤボンディン
グし、チップを樹脂で封止する。The wafer W is diced and divided into (W'- chips (semiconductor bases). The chips are packaged by a well-known method. For example, in the case of resin molding, the chips are placed on collector leads. Then, the collector electrodes are bonded so that they are in contact with each other, the pace bonding pad portion 5a and the emitter bonding pad portion 7a are wire bonded to the base lead and the emitter lead, respectively, and the chip is sealed with resin.
この実施例では、エミッタ電極コンタクト部７ｂの縁部
が、ベース電極コンタクト部５ｂの縁部上に重っている
が、絶縁酸化膜６により両者の間でリークが生じない。In this embodiment, the edge of the emitter electrode contact portion 7b overlaps the edge of the base electrode contact portion 5b, but the insulating oxide film 6 prevents leakage between the two.
このように、ベース電極コンタクト部５ｂとエミッタ電
極コンタクト７ｂの縁部が重なったり、接触していても
よいから、電極のマージンを大きくとることができ、従
来と同様のアライメント精度で、微細パターンを作成す
ることができる。In this way, the edges of the base electrode contact portion 5b and the emitter electrode contact 7b may overlap or be in contact with each other, so a large margin for the electrodes can be secured, and fine patterns can be formed with the same alignment accuracy as in the past. can be created.
（ト）発明の詳細
な説明したように、この発明の半導体装置は電極の内、
少なくとも１つの電極表面には、この表面の電極材を酸
化して絶縁酸化膜が形成され、この絶縁酸化膜により、
前記電極とこれに隣接する電極とを絶縁することを特徴
としているから、従来のアライメント精度でパターンの
微細化が可能となり、信軌性の向上、歩留りの向上及び
低価格化を図れる利点を有している。(g) As described in detail of the invention, the semiconductor device of the present invention has electrodes that include
An insulating oxide film is formed on the surface of at least one electrode by oxidizing the electrode material on this surface, and this insulating oxide film allows
Since the electrode and the adjacent electrode are insulated, it is possible to miniaturize the pattern with conventional alignment accuracy, and has the advantage of improving reliability, improving yield, and reducing cost. are doing.
第１図（ａ）、第１図（ｂ）、第１図（Ｃ）、第１図（
ｄ）、第１図（ｅ）及び第１図（ｎは、この発明の一実
施例に係るバイポーラ高周波トランジスタのウェハプロ
セスを順に説明する要部断面図、第２図（ａ）及び第２
図（ト））は、同バイポーラ高周波トランジスタの電極
パターンをそれぞれ説明する図、第３図（ａ）は、従来
のバイポーラ高周波トランジスタの要部断面図、第３図
（ｂ）及び第３図（Ｃ）は、従来のバイポーラ高周波ト
ランジスタの問題点をそれぞれ説明する要部断面図であ
る。
Ｗ：ウェハ、 ２：ベース拡散層、３：エミッ
タ拡散層、４：酸化膜、
５；ベース電極、 ６：絶縁酸化膜、７：エミッタ
電極。
特許出願人 ローム株式会社
代理人 弁理士 中 村 茂 信
第
図
（ｄ）
（ａ）
図（ｂ）
図（Ｃ）Figure 1(a), Figure 1(b), Figure 1(C), Figure 1(
d), FIG. 1(e) and FIG.
3(g)) is a diagram explaining the electrode pattern of the bipolar high-frequency transistor, FIG. 3(a) is a cross-sectional view of the main part of the conventional bipolar high-frequency transistor, FIG. C) is a cross-sectional view of main parts illustrating the problems of the conventional bipolar high-frequency transistor. W: wafer, 2: base diffusion layer, 3: emitter diffusion layer, 4: oxide film, 5: base electrode, 6: insulating oxide film, 7: emitter electrode. Patent Applicant ROHM Co., Ltd. Agent Patent Attorney Shigeru Nakamura Shin Figure (d) (a) Figure (b) Figure (C)
Claims (1)
拡散層と、前記半導体基台表面を被覆する酸化膜と、こ
の酸化膜上に形成され、この酸化膜に開設されるコンタ
クトホールを通して、前記各拡散層表面に接触する電極
とを備えてなる半導体装置において、 前記電極の内、少なくとも１つの電極の表面には、この
表面の電極材を酸化して絶縁酸化膜が形成され、この絶
縁酸化膜により、前記電極とこれに隣接する電極とを絶
縁することを特徴とする半導体装置。(1) A semiconductor base, a diffusion layer formed on the surface of the semiconductor base, an oxide film covering the surface of the semiconductor base, and a contact hole formed on the oxide film and opened in the oxide film. an electrode in contact with the surface of each of the diffusion layers through the semiconductor device, wherein an insulating oxide film is formed on the surface of at least one of the electrodes by oxidizing the electrode material on the surface; A semiconductor device characterized in that the insulating oxide film insulates the electrode and an electrode adjacent thereto.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17143788A JPH0221639A (en) | 1988-07-08 | 1988-07-08 | Semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP17143788A JPH0221639A (en) | 1988-07-08 | 1988-07-08 | Semiconductor device |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0221639A true JPH0221639A (en) | 1990-01-24 |
Family
ID=15923107
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP17143788A Pending JPH0221639A (en) | 1988-07-08 | 1988-07-08 | Semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0221639A (en) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129342A (en) * | 1980-03-12 | 1981-10-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS61248556A (en) * | 1985-04-26 | 1986-11-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6378570A (en) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS63107065A (en) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | Semiconductor integrated device |
-
1988
- 1988-07-08 JP JP17143788A patent/JPH0221639A/en active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56129342A (en) * | 1980-03-12 | 1981-10-09 | Mitsubishi Electric Corp | Semiconductor integrated circuit device |
| JPS61248556A (en) * | 1985-04-26 | 1986-11-05 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS6378570A (en) * | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | Manufacture of semiconductor device |
| JPS63107065A (en) * | 1986-10-24 | 1988-05-12 | Hitachi Ltd | Semiconductor integrated device |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US3761782A (en) | Semiconductor structure, assembly and method | |
| US4074304A (en) | Semiconductor device having a miniature junction area and process for fabricating same | |
| US3373323A (en) | Planar semiconductor device with an incorporated shield member reducing feedback capacitance | |
| US4855257A (en) | Forming contacts to semiconductor device | |
| JPH07183302A (en) | Formation of metal layer and bonding method therefor | |
| US4672415A (en) | Power thyristor on a substrate | |
| JPH0221639A (en) | Semiconductor device | |
| US3763550A (en) | Geometry for a pnp silicon transistor with overlay contacts | |
| JP2001044414A (en) | Semiconductor device | |
| JPH03142869A (en) | Composite-type semiconductor device | |
| JPH01123440A (en) | Semiconductor device | |
| JPH01262654A (en) | Semiconductor device | |
| EP0471376A2 (en) | Electrode structure of monolithically-formed heavy-current element and small signal element and method of manufacturing the same | |
| JP2757870B2 (en) | Semiconductor device | |
| JPS6258152B2 (en) | ||
| KR900008818B1 (en) | Manufacture method of a particle in bipolar integrated circuit | |
| JP3251788B2 (en) | MOS control thyristor device | |
| JPS5826526Y2 (en) | semiconductor equipment | |
| JPH01243532A (en) | Semiconductor device | |
| JPS60227471A (en) | Semiconductor integrated circuit device | |
| JPH04239736A (en) | Electrode construction for semiconductor | |
| JPS63285951A (en) | Manufacture of semiconductor integrated circuit device | |
| JPH05283418A (en) | Bipolar integrated circuit device | |
| JPS61244065A (en) | Common-emitter type semiconductor device | |
| JPS60103640A (en) | Semiconductor device |