JPS6375931A - 高速加減算器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　要〕 キャリー伝搬方法に工夫を加え、多数桁データの加減算
を高速化した加減算器。

〔産業上の利用分野〕

本発明は、多数桁データの加減算を高速に行なう加減算
器に関する。

〔従来の技術〕

加減算器の高速化の方法としては、キャリー伝搬の道筋
に沿って実際に通過する加減算回路の数を最小化する、
キャリー早見形のマンチェスタ形連鎖回路が一般に用い
られる。マンチェスタ形連鎖回路を用いた加減算器は、
最下位桁からのキャリー伝搬方法としては高速である。

〔発明が解決しようとする問題点〕

しかしこの回路では、トランスファゲートでキャリーを
伝搬するが、該トランスファゲートは１ビツトに１つ必
要であり、６４ビツト長の数の加減算では６４個のトラ
ンスファゲートが必要である。キャリーがこれらのトラ
ンスファゲートを逐次伝搬すると所要時間が大になり、
多数桁データの演算には時間の短縮化が求められる。

それ数本発明はキャリー伝１１方法に工夫を加え、多数
桁データの加減算を高速に実行可能にしようとするもの
である。

〔問題点を解決するための手段〕

本発明の高速加減算器は、多数（Ｎ）桁データをＭ桁ず
つ独立に加減算する演算ブロックをＮ７Ｍ個備える演算
部（１０）と、各演算ブロックの計算結果を、最下位桁
から最上位桁までの一連した加減算結果に補正して出力
する補正部（２０）と、各り個の演算ブロックＮ／ＬＭ
個からの各キャリーを選択出力する一次キャリー選択部
（３０）および該一次キャリー選択部からのＮ／ＬＭ個
のキャリーを選択する二次キャリー選択部（４０）を備
えることを特徴とするものである。

〔作用〕

この加減算器によれば、Ｎ桁例えば６４桁データをＭ桁
例えば４桁ずつに分けて並列に加減算し、各Ｍ桁演算ブ
ロックの加減算結果を一次キャリーと二次キャリーで補
正してＮ桁データの加減算結果とするので、また−次キ
ャリーはＬ（ＩＩ例えば４個の演算ブロック毎に選択し
、その選択されたＬ個の一次キャリーを二次キャリー選
択部で選択するので、キャリーが高速に得られ、加減算
を高速に行なうことができる。

〔実施例〕

図面を参照して説明すると、第１図は本発明に係る高速
加減算器の全体を示す。１０は演算部で、複数個の４ビ
ツト（４桁）加減算器１０ａ、１０ｂ、・・・・・・１
０ｐを有する。本例では６４ビツトデークに対する加減
算を想定しており、加減算器１０ａ、ｌＯｂ、　・・・
・・・は１６１固ある。６４ビツトデータは４ビツトず
つの１６個に分割されて演算部１０の各加減算器１０ａ
、１０ｂ、・・・・・・１０ｐに入力され、そのＬＳＢ
は加減算器１０ａの左端、ＭＳＢは加減算器ｔｏｐの右
端にある。

加減算器１０ａ、１０ｂ、・・・・・・はそれぞれが独
立で計算動作を行ない、各々の演算結果は補正部２０へ
送られ、こ−で最下位ピントから最上位ビットまでの一
連した計算結果に補正して出力される。また各演算ブロ
ックからのキャリーは、演算部のマンチェスタ形連鎖回
路におけるゲート設定状態によって上位へのキャリーを
選択する。

演算部１０の各４ピント加減算器（演算ブロック）１０
ａ、１０ｂ、・・・・・・の最下位入力キャリーは、第
２図に示すようにグランドからのしくロー）レベル信号
である。

一次キャリー選択部３０はゲート３０ａ、３０ｂ、・・
・・・・を備え、各演算ブロックからのキャリー信号が
上位桁のキャリーとして正しい信号であるかを選択する
。即ち第２図に示すように、各演算ブロックのマンチェ
スタ連鎖の部分ＭＣは下位桁からのキャリーをそのま＼
上位桁へ通すか、ゲートＧｉ　　（ｉ＝１．２，３．４
）を閉じて上位桁へ自己の桁からの新たなキャリーを送
るかの動作を行なう。こ＼で新たなキャリー（Ｃｒ＋＋
１）は表１に示すように当該桁の演算数（Ｘｎ、Ｙｎ）
によ表　　　１ ｃａｔＸｎ＋Ｙｎ　　（ｂｌＸｎ−Ｙｎ　　（Ｃ）Ｙｎ
−Ｘｎ即ち、加算Ｘｎ＋ＹｎのときはＸｎ＝Ｙｎ＝Ｌ又
はＨならＣｒ１＋１＝Ｌ又はＨであり、Ｘｎ＝Ｌ。

Ｙｎ＝Ｈ又はこの逆なら下位桁からのキャリーＣｎを通
す（ＣｎをＣｒｒ＋　１　にする）。減算Ｘｎ−Ｙｎの
ときはＸｎ＝Ｙｎ＝Ｌ又はＨならＣｎをＣｎ＋　１とし
、Ｘｎ＝Ｌ、Ｙｎ＝Ｈまたはこの逆ならＣｎ＋　１＝Ｈ
又はＬにする。Ｙｎ−Ｘｎもこれに準する。

ゲート０２〜Ｇ４はｐチャネルＭＯ３）ランジスタとｎ
チャネルＭＯ３Ｉ−ランジスタの並列回路で構成され、
ゲートＧ　＋はｎチャネルＭＯ３）うンジスタ単独で構
成される。これはゲー１−．Ｇ＋はＬレベルを通す７通
さないだけであるのに対し、０２〜Ｇ４はＨ，Ｌレベル
を通す７通さないであることによる。

一次キャリー選択部３０のゲート３０ｈ（他も同様であ
るが）は、マンチェスタ連鎖のゲート設定信号を調べ、
ゲートＧ＋〜Ｇ４が全て開いている（従って出力はグラ
ンドレベルＬ）場合は正しいキャリーではないとして、
下位演算ブロックからのキャリーＣｇを選択し、ゲート
０１〜Ｇ４が１つでも閉じて新たなキャリーが送られて
いる場合は正しいキャリーであるとしてそれ（Ｃｈ）を
選択する。

一次キャリー選択部３０は図示の如く３個のゲ−）３０
ａ〜３０ｃ等を１ブロツクとし、４ブロツクが並列処理
をする。一次キャリー選択部３０の１ブロツクには４つ
の演算ブロックが含まれる。

二次キャリー選択部４０はゲート４０ａ、４０ｂ、・・
・・・・を備え、一次キャリー選択部３０からのキャリ
ーを、更に上位のキャリーとして正しい信号の選択を行
なう。即ち、第３図に示すように、一次キャリー選択ブ
ロック内の最下位演算ブロック１０１　（構成は第２図
と同じ）におけるマンチェスタ連鎖ＭＣのゲート設定が
全て開放であると共に、一次キャリー選択ブロックの３
つのゲート３０ｇ、３０ｈ、３０ｉが下位演算ブロック
からのキャリーを選択している場合は、この一次キャリ
ー選択ブロックからのキャリーＣｉはグランドからのＬ
レベル信号になる。二次キャリー選択部４０のゲート４
０ｂはこの場合のみ、下位一次キャリー選択ブロックか
らのキャリーＣａを上位のキャリーｃｂとする。これに
対して、一次キャリー選択ブロック内の演算部最下位ブ
ロック１０ｉにおいてマンチェスタ連鎖のゲート設定が
１つでも閉じるか、又は一次キャリー選択ブロックにお
いて新たな設定キャリーを選択している場合は、それら
のキャリーを次の上位キャリーとする（Ｃｉ＝ｃｂとす
る）。

二次キャリー選択部４０の他のゲー１−４０３　。

４０ｃも同様である。二次キャリー選択部４０のゲート
４０ｂ等は、一次キャリー選択ブロック１つと演算ブロ
ック４つを含む。

補正部２０は、各演算ブロック１０ａ、１０ｂ。

・・・・・・によって独立に計算された４ビツトずつの
演算結果を、一連の６５ビツト演算結果（最上位キャリ
ービットを含む）とするための補正を行なう。

この補正部は、下位演算ブロックからの一次キャリーと
、下位一次キャリー選択ブロックからの二次キャリー信
号と、下位演算ビットにおけるマンチェスタ連鎖のゲー
ト設定信号によって補正を行なう。

補正において重要なことは、補正を行なおうとする計算
値の正しいキャリー信号を知ることにある。演算部では
４ビツトずつの独立計算を行うために、演算ブロックの
最下位演算部にはグランドからのＬレベルをキャリーと
して入力している。

補正の方法としては、−次キャリーと二次キャリーが存
在する領域のビット補正と、−次キャリー又は二次キャ
リーのみ存在する領域のビット補正に分けられる。これ
らを築４図、第５図で説明する。

第４図の矢印で示す演算ブロックの桁からの計算値は、
−次キャリーと二次キャリーが両方とも存在するとする
と、この場合は下位の演算ブロックの桁ｃ、ｄにおける
マンチェスタ連鎖のゲート設定がどちらか１つでも閉じ
ていれば、正しいキャリーが設定されていると見て計算
値をそのま＼出力する。ｃ、ｄが両方ともゲートを開い
ている時は、下位の演算ブロックａ、ｂにおけるゲート
設定が１つでも閉じている場合、−次キャリーを正しい
信号とし、全てゲートが開いている場合は二次キャリー
を正しい信号とする。そして選択したキャリー信号がＬ
なら計算値をそのま一出力し、Ｈならば計算値を反転さ
せて出力する。

次に第５図の矢印で示す演算ブロックの桁からの計算値
については下位演算桁ｅのゲートが閉じているか又は二
次キャリーの信号がＬなら計算値をそのま＼出力し、こ
れに対して下位演算桁ｅのゲートが開き、二次キャリー
の信号がＨなら、計算値を反転して出力する。−次キャ
リーのみ存在する領域でも同様である。

この演算器におけるクリティカルバスは、マンチェスタ
連鎖回路による４ビツト加減算、−次キャリー及び二次
キャリーの６つの選択部、最上位計算値ＭＳＢの補正と
なる。

次に計算例を挙げる。第６図は加算例、第７図は減算例
である。既知のように和と桁上げ、差と桁借りは次式で
定義される。

和Ｓｎ＝　ＣｎＹＸｎｙＹｎ 桁上げＣ１＋４　＝Ｃｎ−Ｘｎ＋Ｃｎ−Ｙｎ＋Ｘｎ−Ｙ
ｎ差Ｉ　ｎ　＝　Ｂ　ｎ　ＹＸ　ｎ　Ｙ　Ｙ　ｎ桁借り
ＢＨ＋１　＝Ｂｎ−Ｘｎ＋Ｂｎ−Ｘｎ−Ｙｎ＋Ｘｎ−Ｙ
ｎこ＼でＶは排他オアを示し、Ｘｎ、Ｙｎはｎ桁目のビ
ット、Ｃｎはｎ−１桁目からのキャリー、Ｂｎはｎ−１
桁目へのボローである。上式より次の真理値表が得られ
る。

表　　　２ Ｘｎ＋Ｙｎ　　　　Ｘｎ　Ｙｎ 差Ｙｎ−Ｘｎは、差Ｘｎ−ＹｎのＸｎ、Ｙｎを入れ換え
たものである。この真理値表から分るようにキャリーと
ボローの違いを除くと和Ｓｎと差Ｉｎは同じ結果になる
。キャリーとボローについては前記表１の関係があり、
ＸｎとＹｎの排他オアを調べることにより、Ｃｎ＋＋　
、　　Ｂｎ＋＋　を判断することができる。これを次表
に示す。

表　　　３ Ｘｎ＋Ｙｎ　　　Ｘｎ−Ｙｎ ビット計算の回路例を第８図に示す。５１．５２は排他
オアゲート、５３．５４．・・・・・・はｎチャネルＭ
ＯＳトランジスタとｐチャネルＭＯ３）ランジスタを並
列接続してなるゲート、６１，６２゜・・・・・・はイ
ンバータである。ＣＮＴｌ、ＣＮＴ２は制御信号で、Ｃ
ＮＴ１がＬ（ロー）のとき加算、Ｈ（ハイ）のとき減算
となり、またＣＮＴ２がＬのときＹｎ±Ｘ　ｎ　ＳＨの
ときＸｎ±Ｙｎを指示する。ＣＢはキャリー又はボロー
、ＳＩｎはｎ桁目の加減算結果、ＧＣｎはキャリーゲー
ト制御信号である。

第９図に４ビット分割補正部２０の１部の詳細を示す。

これは第１図のブロック２０にの斜線を付した１桁分で
ある。ナントゲート７１には加減算器１０ｉ〜１０にの
ゲート制御信号ＧＣ（第２図のＧＣ＋〜ＧＣａと同種の
もの）が入力し、その出カフ１ｃがゲート７３を制御す
る。選択ゲー１−７３．７４．７５は制御入カフ１ｃ、
７２ｃ。

７３ｃがＩ（のときＨ側入力を選択し、ＬのときＬ側入
力を選択する。ゲート７３の出カフ３ｃはゲート７４の
制御入力となり、該ゲート７４には加減算器ｉｏｚのＭ
　Ｓ　Ｂ　Ｏ［ＩＪ　１ビツト１０ｊ７Ｄとその反転が
入力する。ナントゲート７２は加減算器１０１のＬＳＢ
側３ビット１０＃Ａ　〜ｌ０７ＩＣ（７）ゲート制御信
号ＧＣが入力し、その出カフ２ｃがゲート７５の制御信
号になる。該ゲート７５にはゲート７４の出力と１０β
Ｄの計算結果が入力し、その出力がｌ０ＩＤの修正結果
になる。なおゲート７３は補正部２０のブロック２０ａ
〜２０ｄ。

２０ｈ、２０βにはない（７３は存在する一次又は二次
キャリーを選択する）。またゲート７５は各補正部ブロ
ック２０ａ、２０ｂ、・・・・・・のＬＳＢ側１ビット
にはない（Ｌ側入力を出力）。またゲート制御信号ＧＣ
はＨでゲートを導通にする。

〔発明の効果〕

以上説明したことから明らかなように、この加減算器に
よれば、Ｎ桁例えば６４桁データをＭ桁例えば４桁ずつ
に分けて並列に加減算し、各Ｍ桁演算ブロックの加減算
結果を一部キャリーと二次キャリーで補正してＮ桁デー
タの加減算結果とするので、また−次キャリーはＬ個例
えば４個の演算ブロック毎に選択し、その選択されたＬ
個の一部キ十す−を二次キャリー選択部で選択するので
、キャリーが高速に得られ、加減算を高速に行なうこと
ができる。

シミュレーション結果によると、第１図の例ではキャリ
ーは最も多くてトランジスタを１０個通るだけであり、
途中にバッファを入れて強化しても約５７ｎＳで最上位
キャリーが得られることが分った。

【図面の簡単な説明】

第１図は本発明の加減算器の構成を示すブロック図、 第２図は演算ブロックのキャリー選択ゲートの回路図、 第３図は二次キャリー選択ゲートの回路図、第４図およ
び第５図は補正要領の説明図、第６図は加算例を示すブ
ロック図、 第７図は減算例を示すブロック図、 第８図はビット計算の回路例を示す図、第９図は補正部
の一部の詳細を示す回路図である。 第１図で１０は演算部、２０は補正部、３０は一部キャ
リー選択部、４０は二次キャリー選択部である。

Claims (1)

1. 【特許請求の範囲】 多数（Ｎ）桁データをＭ桁ずつ独立に加減算する演算ブ
   ロックをＮ／Ｍ個備える演算部（１０）と、各演算ブロ
   ックの計算結果を、最下位桁から最上位桁までの一連し
   た加減算結果に補正して出力する補正部（２０）と、 各Ｌ個の演算ブロックＮ／ＬＭ個からの各キャリーを選
   択出力する一次キャリー選択部（３０）および該一次キ
   ャリー選択部からのＮ／ＬＭ個のキャリーを選択する二
   次キャリー選択部（４０）を備えることを特徴とする高
   速加減算回路。