JPS6370618A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPS6370618A JPS6370618A JP21506986A JP21506986A JPS6370618A JP S6370618 A JPS6370618 A JP S6370618A JP 21506986 A JP21506986 A JP 21506986A JP 21506986 A JP21506986 A JP 21506986A JP S6370618 A JPS6370618 A JP S6370618A
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- 238000006243 chemical reaction Methods 0.000 abstract description 12
- 238000005070 sampling Methods 0.000 abstract description 5
- 230000004044 response Effects 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 2
- 238000007493 shaping process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007667 floating Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
Landscapes
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ）産業上の利用分野
この発明は、分析装置、分光光度計等に使用されるダイ
ナミックレンジの大なる人力信号でも変換可能なＡ／Ｄ
変換装置に関する。
ナミックレンジの大なる人力信号でも変換可能なＡ／Ｄ
変換装置に関する。
く口）従来の技術
一般に、よく知られたＡ／Ｄ （アナログ／デジタル）
変換器は、固定ピント型のものであり、ビット数が少な
く安価な（例：６〜８ビツト）低速低分解能のものから
、ビット数が多く高価な（例：１６〜２０ビツト）高速
高分解能のものまで、多岐にわたっている。
変換器は、固定ピント型のものであり、ビット数が少な
く安価な（例：６〜８ビツト）低速低分解能のものから
、ビット数が多く高価な（例：１６〜２０ビツト）高速
高分解能のものまで、多岐にわたっている。
（ハ）発明が解決しようとする問題点
例えば、フーリエ変換形の分光光度計では、シンク関数
に類似の、非常に微小なレベルの信号と大振幅の信号が
混在した入力信号であるインターフェログラムを扱う必
要があり、このようなダイナミックレンジの大なる信号
をＡＩＤ変換する場合、従来の固定式の高速低分解能の
Ａ／Ｄ変換器では、微小レベルの信号を高精度に変換し
得ないし、逆に固定式の高分解能のＡ／Ｄ変換器では、
精度に問題ないが、処理速度を高速化できないという問
題があり、ダイナミックレンジの大なる信号を高精度・
高速にＡ／Ｄ変換することができなかった。
に類似の、非常に微小なレベルの信号と大振幅の信号が
混在した入力信号であるインターフェログラムを扱う必
要があり、このようなダイナミックレンジの大なる信号
をＡＩＤ変換する場合、従来の固定式の高速低分解能の
Ａ／Ｄ変換器では、微小レベルの信号を高精度に変換し
得ないし、逆に固定式の高分解能のＡ／Ｄ変換器では、
精度に問題ないが、処理速度を高速化できないという問
題があり、ダイナミックレンジの大なる信号を高精度・
高速にＡ／Ｄ変換することができなかった。
この発明は、上記に鑑み、Ａ／Ｄ変換出力を浮動小数点
化することにより、高精度・高速のＡ／Ｄ変換装置を提
供することを目的としている。
化することにより、高精度・高速のＡ／Ｄ変換装置を提
供することを目的としている。
（ニ）問題点を解決するための手段及び作用この発明の
Ａ／Ｄ変換装置は、アナログ入力信号を受け、デジタル
信号に変換する高速低分解能Ａ／Ｄ変換器と、この高速
低分解能Ａ／Ｄ変換器の出力を受け、その指数値を出力
するエンコーダと、ラッチパルスを受ける毎に前記エン
コーダ出力を更新記憶すると共に、指数値を出力するラ
ッチ回路と、前記アナログ入力信号を入力に受けると共
に、前記ラッチ回路出力の指数値でゲインが制御される
オートゲインアンプと、このオートゲインアンプの出力
を前記ラッチ回路の更新記憶より微小時間の遅れで保持
するサンプルホールド回路と、このサンプルホールド回
路の出力をデジタル信号に変換して、仮数値を出力する
低速高分解能Ａ／Ｄ変換器とから構成されている。
Ａ／Ｄ変換装置は、アナログ入力信号を受け、デジタル
信号に変換する高速低分解能Ａ／Ｄ変換器と、この高速
低分解能Ａ／Ｄ変換器の出力を受け、その指数値を出力
するエンコーダと、ラッチパルスを受ける毎に前記エン
コーダ出力を更新記憶すると共に、指数値を出力するラ
ッチ回路と、前記アナログ入力信号を入力に受けると共
に、前記ラッチ回路出力の指数値でゲインが制御される
オートゲインアンプと、このオートゲインアンプの出力
を前記ラッチ回路の更新記憶より微小時間の遅れで保持
するサンプルホールド回路と、このサンプルホールド回
路の出力をデジタル信号に変換して、仮数値を出力する
低速高分解能Ａ／Ｄ変換器とから構成されている。
このＡ／Ｄ変換装置では、入力信号が、先ず高速低分解
能Ａ／Ｄ変換器でデジタル値に変換され、それがＸ−Ｘ
−１″で表される場合、エンコーダで出力Ｘがｍに変換
され、ラッチ回路に更新記ｔｏ（ラッチ）される。そし
て、ラッチ回路より指数値ｍが出力される。
能Ａ／Ｄ変換器でデジタル値に変換され、それがＸ−Ｘ
−１″で表される場合、エンコーダで出力Ｘがｍに変換
され、ラッチ回路に更新記ｔｏ（ラッチ）される。そし
て、ラッチ回路より指数値ｍが出力される。
他方、入力信号が加えられるオートゲインアンプのゲイ
ンが、ラッチ回路の出力によって制御される。ラッチ回
路の出力ｍが大きい場合（入力信号が小さい場合）、ゲ
インが大となるように、また出力ｍが小さい場合（入力
信号が大きい場合）、ゲインが小となるように調整する
。そのため、オートゲインアンプの出力は、入力信号の
大小に拘らず、はぼ所定範囲内のレベルとなり、ラッチ
動作よりも若干遅れて、オートゲインアンプの出力がサ
ンプルホールド回路に保持される。そして、低速高分解
能Ａ／Ｄ変換器でデジタル信号に変換され、仮数値Ｘが
出力される。
ンが、ラッチ回路の出力によって制御される。ラッチ回
路の出力ｍが大きい場合（入力信号が小さい場合）、ゲ
インが大となるように、また出力ｍが小さい場合（入力
信号が大きい場合）、ゲインが小となるように調整する
。そのため、オートゲインアンプの出力は、入力信号の
大小に拘らず、はぼ所定範囲内のレベルとなり、ラッチ
動作よりも若干遅れて、オートゲインアンプの出力がサ
ンプルホールド回路に保持される。そして、低速高分解
能Ａ／Ｄ変換器でデジタル信号に変換され、仮数値Ｘが
出力される。
（ホ）実施例
以下、実施例により、この発明をさらに詳細に説明する
。
。
第１図は、この発明の一実施例を示すＡ／Ｄ変換装置の
ブロック図である。
ブロック図である。
同図において、入力信号Ｉは、入力端子１より低分解能
Ａ／Ｄ変換器２とオートゲインアンプ５に入力されてい
る。
Ａ／Ｄ変換器２とオートゲインアンプ５に入力されてい
る。
低分解能Ａ／Ｄ変換器２は、フラッシュ式の高速Ａ／Ｄ
変換器であり、自走している。すなわち、ＥＯＣ（変換
終了）信号をスタート信号として加えており、信号■の
如何に拘らず、一定間隔（変換速度）で出力を変更する
。
変換器であり、自走している。すなわち、ＥＯＣ（変換
終了）信号をスタート信号として加えており、信号■の
如何に拘らず、一定間隔（変換速度）で出力を変更する
。
低分解能Ａ／Ｄ変換器２の出力は、エンコーダ３でコー
ド化し、ラッチ回路４にラッチする。ラッチ回路４の出
力は指数部として導出し、ＣＰ Ｕ（図示せず）等に指
数ビットパターンとして転送する。
ド化し、ラッチ回路４にラッチする。ラッチ回路４の出
力は指数部として導出し、ＣＰ Ｕ（図示せず）等に指
数ビットパターンとして転送する。
オートゲインアンプ５のゲインは、ラッチ回路４の出力
、つまり指数値により調整される。具体的には、ラッチ
回路４のビット出力に対応して、オートゲインアンプ５
に含まれるアナログスイッチをオン／オフし、ゲイン調
整用の抵抗値を調整する。
、つまり指数値により調整される。具体的には、ラッチ
回路４のビット出力に対応して、オートゲインアンプ５
に含まれるアナログスイッチをオン／オフし、ゲイン調
整用の抵抗値を調整する。
ラッチ回路４のラッチ動作は、ラッチパルスが入力され
る度に行われる。ラッチパルスは、ここでは端子８に加
えられる正弦波状Ｓ／Ｈ）リガ信号〔第２図（ａｌ参照
〕を位相シフタ９で位相をθだけ早め、波形整形回路１
０で矩形波とし、その立上り点を使用している。なお、
位相をθだけ早めるのは、後述のＳ／Ｈホールド信号を
ラッチパルスよりθだ＆Ｊ遅らせるためである。
る度に行われる。ラッチパルスは、ここでは端子８に加
えられる正弦波状Ｓ／Ｈ）リガ信号〔第２図（ａｌ参照
〕を位相シフタ９で位相をθだけ早め、波形整形回路１
０で矩形波とし、その立上り点を使用している。なお、
位相をθだけ早めるのは、後述のＳ／Ｈホールド信号を
ラッチパルスよりθだ＆Ｊ遅らせるためである。
オートゲインアンプ５の出力は、サンプルホールド回路
６に加えられ、１ホ一ルド期間だけホールドされ、さら
に高分解Ａ／Ｄ変換器７でデジタル値に変換される。こ
の高分解能Ａ／Ｄ変換器７の出力は、仮数値として導出
される。
６に加えられ、１ホ一ルド期間だけホールドされ、さら
に高分解Ａ／Ｄ変換器７でデジタル値に変換される。こ
の高分解能Ａ／Ｄ変換器７の出力は、仮数値として導出
される。
サンプルホールド回路６へのＳ／Ｈホールド信号は、入
力端子８に加えられるトリガ信号がバンドパスフィルタ
１１、波形整形回路１２を経て得られる矩形波の立上り
点〔第２図（Ｃ）参照〕が使用される。
力端子８に加えられるトリガ信号がバンドパスフィルタ
１１、波形整形回路１２を経て得られる矩形波の立上り
点〔第２図（Ｃ）参照〕が使用される。
今、高速低分解能Ａ／Ｄ変換器２のビット数を８とし、
そのビ・２ト出力を次のように定義すると、エンコーダ
３の出力は、ｘ＝ｘ−’において、＊ Ｆ Ｄ ｑ 〜
Ｆ Ｄ ｔｎ。＋、−０でＦＤ、、＝１、Ｆ Ｄ ｆｎ
−１１−〇の時、エンコーダ出カー７−ゎ−ｍ ＊ＦＤ７〜ＦＤい。、、−０で ＦＤ、＝ＦＤ（ゎ−１，−１の時、 エンコーダ出カーフ −ｆｎ＋Ｉ） ＝ ｍとなる。
そのビ・２ト出力を次のように定義すると、エンコーダ
３の出力は、ｘ＝ｘ−’において、＊ Ｆ Ｄ ｑ 〜
Ｆ Ｄ ｔｎ。＋、−０でＦＤ、、＝１、Ｆ Ｄ ｆｎ
−１１−〇の時、エンコーダ出カー７−ゎ−ｍ ＊ＦＤ７〜ＦＤい。、、−０で ＦＤ、＝ＦＤ（ゎ−１，−１の時、 エンコーダ出カーフ −ｆｎ＋Ｉ） ＝ ｍとなる。
次に、第２図の波形図を参照して、実施例Ａ／Ｄ変換装
置の動作を説明する。
置の動作を説明する。
入力端子１に入力される生の入力信号Ｉが、第２図（ｄ
）に示すものとなる。この入力信号Ｉは、低分解能Ａ／
Ｄ変換器２に入力され、デジタル値に変換され、エンコ
ーダ３より指数値ｍが出力される。今、サンプリング周
期ＳＩに着目すると、先ず、ラッチタイミングｔ１で、
その時点の指数値ｍ、が仮に４であると、これに応じ、
オートゲインアンプ５のゲインは４倍とされ、オートゲ
インアンプ５に入力された生の入力信号■は、４倍に増
幅されて信号■ｒ、ｏとして出力される。続いて、タイ
ミングｔ２に至ると、サンプルホールド回路６にオート
ゲインアンプ５の出力がホールド信号ＶＩＩｓとしてホ
ールドされ、また同時に、高分解能Ａ／Ｄ変換器７が変
換動作を開始し、ホールド信号ＶＵＳをデジタル値に変
換して、仮数値として出力する。従ってこのサイクルで
は、仮数部り、、、、、指数部ｍ、が出力される。
）に示すものとなる。この入力信号Ｉは、低分解能Ａ／
Ｄ変換器２に入力され、デジタル値に変換され、エンコ
ーダ３より指数値ｍが出力される。今、サンプリング周
期ＳＩに着目すると、先ず、ラッチタイミングｔ１で、
その時点の指数値ｍ、が仮に４であると、これに応じ、
オートゲインアンプ５のゲインは４倍とされ、オートゲ
インアンプ５に入力された生の入力信号■は、４倍に増
幅されて信号■ｒ、ｏとして出力される。続いて、タイ
ミングｔ２に至ると、サンプルホールド回路６にオート
ゲインアンプ５の出力がホールド信号ＶＩＩｓとしてホ
ールドされ、また同時に、高分解能Ａ／Ｄ変換器７が変
換動作を開始し、ホールド信号ＶＵＳをデジタル値に変
換して、仮数値として出力する。従ってこのサイクルで
は、仮数部り、、、、、指数部ｍ、が出力される。
次に、サンプリング周期Ｓ２のラッチタイミングｔ、に
なると、やはりその時点の指数値ｍ２がラッチ回路４に
ラッチされる。入力信号Ｉが小さくなり、応じて指数値
ｍ２が８になったとすると、これに応じ、オートゲイン
アンプ５のゲインは８倍され、オートゲインアンプ５に
入力された小さな入力信号は８倍に増幅され、Ｉ ＧＯ
２として出力される。続いて、サンプルホールドタイミ
ングｔ２に至ると、オートゲインアンプ５の出力がサン
プルホールド回路６にホールド信号Ｖ ＩＩ ３２とし
てホールドされ、やはり同時に高分解能Ａ／Ｄ変換器７
が変換動作を開始し、ホールド信号ＶＨｓ□をデジタル
値ＤＩ＋３□に変換し、仮数部として出力する。
なると、やはりその時点の指数値ｍ２がラッチ回路４に
ラッチされる。入力信号Ｉが小さくなり、応じて指数値
ｍ２が８になったとすると、これに応じ、オートゲイン
アンプ５のゲインは８倍され、オートゲインアンプ５に
入力された小さな入力信号は８倍に増幅され、Ｉ ＧＯ
２として出力される。続いて、サンプルホールドタイミ
ングｔ２に至ると、オートゲインアンプ５の出力がサン
プルホールド回路６にホールド信号Ｖ ＩＩ ３２とし
てホールドされ、やはり同時に高分解能Ａ／Ｄ変換器７
が変換動作を開始し、ホールド信号ＶＨｓ□をデジタル
値ＤＩ＋３□に変換し、仮数部として出力する。
それゆえ、このサイクルでは、仮数部ＤＮＳ□、指数部
ｍ２が出力される。
ｍ２が出力される。
以後も、サンプリング周期毎、すなわちラソクイミグｔ
１、サンプホールドタイミングｔ２の到来毎に、指数部
のラッチ及びその指数部によるアンプのゲイン調整、仮
数部決定のためのサンプルホールドが繰返される。
１、サンプホールドタイミングｔ２の到来毎に、指数部
のラッチ及びその指数部によるアンプのゲイン調整、仮
数部決定のためのサンプルホールドが繰返される。
（へ）発明の効果
この発明によれば、指数部を導出するための高速低分解
能Ａ／Ｄ変換器、エンコーダと、仮数部を導出するため
、エンコーダ出力に応答してゲインが制御されるオート
ゲインアンプ、サンプルホールド回路及び低速高分解能
Ａ／Ｄ変換器を備え、高速低分解能Ａ／Ｄ変換器側で入
力が微小な場合は、オートゲインアンプのゲインを上げ
、逆に、入力が大なる場合はオートゲインアンプのゲイ
ンを抑え、高分解能Ａ／Ｄ変換器で一定範囲の信号を変
換するようにしているので、グイナミソクレンジの大な
る信号を入力する場合でも、高精度・高速のＡ／Ｄ変換
を行うことができる。
能Ａ／Ｄ変換器、エンコーダと、仮数部を導出するため
、エンコーダ出力に応答してゲインが制御されるオート
ゲインアンプ、サンプルホールド回路及び低速高分解能
Ａ／Ｄ変換器を備え、高速低分解能Ａ／Ｄ変換器側で入
力が微小な場合は、オートゲインアンプのゲインを上げ
、逆に、入力が大なる場合はオートゲインアンプのゲイ
ンを抑え、高分解能Ａ／Ｄ変換器で一定範囲の信号を変
換するようにしているので、グイナミソクレンジの大な
る信号を入力する場合でも、高精度・高速のＡ／Ｄ変換
を行うことができる。
第１図は、この発明の一実施例を示すＡ／Ｄ変換装置の
回路ブロック図、第２図は、同Ａ、／Ｄ変換装置の動作
を説明するための信号波形タイムチャートである。 ２：高速低分解能Ａ／Ｄ変換器、 ３：エンコーダ、 ４：ラッチ回路、５ニオ−トゲ
インアンプ、 ６：サンプルホールド回路、 ７：低速高分解能Ａ／Ｄ変換器。
回路ブロック図、第２図は、同Ａ、／Ｄ変換装置の動作
を説明するための信号波形タイムチャートである。 ２：高速低分解能Ａ／Ｄ変換器、 ３：エンコーダ、 ４：ラッチ回路、５ニオ−トゲ
インアンプ、 ６：サンプルホールド回路、 ７：低速高分解能Ａ／Ｄ変換器。
Claims (1)
- （１）アナログ入力信号を受け、デジタル信号に変換す
る高速低分解能Ａ／Ｄ変換器と、この高速低分解能Ａ／
Ｄ変換器の出力を受け、その指数値を出力するエンコー
ダと、ラッチパルスを受ける毎に前記エンコーダ出力を
更新記憶すると共に、指数値を出力するラッチ回路と、
前記アナログ入力信号を入力に受けると共に、前記ラッ
チ回路出力の指数値でゲインが制御されるオートゲイン
アンプと、このオートゲインアンプの出力を前記ラッチ
回路の更新記憶より微少時間の遅れで保持するサンプル
ホールド回路と、このサンプルホールド回路の出力をデ
ジタル信号に変換して仮数値を出力する低速高分解能Ａ
／Ｄ変換器とからなるＡ／Ｄ変換装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21506986A JPS6370618A (ja) | 1986-09-11 | 1986-09-11 | Ａ／ｄ変換装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21506986A JPS6370618A (ja) | 1986-09-11 | 1986-09-11 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6370618A true JPS6370618A (ja) | 1988-03-30 |
Family
ID=16666239
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21506986A Pending JPS6370618A (ja) | 1986-09-11 | 1986-09-11 | Ａ／ｄ変換装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6370618A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104140A (ja) * | 2006-10-19 | 2008-05-01 | Renei Kagi Kofun Yugenkoshi | 非線形利得を有する電圧変換装置 |
| JP2008109616A (ja) * | 2006-10-26 | 2008-05-08 | Renei Kagi Kofun Yugenkoshi | 非線形利得及び可変利得極性を有する電圧変換装置 |
| CN111193510A (zh) * | 2018-11-14 | 2020-05-22 | 华为技术有限公司 | 数据转换装置、系统及方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767324A (en) * | 1980-10-14 | 1982-04-23 | Gen Date | Constitution system for floating-point analogue-digital converter |
| JPS5888924A (ja) * | 1981-11-20 | 1983-05-27 | Fujitsu Ltd | Ａ／ｄ変換回路 |
-
1986
- 1986-09-11 JP JP21506986A patent/JPS6370618A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5767324A (en) * | 1980-10-14 | 1982-04-23 | Gen Date | Constitution system for floating-point analogue-digital converter |
| JPS5888924A (ja) * | 1981-11-20 | 1983-05-27 | Fujitsu Ltd | Ａ／ｄ変換回路 |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008104140A (ja) * | 2006-10-19 | 2008-05-01 | Renei Kagi Kofun Yugenkoshi | 非線形利得を有する電圧変換装置 |
| US7750881B2 (en) | 2006-10-19 | 2010-07-06 | Novatek Microelectronics Corp. | Voltage conversion device having non-linear gain |
| JP2008109616A (ja) * | 2006-10-26 | 2008-05-08 | Renei Kagi Kofun Yugenkoshi | 非線形利得及び可変利得極性を有する電圧変換装置 |
| CN111193510A (zh) * | 2018-11-14 | 2020-05-22 | 华为技术有限公司 | 数据转换装置、系统及方法 |
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