JPS6367044A - 多種類のｌａｎを制御するコントロ−ラ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願と同じ譲受人に譲渡された下記の４、ｖ許出願は、
同期日に出願され関連する主題を有する。

本文に開示するシステムおよびプロセスのある部分は弊
発明ではないが、下記の特許出願における特許請求の範
囲により規定される如き下記の名称をイ《１した発明者
の発明である。即ち、 米■目１鹿川Ｊ〔１号　　発方図と怨丑　　発刀］青し
名ーＬへＮコンｌーロー　１ｉ　、　ＩＩ　ｃ　ａ　Ｕ
　Ｃ　１１　＋！　−ラの所有バス　　ｍ　ｉ　ｎ 一　　　　　分割バス構造を　Ｉ−、　ＩＥ．　Ｎｉｅ
一佑ｔえた１，八Ｎ　：Ｊ　ンｓｓｒ＋ｎ，Δ．Ｃ；・
ローラ　　　　　、ｌｌｉｒ口Ｃ。

１ｉ　、　Ｉｔ　ｃ　ａ　ＩＪ　Ｃ　ＩＩ　ｃ　−　ｉ
　ｎ −　　　　　多重ＣＰＵインタ　Ｒ，Ｍ、　Ｃｏ１．−
一ロツク　　　　１ｉｎｓ、　Ｅ。

Ｂｅａｕｃｈｅｍｉｎ −局所領域制御ブ　八、Ｃ９旧ｒ− ロック　　　　　ｔｈｅ −多重プロセッサ　Ｋ、　Ｃ，Ｙｕ 割込み待ち行列　Ｒ，Ｍ、　Ｃ；Ｏｌ−機構および方法
　１ｉｎｓ、　Ａ。

−Ｃ，Ｈｉｒｔｌｅ 〔産業上の利用分野〕 （１０発明の分野） 本発明は、データ通信のための装置に関し、特に局部情
報通信網（ＬＡＮ）のアーキテクチャの如何に拘らず相
互に通信が可能なコンピュータのＬＡＮに関する。

〔従来の技術および解決しようとする問題点〕（２，従
来技術の記述） 多くの用途において、データを処理するディジタル・コ
ンピュータの益々拡がる使用は、各々のタスクを実施す
るためコンピュータ間の通信の必要により、しばしば各
々異なるタスクに専用される複数のコンピュータか要求
される程データ量を急増せしめてきた。歴史的には、コ
ンピュータは種々の形態のトランザクシミ１ンの処理の
ため使用されてきた。ｌ　！＋　７　＋１年ｍ頭のほと
んどのコンピュータは、バッチ方式においてトランザク
ションを処理していた。１１時の演算のあらゆる過程に
おいて、人々はバッチ・カードのグループ処理としての
バッチ処理について平然と話し合っていた。各カードが
１つのトランザクションであり、コンピュータはカード
のバッチ（−まとめ）を読取り情報をバッチｌｉｔ　（
：（。

に処理していた。１９６０年代に４５いて、人々は対話
的なコンピュータ処理について論Ｊｋをし始めた。

対話型のコンピュータ処理においては、プログラムは、
トランザクションがバッチ中位ではなく個々に処理され
るように構成することができる。

対話型処理は、一般に、ターミナルと呼ばれるタイプラ
イタの如きデータ人力装置にその起源を有する。カード
、テープまたはディスクな読取った後データをコンピュ
ータに対してバッチ単位に送るバッチ・ターミナルは、
しばしば遠隔ジョブ人力ターミナルあるいは遠隔バッチ
・ターミナルと呼ばれていた。バッチまたは対話型の処
理は共に、集中あるいは分散される回路網において行な
うことができる。集中化された回路網は専ら１つ以上の
コンピュータの１つの中央計算施設に依存しているが、
分散型回路網はタスクを１つの計算施設あるいは他の施
設に分割するものである。回路網におけるインテリジェ
ントな各構成要素はノードと呼ばれる。あるノードはコ
ンピュータであり、他はターミナルであり、また更に他
のノードは種々の形態の通信装置でよい。回路網は多く
の方法で構成することができ、また１つの通信システム
が２つ以上の同時に動作するコンピュータ回路網に対し
て通信を行なうことが可能である。多くの異なる形式の
回路網形態がある。比較的馴染のあるものは下記の如く
である。即ち、 １、二地点開回路網 二地点開回路網は、最も簡！１１な形式の回路網であり
、１つのコンピュータと、通信回線と、１つのターミナ
ルまたは回線の他端部におりる別のコンピュータとから
なっている。

２、多重地点回路網 多重地点回路網は、二地点間システムの延長であり、局
を相互に接続するため多重地点リンクを使用する。

３、星形回路網 星形回路網は、遠隔局か別個の二地点間リンクを介して
１つの地点へ通信し、この１つの地点て主たる演算が行
なわれる集中化回路網である。

４、リング回路網 リング回路網は、１つの閉ループ内の回路網ノードを接
続し、各ノードか左１１に隣接するものとリンクされる
。

５、バス構造型回路網 バス回路網は、１つの中央の主幹がら延びる腕、分岐等
の如きタブにより局所的に構成されている。信号がこの
バスを流れる時、１つのアドレスの宛先を保持する信号
について各接続点が傍受する。典型的なバス・システム
はイーサネット（Ｅｌ：ｈｅｒｎｅＬ）であり、また実
際には全ての広帯域システムである。

６、階層的回路網 階層的回路網においては、コンピュータはコンピュータ
にデータを送り、このコンピュータが更に他のコンピュ
ータにデータを送る。遠隔装置として用いられるコンピ
ュータは、独立的な処理能力を有し、また情報として比
較的高いかあるいは低いレベルの資源を引出し、あるい
は他の資源が要求される。

これらの基本的な形式の回路網は、大きな距離を網羅す
る大域回路網あるいは広帯域回路網（ＷＡ　Ｎ　）であ
り得、あるいはこれらの回路網は１つまたは２つの建物
内のコンピュータの如き比較的短い距離を網羅する局部
情報通信網（ＬＡＮ）であり得る。

送出されたディジタル・データは容易にミリ秒単位で全
領域にわたって飛ばずことがτ′きるが、最後の距離あ
るいは建物内のｂ’ｌｊ　１１！＋１を移動するにりも
長い時間を要することがしばしばある。従って、０．１
乃至１０ＫｒｒＩの距離を網羅して１０秒１０（）キロ
ビット乃至１０メガビット以上までの速度でデータを伝
達できる局部情報通（ｉ、’＋網（ＬＡＮ）の形態にお
けるデータの局部的な分配におりるこのＪＳつなボトル
ネックに対して多くの解決法が提起されつつある。局部
情報通信網（ＬＡＮ）における各ターミナル・ノートは
、相互に通信することができ、またこの通信網は中央の
ノード即ちプロセッサを必要としない。これらの回路網
の紹介に先立ち、異なる供給元からの装置を操作する事
務職員達は１つのシステムを一紹に接続することを試み
なければならず、この場合種々のターミリール間には共
通のインターフェースは存在しなかった。最近紹介され
たＬＡＮの最ｔＪ［１立ったものは、ベースバント・シ
ステムである　Ｘｅｒｏｘ社のイーサネットである。（
ベースバンド・システムは直接媒体にデータ信号を加え
るが、広帯域システムはデータ信号を通信媒体に加える
前に、データ信号により超短波または極超短波の搬送波
を変調する。）イーサネットは、　２．５Ｋｍまでの距
剛で１０メガビット／秒の速度でデータを転送する。

一方では、ワング研究所提供のワングネット（Ｗａｎｇ
Ｎｅｔ）は、イーサネットの速度に相当する速度で３つ
の全ての用途、即ち音声、データおよびビデオを収容し
得る広帯域トポロジの一例である。ワングネットは、１
０乃至３５０メガヘルツの範囲を網羅する帯域中を有す
る。この回路網はまた、比較的長い距離のケーブル上に
更に多くのノードを接続することができる分岐トリー・
トポロジも使用する。

米国カルフォルニア州サン・ホセ市のＣｏｒｖｕｓＳｙ
ｓｌ：ｅｍｓ社は、ツイスト・ベア・ワイヤに基づくバ
ス・トポロジでありかつパーソナル・コンピュータ用の
接続回路網に焦点を合せたるオムニネット（Ｏｍｎｉｎ
ｃｔ）を紹介している。オムニネットは、データを１メ
ガビット／秒で送信し、１１３台までのアップルＩＩを
収容することができる。コンピュータは、１乃至６つの
フロッピ・ディスク・メモリーを共用し、これがメ千り
一を５乃至１０メガバイト拡張している。

米国のＮｅｔｗｏｒｋ　ＳｙｓＬｅｍｓ礼のハイパー・
チャネル（ＩＩＹＰＥＲｃｈａｎｎｅｌ）、ＮＥＴ１０
ＮＩ４　、　Ａ　ＲＣその他の如き他のＬＡＮがある。

これらのベースバンドおよび広帯域システムは異なる所
有権を主張する形態に」、（いているｊこめ、設備をイ
ンターフェースするための規格が必要であった。インタ
ーフェースの急増を避りるため、Ｉ　ＥＥＥ規格委員会
は、ターミナルとケーブル間のインターフェース装置に
３４−４−る仕様、ならびにケーブル上のデータのアク
セスのための論理的プロトコルおよびデータ符号化方式
を採用する小委員会を設置した。別の組織である国際標
準化機構（ＩＳＯ）もまた委員会を設営して、開システ
ム接続基準モデル（Ｏ３Ｔ）の刊行を実質的に導いた回
路組設Ｍｆ＋の互換＋ｊ１を研究した。互換性について
は、間システムとは、コンピュータを使用するメーカか
らの装置における使用に対し開かれた回路網モデルであ
ることを示す。このＯ３Ｉモデルは、回路網通信時の問
題を層をなす機能に分割する。Ｏ３Ｉモデルにおいては
、層１から層７までの番号を付した７つの層が存在する
。

層１は物理的層であり、媒体が用いた変調手法、回路網
が動作する周波数および使用された電圧の如く回路網の
電気的かつ機械的な特性を規定する。

層２はデータ・リンク層であり、種々のノードを接続す
る物理的媒体を共用するためのアクセス法を規定する。

共通したＬＡＮ手法は、搬送波方向多重アクセスの衝突
検出（ｃ３ＭＡ／ＣＤ）およびトークン通過方式を含む
。更に、ノード・アドレスの如き回路網特有の情報およ
びデータ・パケットを与える手法は層２の機能である。

層３：全てのＬＡＮが層３を必要とする訳ではない。し
かし、相互に接続されたＬＡＮに置かれたノード間の経
路制御機構を有する回路網は層３を持たねばならない。

１つのＬ　Ａ　Ｎには回報データが各ノードにより示さ
れ、従っである特定の接続が経路制御を必要とすること
なくこれに対し適正にアドレス指定されたパケットを収
集する。

層４は、信頼性およびデータ転送の基本レベルを処理す
る送信層である。この層は、フローの制御、エラーの処
理、およびパケットの送出および受取りに介在する諸問
題に関する。（１つのパケットは、ユーザからのデータ
、プラス回路網が必要とする情報からなっており、１つ
の回路網ノードから別のノードに対してユーザのデータ
を送出する。） 層５はセツション層であり、特にＬＡＮにとって重要で
ある。２つの装置間に１つのリンクが形成される時、セ
ツションが確立される。従って、このセツション層は、
２つ以上のＬ　Ａ　Ｎ接続即ちノードからのデータのス
トリームの確保および終了を行なう。

層６は提示層であり、プロトコル変換、データのバッキ
ング解除、トランザクション、暗号化、文字セット変更
あるいは変換、および図形指令の拡張の如きサービスが
行なわれる。

最後に、層７はアプリケーション層である。

１から６までの全ての層は、この層を支持するために構
成され゛ている。電子メツセージ・システム、ターミナ
ル・エミュレーション能力、およびファイル転送プログ
ラムが、層７において使用することができるソフトウェ
ア例である。

このような装備、回路網および規格の急増により、物理
的層の局部情報通信網（Ｌ　Ａ　Ｎ　）’接続の如何に
拘らず、送出層と関連するソフトウェア、回路網層およ
び論理的リンク制御層が変更されず、両側即ち層６のコ
ンピュータ・システム＊に関する側と、イーサネット、
トークン・リングまたはトークン・バスの如き種々の形
式のＬＡＮに関連するコントローラの通信アダプタ側と
からトランスバレントでありかつ隔離されるように、局
部領域コンＩ・ローラ・システムを備えることが必要と
なる。

更に、ある新しい形式のＬ　Ａ　Ｎ接続が提イハされた
時ソフトウェアの変更が不必要なように、インターフェ
ース・ソフトウェアを提供して送出層、回路網層および
論理的リンク制御層のソフトウェアを支持し得る局部情
報通信網（ＬＡＮ）コントローラ（ＬＡＮＳ）を設ル１
することが必要であった。更に、この設計は、層のソフ
トウェアからトランスバレントな層６のハードウェアに
よりコンＩ・ローラのハードウェア・インターフェース
を構成するようなものでなければならない。従って、通
イＪ）層のソフトウェアをハードウェアの両側から隔離
して、種々の形式のアダプタがＣ３ＭＡおよびイーサネ
ット、あるいは１・−クン・リングまたはトークン・バ
スのＬＡＮアーキデクチャを取扱うこと、および更に将
来に４５いてＰＢＸアダプタを支持するため使用できる
ことが必要であった。

＊（註）　　Ｈｏｎｅｙｖ＋ｅｌｌ　Ｔｎｆｏｒｍａｔ
ｉｏｎ　Ｓｙｓｔｅｍｓ社から市販されるコンピュータ
・システム。

（上記の情報の内容については、下記の供給元から人手
される。即ち、 （１）　Ｎ、　Ｍｏｋｈｏｆｆ著［ビジネス・コミュニ
ケーションＪ　　（ＴＥＥＥ　Ｓｐｅｃｔｒｕｍ、　１
９８２年１月刊）（２）　Ｔ、　Ｗ、　Ｍａｄｒａｎ著
［大組織における企業内情報通信網Ｊ　　（Ｈａｙｄｅ
ｎ　Ｂｏｏｋ社１９８４年刊）（３）Ｄ、　Ｄ、　Ｇｌ
ａｒｋ、　Ｋ、　Ｔ、　Ｐｏｇｒａｎおよびり。

Ｐ、　Ｒｅｅｄ著「局部情報通信網への招待」（Ｐｒｏ
ｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ＩＥＥＥ　、第６６
巻、第１１号、１９７８年１１月刊）） 局部情報通信網（ＬＡＮ）に関連するある典型的な従来
技術の装置については以下に示す。

しかし、従来技術の広範な調査が行なわれたことおよび
最も近い従来技術については触れない。

（１）　１９８５年１月　８日発行のＡ、　Ｋ、へｇｒ
ａｗａ１等の米国特許第４．／１９３，０２１号［複数
のコンピュータ通信システム」 （２）　１９８４年１１月２７日発行のＰ、八ｕ　ｓ　
１．ｒ　ａ　ｙ等の米国特許第４，４８５．／１３６号
［所有権に基づくインターフェース選択システム］ （３）１９８１年９月２９日発行のに、　Ｐ、　ｌｉｓ
ｗａｒａｎ等の米国特許第４，２９２，６２３号「通信
バス・システムのためのボート・ロジック」 （４）１９８４年２月　７ト１発行のり、　Ｍ、　１ｌ
ｒｙａｎ１等の米国特許第４，４３０，６４１号「拡張
ｔＳよび縮小可イ１１）な局部情報通信網システム」 〔問題点を解決するための手段〕 （発明の目的） 従って、本発明の主な１，１的＆Ｊ、改善されたＬＡＮ
コントローラの提供にある。

本発明の別の目的は、改善された企業内情報通信網（Ｌ
ＡＮ）システムの提供にある。

本発明の他の目的は、異なる形式のＣＩ）　Ｕとの通信
を支持する改善されたＬＡＮコントローラ・システムの
提供にある。

本発明の更に他の目的は、異なる形式のＬ　Ａ　Ｎと接
続して通信することができる局部回路網領域システムの
提供にある。

本発明の更に他の目的は、ＬＡＮ接続形式の如何に拘ら
ず、送信層、回路網層および局部リンク層に対してその
ハードウェアをトランスバレントにするＬＡＮシステム
の提供にある。

本発明の他の目的は、Ｉ　ＥＥＥ　８０２ＬＡＮ規格の
全てを遵守し得る局部領域コントローラ（ＬＡＣ）の提
供にある。

（本発明の要約） 本発明の上記および他の目的に従って、種々のＬＡＮ形
式を許容し、かつ４つまでの同じ形式のＬＡＮまたは４
つの異なるＬＡＮな略々同時に制御することができるＬ
ＡＮコントローラを備えることができるＬＡＮシステム
が提供される。

本発明の上記および他の目的および特徴は、以下本文に
述べる実施例において達成される。

構成および動作方法の両方における本発明の特徴と信じ
られる斬新な特徴については、本発明の他の利点と共に
、図面に関して以下の記述を考察すれば更によく理解さ
れよう。しかし、各図面は図示および記述のみの目的の
ためであって、本発明の限定を意図するものではないこ
とを理解すべきである。

（アーキテクチャ） ■ 局部領域コントローラ・ザブシスデム （ＬＡＣ３）は、　ｌｌｏｎｅｙｗｃｌｌ礼のレベル６
メガバス・システムと接続するプログラム可能な通信サ
ブシステムであり、本発明と同じ譲受人に対し発行され
た米国時Ｗ’ｌ第１　、　！ｌ　！ｌ　：ｌ　、　！ｌ
　ＩＩ　１号、同第３，９９５，２５８号、同第４，０
００，４１１５号、同第４，００１，７９０号および同
第４，０５０，０９７号を参照されたい。ＬＡＣ３は、
下記の通信要素−１？ツトからなっている。

（ａ）局部領域コントローラ（Ｌ　Ａ　Ｃ）親ボード（
ｂ）媒体アクセス・コントローラ（ＭΔＣ）および物理
的層アダプタ （ｃ）幹線カプラ（ＴＣ） （ｄ）ＲＦモデム 本発明の開示内容は、上記の最初の２つの項目（即ち、
Ｌ　Ａ　Ｃおよびアダプタ）の定義および説明に関する
。

ＬＡＣは、ＩＥＥＥ８０２局部領域回路網規格の全てを
遵守し得ることを意図されている。このＬＡＣの設計は
、ｌｌｏｎａｙｗｅｌ１社のレベル６／ＬＡＣインター
フエースにおいて要求される対話を最小限度に抑えて、
レベル６　（Ｌ６）およびＬ　Ａ　Ｎアダプタ・インタ
ーフェースの特定のハードウェア特性からＬＡＣのオン
ボード通信ソフトウェアを絶縁している。米国のＢｒｉ
ｄｇｅＣｏｎｕ旧＋ｎ１ｃａｔｉｏｎｓ社から市販され
るものに基づく通信量は、ＬＡＣ内部のオペレーティン
グ・システム（Ｏ８）として用いられる。本文の開示に
おいては、ｒｃｓ　（通信サービス）ソフトウェア」は
、開システム相互接続（Ｏ３Ｉ）リンク、回路網および
転送層を実現するＬＡＣに常駐するソフトウェアを意味
し、ｒＳＭ　（システム管理層）ソフトウェア」とは、
ＩＥＥＥＩ１２０項規定のシステム管理機能を遵守する
ＬＡＣ常駐ソフトウェアを指す。

ＩＥＥＥ８２０項の規格は標準的なデータ・リンク制御
インターフェース（層３／層２）を越えるものではない
が、提供されるレベル６文４ＬＡＣインターフエースは
、更に高い（例えば、セツション／転送）層のインター
フェースを提供するため容易に適合し得る程柔軟性に富
むものである。

全ての局部情報通信網（Ｌ　Ａ　Ｎ　）用途に用いられ
るＬＡＣは、標準的なｌｌｏｎｃｙｗｃ　Ｉ　１社のレ
ベル６シヤシーに取イ」けられ、　＊メガバス（Ｍｃｇ
ａｂｕｓ）・システムにおいて１スロットを必要とする
が、これは更に大型のレベル６システムの：１２ビット
のアドレス・バスを支援することになる。このＬＡＮア
ダプタは、ＬＡＣからＬＡＮに至るインターフェースを
提供する。このアダプタ（子ボード）は、媒体アクセス
・コントローラ（ＭＡＣ）を含む。ＬＡＣは、４つまで
のアダプタ子ボードの取付けを行なう。アダプタはいく
つかの形式（例えば、トークン・バスＭＡＣ，Ｃ３ＭＡ
／ＣＤ　　ＭＡＣ等）からなる。

幹線カプラ（ＴＣ）は、いくつかの市販タイプ（例えば
、広帯域指向性カプラ、トークン・リング、イーサネッ
ト・トランシーバ）からなり、個々の装置としてパッケ
ージされている。広帯域用途に用いられるＲＦモデムも
また個々にパッケージされている。

＊（註）メガバス（Ｍｅｇａｂｕｓ）とは、　Ｈｏｎｅ
ｙｗｅｌ１社の登録商標である。

類似あるいは類似しないタイプのアダプタを支援するそ
の能力の故に、ＬＡＣはレベル６とのＩ　ＥＥＥ規格８
０２項のＬＡＮ接続のため許ってなく、将来はＩ　ＥＥ
Ｅ規格８０２項規定のＬＡＮ間のゲートウェイとして、
あるいは広帯域用途においては広帯域チャネル間のブリ
ッジとしても使用することができる。ＬＡＣに対する他
の用途は、ＬＡＮの通信量モニター／ジャーナライザお
よび回路網制御部としても可能である。無論、通信ソフ
トウェア（ｃＳ）およびシスデム管理（ＳＭ）ソフトウ
ェアを各用途１σに眺らえることになろう。

第１図は、ワークステーションのＬＡＮアクセスおよび
ＬＡＮ間のゲートウェイに対して、レベル６システムと
の接続を行なうＬＡＣによる局部情報通信網を示してい
る。

第１図においては、Ｌ　Ａ　Ｃ１０１がその人出力（Ｉ
ｌｏ）インターフェースに４３いてｌｌｉまでのプロセ
ッサを備えた多重プロセッサ中央システムを提供する。

このＬ　Ａ　Ｃ１０１は、レベル６（Ｌ６）システム１
０２、およびＬ　Ａ　Ｃ１０１がＬ　６１０２とメガバ
ス１０３を介してインターフェースするＬ　Ａ　Ｎ　１
００に対する接続を提供する。史に、Ｌ　Ａ　Ｃ１０１
は、Ｌ　Ａ　Ｎ　１０４またはイー・す゛ネット１０５
の如き他のＬＡＮに対づ−るゲートウェイとして作用す
る。レベル６ＣＰＵの制御下では、これは新しい多重回
線コントローラ（Ｎ　Ｍ　Ｌ　Ｃ）１０７およびＤ　Ｐ
　Ｓ　８１０６の如きメインフレーム・コンピュータ・
システムの代りなるものの如き他の通信需要に供し得る
。

第２図においては、Ｌ　Ａ　Ｃ１０１の更に詳細なブロ
ック図が示されている。市販されるマイクロプロセッサ
（ＭＣ６８０００）　２０１が、マイクロプロセッサ・
バス（μ／ｐ）２００と接続され、アダプタ結合点２１
０〜２１３を介してアダプタと通信する。市販されるＲ
　Ａ　Ｍ　２０９がＤＭＡバス２１４と接続され、バス
゛・カブラ２０ｆ＋を介してマイクロプロセッサ・バス
（μ／ｐ）２００に対し通信する。このＲＡＭは、物理
的に２つの部分、即ちデータ・バッファＲＡＭとプログ
ラムＲＡＭとに分割されている。この分割の意図は、レ
ベル６メモリーあるいはプログラムＲＡＭにおけるソフ
トウェアの実行と共にＬＡＮアダプタによるデータ・バ
ッファＲＡＭにおけるデータの同時の直接メモリー・ア
クセス（ＤＭＡ）を許容することである。バス・カブラ
２０６は市販されるトランシーバ形式７４Ｌ　Ｓ　２４
５であり、これはμ／ｐバス２００をＤＭＡバス２１４
から絶縁して、各側におけるＭＣ６８０００のバス２０
０　、２１４の同時の独立的な動作を許容しながら、更
にマイクロプロセッサが全てのＲＡ　Ｍ　２０２　、２
０！ｌに４５りるどの場所に対してもアクセスすること
を許容する。

ＤＭＡコントローラ２０８は、Ｍｏｌ：ｏｒｏｌａ社か
ら市販される６８４４０であり、これは２チヤネル素子
で、１つのチャネルはマイクロプロセッサ２０１により
使用されてレベル６の主記量、ａ装置２１５と、メガバ
ス・インターフェース２０７を介してデータ・バッファ
ＲＡ　Ｍ　２０９との間のデータのＤＭＡ移動を行なう
。他方のチャネルは、メガバス２１６からＩ１０指令情
報を受入れてこれをファームウェアまたはインターフェ
ース（ＩＦ）ソフトウェアによるこれ以上の分析および
処理のため、データ・バッファｒ（Ａ　Ｍ　２０９にお
いて一時的な待ち行列へ送るため用いられる。

タイマー装置２０３はタイプ９５１　：ｌで八ｄ　ｖ　
ａ　ｎ　ｃ　ｃ　ｄＭｉｃｒｏ　Ｄｅｖｉｃｅｓ社から
市販されており、これはＬＡＣソフトウェア（図示せず
）に対するタイマー機能の提供の際使用するＬＡＣのオ
ペレーティング・システムに対する基底クロック・チッ
クを提供する。

アダプタに対するＤＭＡ機能は、アダプタ自体に置かれ
たハードウェアにより提供される。アダプタＤＭＡは、
常にデータ・バッファＲＡＭに関して出入りする。

プログラムＲＡ　Ｍ　２０２とデータ・バッファＲＡ　
Ｍ　２０９との間のデータ移動は、直接ＭＣＴｉ８ＱＯ
Ｑマイクロプロセツサ２０１によって行なわれ、プログ
ラムＲＡ　Ｍ　２０２と主記憶装置２１５との間のデー
タ移動は、（ロード／ダンプ操作におけるように）２つ
のステップで行なわれる。

即ち、マイクロプロセッサ２０２の制御下におけるプロ
グラムＲＡ　Ｍ　２０２とデータ・バッファＲＡ　Ｍ　
２０９との間の移動、およびＤＭＡコントローラ２０８
により行なわれるデータ・バッファＲＡ　Ｍ　２０９と
主記憶装置２１５との間の移動である。

本発明には必要ではないが、第３図はオペレーション・
システム（ＯＳ）、ブリッジＪＭ　（＜　核ＯＳおよび
インターフェース（Ｔ　Ｆ　）ソフトウェアおよびハー
ドウェアの構造的関係を更によく理ＩＭ＋？するため示
される。

第３図は、本明細書全体にわたって記述する機能性のス
ラストを示しており、これにおいてはＣＳおよび３Ｍソ
フトウェア３０１　、３０２はそれぞれ直接にはＬ　Ａ
　Ｃハードウェアを＋ｌｒ制御しないが、その代りＩＦ
ソフトウェア１０４のプロセスおよびルーチンを介して
これとインターフェースする。このＩＦソフトウェアは
、Ｃ８および３Ｍソフトウェアをハードウェアの特定の
特性から絶縁して、ハードウェアの将来の再構築（例え
ば、大規模ＬＳＩ部品による）がこのソフトウェアに影
響を及ぼさないようにする。全てのＬＡＣソフトウェア
か１、ＡＣプログラムＲＡＭ２０２に対してロードされ
ている。

本明細書においては、ＩＦソフｉ・ウェアは、ソフトウ
ェアの特定のものがこれに送ら才１つつあるメールボッ
クスのメツセージにより関与させられるか、あるいはＬ
ＡＣハードウェアからの割込みの発生により常に関与さ
せられるかに従って、プロセスあるいは割込みルーチン
からなるものとして記述される。ＯＳ　３０３の観点か
ら、これらのＩＦの「割込みルーチン」はＩＦのメール
ボックスが介在するプロセス（以下において述べる）と
関連するか、あるいは専ら割込みエージェントのみから
なるプロセスである。

１ＦソフトウエアのＭＥＭＤＭＡおよびＴＯＤＩＳＰプ
ロセスは、これと関連してメガバス層の管理エンティテ
ィ（ＭＢＬＭＥ）を有し、これに対してこれらのプロセ
スが種々の異常事象あるいは故障を通報する。ＭＢＬＭ
Ｅは更にこれらの事象のあるものを３Ｍソフトウェアに
対して通知し、また一般にＳＭとこれらのプロセスとの
媒介として役立つのである。

１Ｆソフトウエア３０４のＭＡＣプロセスは、物理的に
取付けられたアダプタｈｆにＭＡＣの送出、受取り、お
よび層の管理プロセスからなっている。

ＣＳソフトウェア３０１は、ＬＡＮ結合に苅する送出、
回路網およびリンクの層機ｒｌｌ：をｌｆＭ供する。

これら層および層事象の各々は、Ｍ　Ｂ　Ｌ　Ｍ　Ｅと
同じ機能を実施１−るこれと関連した層の管理エンティ
ティを有する。

３Ｍソフトウェアは、Ｌ　Ａ　Ｃの層管理エンティティ
に対してＣＰＵにおけるシステム管理ソフトウェアによ
り通報する全体的な制御４ｊよびシステムの状況を提供
する。

Ｏ８核ソフトウェアは、タイマーの如きサービス機を提
供し、プロセスのディスパッチ４ｊよびメールボックス
のメツセージの通過を制御する。

種々の手順呼出しに対する核からの証った応答の処理は
、これに対してＣ５およびＩＦソフトウェアによって送
られる。

ＬＡＣはまた、ＱＬＴ、ＲＡＭのロード／ダンプおよび
基本的なＩＯ指令を行なうあるＦＲＯＭに常駐のファー
ムウェア（同図には示さない）を保有する。

プロセス間の通信（以下に更に詳細に述べる）は、Ｏ８
送出手順呼出しを用いてメールボックスのメツセージを
介して行なわれる。これらは、これにより１つのプロセ
スが１つのメツセージを送出しあるいは別のプロセスの
サービスを要求することができる手段である。これらの
手段はまた、これにより非同期事象の発生あるいは非同
１…ザービスの完了がソフトウェアからビジプルになり
、その結果ソフトウェアの処理がその次のステップへ進
み得る手段でもある。

呼出されたプロセスは、そのメールボックスに対して送
られたメツセージを検索することになる。ソフトウェア
の処理は、それ自身のメールボックスの識別を得ること
ができ、これらプロセスはまた他のプロセスの周知の登
録されたメールボックスの識別を得ることもできる。

ブリッジＯＳ　３０３は、あるメールボックスの待ち行
列におけるメツセージの相対的位置に影響を及ぼすメー
ルボックスのメツセージに対″ウ一る多くの優先順位を
与える。使用できるメツセージの優先順位は、ＵＲＧＥ
ＮＴ、ＮＯＲＭＡＬ、ＭＵＳＴ　　ＤＥＬＩＶＥＲ，Ｊ
３よびＦΔＳＴである。

ＬＡＮ制御ブロック（以下に述べる）は、レベル６のＣ
Ｐ、ＵとＬＡＣとの間の相互の通（Ａの主な道具である
。メガバスと：ｌｊＯＳ　／　Ｓ　Ｍソフトウェア・イ
ンターフェース３０１　、　：］０２は、ＩＦソフトウ
ェアＩＯディスババッ・プロセス３０４からＩＦソフト
ウェアに対して送られたメールボックスのメツセージを
介して受取られる。受取ったメールボックスのメツ］２
−ジは、専ら主記憶装置２１５におりるＬＣＢに対１１
−るポインタからなっている。メＳヒリーＤＭＡに対す
るメールボックスのメツセージは、−１，記憶装置２１
５とＬＡＣテーデーバッファＲΔＭ２０！ｌとの間にデ
ータを移動させ、またはＬＣＩＩに読込ませ、あるいは
状況の形式＋Ｉ′１報をメ干り−２１５の１−、　Ｃｎ
に書込ませてＣＰＵに割込みを行なわせるため使用され
る。

アダプタとのＣ３／ＳＭソフトウェア・インターフェー
スは、ＩＦソフトウェシ媒体アクセス（ＭＡＣ）プロセ
ス（即ち、データ標識および制御の表示）により生成さ
れるメールボックスのメツセージにより、またＩＦソフ
トウェアのＭＡＣプロセスに対して送られるメールボッ
クスのメツセージによって支持される。

通常の実行中、レベル６とＬＡＣとの間のソフトウェア
・インターフェースは、ＬＡＣに対しアドレス指定され
た人出力ロード（ＩＯＬＤ）指令を使用し、ＬＡＣによ
り主記憶装置へ送られる割込みを伴った状況情報をレベ
ル６へ戻す。

データ・メツセージおよび事務管理および管理操作は全
て、主記憶装置２１５に置かれ、かつｌ０ＬＤ指令にお
いて与えられる情報により指示されるＬＡＮ制御ブロッ
ク（ＬＣＢ）の使用にユ（づいている。ＬＡＣにおける
適当なソフトウェア・プロセスは、ＬＣＢ　　ＬＡＮ制
御ブロックイメージ（ＬＣＢＩ）としｒＬｃＩｌｌをＲ
ＡＭに対してコピーさせ、盟求された操イ１の完了後、
最後の状況をＬＣＢに対して送らせることになる。この
操作の実施に際して、このプロセスは他の種々のプロセ
スを利用することになる。

〔実施例〕

ＬＡＣは、第４図、第５図および第６図に示される如き
基本的に３つのバスからなっており、基本的に第４図の
マイクロブ０セツツ（μ／　ｐ　）・バス１１００と、
直接メ千り−・アクセス（ＤＭＡ）バス６１４ａ、ｆｌ
ｌｊｌｂ、４ｊよび第５図のアダプタ・バス５２１ａ、
　５２１ｂ、５２２ａ、５２　Ｓ＋、　１１４３よび第
６図のコネクタ１および２とからなっＣいる。これらの
バスは、１６までのデータ・ビット、２つのパリティ・
ピッ］・、および２：１のアドレス・ビットからなり、
データ・ストローブ、アドレス・ストローブ、読出し／
？！ｆ込み回線および機能コード回線を含む制御バスを
含んでいる。

次に第４図および第５図においては、市販されるダイナ
ミック・ランダム・アクセス・メ千り−（ＤＲＡＭ）４
０２に格納されたオペレーティング・システムの制御下
で動作するモトローラ型のマイクロプロセッサ（μ／ｐ
）４０１が示されている。このオペレーティング・シス
テムＯ８は、ＤＭＡバス６１４ｂからアダプタ・データ
兼アドレス・バス４２１ｂおよびメガバス４１６ｂに対
するデータのフローを制御する。（これについては、ア
ダプタ・バスが本文で論述される時、更に詳細に論述す
る。） 市販される消去し得るプログラム可能な読出し専用メモ
リー（ＥＰＲＯＭ）４０４は１６ＫＸ１６ビツトのｌＪ
を有し、市販される　２７１２８タイプである。ＥＰＲ
ＯＭ４０４は、迅速論理テスト（ＱＬＴ）とマイクロプ
ロセッサ４０１に対するスタック・ポインタとを含む。

このＥＰＲＯＭ４０４はまた、これらのレベル６の命令
の実行のためモトローラ　６８０００　（μ／　ｐ　）
　４０１により使用される６４ＫＸ１８のダイナミック
・ランタム・アクセス・メモリー（ＤＲＡＭ）４１１に
格納されるレベル６コンピユータ・システム２１’ｌａ
、２１４ｂ、２１５からのＩ１０命令ブロックを転送す
るため、モトローラ型６８４４０　Ｄ　Ｍ　Ａデフ１４
０口を構成する。レベル６のＣＰＵ２１’ｌもまた、オ
ペレーティング・システム（Ｏ８）をダイナミック・ラ
ンダム・アクセス・メモリー（ＤＲＡＭ）４０２ヘロー
ドし、このメ干り−はマイクロプロセッサ（μ／ｒｌ）
４０１により用いられてプログラムおよび命令を実行す
る。

第２図かつ第４図のシー］・２上ににおいて番号２１４
ａ、　２］４ｂ、２］５で示されかつ第４図のシート２
上に示されるレベル６システムがメガバス２１６．４１
６ａ、４１６ｂを介してＬＡＣど通信するためには、レ
ベル６のＣＰ　Ｕ　２１４ａ／　２］４１）が、７４Ａ
　Ｓ　Ｉｌ［ｉ７　／２６ＳＩＯタイプのメガバス・イ
ンターフェース４０７ａおよび７４Ａ　Ｓ　８２３　／
　２６Ｓ　１０タイプのインターフェース４０７ｂを介
してＬＡＣに対し命令を発する。この命令は、機能コー
ドとして７４ＡＳ１１２３タイプのレジスタによって受
取られる。このレベル６のＣＰ　Ｕ　４］４ａはアドレ
スをアドレス・インターフェース４０７ａに置くが、レ
ベル６のＣＰＵ４１４１３はデータをデータ・インター
フェース４０７ｂに置く。このため、データはＦＩＦＯ
４３０の入力端に与えられ、命令はコントローラの入力
端に置かれる。命令がコントローラ４０８に与えられる
と、信号がＤＭＡバス６１４ｂの制御を確保する要求の
ためＤＭＡチップ４０８ａへ送られる。ＤＭＡチップ４
０８ａはこの要求を確認し、コントローラ４０８がデー
タをＤＭＡバス６１４ａ、６１４ｂ、］二に置くことを
許容する。ＤＭＡチップ４０８ａは、この時、コントロ
ーラ４０８のメモリー４０８ｂをアドレス指定してＤＭ
ＡデータをＤＲＡＭ４１］へ転送する。この手順が行な
われると、ＤＭＡチップ４０８ａはマイクロプロセッサ
４０１が実行することを許容する。次いでマイクロプロ
セッサ４０１はＤＭＡハスを要求し、もしこれが許され
るならば、メモリー４０８ｂからのデータを更に処理し
分析するため転送することになる。

１１ｏｎｅｙｗｅ１１社のレベル６シスデム＋０２から
Ｌ　Ａ　Ｎ　ＩｏｎへＬ　Ａ　Ｃ１０１を介してデータ
を転送するために、μ／　ｐ　ｔｉＢＧＯｏは最初にレ
ベル６始！１ｉｌｊアドレスをメガバス・アドレス・イ
ンターフェース４０７ａに対してロードする。メガバス
・アドレス・インターフェース４０７ａ内には、メモリ
ー４０　Ｉｔ　ｂヘロードされるワード数をカウントす
る値域カウンタがある。従って、μ／　ｐ　４０＋はＤ
ＭＡアドレスをＤＭＡチップ４０８ａヘロードする。

このように、ＤＭＡアドレスはアドレス・メモリー４０
８ｂをロードした。これはまた、メモリー４０８ｂにロ
ードされるワード数に刻する値域カウントをロードする
。この時、μ／　ｐ　４０１の制御下で、データがメガ
バス・データ・インターフェース４０７ｂを介して先入
れ先出しくＦ　Ｉ　ＦＯ）メモリーおよびＤＭＡバス６
１１ｂに苅して転送される１゜この時、ＤＭＡチップ４
０　ＩＩ　ａはｒ）ＭＡバスＩｉ　ｌ　４　ｂ上のデー
タをＤＭＡバッファ・メそり一４０旧】へ転送する。そ
の間、μ／　ｐ　４０１は、７４　Ｌ　Ｓ　２４ｆｉト
ランシーバ４０６ｂによりこのＤＭＡ中云送から絶縁さ
れる。このため、μ／　ｐ　４０１は、ＤＲＡＭ４０２
から得た情報を用いである他のタスクを同時に行なうこ
とができる。ＤＭＡ転送がレベル６からＤＭＡメモリー
に対して行なわれる時、ＤＭＡチップ４０８ａはアップ
４０１に割込みを行なう。

μ／　ｐ　４０１は、この時、ＤＭＡバス６１４ａ、６
１４ｂおよびアダプタ・バス４２１ａ、４２１ｂに対し
７４Ｌ　３２４５タイプのトランシーバ４２０ａ、　４
２０ｂを介して指令を発する。次いでこの指令を受取る
アダプタは、ＤＭＡメモリー４０８ｂを読出し、ＤＭＡ
メモリー４０８ｈからアダプタ４２２ａ、４２２ｂの一
方およびＬＡＮ１００に対してデータを転送する。この
手順が生じつつある間、μ／　ｐ　４０１は、それぞれ
ＤＭＡバス（ｉ１４ａ、６１４ｂ、およびトランシーバ
４０６ｂ、４２０ａ、４２０ｂを介してアダプタ・バス
４２］ａ、４２１ｂの双方から絶縁されている。次いで
、μ／　ｐ　４０］は、そのオペレーティング・システ
ムの作用下で作動し続け、ＤＭＡチップ４０８ａに対す
る次に生じる転送ブロックを設定する。トランシーバ４
０６１］は、マイクロプロセッサ・バスがそのプロダラ
ムをＤＭＡバスで実行することを、またレベル６のメモ
リー２１５、メガ゛パス２１１ｉの−・方からＤＭＡメ
そリ−４０８ｂへの転送を行なうことを許容する。この
ため、このバスの絶縁は、３つの全てのバスが同時に干
渉１−ることなく実行することを可能にする。このこと
かＬＡＮを非常に多能にしてＬＡＣ全体において更に大
きな処理量を提供する。

次に第５図および第６図においては、アダプタの子ボー
ドの接続点２１０〜２１３（第２図す参照のこと）およ
びアダプタの子ボー１；２１１ｉ〜２１１１からなるア
ダプタ・インターフェースのブロック図が示される。ア
ダプタ・インターフェース・システムからなるＬＡＮポ
ート′仝休は体４つまでの子ボード５２２ａ、５２２ｂ
を持つことができる。

各子ボードは、奇数および偶数のコネクタを有する。例
えば、子ボード＃１（アダプタ・インターフェース＃１
）はアダプタ接続部Ｗ（）１およびＷＯ２を有し、子ボ
ード４ｔ２（アダプタ・インターフェース＃２）は接続
部ＷＯ：１、ＷＯ４を有する１、等である。奇数の接続
部は制御回線を取扱うが、偶数の接続部はデータ回線０
〜１５およびアドレス回線００〜２３を取扱う。

アダプタの子ボードは、イーサネット、トークン・リン
グ、トークン・バス、ディスク、テープ、メモリー等の
内どんなタイプのものでもよい。

アダプタ・バス４２］ａ、４２１ｂ、　５２１ｂは、市
販の７４Ｌ　Ｓ　２４５タイプのトランシーバ４２０ａ
、　４２０ｂ。

５２０ｂ、　５２０ｂｃによりＤＭＡバス４］４ｂ、　
５１４ｂから絶縁されている。ＤＭＡバスがデータをア
ダプタ・バスに対して送出することを欲する場合、！・
ランシーバはこの方向におけるデータのフローを許容す
ることになるが、アダプタ・バスが情報をＤＭＡバスへ
転送することを欲する時はトランシーバは他の方向を指
示することになろう。コネクタ（２１０〜２１３）にお
ける各アダプタの子ボード２１６〜２１９は、ＬＡＮに
関してデータを授受することを欲することになる。この
アダプタは、ＤＭＡバスおよび６８４５２タイプの調停
チップ５０９に対し、いくつかの要求のどれか比較的高
い優先順位を有するかを判定することを要求し、次いで
バスを最も高い優先順位を有するこのアダプタに与える
。また、このアダプタは７４３２０タイプのゲート５３
１を介して７４７４タイプのフリップフロップ・デツプ
へ（３号を送出することになる。このフリップフロップ
５３（１は、セットされると、子ボード（アダプタ）・
す°イクルが進みつつあることを表示する。この”’ｆ
　（ｉｓ号がゲート５３２　、５３３を介してＩ・ラン
シーバ５２　［］　ｂ、５２０ｂｃへ加えられる。ター
１−５３２　、　！’＋３：ｌへ加えられた読出し／書
込み信号は、トランシーバ５２　ｌ　ｂ、５２１ｂｃを
介してどの方向にデータが転送されるか、即ちＤＭＡバ
ス・データがアダプタ・バス上に置かれるか、あるいは
アダプタ・バス・データがＤＭＡバス上に置かＪするか
を判定する。

このデータ転送が完了すると、次に高い優先順１１／の
アダプタがそのサイクルを開始することができる。

データ転送はまた、トランシーバ４０　ｆｉ　ｌ）から
の使用可能信号を用いて生じ得る、即ちアダプタから生
じ得る。このデータ転送手法の下で、μ／　ｐ　４０１
がトランシーバ４０６ｂをアダプタ使用可能信号でプロ
グラムする。従って、μ／ｐ、４０１は、トランシーバ
４０６ｂを介してその制御下でアダプタに関して読出し
／書込みを行なうことができる。従って、トランシーバ
５２０ｂ、５２０ｂｃを介するこの種の絶縁およびトラ
ンシーバ４０６ｂを介する選択により、ＬＡＮにおける
どんなタイプの子ボードでも使用するように、ＬＡＮが
μ／ｐ４０１によってプログラムされることを可能にす
る。

第６図においては、ＬＡＣと取付けられたアダプタとの
間の物理的なインターフェースが示されている。このア
ダプタ・インターフェースは、コネクタＷＯＩ〜Ｗ０８
からなっている。第６図は２つの典型的なコネクタを示
している。全ての偶数番号のコネクタＷ０２、ＷＯ４、
ＷＯ６、ＷＯ８はデータ・バー０〜１５およびアドレス
・ビット１〜２３を含む。全ての奇数番号のコネクタＷ
ＯＩ、ＷＯ３、ＷＯ５、ＷＯ７は制御信号を取扱う。山
数番号のコネクタにおいては、コネクタのターミナル１
０がバス・クリア信号であり、コネクタのターミナル１
１はマスク・クリア信号であるが、＝１ネクタのターミ
ナル１２はバスのエラーの表示である。

コネクタ・ターミナル１３はパリティ・エラー（ｒ４　
’３を取扱うが、読出し／書込み４？＋−’３はコネク
タ・ターミナル１８に対して加えられる。データ確認信
号はターミナル２０に加えられる。高いデータ・ストロ
ーブ信号はターミリ−ル２２に対して加えられるが、低
いデータ・ストローブ（Ｒ時はターミナル２４に対して
加えられる。データ・アドレス・ストローブ信号は、タ
ーミリール２６に対して加えられる。ターミナル２９は
システム・クロックに対する信号を取扱うが、ターミナ
ル３１は２×２のシステム・クロックに対する（５−号
を取扱う。

ターミナル３５は、１／８番「１のシステム・クロック
速度に対１−る信号を取扱う。パワーオン化Ａ３−はタ
ーミナル３４を介して取扱われる。アダプタからの割込
み要求信号はターミリール４７に対し゛（加えられ、ア
ダプタに対する割込み確認信号はターミナル４８に対し
て加えられる。アダプタに対する使用可能ストローブ信
号はターミナル４９に対して加えられる。アダプタから
のバス要求信号はターミナル５１へ加えられ、子ボード
に対するバス許与確認信号はターミナル５２に加えられ
るが、アダプタからＬＡＮに対するバス許与確認信号は
ターミナル５３へ加えられる。これらターミナルは、種
々のデータ回線おにびアドレス回線を識別するため接続
されている。

（入出力（Ｉｌｏ）指令） レベル６のＣＰ　Ｕ　２１４ａ、　２］、４ｂによるＬ
ＡＣの制御を行なうために、１組の人出力（Ｉｌｏ）指
令が個々の機能コード（ＦＣ）と共に使用される。

（出力指令） １、ＩＯ（ＦＣ＝０１）出力ＬＡＣ制御２、ＴＯＬＤ　
（ＦＣ＝０９７ＯＤ）出力ＬＡＣポインタ （人力指令） １．１０　（ＦＣ＝２６）入力装置ＩＤ（出カーＬＡＣ
−制御−Ｉ１０　（ＦＣ＝ＤＩ）　）この指令はＬＡＣ
に対して１６ビツトの制御ワードを転送する。全てのア
ダプタおよびインターフェースはこの指令により影響を
受りる。

この指令において用いられるチャネル番号は重要でない
。ワードにおりるビットは下記の如くに定義される。即
ち、 ビット０ニハードウエアの初期化（１ならば）ビット１
：ＩＯ停止（１であり、ピッ１−　ｏが零ならば） ビット２〜１５：ＭＢｚ ハード初期化機能は、パワーオン・シーケンスまたは出
力ＬＡＣ制御指令（指令の最初のビットである）により
初期化され、１である、即ちＦＣ＝０１゜この初期化機
ｆｌｕは下記の動作を生じる。即ち、 （ａ）ＬＡＣおよびアダプタＲＡ　Ｍ　２０２　、２１
１ｉａ〜２１９ａがクリアされる。

（ｂ）ＬＡＣにおける全てのハードウェア・レジスタお
よびアダプタがクリアされる。

（ｃ）ＬＡＣはその品質論理テスト（Ｑ　ＬＴ）　、ｅ
実行し、適当な形態情報を確認する。

（ｄ）ＬＡＣは停止条件に入り、この場合その機能はＰ
ＲＯＭ２０４により指示される如き機能からなっている
。

もしＩ１０指令のビット１が１であり、ビット０が零で
あるならば、Ｉ１０停止が生じ、これが下記の動作を生
じる。即ち、 （ａ）ＬＡＣにおけるハードウェア・レジスタおよびア
ダプタがクリアされる。

（ｂ）ＬＡＣがファームウェア制御下の操作を開始また
は継続し、この場合機能は ＰＲＯＭ常駐ファームウェア２０４から指示される如き
機能からなっている。

（出カーＬＣＢ−ポインターｌ０ＬＤ　（ＦＣ＝０９１
００）　　：　Ｉ　ＯＬ　Ｄ命令は、基本的には２つの
機能コードからなっている。この機能コード０９は、存
在する時は、１つのアドレスのローディングに関するが
、機能コートＯＤはイｆ在する時ロード範囲に関するも
のである。この指令は、ＬＡＣに対する２つの個々のバ
ス転送を伴う。第１の転送は３２ビツトのバイト・アド
レスであり、第２のものは１６ビツトの範囲ワードであ
り、その上位の８ピツ］・はＬＡＣのハードウェア／ソ
フトウェア機能を定義するものとして解釈され、下位の
８・ビットはバイトにおりるＬＣＢの大きさを定義する
。アドレスおよび■、ＣＢは一緒にレベル６の主記憶装
置２１５におけるＬＣ′Ｂの場所および大きさを定義す
る。１ノベル６のＣＰ　Ｕ　２１４ａまたは２１４ｈが
１つのｌ０ＬＤを生成する時、メガバス２１（ｉが０１
１の機能コードをメガバス・アドレス・ピッｌ−１１１
〜２：ｌに一１ｊえる。

ＬＡＮはこの機能コードを受入れ、これを第２図、第５
図の親ボードに対して格納する。ＬＡＮが応答する次の
機能コードは、Ｉ　ＯＬ　Ｄ命令を完了するＯＤ機能コ
ードである。

ｌ０ＬＤ指令の生成に関して生じる１つの主な問題は、
多重処理システムに存在する。Ｉ　ＯＬ　ｉ）指令は、
インタロックによらずに、２つのＣＰＵから生成するこ
とができ、これらのｌ０ＬＤ指令はＬＡＣが機能コード
０９プラス２つのＣＰＵの各々から送られたＯＤを組合
せる方法を知らないためインターリーブすることができ
る。

インタロックは第２のＣＰＵに対しＮＡＫを生じ、これ
が曖昧なサイクルを阻止して全ての１０ＬＤが同じＣＰ
Ｕからのものであることを保証する。

次に第７図においては、第１のｌ０ＬＤ指令からの第１
の機能コード０９を格納する市販の７４Ｓ］１２フリツ
プフロツプ７０１が示されている。

フリップフロップ７０１からの出力信号は、市販の１６
Ｌ８タイプのプログラム可能なアレイ・ロジック（Ｐ　
Ａ　Ｌ　）　７０３に対して加えられ、またこのＰＡＬ
に対してはメガバス・アドレス・ビット１８〜２３も加
えられる。Ｐ　Ａ　Ｌ　７０３は、機能コードを復号し
、レベル６から発された機能コードが肯定応答（ＡＣＫ
）および否定応答（ＮＡＫ）のどちらがなされたかを判
定する。

この判定が行なわれると、これは７４ＡＳ８Ｉ］タイプ
のラッチ７０４に格納される。このラッチは、バスから
の情報を待ち行列に並べることができ、その結果バスが
解放され’ｒＩ￥Ａｘ１′、な時点に情報を使用するこ
とができるようにするセマフォとして機能する。内容の
セマフォ７０４のラッチ動作は、命令かＬ　Ａ　Ｎポー
トに対するものであったことをＬＡＮが検出する時、判
定される。

フリップフロップ７０１は、サイクルを終了するため機
能コードＯＤに対してリセットされる。

フリップフロップ７０１は、機能コー１？０！ｌでセッ
ト状態となり機能コードＯＤによりリセットする１種の
ブラケットと考えることができる。ＰＡＬ７０３は機能
ビットを復号して、どのＲ（１１２コートがメガバスに
対しＡＣＫあるいはＮＡＫされるかを判定する。このた
め、このロジックは第１のＣＰＵがＩ　ＯＬ　Ｄを発す
ることを阻止し、第２のＣＰＵがｌ０ＬＤを発して各Ｃ
ＰＵがみジ１ったＡＣＫを受取ることをｆｕｌｌ止する
。Ｉ　ＯＬ　ＤがＬＡＮボードの制御をケえられた後に
ＮＡＫを生じるためには、フリップフロップ７０２が用
いられる。これはセマフォとして用いられ、これが第１
のＴＯＬＤ機能コード０９をセットしてこれに対しマス
ター・クリア信号が加えられる時にのみリセットし得る
。従）て、一旦ＬＡＮボードが１０ＬＤ命令に対する制
御を与えられると、セマフォ７０２はレベル６の人力命
令の生成を阻止する。

ＬＡＣ制御出力指令（ＦＣ−吋）の完了の直後に、装置
ＩＤ入力指令（Ｆ　Ｃ＝　２６）が生じてＬＡＣのＰ　
ＲＯＭ　２０４をしてメガバスに対し１６ビツトの装置
ＩＤを送出させる。このＴＤは、アドレス指定されたア
ダプタ・チャネルに対して付されたＬＡＣとアダプタの
双方を識別する。

このＬＡＣは１組の６４のチャネル番号が割当てられる
。装置ＩＤ人力指令（ＦＣ＝２６）のためには、チャネ
ル・アドレスの６つの最下位ビットが下記の如く２つの
フィールドからなるものとしてＬＡＣにより処理される
。即ち、最上位の２ビットはアダプタの子ボードの位置
を指定し、最下位の４ビツトはアダプタ２１６〜２１１
（と関連するサブチャネルを指定１−る。装置ＩＤ人力
指令に対するこのチャネル番号の符号化は、１０のビッ
ト０〜９をイ１する）１−マットを用いることにより行
なわれる。Ｌ、　Ａ　Ｃホードのアドレスは、最初の４
ビットにあるコードによって識別され、アダプタの位置
はビット位置４〜５に２ビツトを有するコードにより識
別され、最後にアダプタに４５りるサブチャネルがビッ
ト位置６〜９における４ビットによって識別される。

（データの転送） ＬＡＣの設計における主な問題の１つは、システムに対
してどんなタイプのＬ　Ａ　Ｎ　４９続が行なわれたか
に拘らず変更されないままとなるＬＡＣにおける常駐の
通信層ソフトウェアを有することである。従って、常駐
ソフトウェアをレベル６のメガバス側およびＬ　Ａ　Ｎ
インターフェースから絶縁することが必携であった。

これを行なうため選択されかつ依然とし”ＣＬ　Ａ　Ｎ
とレベル６との間の通信およびＬＡＣコントローラ自体
の内部の通信を維持するよう選択されたハードウェアは
、第８図および第９図および第１０図乃至第１３図に典
型的に示されたＬＡＣ制御バッファであった。

次に第８図においては、主記憶装置からのＬ　Ａ　Ｃソ
フトウェアのローディング／ダンピングのため、ＬＡＣ
ＲＡＭ２０２の色々な部分を主記憶装置２１５へダンピ
ングするため、またＬＡＣからのある形態の情報を検索
するためのＬＡＣ制御ブロックが示されている。その動
作は、前に述べたＬＣＢＣ刃出インタｌ０ＬＤを介して
開始される。第８図におけるＬＡＣ制御ブロックのフォ
ーマットは、１６ビツト巾のワードを有し、最初のワー
ド８０１は最初の６ビツトが将来のハードウェアの使用
（ＲＨＵ）のため保留され、ワード８０１の次の４ビツ
トがロード／ダンプ指令自体を発したＣ　Ｐ　Ｕ　２１
４ａ、　２１４ｂのチャネル番号の最下位の４ビツトを
示すように分割されている。ＣＰＵのチャネル番号の残
りの上位ビットは常に０であり、従って１・位の４ビツ
トのみが与えられる。ワード８０１の次の６ビツトは、
ＣＰＵが割込みを受取る時ＣＰ　ＩＪが使用する６４の
可能な割込みレベルの１つを表示する。

ワード８０２は、行なうことができる僅かに３つのその
時可能な機能の内の１つを指定する。これは、操作がＬ
　Ａ　ＣＲＡ　Ｍ　２０２の内容の格納であるかそのＣ
ＰＵにおける主記憶装置２１５に対する転送であるか、
あるいはこれがＬ　Ａ　ＣおよびＲＡＭがＤＰＳ６メモ
リーからロードされる他の方法であるかを指定する。

第３の操作は、ＬＡＣＲＡＭから得られるＤＰＳ６メモ
リーに対する構成情報の格納である。

アドレス・ワード８０３および８０４は、データが出入
り転送されるべきレベル６のメモリー・アドレスの上位
および下位のアドレス部分を格納する。

転送ワード８０５の程度は、ＬＡＣと主記憶装置との間
に転送される情報をバイト数に関して規定する転送の程
度である。

ＬＡＣＲＡＭアドレス・ワード８０６．８０７は、デー
タが出入れされるべきＬＡＣＲＡＭ２０２におけるアド
レスの上位および下位の部分を表示する。情報の読出し
構成のタイプの場合には、その特定のアドレスは、構成
情報が示されるという事実により示唆される。Ｒ３Ｕワ
ード８０８は、必要となる使用が可能なソフトウェアの
使用のため保留されている。

状況ワード８０９は、転送操作の完了と同時にＣＰＵに
対し送られた情報に関する状況を表わす。この操作は、
もし問題があるならば停止し、その状況が状況ワード８
０９において表示されることになる。しかし、もし転送
に問題がなければ、状況ワードは全て零を含むことにな
る。もし問題があるならば、状況ワード８０９の８つの
上位ビットは依然として全て零でなければならない。無
効な機能ビットである次のビットは、要求が何等かの点
で無効であること、およびおそらくは使用されたローデ
ィング／ダンピング機能コードが規定されたコードでは
ないことを表示するため使用される。例えば、次のビッ
トはメモリー満了Ｍ　Ｅ　Ｍ　Ｅ　Ｘ　Ｈであり、１つ
以上のローディング／ダンピング機能が１つの直後に他
が発され、従ってコンＩ・ローラはその全てを取扱うこ
とができないことを表示するが、これはコントローラは
一１時に１つのこのような機能しか処理でないためであ
る。ワード８０９０次のピッｌ−ＲＡ　Ｍ　Ｎ　Ｅは、
ＬＡＣのＲＡＭにおける存在しないメモリーの一部をワ
ードｌ’１０Ｂ　、８０７に定義されるアドレスが指示
することを表示するＲＡＭの非存在ビットである。従っ
て、このビットは、転送かこの問題の故に完了しなかっ
たことを表示する。次のビットＲＡＭＰは、ｃｐｕメモ
リー２１５に列して前記情報を転送するためしＡＣのＲ
Ａ　Ｍ　２０２の読出し過程において、パリティ・エラ
ーがが存在したことを示す。状況ワード＋１０４１のＭ
Ｙビットは、メモリー・イエローの略であり、レベル６
からＬＡＮのＲＡＭへの情報の転送の間、データ読出し
においてエラーが生じたがこのエラーは訂正可能であり
従ってデータはＬＡＣへ送られたことを示す。これは、
レベル６のメモリーに何等かの弱点があるという警告を
示している。

次のビットＮＥＭは、存在しないレベル６メモリーに対
する頭文字で、ワード８０３．８０４により形成される
アドレスを用いることにより、存在しないレベル６のメ
モリー２１５の一部がアドレス指定されつつあったこと
を示す。Ｌ６Ｂビットは、レベル６のバスのパリティ・
エラーがレベル６メモリーからＬＡＣへの情報の転送中
に生じたこと、このエラーがレベル６のメガバス２１６
に沿ってどこかに生じたこと、およびＬＡＣのＲＡ　Ｍ
　２０２に対して与えられたデータがその内部にエラー
を有することを示している。

ワード８０９の最後のビットＭＲはメモリー・レッドの
頭文字で、レベル６のメモリーのＬＡＣメモリーに対す
る転送において、レベル６のメモリーを読出した情報が
不正確であって訂正ハードウェアでは訂正できないこと
、従ってＬＡＣのＲＡＭに対して送られた情報は不正確
であることを示す。ＭＢＺワード８１０は、その中に全
て宇を持たねばならないワードであり、将来の使用のた
めのものである。最後に、完了ワード８１１が状況完了
ピッ１−　ｓ　ｃをイｆし、これは操作の完了と同時に
ＬＡＣコン］・ローラによりセットされ、レベル６のソ
フトウェアに対してワード８０９に存在するどんな状況
でも操作の完了状況を表わすことを示すため用いられる
。

次に第９図においては、前に述べた始動ＩＯ指令に対す
る別のＬＡＮ制御ブロックのフ（−マットが示されてい
る。ワード！Ｉ　０１は、６つの上位ビットが再びハー
ドウェアの使用（ｒｔｓｕ）のため保留され通常は全て
零である１０ビツトのワードである。次の４ビツトはＣ
ＰＵチャネルを識別し、指令を発するＣＰＵのチャネル
番＋３゜の下位の４ビツトを指示し、また始動１１０が
完了する時割込みか行なわれるチャネル番号でもある。

ワード９０１のレベル番号は下位の６ビツトで、操作が
完了する時付勢されるＣＰＵにおける６４の割込みレベ
ルの１つを示す。

Ｒ３Ｕワード９０２は、必要となる目的に対するソフト
ウェアの使用のための空領域である。

ワード９０３．９０４は、マイクロプロセッサ２０１が
特定のプログラムの実行を開始すべきマイクロプロセッ
サ始動アドレスを表わす。一般に、マイクロプロセッサ
が始動される前に、マイクロプロセッサのメモリー２０
２が第８図に関連して前に述べたロード操作によってロ
ードされることになり、また従ってその時の指令の目的
はマイクロプロセッサに対してロードされたコードの実
行をどこから開始するかを通知することである。ＲＳＵ
ワード９０５は、ソフトウェアの将来の使用のため保留
された別のワードである。

ＭＢＺワード９０６　、９０７は、全て零を保持しなり
ればならない２つのワードである。ＭＢＺワード９０８
は、始動操作を終了した時マイクロプロセッサ２０１に
よりロードされる状況完了ビット（ＳＣ）を有し、これ
が割込みされる時ｃｐｔ＋に対して始動Ｉ１０指令が正
確に完了したことを示す。ＭＢＺワード！１０８の残り
は全て零である。

次に第１θ図においては、ＬＡＣに置か４１だメモリー
とレベル６に置かれたメモリーとの間、即ちＲＡ　Ｍ　
２０２からＲＡ　Ｍ　２１５　ヘ（７）前に述べたＬＡ
Ｎ制御ブロックの如き、あるデータ・ブロックを移動す
るためＤＭＡ操作を要求するため用いられる典型的なメ
ールボックス・メツセージが示される。メツセージのヘ
ッダ１００１は、通常、ＬＡＮ制御ブロックの如きブロ
ック転送等のどのタイプの転送が要求されているかな正
（ｉｌｆに規定するタイプ・コードを保イ「する。一般
に、メツセージ・ヘッダは、第１０図ではあたかも唯１
つのワードからなるように示しているが、いくつかの情
報ワードからなっている。Ｒ１１Ｌｌワード１００２は
、ハードウェアの使用のｔ；め保留され、将来の使用の
ための余分な空スペースである。ブロック転送の如きあ
る操作の完了と同時に、このような転送を要求するＣＰ
Ｕは割込みを行なって何が起ったかを通知することを必
要とする。ワード１００３は、このような割込みが要求
される時使用されるべきパラメータを指定する。

しかし、割込みは、ワード１００３の下位の６ビツトか
らなるレベルが全て零ではない場合にのみ送ることがで
きる。ＬＡＣチャネル番号はワード１００３の」ニイ立
の６ヒ゛ツトからなり、ＣＰＵがＬＡＣに対して与えた
指令により最初にアドレス指定された特定のチャネルに
対する割込みにおいて使用される。ワード１００３のＣ
ＰＵチャネル番号は略々第８図および第９図におけるも
のと同じであり、割込みされるべきＣＰＵのチャネル番
号を規定する４ビツト・ワードである。最後に、レベル
・ワードは割込みのレベルを定義する６ビツトのワード
である。メールボックスＩＤ戻しワード１１０５．１１
０６は、実際に行なわれるべき操作を求め、従って操作
自体が完了した時通知されるべきプロセスを表わすＬＡ
Ｃ内のメールボックス２０２ａを識別する。状況ワード
１００７は、操作が終了する時に、メモリーＤＭＡプロ
セスにより戻される。ビットの定義は、第８図の状況ワ
ード８０９と類似している。レベル６のメモリー・アド
レス・ワード１００８、＋００！Ｉは、出入り転送が生
しべきレベル６のメモリー・アドレスの上位および下位
の部分を定義する。

範囲ワード１０１０は、どれたけ多くのワード／バイト
かに操作おいて転送されるべきかを規定する。ＬＡＣの
ＲＡＭアドレス・ワード１０１１および１０１２は、情
報が得られあるいは送られるべきＬＡＣのＲＡＭ内のア
ドレスを定義する。

ＲＳＵワード１０１３は、ハードウェアの将来の使用の
ため保留されている。

次に第１１図においては、ＬＡＮ上にメツセージを送る
ための典型的なデータ転送要求としてアダプタ・インタ
ーフェースのソフトウェア・プロセスに対して送られる
メールボックスのメツセージが示されている。これは、
Ｉ　ＥＥＥ規格委員会のインターフェースを備えた異な
るタイプのＬＡＮの使用を許容する。メツセージ・ヘッ
ダ１１０１は、送出されるべきメツセージの性格を定義
するタイプ・コード、局部情報通信網（ＬＡＮ）に送出
されるべきデータがＲＡＭ２０２　、２１４のどこに置
かれるかを定義するバッファ・アドレス記述子の如きい
くつかの情報ビットを保有する。８つの下位ビットから
なるフレーム制御ワード１１０２は、トークン・バスま
たはｌ・−クン・リング・タイプのフレームにおけるフ
レームのタイプを表示するため使用される。Ｒ３Ｕワー
ド１１０３は、ソフトウェアの使用のため保留された領
域である。メールボックスＩＤ戻しワード１１０４．１
１０５は、行なわれるべき送出／転送のため求められる
プロセスのメールボックスを識別し、その結果操作が完
了した時プロセスが識別できるようにメツセージがメー
ルボックスに置かれるようになっている。

状況ワード１１０６は、戻すことを欲することを判定す
るどんなソフトウェアによっても基本的に定義される。

タイプ／データ長さワード１１０７は、Ｃ３ＭＡ／ＣＤ
およびイーサネッ１へ・フレームにおいて使用される。

イー゛す°ネット・タイプのＬＡＮがＬＡＣに対して接
続される場合にに１、これはフレームの長さを示すが、
もしＣ３ＭΔ／ＣＤタイプのＬＡＮがＬＡＣに接続され
るならば、これは使用されるＩ　ＥＥＥ規格＋１０２．
：１項規定のフレームタイプを示す。宛先アドレス・ワ
ード１１０８は、メツセージが送出されるべき局のアド
レスを定義する。最後に、Ｒ８ＵワードＩ　Ｉ　Ｏ！ｌ
はソフトウェアの使用のため保留される領域である。

第１２図および第１３図においては、Ｉ１０指令の一時
的な待ち行列として割当てらＪ］るＲ　Ａ　Ｍ記憶領域
の場所および配置が示されＣいる。第１２図は、バイト
・アドレス８００’１００〜＋１００７００に置かれた
異なる待ち行列番号１３０１〜１３０４を示す。第１：
１図は、待ち行列における典型的なエン１、りを示して
いる。ワード１２旧は、一時的に格納されるチャネル番
号を示すが、アドレス・ワー１’１２０２、１２０３は
主記憶装置に転送される情報の上位および下位のアドレ
スを示している。範囲ワード１２０４は、転送されるべ
き情報におけるバイト番号を示す。

（インターフェース（ＩＦ）のソフトウェア）第１４図
乃至第１８図は、種々のＩＦソフトウェア・プロセスお
よび割込みルーチンの高いレベルの機能応答性を更に詳
細に示す１組のフローチャートである。

先ず第１４図においては、ＬＡＣコントローラにおける
Ｉ１０ディスパッチ・プロセスにより行なわれる操作の
フロー図が示されている。割込み待ち時間１４０１は、
１つのＩ１０指令割込みがこのルーチンにより達成でき
る前のマイクロプロセッサの時間量を表わす。Ｉ１０指
令がＬＡＣコントローラによって受取られる時は常に、
コントローラが割込みを処理することができるように、
マイクロプロセッサ２０１がこれに応答して操作を切換
えるための有限時間が存在する。

ＡＬＬＯＣＡＴＥ　　Ｍ　Ｂ　Ｘブ０ツク１４０２は、
Ｉ１０ディスバッチ・プロセスが丁度受取った許りのｌ
０ＬＤ指令についてＬへ〇コントローラ内のある他のプ
ロセスを知らせることができるように１つのメツセージ
・ブロックを割当てるため、ＬＡＣコントローラの核の
ソフトウェアに対する呼出しである。ディスバッチ・プ
ロ」！スにより行なわれる実際の操作は、ディスバッチ
・テーブル１４０３に対する指標により定義される。

このディスバッチ・テーブルは、Ｉ１０指令がアドレス
指定されるチャネル番号、ならびにＩ１０指令の一部で
あり以下に述べる機能コードによって指標が付される。

従フて、ディスバッチ・プロセスは、どのプロセスか通
知されるべきかを見出すためディスバッチ・デープルを
用いて指標付けを行なう。もし通知されるべきプロセス
がなければ、ディスバッチ・メツセージをアセンブルし
て次のスデップＳＥＮＤＭＳＧ１４０７におけるメツセ
ージを送出することにより、命令がメガバス層の管理に
対してディスバッチされる。次いでＴ’　／　Ｏ指令は
、何がこれと関係を有するかを判定する役割を有する層
管環プロセスに対して送出される。妥当なメールボック
スＩＤがブロック１４０１で見出されるとすれば、その
時プロセスはｌ０ＬＤ情報を含むディスバッチ・アセン
ブル・メツセージ１４０６をアセンブルし、このメツセ
ージはＳ　Ｅ　Ｎ　Ｄ　Ｍ　Ｓ　Ｇ　１４０８を介して
これが取扱えるために識別される特定のプロセスに対し
て送出される。ＤＭＡメツセージの通常の場合には、こ
れが人力操作または出力操作のどちらに対するＩ１０指
令であるかに従って、移送／送信プロセスまたは移送／
受信プロセスのいずれかに対して送出されることになる
。待ち行列１４０９においてエントリがある時、このプ
ロセスが実行中に受取られた指令が更にあるならば、デ
ィスバッチ・プロセスは再びＡＬＬＯＣＡＴＥＭＢＸブ
ロック１４０２へ飛越して次の指令に対するプロセスを
反復する。待ち行列１４０９にこれ以上のエントりが存
在しなければ、ディスバッチ・プロセスは１４１０にお
いて終了する。

次に第１５図および第１６図においては、ＬＡＣコント
ローラにおいて実行するＤＭＡプロヤスのフロー図が示
されている。このプロセスに対しては、実際に２つの部
分がある。１つの部分は第１５図に示され、これはＤＭ
Ａ操作の完了と同時に割込みと同時に実行するメモリー
ＤＭＡプロセスの部分である。第１６図に示されるプロ
セスの他の部分は、メールボックス２０２ａが要求を受
取ったかどうかに４Ｎ　イｒ　している。

最初に第１６図によれば、操作はＬＡＣコントローラに
おけるプロセスの１つからメモリーＤＭＡ操作に対する
要求が受取られる時に開始する。このプロセスが実行を
開始するためには、最初１．：ｃＯＮＴＥＸＴ　　Ｓ　
ＷブＯツク１６０１をスワップすることが必要である。

次に核のソフトウェア呼出しＢＲＥＣＶブロックｌ　ｆ
ｉ　０２は、その入力するメールボックスにおりる要求
が７Ｔ−７「するかどうかを判定させられる。もしある
操作を行なうプロセスに対する要求がない場合には、プ
ロセスは停止して、ＢＲＥＣＶ命令１６０２以外−切の
ステップに進まない。もしある操作に対する要求がある
場合には、セマフォ検査ブロックＳ　Ｅ　ＭＡＷＡ　Ｉ
　Ｔｌ２Ｏ３が、割込みプロセスが既にＤＭＡコントロ
ーラに関するある他の操作を行なっていないこと、即ち
既にＤＭＡ操作が進行中であることを確認するため、割
込みプロセスに対して全てのセマフォを維持するＯ８核
に対する呼出しにより行なわれる。もしその時ＤＭＡ操
作が進行中でなければ、プロセスはステップ１６０４へ
進み、ここでメガバス・レジスタおよびＤＭＡコントロ
ーラをＤＭＡ転送の実行のため必要な情報でロードする
。このローディング操作が完了すると、プロセスはステ
ップ１６０３において前に調べたセマフォのセマフォ・
ビットＳ　ＥＭＡＷＡ　Ｉ　Ｔ１６０５を（ＯＳ核に対
する呼出しにより）セラｌ−１，、セマフォ・ビットが
セットされる間これ以上のＤＭＡ操作が行なわれないよ
うにする。ステップ１６０６においては、フラッグを調
べて完了した操作に対する割込み要求が未だＣＰＵによ
る受入れを待機している（即ち、「保留状態」）かどう
かを知るため調へられ、もし保留状態になければ、メー
ルボックス戻しメツセージがその操作を要求したプロセ
スへ送られる。ステップＳＥＮＭＳＧ、ＲＥＴＵＲＮＭ
　Ｂ　Ｘ　＋６０７においては、戻しメツセージが完ｒ
したＤＭＡ操作に対して送られる。（丁度進行中である
特定のＤＭＡ操作に対する戻しではない。）次いで、ソ
フトウェアは再びステップＢ　ＲＥ　ＣＶ　１６０２へ
飛越して、ある操作を行なうためそれに対する要求がな
りれば停＋１．する。

別の待機中の要求が存在するならば、ソフトウェアはス
テップＳ　Ｅ　Ｍ　Ａ　Ｗ　Ａ　Ｉ　Ｔ　１１ｉ０３に
おいて停止するが、これは操作が開始した時ステップＩ
　［ｉ　０５において丁度制御されたセマフォである。

特定のＤＭＡ操作が完了すると、プロセスのフローは第
１５図へ切換ねる。割込みが認識さあワれて実行を開始
する前に、再び割込みの待す時間１５０１がある。一旦
プロセスが継続すると、デスＩ・１５０２が行なわれて
プロセスがレベル６と１．、、　Ａ　Ｃコントローラと
の間の収集／散布タイプのデータ転送を取扱うことがで
きるかどうかを判定する。

もしこれが収集／散布タイプの操作であれば、操作はス
テップ１５０３．１５０７．１５１１に進み、ここでプ
ロセスが必要な別の転送の収集／散布操作を継続できる
ように、ＤＭＡコントローラがセットアツプする。収集
／散布タイプのデータ転送がないために唯１つの転送が
行なわれるならば、プロセスはエラー検査ステップ１５
０４へ進んで、パリティ・エラーまたはメモリーが存在
しない等のエラーがあるかどうかを判定する。エラーが
存在する場合は、状況メツセージ１５０５が生じたエラ
ーのタイプに関してアセンブルされる。

メツセージが要求側のプロトコルへ戻され得ることを示
すフラッグがステップ１５０８でセットされる（このフ
ラッグは、ステップ１６０６において触れたものと同じ
フラッグである）。ステップ１６０３において触れたセ
マフォはここでステップ１５０９において解放され、そ
の結果プロセスの第２の部分が次の操作を実行して処理
でき、ステップ１５１２において終了する。ステップ１
５０４においてエラーが存在するならば、ステップＩ　
５０１ｉに４５いてレベル６が操作の完了と同時に割込
みされなければならないかどうかを判定するため検査が
行なわれる。（これは、割込みの要求があることを示す
、前に述べたＤＭＡ要求においてレベル・コードを有す
ることにより判定される。）エラーが存在しなければ、
エラーなしにＤＭＡ操作が完了されたことをレベル６に
対して表示するため、レベル６への割込みがステップ１
５１Ｏにおいて行なわれる（あるいは試みられる）。操
作にエラーが存在するならば、割込みは試みられない。

その代り、状況メツセージ１５０５が要求するプロセス
へ戻されて、これに対し操作が存在したことを表示する
。

次に第１７図においては、ＬＡＣコントローラの割込み
を行なうためのアダプタ割込みルーチンのフロー図が示
さ打ている。これは、アダプタ２１６〜２１９の１つか
割込みをＬΔＣコントローラに対して送られである１Ｎ
！作を完ｒしたこと、あるいはある異常事態が起りこの
事態に関−ｊ−るあるソフトウェア・プロセスを通知す
ることを要求する時、ＬＡＣコントローラによって付勢
される。従って、ステップ１７０１．１７０２．１７０
３．１７０５および１７０４からなるループにおいては
、どのアダプタが割込みを行ないつつあるかを割込みソ
フトウェアが判定するループが存在する。

４つの可能な全てのアダプタからの割込みが１木のワイ
ヤ上で一緒に結ばれるため、ソフトウェアは各アダプタ
に対してこれが割込みを要求するアダプタであるかどう
かについて質疑を行なわなければならない。従って、こ
のループは各アダプタの順次のテストおよびどのアダプ
タが割込みを要求したかを判定する試みを示している。

これが割込みを行なった特定のアダプタを判定すると、
この割込みルーチンはステップ１７０６．１７０７．１
７０８へ分岐して、割込みのための理由に依存するメツ
セージを形成する。ステップＳＥＮＤＭＳＧＭＡＣＮ　
　ＴＸＩ７０７におイテ、転送を行ナウことを要求され
た旨のメツセージが丁度転送要求を終了した詐りのアダ
プタから送られる。ステップＳＥＮＤＭＳＧ　　ＭＡＣ
Ｎ　　ＲＸ　１７（１１１は、アダプタがＬＡＮから入
るメツセージを受取り、従ってこのアダプタが特定の状
況を処理するためメールボックス・メツセージを送るこ
とを欲するという事実を表示する。ステップＳＥＮＤＭ
ＳＧＭＡＣＮ　　ＬＭＩ７０６は、事象の発生および事
象の処理のためＭＡＣ層の管理プロセスに対１−るメー
ルボックスのメツセージの送出を表わす。

最後にメツセージの送出の完了後に、割込みルーチンが
ステップ１７０９で終了する。

次に第１８図においては、あるアダプタの特定のＭＡＣ
プロセスが示され、特定のアダプタに苅する異なる３つ
のＭＡＣプロセスのフローを表わす。このプロセスは、
再びコンチクスト・スイッチ１８０１を介して開始され
、このスーｒツヂが全てのメールボックスのメツセージ
を受取るかあるいはコンチクストを切換えてこれを受取
る。ステップＢＲＥＣＶ　　ＭＡＣＬＭＩ８０２、ＢＲ
ＥＣＶ　　ＭＡＣＲＸＩ８０１またはＢＲＥＣＶＭ　Ａ
　ＣＴ　Ｘ　１１１０４は、これがそのメールボックス
において第１７図に示されたアダプタ割込みプロセスか
らメールボックスのメツセージを受取る時に付勢される
ことになる。これらのプロセスの１つのみがメツセージ
の受取りと同時に付勢される。ＭＡＣ層の管理ステップ
１８０２．１０８５は、付勢されると、これにメツセー
ジを送出することにより局管理プロセスを通知する如き
状況に応じたある動作を行なうことになるか、あるいは
単にアダプタ自体をリセットする。ＢＲＥＣＶＭＡＸ　
　ＲＸステップ１８ｏ３において１つのメツセージが受
取られる時、メツセージの処理においてＭＡＣアダプタ
がイ吏用したプロセスがバッファを置換する。ＭＡＣア
ダプタは、データを入れるため使用できる予め定められ
た数のバッファを要求し、メツセージを入れるため使用
されたものはアダプタが更に別のメツセージに対して用
意ができるために置換されなければならない。これが一
旦行なわれると、プロセスはメツセージおよびアダプタ
にエラーが存在するかどうかを判定する（ステップ１８
０８）。もしエラーが存在するならば、メツセージは捨
てられる（ステップ１８１１）。もしエラーがなければ
、プロセスはこのメツセージを更に処理するため論理リ
ンク制御層のソフトウェア・プロセスへ送る用意のため
ＭＡＣヘッダ１８】４をストリップ・アウトする（これ
は３０１に：１．５りるＣＳソフトウェア・プロセスの
１っである）。ステップＡ　Ｌ　Ｌ　ＯＣＡ　Ｔ　Ｅ　
１８］５におい′Ｃは、メモリーの１ブロツクが１つの
メールボックスのメツセージのセットアツプの目的のた
め割当てられる。従って、ステップ１８１６においてメ
ツセージがアセンブルされて、ステップ１８１８におい
て論理リンク制御プロセスへ送られる。ステップ１（Ｉ
Ｉ（ｌおよび１８２０においては、必要に応じてＭＡＣ
プロセスが、アダプタに対する代りのバッファの生じ得
る将来の必要を予期して、空のバッファを得る。

もし送出操作が行なわれたならば、ステップＢＲＥＣＶ
　　ＭＡＣＴＸＩ（ｌｆ１４１ｃＪ：す送出操作の完了
を表示するメツセージが受取られる。このメツセージは
、どのタイプのメツセージであるか、即ち、メツセージ
が完了を示すアダプタ割込みルーチンから受取られたか
、あるいはメツセージが送出を要求するリンク層制御（
ＬＬＣ）から受取られたかを判定するため調べられる。

メツセージが完了の１つであるとすれば、完了戻しメツ
セージがステップ１８１０においてアセンブルされ、ス
テップ１８１３においてＬＬＣへ送られる。一旦これが
行なわれると、プロセスはその待ち行列において送出さ
れるメツセージが更にあるかどうかを判定する（ステッ
プ１８２４）。もし別のメツセージが存在すれば、プロ
セスはステップ１８２５へ進み、ここで待機中のメツセ
ージを送ることができるようにアダプタに対して要求が
発される。もしステップ１８２４において待ち行列に待
機するメツセージがないことが判定されるならば、単に
アダプタがもはやあることの実施に使用されていないこ
とを示すアダプタ待機ビットがセットされ（ステップ１
１１２１３）　、ＢＲＥＣＶＭＡＣＴＸの受取りメール
ボックスに対して再び循環する（ステップ１８０４）。

一方、もし送出のためＬＬＣから要求を受取るならば、
送出を行なわないＭＡＣのソース・アドレスを定義する
必要なヘッダがステップ１８０９において加えられ、ア
ダプタ待機ビットがステップ１８１２において調べられ
て、アダプタが全く何もしない間に要求が入ったかどう
かを判定する。アダプタが何かすることを待機していた
場合には、プロセスはステップ１８２１へ進み、直ちに
送出要求をこのアダプタへ送出してアダプタ待機ビット
をリセットして（ステップ＋８２３）　、アダプタがこ
の時使用中であることを表示する。一方、ステップ１８
１２においてアダプタが既に何かの実施のため使用中で
あった時要求が入ったことが判定されるならば、この要
求はアダプタの待ち行列へ加えられる（ステップ１８２
７）。

次に第１９図においては、ＬＡＣ送出のフローが示され
る。ステップ１においては、ＣＰ　Ｕ　２１４ａ／２１
４ｂにおけるＬＡＣ駆動ソフトウェアがｌ０ＲＢ１９０
３における情報からメモリーへＬ　ＣＢ　Ｉ！１０２を
セットアツプする。ＬＣＢは要求された処理および機能
およびパラメータを定義する情報を保有し、また送出さ
れるべきデータを保有するメモリーにおけるバッファを
定義する物理的アドレスおよび範囲を保有する。ＬＣＢ
はまた、ＬＡＣからの戻り状況のためのスペースを含む
。

ステップ２においては、ＬＡＣドライバ１９０１がＬＡ
Ｃに対する入出力ロード指令（ＩＯＬＤ）を発する。こ
の指令により与えられたアドレスがＬＣＢを指し、「範
囲」のパラメータは２つのフィールドを有する。即ち、
上位の８ビツトが機能コード・フィールドであり、下位
の８ビツトがＬＣＢの大きさを定義する。ｌ０ＬＤ情報
がメガバス２１６から取出され、ＬＡＣハードウェアＤ
ＭＡコントローラにより一時的な待ち行列１９０２に置
かれる。このため、指令を調べるＩ１０ディスバッヂ・
プロセス（ＩＯＤＩＳＰ）を伴う割込みっを生じ、ｌ０
ＬＤが妥当であることを判定して、ディスバッチ・テー
ブルを照合するためチャネル番号を用いて更に処理を行
なう指令を追跡する場所を判定する。この場合、ルーチ
ンは（ＡＬＬＯＣＡＴＥ呼出しを介して）ＲＡＭブロッ
クを取得し、ＬＣＢポインタの１０ＬＤ情報をこのブロ
ックに入れ、これを（ＳＥＮＤＭＳＧ呼出しを介して）
ＣＳプロセスのメールボックスへ送る。Ｌ　ＣＢポイン
タの１０ＬＤ情報メツセージ・ブロックのフォーマット
については前に述べた。もし待ち行列に別のＩ１０指令
があるならば、Ｉ１０ディスバッチ・プロセスもまたこ
れらを処理することになる。Ｉ１０ディスバッチ・プロ
セスにより１１１られる全てのメツセージ・ブロックは
、ある他のプロセスにより（例えば、ステップ１２にお
いて）自由状態のメモリーへ戻されなりればならない。

ステップ３においては、ＣＳプロセス＋００？＋がＯ３
による実行（これにアドレス指定されたメールリポ・ン
クスのメ・ンセージの１反に）についてスケジュールさ
れ、プロセスがメールボックスのメツセージを検索し、
ＬＣＢイメージ（ＬＣＢ　Ｔ　）　１０９７に対するＲ
ＡＭブロックを保全した後、ＬＣＢのＤＭＡを要求する
メモリーＤＭＡ要求プロセス１０９６のメールボックス
に対するメツセージをこのＬＣＢＩへ送出する。ＣＳプ
ロセス１０９５は、もしこの時他にすることがなければ
、それ自体を中断する。

ステップ４においては、メモリーＤＭＡ要求プロセス１
０９６がＤＭＡコントローラをしてＬＣＢ１９０２をＬ
ＣＢ　Ｉ　１９０７にコピーさせる。この操作の完了と
同時に、ＤＭＡコントローラはマイクロプロセッサ２０
１に割込みを行ない、このためメモリーＤＭＡプロセス
を再び関与させる。

このプロセスは、状況情報をＣＳプロセスにより送出さ
れたメツセージ・ブロックに置き、次いでこのブロック
を（ＳＥＮＤＭＳＧ呼出しを介して）指定された戻りメ
ールボックスへ戻す。ステップ第３図のＣＳプロセスに
よってブロックのＲ３Ｕフィールドに最初に置かれた情
報は、このステップが完了した特定のＤＭＡ操作を識別
することを許容する。

ステップ５においては、ＣＳプロセスがステップ４のメ
ールボックスのメツ−レージに応答する。ＬＣＢＩの検
査および■、６のバッファ・レンジの合計を計算した後
、このプロセスはＧＥＴＢＵＦ呼出しを行なってデータ
のメツセージを保持する充分な大きさのＲＡＭバッファ
を取得し、次いでメールボックスのメツセージをメモリ
ーＤＭＡプロセスに対して送出し、主記憶装置からＲＡ
Ｍにおけるこのバッファに対するデータの移動を生じる
。典型的なメツセージ・ブロックのフォーマットは第１
０図および第１１図に示されるが、ＬＢバッファ・リス
トはＬ　ＣＢ　Ｉ　１９０７から得られ、Ｌ　Ｅ　Ｖ　
Ｅ　Ｌフィールドは零でなければならない。

ステップ６においては、メモリーＤＭＡプロセスがＤＭ
Ａコントローラ２０Ｂをして主記憶装置からのデータを
ＲＡＭバッファ２０９にコピーさせる。このプロセスは
、必要に応じて主記憶装置に対する「収集」タイプのＤ
ＭＡな支持しすることになり、ＬＡＣのＲＡＭに関して
はＤＭＡは常に論理的に単一のバッファにおいて行なわ
れる。ＤＭＡの完了と同時に、メモリーＤＭＡプロセス
が再び関与させられ、メツセージ・ブロックに状況を置
いてこれを指定されたくＣＳプロセスの）戻りメールボ
ックスへ戻す。

ステップ７においては、ＣＳプロセスがステップ６のメ
ールボックスのメツセージに応答する。

このプロセスはメールボックスのメツセージをメモリー
ＤＭＡプロセス１９０６に対して送出し、これをしてメ
モリーにおけるＬ　ＣＢ　１９０２で完了する状況をセ
ットさせかつＣＰ　Ｕ　２］４ａ／　２１４ｂに割込み
を生じさせる。暫く後で、ＬＡＣドライバは完了の状況
をｌ０ＲＢ１９０３に対してボストする。もしメツセー
ジがＴ　ＥＥＥ規格８０２項規定タイプのＬＡＮに送出
されるならば、ＣＳプロセスはヘッダ・フィールドを生
成してこれをＲＡＭバッファ２０９に対して接頭情報と
して加えなければならない。ＣＳプロセスはまた、その
ヘッダを先頭に付すためＭＡＣプロセスに対するバッフ
ァの初めに別のスペースを残しておかなければならない
。Ｃ３ＬＬＣプロセスは、メールボックスのメツセージ
をアセンブルして（ステップ１９０Ｂ）　、これを適当
なＭＡＣプロセスへ送出する（ステップ１９０９）。

ステップ８においては、ＭＡＣ送出プロセスは、処理す
べき高い優先順位の要求があるならば、この要求を待機
させることができる。できるたり早くこのプロセスはこ
の要求をアダプタ２１６〜２１９へ送る。このアダプタ
はメツセージ・フレームの接頭付け（ＳＡおよびＦＣ）
を完了し、媒体アクセス・ルールが許容する時、正確に
フォーマット化されたフレーム（前置き部、区切りおよ
びＦＣ３を含む）をアダプタのＰＨＹＳ層の設備を介し
てＬＡＮへ送出する。送出が完了した時、アダプタのＤ
ＭＡコントローラが割込みをＬ　Ａ　Ｃのマイクロプロ
セッサ２０１に対して送出する。

ステップ９においては、アダプタ割込みルーチンが、ア
ダプタからの最後の状況を取１１ｊずＭＡＣ送出プロセ
スを伴なう。ＭＡＣ送出プロセスはＲＡＭバッファを解
放する（ＦＲＥＥｒｌＵＦ呼出し）。もし保留状況の他
の送出要求があるならば、プロセスはそれをアダプタへ
送ることになる。

第１９図においては、ここに述べた送出フローが明瞭に
するため１筋のフローしか示していないが、実際には如
何なる時もＩｔ々の段階において多くの処理されるフロ
ーが存在する。

各ソフトウェア・プロセスが書込まれ′Ｃ１可能ならば
マイクロプロセッサを任意に放棄する前にその未済のタ
スクの全てを完了しようとするため、送出されるメツセ
ージ１■に行なわれるコンチクストの切換え数は、典型
的なロードの下では唯１つのメツセージの流れを考える
時以上に小さい。

検索ったメツセージを処理するため、ある用途が１つの
メツセージがＬＡＮから受取ら４するか、あるいは考え
られる人力メツセージを予期して１つのバッファを割当
てることを欲するかに従って、２つの方式の１つが使用
できる。第１の即ち読出し通知の場合には、２つのｌ０
ＬＤが発されねばならず、また２つの割込みがメツセー
ジ毎にＣＰＵへ送出されねばならない。第２の／場合に
は、主記憶装置のスペース要件が、１つのメツセージを
待機して結ばれるバッファの故に犬きくなろうとする。

受取りのフローの説明は、ＣＳソフトウェア・プロセス
の対話、ＩＦソフトウェア・プロセス、ハードウェア割
込みおよび割込みファームウェアが類似ｊ−るため、送
出の場合程詳細には行なわない。

受取り操作のためには、送出操作の場合のように、ＣＳ
ソフトウェアがメモリー管理からのデータ・バッファを
要求することは必要ない。

その代り、ＩＦソフトウェアのＭＡＣプロセスは自動的
に各アダプタ毎のいくつかの論理バッファを使用でき、
このバッファは各々最も大きい可能性のあるメツセージ
でも保持するに充分な大きさである。妥当メツセージが
受取ら４また後、ＭＡＣプロセスのデータ表示ルーチン
はバッファを適正なＣＳプロセスへ通ずことになる。

第２０図に示される読出し通知の場合には、ＣＰＵソフ
トウェアが「読出し通知ＪＬＣＢ２００２と呼ばれる一
連のＬＣＢを出力ＬＣＢポインタのｌ０ＬＤ指令を介し
てＬＡＣに対して発する。

これ・らは、ＣＳソフトウェアがメツセージの到着なＣ
ＰＵソフトウェアに通知するため使用することができる
ＬＣＢを生じるように作用する。メツセージの到着がこ
の手段により示される時、ｃｐｕソフトウェアはＲＥＡ
Ｄ　　Ｉ、ＣＢを生じて、主記憶装置においてメツセー
ジが置かれるべき場所を指定し、また一般に別の読出し
通知ＬＣＢを発して使用されたものを置換する。

この方式により、データが直接アプリケージジンのバッ
ファに対して入力されることを可能にする。読出しＬＣ
Ｂは、あるソフトウェアが定義するＬＣＢ自体における
表示により、読出し通知ＬＣＢから微分される。

ステップ６においては、ＣＳプロセス２００６がそお読
出し通知ＬＣＢのリストを照合して、丁度受取った特定
のメツセージに関するものがあるかどうかを調べる。も
しなければ、メツセージはＲＡＭに保持される（しかし
、適当なＬＣＢがなくある妥当な時間が経過するならば
、プロセスはこのメツセージを捨てるよう強制すること
ができる）。通常の場合には、ＣＳプロセスはメモリー
２１５におけるＬＣＢに対し送られるべきメツセージの
ヘッダ１００１から情報をアセンブルし、メールボック
スのメツセージ・ブロックをアセンブルし、これをメモ
リーＤＭＡプロセス２００７へ送ってこの情報の読出し
通知Ｌ　ＣＢ　２００２に要求する。メツセージ・ブロ
ックにおいては、ＣＰＵチャネルおよび割込みＬＥＶＥ
Ｌフィールドが、チャネル番号の場合のように、元のｌ
０ＬＤに与えられる情報を反映する。（参照第８図） ステップ７においては、ＤＭＡコントローラ２００７が
情報を読出し通知Ｌ　ＣＢ　２００２へ送ってマイクロ
プロセッサ２０１に割込みを行ない、このマイクロプロ
セッサをしてメモリーＤＭＡプロセス２００７を再び関
与させる。このプロセスは、この時、要求された割込み
をＣＰＵに対して送り、これが行なわれた時ステップ６
のメツセージ・ブロックを戻りメールボックスへ戻す（
ｃＳプロセス）。

ステップ８においては、ＣＰＵソフトウェアがこの割込
みに応答し、未済のｌ０ＲＢのリストを照合することに
より、あるいは他の手段によって、主記憶装置のどこに
このデータ・メツセージが置かれるべきかを判定する。

この時、ＬＡＣドライバ２００Ｉがメモリーに読出しＬ
ＣＢをセットアツプする。このＬＣＢは、ステップ６の
識別子を保有しく従って、Ｌ　Ａ　ＣにおけるＣＳプロ
セスがどのメツセージを送るべきかを識別することがで
きる）、またこのメツセージが置かれるべき主記憶装置
の領域（−１１１数または複数）を指定する。

ステップ９においては、ＬＡＣドライバ２０旧が１０Ｌ
ＤをＬＣＢを指示するＬＡＣに対して発する。通常の方
法では、ＩＦソフトウェアがＬＣＢポインタ情報２００
５をＣＳプロセス２００６へ送る。

ステップＩＯにおいては、ＣＳプロセスがメモリーＤＭ
Ａプロセスに対する要求を生じてＬＣＢをＲＡＭにおり
るＬ　ＣＢ　Ｔ　’２００Ｂに対してコピーする。

ステップ１２においては、ＣＳプロセスはＬＣＢＩを調
べて読出し操作が介在することを判定する。このプロセ
スは、Ｌ６のバッファの全体サイズを計算し、ＬＣＢ状
況に対するレンジの残り値を計算して最後の状況をＬ　
ＣＢ　Ｉ　２００８に置き、このプロセスがメモリーＤ
ＭＡプロセスに対して要求を発してデータ・メツセージ
をＲＡ　Ｍ　２０９から主記憶装置２１５へ移動させ、
かつ最後の状況をＬＣＢＩからＬＣＢへ送らせてＣＰＵ
に割込みを行なわせる。

ステップ１３においては、ＤＭＡコントローラがデータ
２０１２をバッファＲＡＭから主記憶装置ヘコピーして
、必要ならば、ＤＭＡプロセスの制御下で「散布ＤＭＡ
Ｊを行なう。データ転送が成功裡に完了すると、ＤＭＡ
プロセスがＬ　ＣＢ　Ｉ状況をＬＣＢにコピーするブロ
ック転送を行ない、ＣＰＵの割込みを行なう。これが完
了すると、メモリーＤＭＡプロヤスがメールボックスの
メツセージ・ブロックを戻りメールボックスへ戻す（ｃ
Ｓプロセス）。

ステップ１４においては、ＣＳプロセスがデータ・バッ
ファ、ＬＣＢＩバッファ４ｊよびメールボックスのメツ
セージ・ブロックを角ｑｈ父することができる。

本文の記述および図面は明瞭にするため１つのフローの
筋しか示さないが、実際にはどの時点における種々の段
階において複数のフローが存在する。各ソフトウェア・
プロセスはマイクロプロセッサの放棄前にその全ての未
済タスクを完了しおうと′１−るように書込まれる攻に
、受取られるメツセージ毎に行なわれるコンチクストの
切換え数は、典型的なロードの下では単一のメツセージ
筋のみを考える時よりも小さくなる。

図には示さない読出しＬＣＢの場合には、ＣＰＵは読出
しＬＣＢを指示するｌ０ＬＤを発し、各読出しＬＣＢは
最も大きい可能性のあるメツセージを保持するに充分に
大きなシステム・メモリーのバッファに対するポインタ
（単数または複数）を有する。ＣＰＵに対しては、即ち
データおよび最後の状況が送られた後では、唯１つの割
込みしか送る必要がない。

本発明の一実施態様について示し記したが、当業者は本
発明を実施において多くの変更および修正が可能であり
、しかも頭書の特許請求の範囲に示した主旨および範囲
に含まれることが理解されよう。従って、本発明は特許
請求の範囲によってのみ限定されるべきものである。

【図面の簡単な説明】

第１図は本発明を用いたＬＡＮシステムを示す概略図、
第２図は本発明を示すブロック図、第３図は本発明の作
用構造を示すブロック図、第４図　　　　　°　゛　は
本発明の分割バス特性を示す論理的ブロック図、第５図
は本発明のＬＡＮコントローラ帰属バスを示す論理的ブ
ロック図、第６図はＬＡＣと取（＝Ｊけられたアダプタ
との間に使用される物理的インターフェースを示す図、
第７図は本発明の複ＣＰＵインターロック特性を示す論
理的ブロック図、第８図は主記憶装置からのＬＡＣソフ
トウェアのローディングおよびダンピングのためのＬ　
Ａ　Ｃｌｌｉ制御ブロックを示す概略図、第９図は始動
Ｉ１０指令のためのＬＡＮ制御ブロックを示す概略図、
第１０図はデータ・ブロックを移動するためＤＭＡ操作
を要求するために用いられる典型的なメールボックスを
示す概略図、第１１図はメツセージを送出するためのハ
ードウェア・フォーマットを示ず概略図、第１２図およ
び第１３図はＲＡＭにおりる一時待ち行列を示す図、第
１４図はＬＡＣコントローラにおけるＩ１０指名プロセ
スを示すフロー図第１５図および第１６図はＬＡＣコン
トローラにおけるＤＭＡプロセスを示すフロー図、第１
７図はＬＡＣコントローラに対する割込みのためのアダ
プタ割込みルーチンヲ市スフロー図、第１１）図はアダ
プタの３つの異なるＭＡＣプロセスを示すフロー図、第
１９図はＬＡＮ制御ブロックのＬＡＣ送信フローを示す
概略図、および第２０図はＬＡＮ制御ブロックのＬＡＣ
受取りフローを示す概略図である。 １００・・・局部情報通信網（ＬＡＮ）、１０１・・・
局部領域コントローラ（ＬＡＣ）、１０２・・・レベル
６システム（ｌｌｏｎｅｙｗｅｌ　１社製）　、　＋０
３　・・・メガバス、１０４−・・他のＬＡＮ、１０５
　・・・イーサネット（１ｉＬｌ＋ｃｒ−ｎｅｔ）、１
０６・・・メインフレーム・コンピュータ・システム（
ＤＰＳ８）、１０７・・・新規な多重回線コントローラ
（ＮＭＬＣ）、２００・・・マイクロプロセッサ・バス
（μ／ｐ）、２０１・・・市販のマイクロプロセッサ（
ＭＣ６８０（１０）　、　２０２・・・プログラムＲＡ
Ｍ、２０３・・・タイマー装置、２０６・・・バス・カ
ブ、　ラ、２０７・・・メガバス・インターフェース、
２０８・・・ＤＭＡコントローラ、２０９・・・データ
・バッファＲＡＭ、２］０〜２１３・・・アダプタ接続
部、２１４・・・ＤＭＡバス、２１５・・・主記憶装置
、２１６・・・メガバス、３０１・・・ＣＳソフトウェ
ア・プロセス、３０２・・・システム管理プロセス、３
０３・・・ブリッジ通信核Ｏ８，３０４・・・インター
フェース・ソフトウェア、３０５・・・ＬＡＣＳハード
ウェア／アダプタ、３０６・・・ＬＡＮ、３０７・・・
メガバス、４０１・・・マイクロプロセッサ、４０２・
・・ＤＲＡＭ、４０３・・・タイミング・コントローラ
、４０４・・・ＥＰＲＯＭ、４０５・・・構成レジスタ
、４０６・・・トランシーバ、７０１１７０２．７０４
・・・フリップフロップ、７０３・・・プログラム可能
アレイ・ロジック（ＰＡＬ）。 （略号の定義） ＡＣＫ　　　　肯定応答 ＣＭ　　　　　コントローラ管理（ソフトウェア）ＣＲ
Ｃ巡回冗長検査 ｃｐｕ　　　　中央処理装置 ｃｓ　　　　　通信サービス（ソフトウェア）Ｃ３ＭＡ
　　　搬送波方向多重アクセス／競合状態／ＣＤ　　　
　検出 ＤＭＡ　　　　直接メモリー・アクセスＤＡ　　　　　
宛先アドレス ＤＲＡＭ　　　ダイナミックＲＡＭ ＤＳＡＰ　　　宛先サービス・アクセス・ポイントＥＰ
ＲＯＭ　　消去できるプログラム可能読出し専用メモリ
ー ＦＣ機能コード／フレーム制御 ＦＩＦＯ先入れ先出し ＧＡ　　　　　グル−プ・アｌ之レス ＧＥＴ−バッファ取得 ＵＦ ＩＣＷ　　　　割込み制御ワート １０−　　　Ｔｏディスパッチ ＤＩＳＰ １０ＲＢ　　　入出力要求ブロック ＩＤ　　　　　識別 １Ｆ　　　　　インターフェース（ソフトウェア）Ｉｌ
ｏ　　　　人力／出力 １０ＬＤ　　　人出力ロード ＬＡＣ局部領域コントローラ ＬＡＣ３局部領域コントローラ・サブシステム ＬＡＮ　　　　局部情報通信網（ＬＡＮ）ＬＣＢ　　　
　ＬＡＮ制御バッファ ＬＣＢＩ　　　ＬＡＮ制御ブロック・イメージＬＬＣリ
ンク層制御 ＬＭＥ　　　　層管理エンティティ ＬＭＩ　　　　層管理インターフェースＬＳＡＰ　　　
リンク・サービス・アクセス・ポイント ＬＳＩ　　　　大規模集積回路 ＭＡＣ媒体アクセス・コントローラ ＭＢＬＭＥ　　メガパス層管理エンティティＭＢＺ　　
　　メモリーの直接メモリー・アクセスＭＳＢ　　　　
最上位バイト ＭＳＢ　　　　最上位ビット ＭＴＢＦ　　　故障平均時間 ＭＴＴ　Ｒ修理平均時間 ＮＡＫ　　　　否定応答 ＯＲＵ　　　　最適置換可能装置 Ｏ８オペレーティング・システム／開システム Ｏ３Ｉ　　　　開システム相互接続 ＰＡＬ　　　　プログラム可能アレイ・ロジックＰＣパ
ーソナル・コンピュータ ＰＩＯ物理的入出力 ＰＲＯＭ　　　プログラム可能読出し専用メ千り−ＰＤ
Ｕ　　　　プロトコル・データ装置ＱＬＴ　　　　品質
論理テス）・ ＲＡＭ　　　　ランダム・アクセス・メモリーＲＦＵ　
　　　将来の使用のため保留 ＲＨＵ　　　　ハードウェアの使用のため保留ＲＩＮＴ
　　　割込み再開 Ｒ３Ｕ　　　　ソフトウェアの使用のため保留ＳＡ　　
　　　ソース・アドレス／局アドレスＳＣ状況完了／サ
ービス呼出し ＳＭ　　　　　システム管理（ソフトウェア）ＳＭＤＳ
Ｉ　　システム管理データ・サービス・インターフェー
ス ５ＳＡＰ　　　ソース・サービス・アクセス・ポイント ＴＢＤ　　　　定義すべき ＴＣ幹線カプラ Ｔ＆Ｖ　　　　テストおよび検証 ＷＳ　　　　ワーク・ステーション ＦＩＧ　　３ ＦＩＧ　　４ Ｃ才の１） Ｆ／６６ フ不りク　ｌＩ２ 吋 ′いせ ・Ｋ℃ ＦＩＧ、　　／２ ＦＩＧ　／３ ＦＩＧ　　１５ ＦＩＧ、　／６

Claims (1)

1. 【特許請求の範囲】 １、（ａ）第１の共通バスにより接続されて第１の複数
   の要素間に情報を転送する第１の複数の要素を設け、該
   第１の複数の要素は少なくとも第１と、第２と、第３の
   装置からなり、該第１の装置は少なくとも前記第２と第
   ３の装置により共用可能な第１の資源であり、 （ｂ）第２の共通バスにより接続されて第２の複数の要
   素間に情報を転送する第２の複数の要素を設け、該第２
   の複数の要素は少なくとも第４と、第５と、第６の装置
   からなり、該第４の装置は少なくとも前記第５と第６の
   装置により共用可能な第２の資源であり、前記第２の複
   数の要素はハードウェアおよび動作の両方に関して前記
   第１の複数の要素とは異なり、 （ｃ）前記第１と第２のバスと接続された第１のコント
   ローラ装置を設け、以て前記第１の複数の要素が前記第
   ２の複数の要素と通信することを特徴とするデータ処理
   システム。 ２、前記第１のコントローラ装置と接続された第２の共
   通バスを設け、該第３の共通バスは第３の複数の要素が
   接続され、該第３の複数の要素は、少なくとも第７と、
   第８と、第９の装置からなり、該第７の装置は少なくと
   も前記第８と第９の装置により共用可能な第３の資源で
   あり、前記第３の複数の要素は前記第１と第２の複数の
   要素とは異なり、また前記第３の複数の要素は前記第１
   と第２の複数の要素と通信することを特徴とする特許請
   求の範囲第１項記載のデータ処理システム。 ３、前記第１のコントローラ装置と接続された第４の共
   通バスを設け、該第４の共通バスは第４の複数の要素が
   接続され、該第４の複数の要素は少なくとも第１０と、
   第１１と、第１２の装置からなり、該第１０の装置は少
   なくとも第１１と第１２の装置により共用可能な第４の
   資源であり、該第４の複数の要素は前記第１と、第２と
   、第３の複数の要素とは異なり、前記第４の複数の要素
   は前記第１と、第２と、第３の複数の要素と通信するこ
   とを特徴とする特許請求の範囲第２項記載のデータ処理
   システム。 ４、前記第１と、第２と、第３と、第４の複数の要素は
   、第１の局部情報通信網（ＬＡＮ）を構成し、かつ前記
   第１のコントローラ装置と接続された第２の局部情報通
   信網（ＬＡＮ）を含み、該第２のＬＡＮは前記第１と、
   第２と、第３の共通バスからなることを特徴とする特許
   請求の範囲第３項記載のデータ処理システム。 ５、前記第１のコントローラ装置と接続された第３の局
   部情報通信網（ＬＡＮ）を設け、該第３のＬＡＮは前記
   第１と、第２と、第３の共通バスからなることを特徴と
   する特許請求の範囲第４項記載のデータ処理システム。 ６、前記第１のコントローラ装置と接続された第４の局
   部情報通信網（ＬＡＮ）を設け、該第４のＬＡＮは前記
   第１と、第２と、第３と、第４の共通バスとからなるこ
   とを特徴とする特許請求の範囲第５項記載のデータ処理
   システム。 ７、第２のコントローラ装置と接続された第２の局部情
   報通信網（ＬＡＮ）を設け、該第２のＬＡＮは、前記第
   １と、第２と、第３と、第４の共通バスとからなること
   を特徴とする特許請求の範囲第３項記載のデータ処理シ
   ステム。 ８、前記第２のコントローラ装置と接続された第３の局
   部情報通信網（ＬＡＮ）を設け、該第３のＬＡＮは、前
   記第１と、第２と、第３と、第４の共通バスとからなる
   ことを特徴とする特許請求の範囲第７項記載のデータ処
   理システム。 ９、（ａ）複数の局部情報通信網（ＬＡＮ）を設け、該
   ＬＡＮの各々は複数の共用された資源装置からなり、該
   各ＬＡＮはシステム・バスによりその共用された資源装
   置と接続され、 （ｂ）あるＬＡＮと接続された資源のタイプの如何に拘
   らず、各ＬＡＮの各システム・バスと接続されて相互に
   通信するコントローラ装置を設けることを特徴とする局
   部情報通信網のコントローラ・システム。 １０、（ａ）第１のタイプのバス装置と接続された第１
   の複数の共用される第１のタイプの資源装置からなる第
   １のタイプの局部情報通信網（ＬＡＮ）と、 （ｂ）第２のタイプのバス装置と接続された第２の複数
   の共用される第２のタイプの資源装置からなる第２のタ
   イプの局部情報通信網（ＬＡＮ）とを設け、該第１の複
   数の共用される第１のタイプの資源装置が、前記第２の
   複数の共用される第２の時間要求の資源装置とは異なる
   アーキテクチャを有し、 （ｃ）前記第１のタイプおよび第２のタイプのＬＡＮと
   接続され、前記第１の複数の共用される第１のタイプの
   資源装置と前記第２の複数の共用される第２のタイプの
   資源装置との間の通信を制御するコントローラ装置を設
   けることを特徴とする局部情報通信網コントローラ・シ
   ステム。