JPS6360642A - Ｌａｎコントロ−ラ専有バス - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （関連出願） 本願と同じ譲受人に譲渡された下記の特許出願は、同期
日に出願され関連する主題を有する。

本文に開示するシステムおよびプロセスのある部分は弊
発明ではないが、下記の特許出願における特許請求の範
囲により規定される如き下記の名称を付した発明者の発
明である。即ち、 −多種類のＬＡＮを　Ｊｏｈｎ　Ｗ、Ｃｏｎローラ　　
　　　　八１ｌｅｎ　　に。

ＩＩ　ｉ　ｒ　Ｌ　ｌ　ｅ　。

Ｎ１ｅｓｓｅｎ −分割バス構造を　Ｌ、　Ｅ、　Ｎ１ｅ−備えたＬへＮ
コン　５Ｓｅｎ　、八、Ｃ。

トローラ　　　　１ｌｉｒＬｌｅ、　Ｅ。

Ｂｅａｕｃｈｅ− ｍｉロ ー　　　　多重ｃｐｕイン　Ｒ，Ｍ、　（：ｏｉツタ−
ック　　　ｆｉｎｓ、　Ｅ。

Ｂｅａｕｃｈｅｍｉｎ −局所領域制御ブ　八、　Ｃ，１ｌｉｒ−ロック　　　
　　ｔｌｃ −多重プロセッサ　に、　Ｃ，Ｙｕ 割込み待ち行列　Ｒ，Ｍ、　Ｃｏ１ 機構および方法　１ｉｎｓ、　Ａ。

Ｃ，ｌ１ｉｒｔｌｅ 〔産業上の利用分野〕 （１１発明の分野） 本発明は、データ通信のための装置に関し、特に局部情
報通信網（ＬＡＮ）のアーキテクチャの如何に拘らず相
互に通信が可能なコンピュータのＬＡＮに関する。

〔従来の技術および解決しようとする問題点〕（２，従
来技術の記述） 多くの用途において、データを処理するディジタル・コ
ンピュータの益々拡がる使用は、各々のタスクを実施す
るためコンピュータ間の通信の必要により、しばしば各
々異なるタスクに専用される複数のコンピュータが要求
される程データ量を急増せしめてきた。、歴φ的「Ｌ寸
コンピュータは種々の形態のトランザクションの処理の
ため使用されてきた。１９７０年初頭のほとんどのコン
ピュータは、バッチ方式においてトランザクションを処
理していた。往時の演算のあらゆる過程において、人々
はパンチ・カードのグループ処理としてのバッチ処理に
ついて平然と話し合っていた。各カードが１つのトラン
ザクションであり、コンピュータはカードのバッチ（−
まとめ）を読取り情報をバッチ単位に処理していた。　
１９６０年代において、人々は対話的なコンピュータ処
理について論議をし始めた。

対話型のコンピュータ処理においては、プログラムは、
トランザクションがバッチ単位ではなく個々に処理され
るように構成することができる。

対話型処理は、一般に、ターミナルと呼ばれるタイプラ
イタの如きデータ入力装置にその起源を有する。カード
、テープまたはディスクを読取った後データをコンピュ
ータに対してバッチ単位に送るバッチ・ターミナルは、
しばしば遠隔ジョブ入力ターミナルあるいは遠隔バッチ
・ターミナルと呼ばれていた。バッチまたは対話型の処
理は共に、集中あるいは分散される回路網において行な
うことができる。集中化された回路網は専ら１つ以上の
コンピュータの１つの中央計算施設に依存しているが、
分散型回路網はタスクを１つの計算施設あるいは他の施
設に分割するものである。回路網におけるインテリジェ
ントな各構成要素はノードと呼ばれる。あるノードはコ
ンピュータであり、他はターミナルであり、また更に他
のノードは種々の形態の通信装置でよい。回路網は多く
の方法で構成することができ、また１つの通信システム
が２つ以上の同時に動作するコンピュータ回路網に対し
て通信を行なうことが可能である。多くの異なる形式の
回路網形態がある。比較的馴染のあるものは下記の如く
である。即ち、 １、二進点間回路網 二進点間回路網は、最も簡単な形式の回路網であり、１
つのコンピュータと、通信回線と、１つのターミナルま
たは回線の他端部における別のコンピュータとからなっ
ている。

２、多重地点回路網 多重地点回路網は、二地点間システムの延長であり、局
を相互に接続するため多重地点リンクを使用する。

３、星形回路網 星形回路網は、遠隔局が別個の二地点間リンクを介して
１つの地点へ通信し、この１つの地点で主たる演算が行
なわれる集中化回路網である。

４、リング回路網 リング回路網は、１つの閉ループ内の回路網ノードを接
続し、各ノードが左右に隣接するものとリンクされる。

５、バス構造型回路網 バス回路網は、１つの中央の主幹から延びる腕、分岐等
の如きタブにより局所的に構成されている。信号がこの
バスを流れる時、１つのアドレスの宛先を保持する信号
について各接続点が傍受する。典型的なバス・システム
はイーサネット（［４Ｌｈｃｒｎｅｔ）であり、また実
際には全ての広帯域システムである。

６、階層的回路網 階層的回路網においては、コンピュータはコンピュータ
にデータを送り、このコンピュータが更に他のコンピュ
ータにデータを送る。遠隔装置として用いられるコンピ
ュータは、独立的な処理能力を有し、また情報として比
較的高いかあるいは低いレベルの資源を引出し、あるい
は他の資源が要求される。

これらの基本的な形式の回路網は、大きな距離を網羅す
る大域回路網あるいは広帯域回路網（ＷＡＮ）であり得
、あるいはこれらの回路網は１つまたは２つの建物内の
コンピュータの如き比較的短い距離を網羅する局部情報
通信網（ＬＡＮ）であり得る。

送出されたディジタル・データは容易にミリ秒単位で全
領域にわたって飛ばずことができるが、最後の距離ある
いは建物内の距離を移動するよりも長い時間を要するこ
とがしばしばある。従って、０．１乃至１０Ｋｍの距離
を網羅して毎秒１００キロビツト乃至ＩＯメガビット以
上までの速度でデータを伝達できる局部情報通信網（Ｌ
ＡＮ）の形態におけるデータの局部的な分配におけるこ
のようなボトルネックに対して多くの解決法が提起され
つつある。局部情報通信網（ＬＡＮ）における各ターミ
ナル・ノードは、相互に通信することができ、またこの
通信網は中央のノード即ちプロセッサを必要としない。

これらの回路網の紹介に先立ち、異なる供給元からの装
置を操作する事務職員達は１つのシステムを一緒に接続
することを試みなければならず、この場合種々のターミ
ナル間には共通のインターフェースは存在しなかった。

最近紹介されたＬＡＮの最も目立ったものは、ベースバ
ンド・システムであるＸｅｒｏｘ社のイーサネットであ
る。（ベースバンド・システムは直接媒体にデータ信号
を加えるが、広帯域システムはデータ信号を通信媒体に
加える前に、データ信号により超短波または極超短波の
搬送波を変調する。）イーサネットは、　２．５にｍま
での距離でｌＯメガビット／秒の速度でデータを転送す
る。

一方では、ソング研究所提供のワングネット（Ｗａｎｇ
　ＮｃＬ）は、イーサネットの速度に相当する速度で３
つの全ての用途、即ち音声、データおよびビデオを収容
し得る広帯域トポロジの一例である。ワングネットは、
１０乃至３５０メガヘルツの範囲を網羅する帯域中を有
する。この回路網はまた、比較的長い距離のケーブル上
に更に多くのノードを接続することができる分岐トリー
・トポロジもイ吏用する。

米国カルフォルニア州サン・ホセ市のＣｏｒｖｕｓＳｙ
ＳＬａｒｎｓ社は、ツイスト・ベア・ワイヤに基づくバ
ス・トポロジでありかつパーソナル・コンピュータ用の
接続回路網に焦点を合せたるオムニネット（Ｏｍｎｉｎ
ｅｔ）を紹介している。オムニネットは、データを１メ
ガビット／秒で送信し、６３台までのアップル１１を収
容することができる。コンピュータは、１乃至６つのフ
ロッピ・ディスク・メモリーを共用し、これがメモリー
を５乃至１０メガバイト拡張している。

米国のＮｅｔｗｏｒｋ　ＳｙｓＬｅｍｓ社のハイパー・
チャネル（ＩＩＹＰＥＩＩ　ｃｈａｎｎｅｌ）、ＮＥＴ
ｌｏＮＥ　、　Ａ　ＲＣその他の如き他のＬＡＮがある
。

これらのベースバンドおよび広帯域システムは異なる所
有権を主張する形態に基いているため、設備をインター
フェースするための規格が必要であフた。インターフェ
ースの急増を避けるため、Ｉ　ＥＥＥ規格委員会は、タ
ーミナルとケーブル間のインターフェース装置に対する
仕様、ならびにケーブル上のデータのアクセスのための
論理的プロトコルおよびデータ符号化方式を採用する小
委員会を設置した。別の組織である国際標準化機構（Ｉ
ＳＯ）もまた委員会を設営して、開システム接続基準モ
デル（Ｏ３Ｉ・）の刊行を実質的に導いた回路網設備の
互換性を研究した。互換性については、開システムとは
、コンピュータを使用するメーカからの装置における使
用に対し開かれた回路網モデルであることを示す。この
ＯＳＩモデルは、回路網通信時の問題を層をなす機能に
分割する。Ｏ３Ｉモデルにおいては、層１から層７まで
の番号を付した７つの層が存在する。

層ｌは物理的層であり、媒体が用いた変調手法、回路網
が動作する周波数および使用された電圧の如く回路網の
電気的かつ機械的な特性を規定する。

層２はデータ・リンク層であり、種々のノードを接続す
る物理的媒体を共用するためのアクセス法を規定する。

共通したＬＡＮ手法は、搬送波方向多重アクセスの衝突
検出（Ｃ３ＭＡ／ＣＤ）およびトークン通過方式を含む
。更に、ノード・アドレスの如き回路網特有の情報およ
びデータ・パケットを与える手法は層２の機能である。

層３：全てのＬＡＮが層３を必要とする訳ではない。し
かし、相互に接続されたＬＡＮに置かれたノード間の経
路制御機構を有する回路網は層３を持たねばならない。

１つのＬＡＮには同報データが各ノードにより示され、
従っである特定の接続が経路制御を必要とすることなく
こわに対し適正にアドレス指定されたパケットを収集す
る。

層４は、信頼性およびデータ転送の基本レベルを処理す
る送信層である。この層は、フローの制御、エラーの処
理、およびパケットの送出および受取りに介在する諸問
題に関する。（１つのパケットは、ユーザからのデータ
、プラス回路網が必要とする情報からなっており、１つ
の回路網ノードから別のノードに対してユーザのデータ
を送出する。） 層５はセツション層であり、特にＬＡＮにとって重要で
ある。２つの装置間に１つのリンクが形成される時、セ
ツションが確立される。従って、このセツション層は、
２つ以上のＬＡＮ接続即ちノードからのデータのストリ
ームの確保および終了を行なう。

層６は提示層であり、プロトコル変換、データのバッキ
ング解除、トランザクション、暗号化、文字セット変更
あるいは変換、および図形指令の拡張の如きサービスが
行なわれる。

最後に、層７はアプリケーション層である。

１から６までの全ての層は、この層を支持するために構
成されている。電子メツセージ・システム、ターミナル
・エミュレーション能力、およびファイル転送プログラ
ムが、層７において使用することができるソフトウェア
例である。

このような装備、回路網および規格の急増により、物理
的層の局部情報通信網（ＬＡＮ）接続の如何に拘らず、
送出層と関連するソフトウェア、回路網層および論理的
リンク制御層が変更されず、両側即ち層６のコンピュー
タ・システム本に関する側と、イーサネット、トークン
・リングまたはトークン・バスの如き種々の形式のＬＡ
Ｎに関連するコントローラの通信アダプタ側とからトラ
ンスバレントでありかつ隔離されるように、局部領域コ
ントローラ・システムを備えることが必要となる。

更に、ある新しい形式のしＡＮ接続が提供された時ソフ
トウェアの変更が不必要なように、インターフェース・
ソフトウェアを提供して送出層、回路網層および論理的
リンク制御層のソフトウェアを支持し得る局部情報通信
網（ＬＡＮ）コントローラ（ＬＡＮＳ）を設計すること
が必要であった。更に、この設計は、層のソフトウェア
からトランスバレントな層６のハードウェアによりコン
トローラのハードウェア・インターフェースを構成する
ようなものでなければならない。従って、通信層のソフ
トウェアをハードウェアの両側から隔離するだめのＬＡ
Ｎコントローラ専省バスを有し、種々の形式のアダプタ
がＣ３ＭＡおよびイーサネット、あるいはトークン・リ
ングまたはトークン・バスのＬＡＮアーキテクチャを取
扱うこと、および更に将来においてＰＢＸアダプタを支
持するため使用できることが必要であフた。

＊（註）　　Ｉｌｏｎｅｙｗｅｌｌ　［ｎｆｏｒｍａｔ
ｉｏｎ　Ｓｙｓｔｅｍｓ社から市販されるコンピュータ
・システム。

（上記の情報の内容については、下記の供給元から人手
される。即ち、 （１）　Ｎ、　Ｍｏｋ＋＋ｏｆｆ著「ビジネス・コミュ
ニケーションＪ（ＩＦ、旺Ｓｐｅｃｔｒｕｍ、　１９８
２年１月刊）（２）　Ｔ、　Ｗ、　Ｍａｄｒｏｎ署ｒ大
組織における企業内情報通信網Ｊ　　（ｌ１ａｙｄｃｎ
　Ｂｏｏｋ　１１１９８４年刊）（３）　Ｄ、　Ｄ、　
Ｃ１ａｒｋ、に、　Ｔ、　Ｐｏｇｒａｎおよびり。

Ｐ、　Ｒｃｅｄ著「局部情報通信網への招待」（Ｐｒｏ
ｃｅｅｄｉｎｇｓ　ｏｆ　ｔｈｅ　ｒＥＩＥＥ　、第６
６巻、第１１号、１９７８年１１月刊）） 局部情報通信網（ＬＡＮ）に関連するある典型的な従来
技術の装置については以下に示す。

しかし、従来技術の広範な調査が行なわれたことおよび
最も近い従来技術については触れない。

（１）　１９８５年ＩＪ］８日発行の八、に、へｇｒａ
ｗａ１等の米国特許第４．１１９３．０２１号「複数の
コンピュータ通信システム」 （２）１９８４年１１月２７日発行のｐ、　Ａｕ５ｔｒ
ａＹ等の米国特許第４，４３５，４：１Ｂ号「所有権に
基づくインターフェース選択システム」 （３）１９８１年９月２９日発行のに、　Ｐ、　ＩＥｓ
ｗａｒａｎ等の米国特許第４，２９２，６２３号「通信
バス・システムのためのボート・ロジック」 （４）　１９８’４年２月　７日発行のり、　Ｍ、　Ｂ
ｒｙａｎｊ等の米国特許第４，４３０，６４１号「拡張
および縮小可能な局部情報通信網システム」 〔問題点を解決するための手段〕 （発明の目的） 従って、本発明の主な目的は、数倍されたＬＡＮコント
ローラの提供にある。

本発明のもう１つの目的はＬＡＮコントローラのインタ
ーフェースをその専７ＪＤＭＡバスへ提供することであ
る。

本発明のもう１つの目的はそれに取付けられた要素だけ
で、なくそれに取付けられたＬＡＮと通信する専屑バス
を提供することである。

本発明の上記その他目的によれば、各Ｈ１Ｌ　Ａ　Ｎ形
式をＬＡＮコントローラに取付けることを可能にする専
膚バスがＬＡＮコントローラ用に設けられる。このバス
はモトローラの６８０００プロセツサのような各種のコ
ンピュータ要素を取付ける一方、その池の８１密保全通
信機能をバスの向こうに設けることを可能にする。

アダプタインターフェースは４個までのドータボートを
有することができる。夫々のドータボードは奇数と偶数
のコネクタを有する。コネクタは制御線とデータ線を処
理するように設計されている。これらドータボードはそ
れによって専用バスに取付けられたＬＡＮとの行進がデ
ィスク、テープ、メモリー等に行なわれるハードウェア
手段である。

本発明の上記および他の目的および特徴は、以下本文に
述べる実施例において達成される。

構成および動作方法の両方における本発明の特徴と信じ
られる「所新な特徴については、本発明の他の利点と共
に、図面に関して以下の記述を考察すれば更によく理解
されよう。しかし、各図面は図示および記述のみの目的
のためであフて、本発明の限定を意図するものではない
ことを理解すべきである。

（アーキテクチャ） ■ 局部領域コントローラ・サブシステム （ＬＡＣＳ）は、　ｆｌｏｎｅｙｗｅｌ１社のレベル６
メガバス・システムと接続するプログラム可能な通信サ
ブシステムであり、本発明と同じ譲受人に対し発行され
た米国特許第３，９９３，９８１号、同第３，９９５，
２５８号、同第４，０００，４８５号、同第’１，００
１，７９０号および同第４，０５０，０９７号を参照さ
れたい。ＬＡＣＳは、下記の通信要素セットからなって
いる。

（ａ）局部領域コントローラ（ＬＡＣ）親ボード（ｂ）
媒体アクセス・コントローフ　（ＭＡＣ）および物理的
層アダプタ （Ｃ）幹線カブラ（ＴＣ） （ｄ）ＲＦモデム 本発明の開示内容は、上記の最初の２つの項目（即ち、
ＬＡＣおよびアダプタ）の定義および説明に関する。

ＬＡＣは、ＩＥＥＥ８０２局部領域回路網規格の全てを
遵守し得ることを意図されている。このＬＡＣの設計は
、　Ｉｌｏｎｅｙｗｅｌ１社のレベル６／ＬＡＣインタ
ーフエースにおいて要求される対話を最小限度に抑えて
、レベル６　（Ｌ６）およびＬＡＮアダプタ・インター
フェースの特定のハードウェア特性からＬＡＣのオンボ
ード通信ソフトウェアを絶縁している。米国のＢｒｉｄ
ｇｅ（：ｏｍｍｕｎ　ｉｃａ　Ｌｉｏｎｓ社から市販さ
れるものに基づく通信核は、ＬＡＣ内部のオペレーティ
ング・システム（Ｏ５）として用いられる。本文の開示
においては、ｒＣＳ　（通信サービス）ソフトウェア」
は、開システム相互接続（ＯＳＩ）リンク、回路網およ
び転送層を実現するＬＡＣに常駐するソフトウェアを意
味し、ｒＳＭ（システム管理層）ソフトウェア」とは、
ＩＥＥＥ８２０項規定のシステム管理機能を遵守するＬ
ＡＣ常駐ソフトウェアを指す。

ＩＥＥＥ８２０項の規格は標準的なデータ・リンク制御
インターフェース（層３／層２）を越えるものではない
が、提供されるレベル６対しＡＣインターフェースは、
更に高い（例えば、セツション／転送）層のインターフ
ェースを提供するため容易に適合し得る程柔軟性に富む
ものである。

全ての局部情報通信網（ＬＡＮ）用途に用いられるＬＡ
Ｃは、標準的なＩｌｏｎｅｙｗｅｌ１社のレベル６シヤ
シーに取付けられ、　本メガバス（Ｍｅｇａｂｕｓ）・
システムにおいてｌスロットを必要とするが、これは更
に大型のレベル６システムの３２ビツトのアドレス・バ
スを支援することになる。このＬＡＮアダプタは、ＬＡ
ＣからＬＡＮに至るインターフェースを提供する。この
アダプタ（子ボード）は、媒体アクセス・コントローラ
（ＭＡＣ）を含む。ＬＡＣは、４つまでのアダプタ子ボ
ードの取付けを行なう゛。アダプタはいくつかの形式（
例えば、トークン・バスＭＡＣ，Ｃ３ＭＡ／ＣＤ　　Ｍ
ＡＣ等）からなる。

幹線カプラ（ＴＣ）は、いくつかの市販タイプ（例えば
、広帯域指向性カプラ、トークン・リング、イーサネッ
ト・トランシーバ）からなり、個々の装置としてパッケ
ージされている。広帯域用途に用いられるＲＦモデムも
また個々にパッケージされている。

＊（註）メガバス（Ｍｃｇａｂｕｓ）とは、Ｉｌｏｎｅ
ｙｗｅｌ１社の登録商標である。

類似あるいは類似しないタイプのアダプタを支援するそ
の能力の故に、ＬＡＣはレベル６とのＩ　ＥＥＥ規格８
０２項のＬＡＮ接続のため詐りでなく、将来はＩ　ＥＥ
Ｅ規格８０２項規定のＬＡＮ間のゲートウェイとして、
あるいは広帯域用途においては広帯域チャネル間のブリ
ッジとしても使用することができる。ＬＡＣに対する他
の用途は、ＬＡＮの通信量モニター／ジャーナライブお
よび回路網制御部としても可能である。痛論、通信ソフ
トウェア（ＣＳ）およびシステム管理（ＳＭ）ソフトウ
ェアを各用途毎に誂うえることになろう。

第１図は、ワークステーションのＬＡＮアクセスおよび
ＬＡＮ間のゲートウェイに対して、レベル６システムと
の接続を行なうＬＡＣによる局部情報通信網を示してい
る。

第１図においては、Ｌ　Ａ　Ｃ１０１がその入出力（Ｉ
ｌｏ）インターフェースにおいて１６までのプロセッサ
を備えた多重プロセッサ中央システムを提供する。この
Ｌ　Ａ　Ｃ１０１は、レベル６（Ｌ６）システム１０２
、およびＬ　Ａ　Ｃ１０１がＬ６１０２とメガバス１０
３を介してインターフェースするＬ　Ａ　Ｎ　＋００に
対する接続を提供する。更に、Ｌ　Ａ　Ｃ１０１は、Ｌ
　Ａ　Ｎ　１０４またはイーサネット１０５の如き他の
ＬＡＮに対するゲートウェイとして作用する。レベル６
　Ｃ’Ｐ　Ｕの制御下では、これは新しい多重回線コン
トローラ（ＮＭＬＣ）１０７およびＤ　Ｐ　Ｓ　８１０
６の如きメインフレーム・コンピュータ・システムの代
りなるものの如き池の通信需要に供し得る。

第２図においては、Ｌ　Ａ　Ｃｌｏｔの更に詳細なブロ
ック図が示されている。市販されるマイクロプロセッサ
（ＭＣ６８０００）　２０１が、マイクロプロセッサ・
バス（μ／ｐ）２００と接続され、アダプタ結合点２１
０〜２１３を介してアダプタと通信する。市販されるＲ
　Ａ　Ｍ　２０９がＤＭＡバス２１４と接続され、バス
・カプラ２０６を介してマイクロプロセッサ・バス（μ
／ｐ）２００に対し通信する。このＲＡＭは、物理的に
２つの部分、即ちデータ・バッファＲＡＭとプログラム
ＲＡＭとに分割されている。この分割の意図は、レベル
６メモリーあるいはプログラムＲＡＭにおけるソフトウ
ェアの実行と共にＬＡＮアダプタによるデータ・バッフ
ァＲＡＭにおけるデータの同時の直接メモリー・アクセ
ス（ＤＭＡ）を許容することである。バス・カプラ２０
６は市販されるトランシーバ形式７４Ｌ　Ｓ　２／１５
であり、これはμ／ｐバス２００をＤＭＡバス２１４か
ら絶縁して、各側におけルＭ　Ｃ６８０００（７）　ハ
ス２００　、２１４０）同時の独立的な動作を許容しな
がら、更にマイクロプロセッサが全てのＲＡ　Ｍ２Ｏ２
、２０９におけるどの場所に対してもアクセスすること
を許容する。

ＤＭＡコントローラ２０８は、Ｍｏｔｏｒｏｌａ社から
市販される６８４４（ｌであり、これは２チヤネル素子
で、１つのチャネルはマイクロプロセッサ２０１により
使用されてレベル６の主記憶装置２１５と、メガバス・
インターフェース２０７を介してデータ・バッファＲＡ
　Ｍ　２０９との間のデータのＤＭＡ移動を行なう。他
方のチャネルは、メガバス２１６からＩ１０指令情報を
受入れてこれをファームウェアまたはインターフェース
（Ｉ　Ｆ）ソフトウェアによるこれ以上の分析および処
理のため、データ・バッファＲＡ　Ｍ　２０９において
一時的な待ち行列へ送るため用いられる。

タイマー装置２０３はタイプ９５１３で八ｄｖａｎｃｅ
ｄＭｉｃｒｏ　Ｄｅｖｉｃｅｓ社から市販されており、
こわはＬＡＧソフトウェア（図示せず）に対するタイマ
ー機能の提供の際使用するＬＡＣのオペレーティング・
システムに対する基底クロック・チックを提供する。

アダプタに対するＤＭＡ機能は、アダプタ自体に置かれ
たハードウェアにより提供される。アダプタＤＭＡは、
常にデータ・バッファＲＡ　Ｍに閣して出入り１−る。

プログラムＲＡＭ２０２とデータ・バッファＲＡ　Ｍ　
２０９との間のデータ移動は、直接Ｍ　Ｃ８８０００マ
イクロプロセツサ２０１によって行なわれ、プログラム
ＲＡ　Ｍ　２０２と主記憶装置２１５との間のデータ移
動は、（ロード／ダンプ操作におけるように）２つのス
テップで行なわれる。

即ち、マイクロプロセッサ２０２の制御下におけるプロ
グラムＲＡ　Ｍ　２０２とデータ・バッファＲＡ　Ｍ　
２０９との間の移動、およびＤＭＡコントローラ２０８
により行なわれるデータ・バッファＲＡ　Ｍ　２０９と
主記憶装置２１５との間の移動である。

本発明には必要ではないが、第３図はオペレーション・
システム（ＯＳ）、ブリッジ通信核Ｏ８およびインター
フェース（Ｉ　Ｆ）ソフトウェアおよびハードウェアの
構造的関係を更によく理解するため示される。

第３図は、本明細書全体にわたって記述する機能性のス
ラストを示しており、これにおいてはＣＳおよび３Ｍソ
フトウェア：Ｊ０１　、３０２はそれぞれ直接にはＬＡ
Ｃハードウェアを制御しないが、その代りＩＦソフトウ
ェア３０４のプロセスおよびルーチンを介してこれとイ
ンターフェースする。このＩＦソフトウェアは、Ｃ５お
よび３Ｍソフトウェアをハードウェアの特定の特性から
絶縁して、ハードウェアの将来の再構築（例えば、大規
模ＬＳＩ部品による）がこのソフトウェアにす３雷を及
ぼさないようにする。全てのＬＡＣソフトウェアがＬＡ
ＣプログラムＲＡ　Ｍ　２０２に対してロードされてい
る。

本明細書においては、ＩＦソフトウェアは、ソフトウェ
アの特定のものがこれに送られつつあるメールボックス
のメツセージにより関与させられるか、あるいはＬＡＣ
ハードウェアからの割込みの発生により常に関与させら
れるかに従って、プロセスあるいは割込みルーチンから
なるものとして記述される。ＯＳ　：ｌＱ３の観点から
、これらのＩＦの「割込みルーチン」はＩＦのメールボ
ックスが介在するプロセス（以下において述べる）と関
連するか、あるいは専ら割込みエージェントのみからな
るプロセスである。

ＩＦソフトウェアのＭＥＭＤＭＡおよび１０ＤＩＳＰプ
ロセスは、これと関連してメガバス層の管理エンティテ
ィ（ＭＢＬＭＥ）を有し、これに対してこれらのプロセ
スが種々の異常事象あるいは故障を通報する。ＭＢＬＭ
Ｅは更にこれらの事象のあるものを３Ｍソフトウェアに
対して通知し、また一般にＳＭとこれらのプロセスとの
媒介として役立つのである。

ＩＦソフトウェア３０４のＭＡＣプロセスは、物理的に
取付けらねたアダプタ毎にＭＡＣの送出、受取り、およ
び層の管理プロセスからなっている。

ＣＳソフトウェア３０１は、ＬＡＮ結合に対する送出、
回路網およびリンクの層機能を提供する。

これら層および層事象の各々は、ＭＢＬＭＥと同じ機能
を実施′１−るこれと関連した層の管理エンティティを
イ丁する。

５Ｍソフトウェアは、ＬＡＣの層管理エンティティに対
してＣＰＵにおけるシステム管理ソフトウェアにより通
報する全体的な制御およびシステムの状況を提供する。

Ｏ５核ソフトウェアは、タイマーの如きサービス機を提
供し、プロセスのディスバッチおよびメールボックスの
メツセージの通過を制御する。

種々の手順呼出しに対する核からの誤った応答の処理は
、これに対してＣ５およびＩＦソフトウェアによフて送
られる。

ＬＡＣはまた、ＱＬＴ、ＲＡＭのロード／ダンプおよび
基本的なＩＯ指令を行なうあるＦＲＯＭに常駐のファー
ムウェア（同図には示さない）を保有する。

プロセス間の通信（以下に更に詳細に述べる）は、ｏＳ
送出手順呼出しを用いてメールボックスのメツセージを
介して行なわれる。これらは、これにより１つのプロセ
スが１つのメツセージを送出しあるいは別のプロセスの
サービスを要求することができる手段である。これらの
手段はまた、これにより非同期事象の発生あるいは非同
期サービスの完了がソフトウェアからビジプルになり、
その結果ソフトウェアの処理がその次のステップへ進み
得る手段でもある。

呼出されたプロセスは、そのメールボックスに対して送
られたメツセージを検索することになる。ソフトウェア
の処理は、それ自身のメールボックスの識別を得ること
ができ、これらプロセスはまた他のプロセスの周知の登
録されたメールボックスの識別を得ることもできる。

ブリッジＯＳ　：１０：ｌは、あるメールボックスの待
ち行列におけるメツセージの相対的位置に影響を及ぼす
メールボックスのメツセージに対する多くの優先順位を
与える。使用できるメツセージの優先順位は、ＬＩＲＧ
ＥＮＴ、ＮＯＲＭＡＬ、ＭＵＳＴ　　ＤＥＬＩＶＥＲｌ
およびＦＡＳＴである。

ＬＡＮ制御ブロック（以下に述べる）は、レベル６のＣ
ＰＵとＬＡＣとの間の相互の通信の主な道具である。メ
ガバスとおＯＳ／ＳＭソフトウェア・インターフェース
３０１．３０２は、ＩＦソフトウェア１０ディスバッチ
・プロセス３０４からＩＦソフトウェアに対して送られ
たメールボックスのメツセージを介して受取られる。受
取ったメールボックスのメツセージは、専ら主記憶装置
２１５におけるＬＣＢに対するポインタからなフている
。メモリーＤＭＡに対するメールボックスのメツセージ
は、主記憶装置２１５とＬＡＣデータ・バッファＲＡ　
Ｍ　２０９との間にデータを移動させ、またはＬＣＢに
読込ませ、あるいは状況の形式情報をメモリー２１５の
ＬＣＢに書込ませてＣＰＵに割込みを行なわせるためイ
史用される。

アダプタとのＣＳ／Ｓ　Ｍソフトウェア・インターフェ
ースは、ＩＦソフトウェア媒体アクセス（ＭＡＣ）プロ
セス（即ち、データ標識および；ｔＩＩＪ御の表示）に
より生成されるメールボックスのメツセージにより、ま
たＩＦソフトウェアのＭＡＣプロセスに対して送られる
メールボックスのメツセージによフて支持される。

通常の実行中、レベル６とＬＡＣとの間のソフトウェア
・インターフェースは、ＬＡＣに対しアドレス指定され
た入出力ロード（ＩＯＬＤ）指令を使用し、ＬＡＣによ
り主記憶装置へ送られる割込みを伴った状況情報をレベ
ル６へ戻す。

データ・メツセージおよび事務管理および管理操作は全
て、主記憶装置２１５に置かれ、かつｌ０ＬＤ指令にお
いて与えられる情報により指示されるＬＡＮ制御ブロッ
ク（ＬＣＢ）の使用に基づいている。ＬＡＣにおける適
当なソフトウェア・プロセスは、ＬＣＢ　　ＬＡＮ制御
ブロックイメージ（ＬＣＢ　Ｉ　）としてＬＣＢをＲＡ
Ｍに対してコピーさせ、要求された操作の完了後、最後
の状況をＬＣＢに対して送らせることになる。この操作
の実施に際して、このプロセスは他の種々のプロセスを
利用することになる。

〔実施例〕

ＬＡＣは、第４図、第５図および第６図に示される如き
基本的に３つのバスからなフており、基本的に第４図の
マイクロプロセッサ（μ／ｐ）　・バス４００と、直接
メモリー・アクセス（ＤＭＡ）バス６１４ａ、　６１４
ｂ、および第５図のアダプタ・バス５２１ａ、５２１ｂ
、　５２２ａ、５２２ｂおよび第６図のコネクタ１およ
び２とからなっている。これらのバスは、１６までのデ
ータ・ビット、２つのパリティ・ビット、および２３の
アドレス・ビットからなり、データ・ストローブ、アド
レス・ストローブ、読出し／書込み回線および機能コー
ド回線を含む制御バスを含んでいる。

次に第４図および第５図においては、市販されるダイナ
ミック・ランダム・アクセス・メモリー（ＤＲＡＭ）４
０２に格納されたオペレーティング・システムの制御下
で動作するモトローラ型のマイクロプロセッサ（μ／ｐ
）４０１が示されている。このオペレーティング・シス
テムＯ５は、ＤＭＡバス６１４ｂからアダプタ・データ
兼アドレス・バス４２１ｂおよびメガバス４１６ｂに対
するデータのフローを制御する。（これについては、ア
ダプタ・バスが本文で論述される時、更に詳細に論述す
る。） 市販される消去し得るプログラム可能な読出し専用メモ
リー（ＥＰＲＯＭ）４０４は１６にｘ１６ビツトのｒｌ
を有し、市販される　２７１２８タイプである。ＥＰＲ
ＯＭ４０４は、迅速論理テスト（ＱＬＴ）とマイクロプ
ロセッサ４０１に対するスタック・ポインタとを含む。

このＥＰＲＯＭ４０４はまた、これらのレベル６の命令
の実行のためモトローラ　６８０００　（μ／　ｐ　）
　４０１により使用される６４ＫＸ１８のダイナミック
・ランダム・アクセス・メモリー（ＤＲＡＭ）４１１に
格納されるレベル６コンピユータ・システム２１４ａ、
２１４ｂ、２１５からのＩ１０命令ブロックを転送する
ため、モトローラ型６８４４０ＤＭＡチップ４０８を構
成する。レベル６のＣＰ　Ｕ　２１４ａ／ｂもまた、オ
ペレーティング・システム（ＯＳ）をダイナミック・ラ
ンダム・アクセス・メモリー（ＤＲＡＭ）／１０２ヘロ
ードし、このメモリーはマイクロプロセッサ（μ／ｐ）
４０１により用いられてプログラムおよび命令を実行す
る。

第２図かつ第４図のシート２上ににおいて番号２１４ａ
、２１４ｂ、’２１５で示されかつ第４図のシート２上
に示されるレベル６システムがメガバス２１６．４１６
ａ、４１６ｂを介してＬＡＣと通信するためには、レベ
ル６のＣＰ　Ｕ　２１４ａ／　２１４ｂが、７４Ａ　５
１１６７７２６３１０タイプのメガバス・インターフェ
ース４０７ａおよび７４Ａ　Ｓ　８２３　／２６Ｓ　１
０タイプのインターフェース４０７ｂを介してＬＡＣに
対し命令を発する。この命令は、機能コードとして７４
Ａ　３８２３タイプのレジスタによって受取られる。こ
のレベル６のＣＰ　Ｕ　４１４ａはアドレスをアドレス
・インターフェース４０７ａに置くが、レベル６のＣＰ
　Ｕ　４１４ｂはデータをデータ・インターフェース４
０７ｂ１．：置く。コノため、データはＦＩＦＯ４３０
の入力端に与えられ、命令はコントローラの入力端に置
かれる。命令がコントローラ４０８に与えられると、信
号がＤＭＡバス６１４ｂの制御を確保する要求のためＤ
ＭＡチップ４０８ａへ送られる。ＤＭＡチップ４０８ａ
はこの要求を確認し、コントローラ４０ＢがデータをＤ
ＭＡバス６１４ａ、　６１４ｂ上に置くことを許容する
。ＤＭＡチップ４０８ａは、この時、コントローラ４０
８のメモリー４０８ｂをアドレス指定してＤＭＡデータ
をＤＲＡＭ４１１へ転送する。この手順が行なわれると
、ＤＭＡチップ４０８ａはマイクロプロセッサ４０１が
実行することを許容する。次いでマイクロプロセッサ４
０１はＤＭＡバスを要求し、もしこれが許されるならば
、メモリー４０８ｂからのデータを更に処理し分析する
ため転送することになる。

Ｉｌｏｎｃｙｗｅｌ１社のレベル６システム１０２から
Ｌ　Ａ　Ｎ　ｔｏｏへＬ　Ａ　Ｃ１０１を介してデータ
を転送するために、μ／　ｐ　６８０００は最初にレベ
ル６始動アドレスをメガバス・アドレス・インターフェ
ース４０７ａに対してロードする。メガバス・アドレス
・インターフェース４０７ａ内には、メモリー４０８ｂ
ヘロードされるワード数をカウントする値域カウンタが
ある。従って、μ／　ｐ　４０１はＤＭＡアドレスをＤ
ＭＡチップ４０８ａヘロードする。

このように、ＤＭＡアドレスはアドレス・メモリー４０
８ｂをロードした。これはまた、メモリー４０８ｂにロ
ードされるワード数に対する値域カウントをロードする
。この時、μ／　ｐ　４０１の制御下で、データがメガ
バス・データ・インターフェース４０７ｂを介して先入
れ先出しくＦ　Ｉ　ＦＯ）メモリーおよびＤＭＡバス６
１４ｂに対して転送される。

この時、ＤＭＡチップ４０８ａはＤＭＡバス６１４ｂ上
のデータをＤＭＡバッファ・メモリー４０８ｂへ転送す
る。その間、μ／　ｐ　４０１は、７４Ｌ　Ｓ　２４Ｂ
トランシーバ４０６ｂによりこのＤＭＡ転送から絶縁さ
れる。このため、μ／　ｐ　４０１は、ＤＲＡＭ４０２
から得た情報を用いである他のタスクを同時に行なうこ
とができる。ＤＭＡ転送がレベル６からＤＭＡメモリー
に対して行なわれる時、ＤＭＡチップ４０８ａはアップ
４０１に割込みを行なう。

μ／　ｐ　４０１は、この時、ＤＭＡバス６１４ａ、６
１４ｂおよびアダプタ・バス４２１ａ、４２１ｂに対し
７４　Ｌ　Ｓ　２４５タイプのトランシーバ４２０ａ、
４２０ｂを介して指令を発する。次いでこの指令を受取
るアダプタは、ＤＭＡメモリー４０８ｂを読出し、ＤＭ
Ａメモリー４０８ｂからアダプタ４２２ａ、４２２ｂの
一方およびＬＡＮ１００に対してデータを転送する。こ
の手順が生じつつある間、μ／　ｐ　４０１は、それぞ
れＤＭＡバス６１４ａ、　６１４ｂ、およびトランシー
バ４０６ｂ、４２０ａ、４２０ｂを介してアダプタ・バ
ス４２１ａ、　４２１ｂの双方から絶縁されている。次
いで、μ／　Ｐ　４０１は、そのオペレーティング・シ
ステムの作用下で作動し続け、ＤＭＡチップ１１０８ａ
に対する次に生じる転送ブロックを設定する。トランシ
ーバ４０６ｂは、マイクロプロセッサ・バスがそのプロ
グラムをＤＭＡバスで実行することを、またレベル６の
メモリー２１５、メガバス２１Ｂの一方からＤＭＡメモ
リー４０８ｂへの転送を行なうことを許容する。このた
め、このバスの絶縁は、３つの全てのバスが同時に干渉
することなく実行することを可能にする。このことがＬ
ＡＮを非常に多能にしてＬＡＣ全体において更に大きな
処理量を提供する。

次に第５図および第６図においては、アダプタの子ボー
ドの接続点２１０〜２Ｉ３（第２図も参照のこと）およ
びアダプタの子ボード２１６〜２１９からなるアダプタ
・インターフェースのブロック図が示される。アダプタ
・インターフェース・システムからなるＬＡＮボード全
体は、４つまでの子ボード５２２ａ、５２２ｂを持つこ
とができる。

各子ボードは、奇数および偶数のコネクタを有する。例
えば、子ボード＃１（アダプタ・インターフェース＃１
）はアダプタ接続部ＷＯ１およびＷＯ２を有し、子ボー
ド＃２（アダプタ・インターフェース＃２）は接続部Ｗ
Ｏ３、ＷＯ４を有する１、等である。奇数の接続部は制
御回線を取扱うが、偶数の接続部はデータ回線０〜１５
およびアドレス回線００〜２３を取扱う。

アダプタの子ボードは、イーサネット、トークン・リン
グ、トークン・バス、ディスク、テープ、メモリー等の
内どんなタイプのものでもよい。

アダプタ・バス４２１ａ、　４２１ｂ、５２１ｂは、市
販の７４Ｌ　Ｓ　２４５タイプのトランシーバ４２０ａ
、４２０ｂ、５２０ｂ、５２０ｂｃによりＤＭＡバス４
１４ｂ、５１４ｂから絶縁されている。ＤＭＡバスがデ
ータをアダプタ・バスに対して送出することを欲する場
合、トランシーバはこの方向におけるデータのフローを
許容することになるが、アダプタ・バスが情報をＤＭＡ
バスへ転送することを欲する時はトランシーバは他の方
向を指示することになろう。コネクタ（２１０〜２１３
）における各アダプタの子ボード２１６〜２１９は、Ｌ
ＡＮに関してデータを授受することを欲することになる
。このアダプタは、ＤＭＡバスおよび［ｉ　８４５２タ
イプのシ、恒１停チップ５０９に対し、いくつかの要求
のどれが比較的高い優先順位を有するかを判定すること
を要求し、次いでバスを最も高い優先順位を有するこの
アダプタに与える。また、このアダプタは７４３２０タ
イプのゲート５３１を介して７４７４タイプのフリップ
フロップ・チップへ信号を送出することになる。このフ
リップフロップ５３ｏは、セットされると、子ボード（
アダプタ）サイクルが進みつつあることを表示する。こ
の時信号がケート５３２．５３３ヲ介シテトランシーハ
５２ｏｂ１５２０ｂｃへ加えられる。ゲート５３２　、
５：１３へ加えられた読出し／書込み信号は、トランシ
ーバ５２１ｂ、５２１ｂｃを介してどの方向にデータが
転送されるか、即ちＤＭＡバス・データがアダプタ・バ
ス上に置かれるか、あるいはアダプタ・バス・データが
ＤＭＡバス上に置かれるかを判定する。

このデータ転送が完了すると、次に高い優先順位のアダ
プタがそのサイクルを開始することができる。

データ転送はまた、トランシーバ４０６ｂからの使用可
能信号を用いて生じ得る、即ちアダプタから生じ得る。

このデータ転送手法の下で、μ／　ｐ　４０１がトラン
シーバ４０６ｂをアダプタイ吏用可能信号でプログラム
する。従って、μ、／ｐ４０１は、トランシーバ４０６
ｂを介してその制御下でアダプタに関して読出し／書込
みを行なうことができる。従って、トランシーバ５２０
ｂ、５２０ｂｃを介するこの種の絶縁およびトランシー
バ４０６ｂを介する選択により、ＬＡＮにおけるどんな
タイプの子ボードでも使用するように、ＬＡＮがμ／ｐ
４０１によってプログラムされることを可能にする。

第６図においては、ＬＡＣと取付けられたアダプタとの
間の物理的なインターフェースが示されている。このア
ダプタ・インターフェースは、コネクタＷ０１−ＷＯ８
からなっている。第６図は２つの典型的なコネクタを示
している。全ての徳数番号のコネクタＷＯ２、ＷＯ４、
ＷＯ６、ｗｏａはデータ・バー０〜１５およびアドレス
・ビット１〜２３を含む。全ての奇数番号のコネクタＷ
０１、ＷＯ３、ＷＯ５、ＷＯ７は１ｌｌｌＪ御信号を取
扱う。奇数番号のコネクタにおいては、コネクタのター
ミナル１０がバス・クリア信号であり、コネクタのター
ミナル１１はマスク・クリア信号であるが、コネクタの
ターミナル１２はバスのエラーの表示である。

コネクタ・ターミナルＩ３はパリティ・エラー信号を取
扱うが、読出し／？！Ｆ込み信号はコネクタ・ターミナ
ル１８に対して加えらゎる。データ確認信号はターミナ
ル２０に加えられる。高いデータ・ストローブ信号はタ
ーミナル２２に対して加えられるが、低いデータ・スト
ローブ信号はターミナル２１に対して加えられる。デー
タ・アドレス・ストローブ信号は、ターミナル２６に対
して加えられる。ターミナル２９はシステム・クロック
に対する信号を取扱うが、ターミナル３１は２×２のシ
ステム・クロックに対する信号を取扱う。

ターミナル３５は、１／８番目のシステム・クロック速
度に対する信号を取扱う。パワーオン信号はターミナル
３４を介して取扱われる。アダプタからの割込み要求信
号はターミナル４７に対して加えられ、アダプタに対す
る割込み確認信号はターミナル４８に対して加えられる
。アダプタに対する使用可能ストローブ信号はターミナ
ル４９に対して加えられる。アダプタからのバス要求信
号はターミナル５１へ加えられ、子ボードに対するバス
許与確認信号はターミナル５２に加えられるが、アダプ
タからＬＡＮに対するバス許与確認信号はターミナル５
３へ加えられる。これらターミナルは、種々のデータ回
線およびアドレス回線を識別するため接続されている。

（人出力（Ｉｌｏ）指令） レベル６のＣＰ　Ｕ　２１４ａ、２１４ｂによるＬＡＣ
の制御を行なうために、１組の人出力（Ｉｌｏ）指令が
個々の機能コード（ＦＣ）と共に使用される。

（出力指令） １、ＩＯ（ＦＣ＝０１）出力Ｌ　Ａ　Ｃ；ｔ制御２、ｌ
０ＬＤ　（ＦＣ＝０９１０Ｄ）出力ＬＡＣポインタ （人力指令） １．１０　（ＦＣ＝２６）入力装置ＩＤ（出カーＬＡＣ
−制御−Ｉ１０（ＦＣ＝旧））この指令はＬＡＣに対し
て１６ビツトの制御ワードを転送する。全てのアダプタ
およびインターフエースはこの指令により［’を受ける
。

この指令において用いられるチャネル番号は重要でない
。ワードにおけるビットは下記の如くに定義される。即
ち、 ビット０ニハードウエアの初期化（１ならば）ビット１
：■０停止（１であり、ビット０が零ならば） ビット２〜１５：ＭＢｚ ハード初期化機能は、パワーオン・シーケンスまたは出
力ＬＡＣ制御指令（指令の最初のビットである）により
初期化され、１である、即ちＦＣ＝０１゜この初期化機
能は下記の動作を生じる。即ち、 （ａ）ＬＡＣおよびアダプタＲＡＭ２０２．２１６ａ　
〜２１９ａがクリアされる。

（ｂ）ＬＡＣにおける全てのハードウェア・レジスタお
よびアダプタがクリアされる。

（ｃ）ＬＡＣはその品質論理テスト（ＱＬＴ）を実行し
、適当な形態情報を確認する。

（ｄ）ＬＡＣは停止条件に入り、この場合その機能はＰ
ＲＯＭ２０４により指示される如き機能からなっている
。

もし夏１０指令のビット１が１であり、ビット０が零で
あるならば、Ｉ１０停止が生じ、これが下記の動作を生
じる。即ち、 （ａ）ＬＡＣにおけるハードウェア・レジスタおよびア
ダプタがクリアされる。

（ｂ）ＬＡＣがファームウェア制御下の操作を開始また
は継続し、この場合機能は ＰＲＯＭ常駐ファームウェア２０４から指示される如き
機能からなっている。

（出カーＬＣＢ−ポインターｌ０ＬＤ　（ＦＣ＝０９１
００）　　：　Ｉ　ＯＬ　Ｄ命令は、基本的には２つの
機能コードからなっている。この機能コード０９は、存
在する時は、１つのアドレスのローディングに関するが
、機能コードＯＤは存在する時ロード範囲に関するもの
である。この指令は、ＬＡＣに対する２つの個々のバス
転送を伴う。第１の転送は３２ビツトのバイト・アドレ
スであり、第２のものは１６ビツトの範囲ワードであり
、その上位の８ビツトはＬＡＣのハードウェア／ソフト
ウェア機能を定義するものとして解釈され、下位の８ビ
ツトはバイトにおけるＬＣＢの大きさを定義する。アド
レスおよびＬＣＢは一緒にレベル６の主記憶装置２１５
におけるＬＣＢの場所および大きさを定義する。レベル
６のＣＰ　Ｕ　２１４ａまたは２１４ｂが１つのｌ０Ｌ
Ｄを生成する時、メガバス２１Ｂが０９の機能コードを
メガバス・アドレス・ビット１８〜２３に与える。

ＬＡＮはこの機能コードを受入れ、これを第２図、第５
図の親ボードに対して格納する。ＬＡＮが応答する次の
機能コードは、ｌ０ＬＤ命令を完了するＯＤ機能コード
である。

１０ＬＤ指令の生成に関して生じる１つの主な問題は、
多重処理システムに存在する。ｌ０ＬＤ指令は、インタ
ロツタによらずに、２つのＣＰＵから生成することがで
き、これらのｌ０ＬＤ指令はＬＡＣが機能コード０９プ
ラス２つのＣＰＵの各々から送られたＯＤを組合せる方
法を知らないためインターリーブすることができる。

インタロツタは第２のＣＰＵに対しＮＡＫを生し、これ
が曖昧なサイクルを阻止して全ての１０ＬＤが同じＣＰ
Ｕからのものであることを保証する。

次に第７図においては、第１のｌ０ＬＤ指令からの第１
の機能コード０９を格納する市販の７４Ｓ　１＋２フリ
ツプフロツプ７０１が示されている。

フリップフロップ７０１からの出力信号は、市販の１６
し８タイプのプログラム可能なアレイ・ロジック（Ｐ　
Ａ　Ｌ　）　７０３に対して加えられ、またこのＰＡＬ
に対してはメガバス・アドレス・ビット１８〜２３も加
えられる。Ｐ　Ａ　Ｌ　７０３は、機能コードを復号し
、レベル６から発された機能コードが１１定応答（ＡＣ
Ｋ）および否定応答（ＮＡＫ）のどちらがなされたかを
判定する。

この判定が行なわれると、これは７４Ａ　５８２３タイ
プのラッチ７０４に格納される。このラッチは、バスか
らの情報を待ち行列に並べることができ、その結果バス
が解放され適当な時点に情報を使用することができるよ
うにするセマフ才として機能する。内容のセマフォ７０
４のラッチ動作は、命令がＬＡＮボードに対するもので
あったことをＬＡＮが検出する時、判定される。

フリップフロップ７０１は、サイクルを終了するため機
能コードＯＤに対してリセットされる。

フリップフロップ７０１は、機能コード０９でセット状
態となり機能コードＯＤによりリセットする１種のブラ
ケットと考えることができる。ＰＡＬ７０３は機能ビッ
トを復号して、どの機能コードがメガバスに対しＡＣＫ
あるいはＮＡＫされるかを判定する。このため、このロ
ジックは第１のＣＰＵかｌ０ＬＤを発することを阻止し
、第２のｃｐｕかｌ０ＬＤを発して各ＣＰＵが誤ったＡ
ＣＫを受取ることを阻止する。ｌ０ＬＤがＬＡＮボード
の制御を与えられた後にＮＡＫを生じるためには、フリ
ップフロップ７０２が用いられる。これはセマフォとし
て用いられ、これが第１のｌｏＬＤ機能コード０９をセ
ットしてこれに対しマスター・クリア信号が加えられる
時にのみリセットし得る。従って、−旦ＬＡＮボードが
ｌ０ＬＤ命令に対する制御を与えられると、セマフォ７
０２はレベル６の入力命令の生成を阻止する。

ＬＡＣ制御出力指令（ＦＣ＝０１）の完了の直後に、装
置ＩＤ入力指令（Ｆ　Ｃ＝　２６）が生じてＬＡＣのＰ
ＲＯＭ２０４をしてメガバスに対し１６ビツトの装置Ｉ
Ｄを送出させる。このＩＤは、アドレス指定されたアダ
プタ・チャネルに対して付されたＬＡＣとアダプタの双
方を識別する。

このＬＡＣは１組の６４のチャネル番号が割当てられる
。装置ＩＤ入力指令（ＦＣ＝２６）のためには、チャネ
ル・アドレスの６つの最下位ビットが下記の如く２つの
フィールドからなるものとしてＬＡＣにより処理される
。即ち、最上位の２ビツトはアダプタの子ボードの位置
を指定し、最下位の４ビツトはアダプタ２１６〜２１９
と関連するサブチャネルを指定する。装置ＩＤ入力指令
に対するこのチャネル番号の符号化は、１０のビット０
〜９を有するフォーマットを用いることにより行なわれ
る。ＬＡＣボードのアドレスは、最初の４ビツトにある
コードによって識別され、アダプタの位置はビット位置
４〜５に２ビツトを有するコードにより識別され、最後
にアダプタにおけるサブチャネルがビット位置６〜９に
おける４ビツトによって識別される。

（データの転送） ＬＡＣの設計における主な問題の１つは、システムに対
してどんなタイプのＬＡＮ接続が行なわれたかに拘らず
変更されないままとなるＬＡＣにおける常駐の通信層ソ
フトウェアを有することである。従って、常駐ソフトウ
ェアをレベル６のメガバス側およびＬＡＮインターフェ
ースから絶縁することが必要であった。

これを行なうため選択されかつ依然としてＬＡＮとレベ
ル６との間の通信およびＬＡＣコントローラ自体の内部
の通信を維持するよう選択されたハードウェアは、第８
図および第９図および第１゜図乃至第１３図に典型的に
示されたＬＡＣ制御バッファであった。

次に第８図においては、主記憶装置からのＬＡＣソフト
ウェアのローディング／ダンピングのため、ＬＡＣＲＡ
Ｍ２０２の色々な部分を主記憶装置２１５ヘダンピング
するため、またＬＡＣからのある形態の情報を検索する
ためのＬＡＣ制御ブロックが示されている。その動作は
、前に述べたＬＣＢＣ刃出インタｌ０ＬＤを介して開始
される。第８図におけるＬＡＣ制御ブロックのフォーマ
ットは、１６ビツトｒｌのワードを有し、最初のワード
８０１は最初の６ビツトが将来のハードウェアの使用（
ＲＨＵ）のため保留され、ワード８０１の次の４ビツト
がロード／ダンプ指令自体を発したＣ　Ｐ　Ｕ　２１４
ａ、２Ｎｂのチャネル番号の最下位の４ビツトを示すよ
うに分割されている。ＣＰＵのチャネル番号の残りの上
位ビットは常に０であり、従って下位の４ビツトのみが
与えられる。ワード８０１の次の６ビツトは、ＣＰＵが
割込みを受取る時ｃＰＵが使用する６４の可能な割込み
レベルの１つを表示する。

ワード８０２は、行なうことができる僅かに３つのその
時可能な機能の内の１つを指定する。こねは、操作がＬ
　Ａ　ＣＲＡ　Ｍ　２０２の内容の格納であるかそのＣ
ＰＵにおける主記憶装置２１５に対する転送であるか、
あるいはこれがＬＡＣおよびＲＡＭがＤＰＳ６メモリー
からロードされる他の方法であるかを指定する。

第３の操作は、ＬＡＣＲＡＭから得られるＤＰＳ６メモ
リーに対する構成情報の格納である。

アドレス・ワード８０３および８０４は、データが出入
り転送されるべきレベル６のメモリー・アドレスの上位
および下位のアドレス部分を格納する。

転送ワード８０５の程度は、ＬＡＣと主記憶装置との間
に転送される情報をバイト数に関して規定する転送の程
度である。

ＬＡＣＲＡＭアドレス・ワード８０６．８０７は、デー
タが出入れされるべきＬＡＣＲＡＭ２０２におけるアド
レスの上位および下位の部分を表示する。情報の読出し
構成のタイプの場合には、その特定のアドレスは、構成
情報が示されるという事実により示唆される。ＲＳＵワ
ード８０８は、必要となる使用が可能なソフトウェアの
使用のため保留されている。

状況ワーＦ８０！］は、転送操作の完了と同時にＣＰＵ
に対し送られた情報に関する状況を表わす。この操作は
、もし問題があるならば停止し、その状況が状況ワード
８０９において表示されることになる。しかし、もし転
送に問題がなければ、状況ワードは全て零を含むことに
なる。もし問題があるならば、状況ワード８０９の８つ
の上位ビットは依然として全て零でなければならない。

無効な機能ビットである次のビットは、要求が何等かの
点で無効であること、およびおそらくは使用されたロー
ディング／ダンピング機能コードが規定されたコードで
はないことを表示するため使用される。例えば、次のビ
ットはメモリー満了ＭＥＭＥＸＨであり、１つ以上のロ
ーディング／ダンピング機能が１つの直後に他が発され
、従ってコントローラはその全てを取扱うことができな
いことを表示するが、これはコントローラは一時に１つ
のこのような機能しか処理でないためである。ワード８
０９の次のビットＲＡＭＮＥは、ＬＡＣのＲＡＭにおけ
る存在しないメモリーの一部をワード８０６　、８０７
に定義されるアドレスが指示することを表示するＲＡＭ
の非存在ビットである。従って、このビットは、転送が
この問題の故に完了しなかったことを表示する。次のビ
ットＲＡＭＰは、ＣＰＵメモリー２１５に対して前記情
報を転送するためＬＡＣのＲＡ　Ｍ　２０２の読出し過
程において、パリティ・エラーがが存在したことを示す
。状況ワード８０９のＭＹビットは、メモリー・イエロ
ーの略であり、レベル６からＬＡＮのＲＡＭへの情報の
転送の間、データ読出しにおいてエラーが生じたがこの
エラーは訂正可能であり従ってデータはＬＡＣへ送られ
たことを示す。これは、レベル６のメモリーに何等かの
弱点があるという警告を示している。

次のビットＮＥＭは、存在しないレベル６メモリーに対
する頭文字で、ワード８０３　、８０４により形成され
るアドレスを用いることにより、存在しないレベル６の
メモリー２１５の一部がアドレス指定されつつあったこ
とを示す。Ｌ６Ｂビットは、レベル６のバスのパリティ
・エラーがレベル６メモリーからＬＡＣへの情報の転送
中に生じたこと、このエラーがレベル６のメガバス２１
６に沿ってどこかに生じたこと、およびＬＡＣのＲＡ　
Ｍ　２０２に対して与えられたデータがその内部にエラ
ーを存することを示している。

ワードｉ９の最後のビットＭＲはメモリー・レッドの頭
文字で、レベル６のメモリーのＬＡＣメモリーに対する
転送において、レベル６のメモリーを読出した精報が不
正確であって訂正ハードウェアでは訂正できないこと、
従ってＬＡＣのＲＡＭに対して送られた情報は不正確で
あることを示ず。ＭＢＺワード８１０は、その中に全て
零を持たねばならないワードであり、将来の使用のため
のものである。最後に、完了ワード８１１が状況完了ビ
ットＳＣを有し、これは操作の完了と同時にＬＡＣコン
トローラによりセットされ、レベル６のソフトウェアに
対してワード８０９に存在するどんな状況でも操作の完
了状況を表わすことを示すため用いられる。

次に第９図においては、前に述べた始動ＩＯ指令に対す
る別のＬＡＮ制御ブロックのフォーマットが示されてい
る。ワード９０１は、６つの上位ビットが再びハードウ
ェアの使用（ＲＳＵ）のため保留され通常は全て零であ
る１６ビツトのワードである。次の４ビツトはＣＰＵチ
ャネルを識別し、指令を発するＣＰＵのチャネル番号の
下位の４ビツトを指示し、また始動１１０が完了する時
割込みが行なわれるチャネル番号でもある。ワード９０
１のレベル番号は下位の６ビツトで、操作が完了する時
付勢されるＣＰＵにおける６４の割込みレベルの１つを
示す。

ＲＳＵワード９０２は、必要となる目的に対するソフト
ウェアの使用のための空領域である。

ワード９０３　、９０４は、マイクロプロセッサ２０１
が特定のプログラムの実行を開始すべきマイクロプロセ
ッサ始動アドレスを表わす。一般に、マイクロプロセッ
サが始動される前に、マイクロプロセッサのメモリー２
０２が第８図に関連して前に述べたロード操作によって
ロードされることになり、また従ってその時の指令の目
的はマイクロプロセッサに対してロードされたコードの
実行をどこから開始するかを通知することである。ＲＳ
Ｕワード９０５は、ソフトウェアの将来の使用のため保
留された別のワードである。

ＭＢＺワード９０６．９０７は、全て学を保持しなけれ
ばならない２つのワードである。ＭＢＺワード９０８は
、始動操作を終了した時マイクロプロセッサ２０１によ
りロードされる状況完了ビット（ＳＣ）を有し、これが
割込みされる時ＣＰＵに対して始動Ｉ１０指令が正確に
完了したことを示す。ＭＢＺワード９０８の残りは全て
零である。

次に第１Ｏ図においては、ＬＡＣｌ、：＠かれたメモリ
ーとレベル６に置かれたメモリーとの間、即ちＲＡ　Ｍ
　２０２からＲＡ　Ｍ　２１５への前に述べたＬＡＮ制
御ブロックの如き、あるデータ・ブロックを移動するた
めＤＭＡ操作を要求するため用いられる典型的なメール
ボックス・メツセージが示される。メツセージのヘッダ
１００１は、通常、ＬＡＮ制御ブロックの如きブロック
転送等のどのタイプの転送が要求されているかを正確に
規定するタイプ・コードを保有する。一般に、メツセー
ジ・ヘッダは、第１Ｏ図ではあたかも＋ｑｉ　ｉつのワ
ードからなるように示しているが、いくつかの情報ワー
ドからなっている。ＲＨＵワード１００２は、ハードウ
ェアの使用のため保留され、将来の使用のための余分な
空スペースである。ブロック転送の如きある操作の完了
と同時に、このような転送を要求するＣＰＵは割込みを
行なって何が起ったかを通知することを必要とする。ワ
ード１００３は、このような割込みが要求される時使用
されるべきパラメータを指定する。

しかし、割込みは、ワード１００３の下位の６ビツトか
らなるレベルが全て写ではない場合にのみ送ることがで
きる。ＬＡＣチャネル番号はワード１００３の上位の６
ビツトからなり、ＣＰＵがＬＡＣに対して与えた指令に
より最初にアドレス指定された特定のチャネルに対する
割込みにおいて使用される。ワード１００３のＣＰＵチ
ャネル番号は略々第８図および第９図におけるものと同
じであり、割込みされるべきＣＰＵのチャネル番号を規
定する４ビツト・ワードである。最後に、レベル・ワー
ドは割込みのレベルを定義する６ビツトのワードである
。メールボックスＩＤ戻しワード１１０５．１１０６は
、実際に行なわれるべき操作を求め、従って操作自体が
完了した時通知されるべきプロセスを表わすＬＡＣ内の
メールボックス２０２ａを識別する。状況ワード１００
７は、操作が終了する時に、メモリーＤＭＡプロセスに
より戻される。ビットの定義は、第８図の状況ワード８
０９と類似している。レベル６のメモリー・アドレス・
ワード１００８．１００９は、出入り転送が生じべきレ
ベル６のメモリー・アドレスの上位および下位の部分を
定義する。

範囲ワード１０１０は、どれだけ多くのワード／バイト
かに操作おいて転送されるべきかを規定する。ＬＡＣの
ＲＡＭアドレス・ワード１０１１および１０１２は、情
報が得られあるいは送られるべきＬＡＣのＲＡＭ内のア
ドレスを定義する。

ＲＳＵワード１０１：ｌは、ハードウェアの将来の使用
のため保留されている。

次に第１１図においては、ＬＡＮ上にメツセージを送る
ための典型的なデータ転送要求としてアダプタ・インタ
ーフェースのソフトウェア・プロセスに対して送られる
メールボックスのメツセージが示されている。これは、
Ｉ　ＥＥＥ規格委員会のインターフェースを備えた異な
るタイプのＬＡＮの使用を許容する。メツセージ・ヘッ
ダ１１０１は、送出されるべきメツセージの性格を定義
するタイプ・コード、局部情報通信網（ＬＡＮ）に送出
されるべきデータがＲＡＭ２０２．２１４のどこに置か
れるかを定義するバッファ・アドレス記述子の如きいく
つかの情報ビットを保有する。８つの下位ビットからな
るフレーム制御ワード１１０２は、トークン・バスまた
はトークン・リング・タイプのフレームにおけるフレー
ムのタイプを表示するため使用される。Ｒ３Ｕワード１
１０３は、ソフトウェアの使用のため保留された領域で
ある。メールボックスＩＤ戻しワード１１０４．１１０
５は、行なわれるべき送出／転送のため求められるプロ
セスのメールボックスを識別し、その結果操作が完了し
た時プロセスが識別できるようにメツセージがメールボ
ックスに置かれるようになっている。

状況ワード１１０６は、戻すことを欲することを判定す
るどんなソフトウェアによっても基本的に定義される。

タイプ／データ長さワード１１０７は、Ｃ３ＭＡ／ＣＤ
およびイーサネット・フレームにおいて使用される。イ
ーサネット・タイプのＬＡＮがＬＡＣに対して接続され
る場合には、これはフレームの長さを示すが、もしＣ３
ＭＡ／ＣＤタイプのＬＡＮがＬＡＣに接続されるならば
、これは使用されるＩ　ＥＥＥ規格８０２．３項規定の
フレームタイプを示す。宛先アドレス・ワード１１０８
は、メツセージが送出されるべき局のアドレスを定義す
る。最後に、Ｒ３Ｕワード１１０９はソフトウェアの使
用のため保留される領域である。

第１２図および第１３図においては、Ｉ１０指令の一時
的な待ち行列として割当てられるＲＡＭ記憶領域の場所
および配置が示されている。第１２図は、バイト・アド
レス８００４００〜８００７００に置かれた異なる待ち
行列番号＋３０１−１３０４を示−）−０第１３図は、
待ち行列における典型的なエントリを示している。ワー
ド１２旧は、−時的に格納されるチャネル番号を示すが
、アドレス・ワード１２０２．１２０３は主記憶装置に
転送される情報の上位および下位のアドレスを示してい
る。範囲ワード１２０４は、転送されるべき情報におけ
るバイト番号を示す。

（インターフェース（ＩＦ）のソフトウェア）第１４図
乃至第１８図は、種々のＩＦソフトウェア・プロセスお
よび割込みルーチンの高いレベルの機能応答性を更に詳
細に示す１組のフローチャートである。

先ず第１４図においては、ＬＡＣコントローラにおける
Ｉ１０ディスパッチ・プロセスにより行なわれる操作の
フロー図が示されている。割込み待ち時間１４０＋は、
１つのＩ１０指令割込みがこのルーチンにより達成でき
る前のマイクロプロセッサの時間■を表わす。Ｉ１０指
令がＬＡＣコントローラによって受取られる時は常に、
コントローラが割込みを処理することができるように、
マイクロプロセッサ２０１がこれに応答して操作を切換
えるための有限時間が存在する。

ＡＬＬＯＣＡＴＥ　　Ｍ　Ｂ　Ｘブロック１４０２は、
Ｉ１０ディスバッチ・プロセスが丁度受取った詐りのｌ
０ＬＤ指令についてＬＡＣコントローラ内のある他のプ
ロセスを知らせることができるように１つのメツセージ
・ブロックを割当てるため、ＬＡＣコントローラの核の
ソフトウエアに対する呼出しである。ディスパッチ・プ
ロセスにより行なわれる実際の操作は、ディスバッチ・
テーブル１４０３に対する指標により定義される。

このディスバッチ・テーブルは、Ｉ１０指令がアドレス
指定されるチャネル番号、ならびにＩ１０指令の一部で
あり以下に述べる機能コードによフて指標が付される。

従って、ディスバッチ・プロセスは、どのプロセスが通
知されるべきかを見出すためディスパッチ・テーブルを
用いて指標付けを行なう。もし通知されるべきプロセス
がなければ、ディスパッチ・メツセージをアセンブルし
て次のステップＳＥＮＤＭＳＧ１４０７におけるメツセ
ージを送出することにより、命令がメガバス層の管理に
対してディスパッチされる。次いでＩ１０指令は、何が
これと関係を有するかを判定する役割を有する層管層プ
ロセスに対して送出される。妥当なメールボックスＩＤ
がブロック１４０１で見出されるとすれば、その時プロ
セスはｌ０ＬＤ情報を含むディスバッチ・アセンブル・
メツセージ１４０６をアセンブルし、このメツセージは
ＳＥＮＤＭＳＧ１４０Ｂを介してこれが取扱えるために
識別される特定のプロセスに対して送出される。ＤＭＡ
メツセージの通常の場合には、これが人力操作または田
力操作のどちらに対するＩ１０指令であるかに従って、
移送／送信プロセスまたは移送／受信プロセスのいずれ
かに対して送出されることになる。待ち行列口０９にお
いてエントリがある時、このプロセスが実行中に受取ら
れた指令が更にあるならば、ディスバッチ・プロセスは
再びＡＬＬＯＣＡＴＥＭＢＸブロック目０２へ飛越して
次の目金２対するプロセスを反復する。待ち行列Ｉ４０
９にこれ以上のエントリが存在しなければ、ディスパッ
チ・プロセスは１４１０において終了する。

次に第１５図および第１６図においては、ＬＡＣコント
ローラにおいて実行するＤＭＡプロセスのフロー図が示
されている。このプロセスに対しては、実際に２つの部
分がある。１つの部分は第１５図に示され、これはＤＭ
Ａ操作の完了と同時に割込みと同時に実行するメモリー
ＤＭＡプロセスの部分である。第１６図に示されるプロ
セスの他の部分は、メールボックス２０２ａが要求を受
取ったかどうかに依存している。

最初に第１６図によれば、操作はＬＡＣコントローラに
おけるプロセスの１つからメモリーＤＭＡ操作に対する
要求が受取られる時に開始する。このプロセスが実行を
開始するためには、最初１．：ｃＯＮＴＥＸＴ　　Ｓ　
Ｗブロック１６０１をスワップすることが必要である。

次に核のソフトウェア呼出しＢＲＥＣＶブロック１６０
２は、その入力するメールボックスにおける要求が存在
するかどうかを判定させられる。もしある操作を行なう
プロセスに対する要求がない場合には、プロセスは停止
して、ＢＲＥＣＶ命令ｌ６０２以外−切のステップに進
まない。もしある操作に対する要求がある場合には、セ
マフォ検査ブロックＳＥＭＡＷＡＩＴ１６０３が、割込
みプロセスが既にＤＭＡコントローラに関１−るある他
の操作を行なフていないこと、即ち既にＤＭＡ操作が進
行中であることを確認するため、割込みプロセスに対し
て全てのセマフォを維持するＯＳ核に対する呼出しによ
り行なわれる。もしその時ＤＭＡ操作が進行中でなけれ
ば、プロセスはステップ１６０４へ進み、ここでメガバ
ス・レジスタおよびＤＭＡコントローラをＤＭＡ転送の
実行のため必要な情報でロードする。このローディング
操作が完了すると、プロセスはステップ１６０３におい
て前に調べたセマフォのセマフォ・ビットＳ　ＥＭＡＷ
Ａ　Ｉ　Ｔ１６０５を（ＯＳ核に対する呼出しにより）
セットし、セマフォ・ビットがセットされる間これ以上
のＤＭＡ操作が行なわれないようにする。ステップ１６
ｏ６においては、フラッグを調べて完了した操作に対す
る割込み要求が末だＣＰＵによる受入れを待機している
（即ち、「保留状態」）かどうかを知るため調べられ、
もし保留状態になければ、メールボックス戻しメツセー
ジがその操作を要求したプロセスへ送られる。ステップ
ＳＥＮＭＳＧ　　ＲＥＴＩＪＲＮＭ　Ｂ　Ｘ　＋６０７
においては、戻しメツセージが完了したＤＭＡ操作に対
して送られる。（丁度進行中である特定のＤＭＡ操作に
対する戻しではない。）次いで、ソフトウェアは再びス
テップＢ　ＲＥ　ＣＶ　１６０２へ飛越して、ある操作
を行なうためそれに対する要求がなければ停止する。

別の待機中の要求が存在するならば、ソフトウェアはス
テップＳ　ＥＭＡＷＡ　Ｉ　Ｔ１６０３において停止す
るが、これは操作が開始した時ステップ１６０５に。

おいて丁度制御されたセマフォである。特定のＤＭＡ操
作が完了すると、プロセスのフローは第１５図へ切換わ
る。割込みが認識さぁつれて実行を開始する前に、再び
割込みの待ち時間１５０１がある。−旦プロセスが継続
すると、テスト１５０２が行なわれてプロセスがレベル
６とＬＡＣコントローラとの間の収集／散布タイプのデ
ータ転送を取扱うことができるかどうかを判定する。

もしこれが収集／散布タイプの操作であれば、操作はス
テップ１５０３．１５０７．１５１１に進み、ここでプ
ロセスが必要な別の転送の収集／散布操作を継続できる
ように、ＤＭＡコントローラがセットアツプする。収集
／散布タイプのデータ転送がないために唯１つの転送が
行なわれるならば、プロセスはエラー検査ステップ１５
０４へ進んで、パリティ・エラーまたはメモリーが存在
しない等のエラーがあるかどうかを判定する。エラーが
存在する場合は、状況メツセージ１５０５が生じたエラ
ーのタイプに関してアセンブルされる。

メツセージが要求側のプロトコルへ戻され得ることを示
すフラッグがステップ１５０８でセットされる（このフ
ラッグは、ステップ１６０６において触れたものと同じ
フラッグである）。ステップ１６０３において触れたセ
マフォはここでステップ１５０９において解放され、そ
の結果プロセスの第２の部分が次の操作を実行して処理
でき、ステップ１５１２において終了する。ステップ１
５０４においてエラーが存在するならば、ステップ＋５
０６においてレベル６が操作の完了と同時に割込みされ
なければならないかどうかを判定するため検査が行なわ
れる。（これは、割込みの要求があることを示す、前に
述べたＤＭＡ要求においてレベル・コードを有すること
により判定される。）エラーが存在しなければ、エラー
なしにＤＭＡ操作が完了されたことをレベル６に対して
表示するため、レベル６への割込みがステップ１５１０
において行なわれる（あるいは試みられる）。操作にエ
ラーが存在″４−るなうば、割込みは試みられない。そ
の代り、状況メツセージ１５０５か要求するプロセスへ
戻されて、これに対し操作が存在したことを表示する。

次に第１７図においては、ＬＡＣコントローラの割込み
を行なうためのアダプタ割込みルーチンのフロー図が示
されている。これは、アダプタ２１６〜２１９の１つが
割込みをＬＡＣコントローラに対して送られである操作
を完了したこと、あるいはある異常事態が起りこの事態
に俣１するあるソフトウェア・プロセスを通知すること
を要求する時、ＬＡＣコントローラによって付勢される
。従って、ステップ１７０１．１７０２．１７０３．１
７０５および１７０４からなるループにおいては、どの
アダプタが割込みを行ないつつあるかを割込みソフトウ
ェアが判定するループが荏存する。

４つの可能な全てのアダプタからの割込みが１本のワイ
ヤ上で一緒に結ばれるため、ソフトウェアは各アダプタ
に対してこれが割込みを要求するアダプタであるかどう
かについて質疑を行なわなければならない。従って、こ
のループは各アダプタの順次のテストおよびどのアダプ
タが割込みを要求したかを判定する試みを示している。

これが割込みを行なった特定のアダプタを判定すると、
この割込みルーチンはステップ１７０６．１７０７．１
７０８へ分岐して、割込みのための理由に依存するメツ
セージを形成する。ステップＳＥＮＤＭＳＧＭＡｃ　　
Ｎ　　ＴＸ１７０７において、転送を行なうことを要求
された旨のメツセージが丁度転送要求を終了した詐りの
アダプタから送られる。ステップＳＥＮＤＭＳＧ　　Ｍ
ＡＣＮ　　ＲＸ１７０８は、アダプタがＬＡＮから入る
メツセージを受取り、従ってこのアダプタが特定の状況
を処理するためメールボックス・メツセージを送ること
を欲）ｊ−るという事実を表示する。ステップＳＥＮＤ
ＭＳＧＭＡＣＮ　　ＬＭＩ７０６は、事象の発生および
事象の処理のためＭＡＣ層の管理プロセスに対するメー
ルボックスのメツセージの送出を表わす。

最後にメツセージの送出の完了後に、割込みルーチンが
ステップ１７０９で終了する。

次に第１８図においては、あるアダプタの特定のＭＡＣ
プロセスが示され、特定のアダプタに対する異なる３つ
のＭＡＣプロセスのフローを表わす。このプロセスは、
再びコンチクスト・スイッチ１８０１を介して開始され
、このスイッチが全てのメールボックスのメツセージを
受取るかあるいはコンチクストを切換えてこれを受取る
。ステップＢＲＥＣＶ　　ＭＡＣＬＭＩ８０２、Ｂ　Ｒ
Ｅ　ＣＶ　　Ｍ　Ａ　ＣＲＸ　１８０３またはＢＲＥＣ
ＶＭ　Ａ　ＣＴ　Ｘ　１８０４は、これがそのメールボ
ックスにおいて第１７図に示されたアダプタ割込みプロ
セスからメールボックスのメツセージを受取る時に付勢
されることになる。これらのプロセスの１つのみがメツ
セージの受取りと同時に付勢される。ＭＡＣ層の管理ス
テップ１８Ｑ２．１０８５は、付勢されると、こねにメ
ツセージを送出することにより局管理プロセスを通知す
る如き状況に応じたある動作を行なうことになるか、あ
るいは単にアダプタ自体をリセット１−る。ＢＲＥＣＶ
ＭＡＸ　　ＲＸステップ１８０３において１つのメツセ
ージが受取られる時、メツセージの処理においてＭＡＣ
アダプタが使用したプロセスがバッファを置換する。Ｍ
ＡＣアダプタは、データを°　入れるため使用できる予
め定められた数のバッファを要求し、メツセージを入れ
るため使用されたものはアダプタが更に別のメツセージ
に対して用意ができるために置換されなければならない
。これが−旦行なわれると、プロセスはメツセージおよ
びアダプタにエラーが存在するかどうかを判定する（ス
テップＩｆ１０８）。もしエラーが存在するならば、メ
ツセージは捨てられる（ステップ１８１１）。もしエラ
ーがなければ、プロセスはこのメツセージを更に処理す
るため論理リンク制御層のソフトウェア・プロセスへ送
る用意のためＭＡＣヘッダ＋８１４をストリップ・アウ
トする（これは３０１におけるＣＳソフトウェア・プロ
セスの１つである）。ステップＡＬＬＯＣＡＴＥ１８１
５においては、メモリーの１ブロツクが１つのメールボ
ックスのメツセージのセットアツプの目的のため割当て
られる。従って、ステップ１８１６においてメツセージ
がアセンブルされて、ステップ１８１８において論理リ
ンク制御プロセスへ送られる。ステップ１８１９および
ｌ８２０においては、必要に応じてＭＡＣプロセスが、
アダプタに対する代りのバッファの生じ得る将来の必要
を予期して、空のバッファを得る。

もし送出操作が行なわれたならば、ステップＢ　ＲＥ　
ＣＶ　　Ｍ　Ａ　ＣＴ　Ｘ　１８０４により送出操作の
完了を表示するメツセージが受取られる。このメツセー
ジは、どのタイプのメツセージであるか、即ち、メツセ
ージが完了を示すアダプタ割込みルーチンから受取られ
たか、あるいはメツセージが送出を要求するリンク層制
御（ＬＬＣ）から受取られたかを判定するため調べられ
る。

メツセージが完了の１つであるとすれば、完了戻しメツ
セージがステップ１８１０においてアセンブルされ、ス
テップ！８Ｉ３においてＬＬＣへ送られる。−旦こわが
行なわれると、プロセスはその待ち行列において送出さ
れるメツセージが更にあるかどうかを判定する（ステッ
プ＋８２４）。もし別のメツセージが存在すれば、プロ
セスはステップ１８２５へ進み、ここで待機中のメツセ
ージを送ることができるようにアダプタに対して要求が
発される。もしステップ１８２４において待ち行列に待
機するメツセージがないことが判定されるならば、単に
アダプタがもはやあることの実施に使用されていないこ
とを示すアダプタ待機ビットがセットされ（ステップ＋
８２６）　、　　Ｂ　ＲＥＣＶＭＡＣＴＸの受取りメー
ルボックスに対して再び循環する（ステップ＋８０４）
。一方、もし送出のためしＬＣから要求を受取るならば
、送出を行なわないＭＡＣのソース・アドレスを定義す
る必要なヘツタがステップ１８０９において加えられ、
アダプタ待機ビットがステップ１８１２において調べら
れて、アダプタが全く何もしない間に要求が入フたかど
うかを判定する。アダプタが何かすることを待機してい
た場合には、プロセスはステップ１８２１へ進み、直ち
に送出要求をこのアダプタへ送出してアダプタ待機ビッ
トをリセットして（ステップ１８２３）　、アダプタが
この時使用中であることを表示する。一方、ステップ１
８１２においてアダプタが既に何かの実施のため使用中
であった時要求が入ったことが判定されるならば、この
要求はアダプタの待ち行列へ加えられる（ステップ１８
２７）。

次に第１９図においては、ＬＡＣ送出のフローが示され
る。ステップ１においては、ＣＰ　Ｕ　２１４ａ／２１
４ｂにおけるＬＡＣ駆動ソフトウェアがｌ０ＲＢ１９０
３における情報からメモリーへＬ　ＣＢ　１９０２をセ
ットアツプする。ＬＣＢは要求された処理および機能お
よびパラメータを定義する情報を保有し、また送出され
るべきデータを保有するメモリーにおけるバッファを定
義する物理的アドレスおよび範囲を保有する。ＬＣＢは
また、ＬＡＣからの戻り状況のためのスペースを含む。

ステップ２においては、ＬＡＣドライバ１９０１がＬＡ
Ｃに対１−る入出力ロード指令（ＩＯＬＤ）を発する。

この指令により与えられたアドレスがＬＣＢを指し、「
範囲」のパラメータは２つのフィールドを有する。即ち
、上位の８ビツトが機能コード・フィールドであり、下
位の８ビツトがＬＣＢの大きさを定義する。ｌ０ＬＤ情
報がメガバス２１６から取出され、ＬＡＣハードウェア
ＤＭＡコントローラにより一時的な待ち行列１９０２に
置かれる。このため、指令を調べるＩ１０ディスバッチ
・プロセス（ＩＯＤＩＳＰ）を伴う割込みっを生じ、ｌ
０ＬＤが妥当であることを判定して、ディスバッチ・テ
ーブルを県合するためチャネル番号を用いて更に処理を
行なう指令を追跡する場所を判定する。この場合、ルー
チンは（ＡＬＬＯＣＡＴＥ呼出しを介して）ＲＡＭブロ
ックを取得し、ＬＣＢポインタの１０ＬＤ情報をこのブ
ロックに入れ、これを（ＳＥＮＤＭＳＧ呼出しを介して
）ＣＳプロセスのメールボックスへ送る。ＬＣＢポイン
タの１０ＬＤ情報メツセージ・ブロックのフォーマット
については前に述べた。もし待ち行列に別のＩ１０指令
があるならば、Ｉ１０ディスパッチ・プロセスもまたこ
れらを処理することになる。Ｉ１０ディスパッチ・プロ
セスにより得られる全てのメツセージ・ブロックは、あ
る他のプロセスにより（例えば、ステップ１２において
）自由状態のメモリーへ戻されなければならない。

ステップ３においては、ＣＳプロセス１９０５がＯ５に
よる実行（これにアドレス指定されたメールボックスの
メツセージの故に）についてスケジュールされ、プロセ
スがメールボックスのメツセージを検索し、ＬＣＢイメ
ージ（ＬＣＢＩ）１０９７に対するＲＡＭブロックを保
全した後、ＬＣＢのＤＭＡを要求するメモリーＤＭＡ要
求プロセス１０９６のメールボックスに対するメツセー
ジをこのＬＣＢＩへ送出する。ＣＳプロセスＩ　Ｏ！ｌ
　５は、もしこの時他にすることがなければ、それ自体
を中断する。

ステップ４においては、メモリーＤＭＡ要求プロセス１
０９６がＤＭＡコントローラをしてＬＣＢ】９０２をＬ
ＣＢ　Ｉ　１９０７にコピーさせる。この操作の完了と
同時に、ＤＭＡコントローラはマイクロプロセッサ２０
１に割込みを行ない、このためメモリーＤＭＡプロセス
を再び関与させる。

このプロセスは、状況情報をＣＳプロセスにより送出さ
れたメツセージ・ブロックに置き、次いでこのブロック
を（ＳＥＮＤＭＳＧ呼出しを介して）指定された戻りメ
ールボックスへ戻す。ステップ第３図のＣＳプロセスに
よフてブロックのＲ３ｔＪフィールドに最初に置かれた
情報は、このステップが完了した特定のＤＭＡ操作を識
別することを許容する。

ステップ５においては、ＣＳプロセスがステップ４のメ
ールボックスのメツセージに応答する。ＬＣＢＩの検査
およびＬＣのバッファ・レンジの合計を計算した後、こ
のプロセスはＧＥＴＢＵＦ呼出しを行なってデータのメ
ツセージを保持する充分な大きさのＲＡＭバッファを取
得し、次いでメールボックスのメツセージをメモリーＤ
ＭＡプロセスに対して送出し、主記憶装置からＲＡＭに
おけるこのバッファに対するデータの移動を生じる。典
型的なメツセージ・ブロックのフォーマットは第１０図
および第１１図に示されるが、ＬＢバッファ・リストは
ＬＣＢＩ１９０７から得られ、ＬＥＶＥＬフィールドは
零でなければならない。

ステップ６においては、メモリーＤＭＡプロセスがＤＭ
Ａコントローラ２０８をして主記憶装置からのデータを
ＲＡＭバッファ２０９にコピーさせる。このプロセスは
、必要に応じて主記憶装置に対する「収集」タイプのＤ
ＭＡを支持しすることになり、ＬＡＣＬｆ）ＲＡＭに関
してはＤＭＡは常に論理的に単一のバッファにおいて行
なわれる。ＤＭＡの完了と同時に、メモリーＤＭＡプロ
セスが再び関与させられ、メツセージ・ブロックに状況
を置いてこれを指定された（ＣＳプロセスの）戻りメー
ルボックスへ戻す。

ステップ７においては、ＣＳプロセスがステップ６のメ
ールボックスのメツセージに応答する。

このプロセスはメールボックスのメツセージをメモリー
ＤＭＡプロセス１９０６に対して送出し、これをしてメ
モリーにおけるＬ　ＣＢ　１９０２で完了する状況をセ
ットさせかつＣＰ　Ｕ　２１４ａ／　２１４ｂに割込み
を生じさせる。暫く後で、ＬＡＣドライバは完了の状況
をＩ　ＯＲＢ　１９０３に対してボストする。もしメツ
セージがＩ　ＥＥＥ規格８０２項規定タイプのＬＡＮに
送出されるならば、ＣＳプロセスはヘッダ・フィールド
を生成してこれをＲＡＭバッファ２０９に対して接頭情
報として加えなければならない。ＣＳプロセスはまた、
そのヘッダを先頭に付すためＭＡＣプロセスに対するバ
ッファの初めに別のスペースを残しておかなければなら
ない。Ｃ５ＬＬＣプロセスは、メールボックスのメツセ
ージをアセンブルして（ステップ＋９０８）　、これを
適当なＭＡＣプロセスへ送出する（ステップ１９０９）
。

ステップ８においては、ＭＡＣ送出プロセスは、処理す
べき高い優先順位の要求があるならば、この要求を待機
させることができる。できるだけ早くこのプロセスはこ
の要求をアダプタ２１６〜２１９へ送る。このアダプタ
はメツセージ・フレームの接頭付け（ＳＡおよびＦＣ）
を完了し、媒体アクセス・ルールが許容する時、正確に
フォーマット化されたフレーム（前置き部、区切りおよ
びＦＣＳを含む）をアダプタのＰＨＹＳ層の設備を介し
てＬＡＮへ送出する。送出が完了した時、アダプタのＤ
ＭＡコントローラが割込みをＬＡＣのマイクロプロセッ
サ２０１に対して送出する。

ステップ９においては、アダプタ割込みルーチンが、ア
ダプタからの最後の状況を取出すＭＡＣ送出プロセスを
伴なう。ＭＡＣ送出プロセスはＲＡＭバッファを解放す
る（ＦＲＦＥＢＵＦ呼出し）。もし保留状況の他の送出
要求があるならば、プロセスはそれをアダプタへ送るこ
とになる。

第１９図においては、ここに述べた送出フローが明瞭に
するため１筋のフローしか示していないが、実際には如
何なる時も種々の段階において多くの処理されるフロー
が存在する。

各ソフトウェア・プロセスが書込まれて、可能ならばマ
イクロプロセッサを任意に放棄する前にその未済のタス
クの全てを完了しようとするため、送出されるメツセー
ジ毎に行なわれるコンチクストの切換え数は、典型的な
ロードの下では唯１つのメツセージの流れを考える時以
上に小さい。

検索ったメツセージを処理するため、ある用途が１つの
メツセージがＬＡＮから受取られるか、あるいは考えら
れる入力メツセージを予期して１つのバッファを割当て
ることを欲するかに従って、２つの方式の１つが使用で
きる。第１の即ち読出し通知の場合には、２つのｌ０Ｌ
Ｄが発されねばならず、また２つの割込みがメツセージ
毎にＣＰＵへ送出されねばならない。第２の場合には、
主記憶装置のスペース要件が、１つのメツセージを待機
して結ばれるバッファの故に大きくなろうとする。

受取りのフローの説明は、ＣＳソフトウェア・プロセス
の対話、！Ｆソフトウェア・プロセス、ハードウェア割
込みおよび割込みファームウェアが類似するため、送出
の場合程詳細には行なわない。

受取り操作のためには、送出操作の場合のように、ＣＳ
ソフトウェアがメモリー管理からのデータ・バッファを
要求することは必要ない。

その代り、ＩＦソフトウェアのＭＡＣプロセスは自動的
に各アダプタ毎のいくつかの論理バッファを使用でき、
このバッファは各々最も大きい可能性のあるメツセージ
でも保持するに充分な大きさである。妥当メツセージが
受取られた後、ＭＡＣプロセスのデータ表示ルーチンは
バッファを適正なＣＳプロセスへ通すことになる。

第２０図に示される読出し通知の場合には、ＣＰＵソフ
トウェアが「読出し通知ＪＬＣＢ２００２と呼ばれる一
連のＬＣＢを出力ＬＣＢポインタの１０ＬＤ指令を介し
てＬＡＣに対して発する。

これらは、ＣＳソフトウェアがメツセージの到着をＣＰ
Ｕソフトウェアに通知ｉ−るため使用することができる
ＬＣＢを生じるように作用する。メツセージの到着がこ
の手段により示される時、ＣＰＵソフトウェアはＲＥＡ
Ｄ　　ＬＣＢを生じて、主記憶装置においてメツセージ
が置かれるべき場所を指定し、また一般に別の読出し通
知ＬＣＢを発して使用されたものを置換する。

この方式により、データが直接アプリケーションのバッ
ファに対して人力されることを可能にする。読出しＬＣ
Ｂは、あるソフトウェアが定義するＬＣＢ自体における
表示により、読出し通知ＬＣＢから微分される。

ステップ６においては、ＣＳプロセス２００６がそお読
出し通知ＬＣＢのリストを照合して、丁度受取フた特定
のメツセージに関するものがあるかどうかを調べる。も
しなければ、メツセージはＲＡＭに保持される（しかし
、適当なＬＣＢがなくある妥当な時間が経過するならば
、プロセスはこのメツセージを捨てるよう強制すること
ができる）。通常の場合には、ＣＳプロセスはメモリー
２１５におけるＬＣＢに対し送られるべきメツセージの
ヘッダ＋００１から情報をアセンブルし、メールボック
スのメツセージ・ブロックをアセンブルし、これをメモ
リーＤＭＡプロセス２００７へ送ってこの情報の読出し
通知Ｌ　ＣＢ　２００２に要求する。メツセージ・ブロ
ックにおいては、ＣＰＵチャネルおよび割込みＬＥＶＥ
Ｌフィールドが、チャネル番号の場合のように、元のｌ
０ＬＤに与えられる情報を反映する。（参照第８図） ステップ７においては、ＤＭＡコントローラ２００７が
情報を読出し通知Ｌ　ＣＢ　２００２へ送ってマイクロ
プロセッサ２０１に割込みを行ない、このマイクロプロ
セッサをしてメモリーＤＭＡプロセス２００７を再び関
与させる。このプロセスは、この時、要求された割込み
をＣＰＵに対して送り、これが行なわれた時ステップ６
のメツセージ・ブロックを戻りメールボックスへ戻す（
ＣＳプロセス）。

ステップ８においては、ＣＰＵソフトウェアがこの割込
みに応答し、未済のｌ０ＲＢのリストを照合することに
より、あるいは他の手段によって、主記ｔα装置のどこ
にこのデータ・メツセージが置かれるべきかを判定する
。この時、ＬＡＣドライバ２０旧がメモリーに読出しＬ
ＣＢをセットアツプする。このＬＣＢは、ステップ６の
識別子を保有しく従って、ＬＡＣにおけるＣＳプロセス
がどのメツセージを送るべきかを識別することができる
）、またこのメツセージが置かれるべき主記憶装置の領
域（単数または複数）を指定する。

ステップ９においては、ＬＡＣドライバ２００１が１０
ＬＤをＬＣＢを指示するＬＡＣに対して発する。通常の
方法では、ＩＦソフトウェアがＬＣＢボー（ンタ情報２
００５をＣＳプロセス２００６へ送る。

ステップ１０においては、ＣＳプロセスがメモリーＤＭ
Ａプロセスに対する要求を生じてＬＣＢをＲＡＭにおけ
るＬ　ＣＢ　Ｉ　２００８に対してコピーする。

ステップ１２においては、ＣＳプロセスはＬＣＢＩを調
べて読出し操作が介在することを判定する。このプロセ
スは、Ｌ６のバッファの全体サイズを計算し、ＬＣＢ状
況に対するレンジの残り値を計算して最後の状況なＬＣ
ＢＩ２００８に置き、このプロセスがメモリーＤＭＡプ
ロセスに対して要求を発してデータ・メツセージをＲＡ
　Ｍ　２０９から主記憶装置２１５へ移動させ、かつ最
後の状況をＬＣＢＩからＬＣＢへ送らせてＣＰＵに割込
みを行なわせる。

ステップ１３においては、ＤＭＡコントローラがデータ
２０１２をバッファＲＡＭから主記憶装置ヘコピーして
、必要ならば、ＤＭＡプロセスの制御下で「散布ＤＭＡ
Ｊを行なう。データ転送が成功裡に完了すると、ＤＭＡ
プロセスがＬＣＢＩ状況をＬＣＢにコピーするブロック
転送を行ない、ＣＰＵの割込みを行なう。これが完了す
ると、メモリーＤＭＡプロセスがメールボックスのメツ
セージ・ブロックを戻りメールボックスへ戻す（ＣＳプ
ロセス）。

ステップ１４においては、ＣＳプロセスがデータ・バッ
ファ、ＬＣＢＩバッファおよびメールボックスのメツセ
ージ・ブロックを解放することができる。

本文の記述および図面は明瞭にするため１つのフローの
筋しか示さないが、実際にはどの時点における種々の段
階において複数のフローが存在する。各ソフトウェア・
プロセスはマイクロプロセッサの放棄前にその全ての未
済タスクを完了しおうとするように書込まれる故に、受
取られるメツセージ毎に行なわれるコンチクストの切換
え数は、典型的なロードの下では単一のメツセージ筋の
みを考える時よりも小さくなる。

図には示さない読出しＬＣＢの場合には、ＣＰＵは読出
しＬＣＢを指示するｌ０ＬＤを発し、各読出しＬＣＢは
最も大きい可能性のあるメツセージを保持するに充分に
大きなシステム・メモリーのバッファに対するポインタ
（単数または複数）を有する。ＣＰＵに対しては、即ち
データおよび最後の状況が送られた後では、唯１つの割
込みしか送る必要がない。

本発明の一実施悪様について示し記したが、当業者は本
発明を実施において多くの変更および修正が可能であり
、しかも頭書の特許請求の範囲に示した主旨および範囲
に含まれることが理解されよう。従って、本発明は特許
請求の範囲によってのみ限定されるべきものである。

【図面の簡単な説明】

第１図は木発明を用いたＬＡＮシステムを示−）−概略
図、第２図は本発明を示すブロック図、第３図は本発明
の作用構造を示すブロック図、第４図は本発明の分割バ
ス特性を示す論理的ブロック図、第５図は本発明のＬＡ
Ｎコントローラ帰属バスを示す論理的ブロック図、第６
図はＬＡＣと取付けられたアダプタとの間に使用される
物理的インターフェースを示す図、第７図は木発明の複
ＣＰＵインターロック特性を示す論理的ブロック図、第
８図は主記憶装置からのＬＡＣソフトウェアのローディ
ングおよびダンピングのためのＬＡＣ制御ブロックを示
す概略図、第９図は始動Ｉ１０指令のためのＬＡＮ制御
ブロックを示す概略図、第１０図はデータ・ブロックを
移動するためＤＭＡ操作を要求するために用いられる典
型的なメールボックスを示す概略図、第１１図はメツセ
ージを送出するためのハードウェア・フォーマットを示
す概略図、第１２図および第１３図はＲＡＭにおける一
時待ち行列を示す図、第１４図はＬＡＣコントローラに
おけるＩ１０指名プロセスを示すフロー図　第１５図お
よび第１６図はＬＡＣコントローラにおけるＤＭＡプロ
セスを示すフロー図、第１７図はＬＡＣコントローラに
対する割込みのためのアダプタ割込みルーヂンヲ市スフ
ロー図、第１８図はアダプタの３つの異なるＭＡＣプロ
セスを示すフロー図、第１９図はＬＡＮ；シ制御ブロッ
クのＬＡＣ送信フローを示す概略図、および第２０図は
Ｌ　Ａ　Ｎ　ｆｌ＋ｌＪ御ブロッタブロック受取りフロ
ーを示す概略図である。 １００・・・局部情報通信網（ＬＡＮ）　、　＋０１−
・・局部領域コントローラ（ＬＡＣ）、１０２・・・レ
ベル６システム（ｌｌｏｎｅｙｗｅｌ１社製）　、　ｌ
ｏ’Ｊ　−・・メガバス、＋０４−・・他のＬＡＮ、　
＋０５　・・・イーサネット（ＩＥｌｅｒ−ｎｃｌ：）
、１０６・・・メインフレーム・コンピュータ・システ
ム（ＤＰＳ８）、ｉ０７・・・新規な多重回線コントロ
ーラ（ＮＭＬＣ）、２００・・・マイクロプロセッサ・
バス（μ／Ｐ）、２０１・・・市販のマイクロプロセッ
サ（ＭＣ６８０００）　、　２０２・・・プログラムＲ
Ａ　Ｍ、２０３−・・タイマー装置、２０６・・・バス
・カブラ、２０７・・・メガバス・インターフェース、
２０８°°。 ＤＭＡコントローラ、２０９・・・データ・バッファＲ
ＡＭ、２１０〜２１３−７ダブタ接続部、２１４−・・
ＤＭＡバス、２１５・・・主記憶装置、２１６・・・メ
ガバス、３０１・・・ＣＳソフトウェア・プロセス、３
０２・・・システム管理プロセス、３０３−・・ブリッ
ジ通信核Ｏ８，３０４・・・インターフェース・ソフト
ウェア、３０５・・・ＬＡＣＳハードウェア／アダプタ
、３０６・・・ＬＡＮ、３０７・・・メガバス、４０１
・・・マイクロプロセッサ、４０２・・・ＤＲＡＭ、４
０３・・・タイミング・コントローラ、４０４・・・Ｅ
ＰＲＯＭ、４０５・・・構成レジスタ、４０１＋・・・
トランシーバ、７０１　、７０２　、７０４−７リツプ
７　ロッゾ、７０３−・・プログラム可能アレイ・ロジ
ック（ＰＡＬ）。 （略号の定義） ＡＣＫ　　　　肯定応答 ＣＭ　　　　　コントローラ管理（ソフトウェア）ＣＲ
Ｃ巡回冗長検査 ＣＰＵ　　　　中央処理装置 Ｃ５通信サービス（ソフトウェア） Ｃ５ＭＡ　　　搬送波方向多重アクセス／競合状態／Ｃ
Ｄ　　　　検出 ＤＭＡ　　　　直接メモリー・アクセスＤＡ　　　　　
宛先アドレス ＤＲＡＭ　　　ダイナミックＲＡＭ ＤＳＡＰ　　　宛先サービス・アクセス・ポイントＥＰ
ＲＯＭ　　消去できるプログラム可能読出し専用メモリ
ー ＦＣ機能コード／フレーム制御 ＦＩＦＯ先入れ先出し ＧＡ　　　　　グループ・アドレス ＧＥＴ−バッファ取得 ＵＦ ＩＣＷ　　　　割込みル１ｊ御ワード １０−　　　１０デイスパツチ ｌ５Ｐ １０ＲＢ　　　入出力要求ブロック ＩＤ　　　　　識別 １Ｆ　　　　　インターフェース（ソフトウェア）Ｉｌ
ｏ　　　　人力／出力 ｌ０ＬＤ　　　人出力ロード ＬＡＣ局部領域コントローラ ＬＡＣ３局部領域コントローラ・サブシステム ＬＡＮ　　　　局部情報通信網（ＬＡＮ）ＬＣＢ　　　
　ＬＡＮ制御バッファ ＬＣＢＩ　　　ＬＡＮ制御ブロック・イメージＬＬＣリ
ンク層制御 ＬＭＥ　　　　層管理エンティディ ＬＭＩ　　　　層管理インターフェースＬＳＡ　Ｐ　　
　リンク・サービス・アクセス・ポイント ＬＳＩ　　　　大規模集積回路 ＭＡＣ媒体アクセス・コントローラ ＭＢＬＭＥ　　メガパス層管理エンティティＭＢＺ　　
　　メモリーの直接メモリー・アクセスＭＳＢ　　　　
最上位バイト ＭＳＢ　　　　最上位ビット ＭＴＢＦ　　　攻障平均時間 ＭＴＴ　Ｒ修理平均時間 ＮＡＫ　　　　否定応答 ＯＲＵ　　　　最適置換可能装置 Ｏ５オベレーディング・システム／開システム Ｏ３Ｉ　　　　開システム相互接続 ＰＡＬ　　　　プログラム可能アレイ・ロジックＰＣパ
ーソナル・コンピュータ ＰＩＯ物理的入出力 ＰＲＯＭ　　　プログラム可能読出し専用メモリーＰＤ
Ｕ　　　　プロトコル・データ装置ＱＬＴ　　　　品質
論理テスト ＲＡＭ　　　　ランダム・アクセス・メモリーＲＦＵ　
　　　将来の使用のため保留 Ｒ）ＩＵ　　　　ハードウェアの使用のため保留ＲＩＮ
Ｔ　　　割込み再開 ＲＳＵ　　　　ソフトウェアの使用のため保留ＳＡ　　
　　　ソース・アドレス／局アドレスＳＣ状況完了／サ
ービス呼出し ＳＭ　　　　　システム管理（ソフトウェア）ＳＭＤＳ
（システム管理データ・サービス・インターフェース ５ＳＡＰ　　　ソース・サービス・アクセス・ポイント ＴＢＤ　　　　定義すべき ＴＣ幹線カプラ Ｔ＆Ｖ　　　　テストおよび検証 ＷＳ　　　　ワーク・ステーション 図面の浄書（内ｇ変更なり Ｆ／６３ ＦＩ６．　４　　（ｆｏｔ） Ｆ／６６ ＦＩＧ　　Ｂ ＦＩＧ　　９ Ｏｌ５ Ｏ１５ Ｆ／に　　／２ ＦＩＧ　／３ Ｔ１０詣衣α１３Ｘ曲 ＦＩＧ、　　１５ ＦＩＧ、　／６ ＦＩＧ、　　／７ Ｈ６／８ ＣＰＵ　２１４　　　　　　　　　°　　　　　ＬＡＣ
Ｊ、；２１）手続補正書 昭和６２年　９月１８日 １、事件の表示 昭和６２年特許願第１８８６８４号 ２、発明の名称 ＬＡＮコントローラ専有バス ３、補正をする者 事件との関係　　特許出願人 住所 名　称　　ハネイウェル・プル・インコーホレーテッド
４、代理人

Claims (10)

【特許請求の範囲】
1. （１）複数の異なる形式のＬＡＮをそれ自身に対して連
   結するための専有バスと少なくとも１つのローカルエリ
   アネットワーク（ＬＡＮ）システムとの間にコンピュー
   タインターフェースを有するコントローラにおいて、 上記専有バスが、 （ａ）それに対して少なくとも第１のマイクロコンピュ
   ータ（μＰ）を連結したマイクロプロセッサバスと、 （ｂ）それに対して少なくとも第１のメモリーを有する
   直接メモリーアクセス（ＤＭＡ）で上記μＰが上記μＰ
   バスを上記ＤＭＡバスとの間で情報を伝送／受信するた
   めの第１の伝送／受信手段により前記ＤＭＡバスに連結
   されるもの（ｃ）前記ＤＭＡバスに連結され前記専有バ
   スをＬＡＮの異なった複数の形式の連結するためのアダ
   プタインターフェースを備えるアダプタバスと、 を備えることを特徴とする前記コントローラ。
2. （２）特許請求の範囲第１項記載の装置において、アダ
   プタインターフェースが前記アダプタバスをＤＭＡバス
   に接続するためのコネクタを少なくとも１つ備えること
   を特徴とするコントローラ。
3. （３）特許請求の範囲第１項記載の装置において、 アダプタインターフェースが少なくとも８個のコネクタ
   Ｗ０１−Ｗ０８を備え、偶数の番号をふったＷ０２、Ｗ
   ０４、Ｗ０６、Ｗ０８が総てデータ信号とアドレス信号
   を処理することを特徴とするコントローラ。
4. （４）特許請求の範囲第３項記載の装置において、 ０１の番号をふったコネクタが制御信号を処理すること
   を特徴とするコントローラ。
5. （５）特許請求の範囲第４項記載の装置において、 各コントローラが少なくとも５４個の端子を有し、コネ
   クタＷ０１がバスクリア、リード／ライト、マスターク
   リアおよびエラー表示用信号を伝送／受信するための信
   号を有することを特徴とするコントローラ。
6. （６）特許請求の範囲第２項記載の装置において、 アダプタインターフェースがＤＭＡバスをアダプタバス
   へ連結するための第１のトランシーバを有することを特
   徴とするコントローラ。
7. （７）特許請求の範囲第６項記載の装置において、 第１の伝送／受信手段がμＰバスをＤＭＡバスへ連結す
   るための第２のトランシーバを備えることを特徴とする
   コントローラ。
8. （８）特許請求の範囲第７項記載の装置において、 μＰバスが更にμＰ制御信号とμＰデータ／アドレスバ
   スとから成ることを特徴とするコントローラ。
9. （９）特許請求の範囲第８項記載の装置において、 μｐデータ並びにアドレスバスに連結された消去可能な
   プログラマブル読み取り専用メモリー（ＥＰＲＯＭ）を
   備えることを特徴とするコントローラ。
10. （１０）特許請求の範囲第９項記載の装置において、 μＰデータ並びにアドレスバスに連結されたタイミング
    コントローラを備えることを特徴とするコントローラ。