JPS636171B2 - - Google Patents
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- JPS636171B2 JPS636171B2 JP55126898A JP12689880A JPS636171B2 JP S636171 B2 JPS636171 B2 JP S636171B2 JP 55126898 A JP55126898 A JP 55126898A JP 12689880 A JP12689880 A JP 12689880A JP S636171 B2 JPS636171 B2 JP S636171B2
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Executing Machine-Instructions (AREA)
- Logic Circuits (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
【発明の詳細な説明】
本発明はNAND方式で構成されチツプ面積を
小とできるデコーダに関する。
小とできるデコーダに関する。
Ｎチヤンネル・シリコンゲートMOS技術によ
る８ビツトあるいは16ビツトの並列処理マイクロ
コンピユータはワンチツプに集積化され5V単一
電源で動作できるようになつたが、さらにコスト
を下げ性能を上げるためにその集積化技術を発展
させる必要性が高まつて来た。一般にマイクロコ
ンピユータは自分で解釈し実行できる命令をいく
つか持つており言うまでもなくこの命令セツトの
種類、フオーマツトはCPUの方式に依存するの
で各社各様である。命令はすべてどのデータに対
してどのような操作を施すかの情報を含んでいな
ければならない。よく知られているように命令語
のどのような操作かを示す部分を命令部と呼び、
そのビツトパターンをOperation Code（オペコー
ド）と言う、マイクロコンピユータのCPU部は
外部命令からオペコードが与えられたとき、それ
が自分で実行できる命令であることを確認するた
めにそれと内部に予め記憶してあるオペコードと
照合しもしそれらが一致していれば、その命令の
実行処理に移るようになつている。このように外
部から与えられた命令を解読する部分は命令解読
器と呼ばれデコーダと総称される。従来、この種
の命令解読器は、第１図に示すように８ビツト
CPUの場合入力信号の上位４ビツトを上位デコ
ーダ１０によつてデコードした後、その信号
（Hi）を使つて、残りの下位４ビツトを下位デコ
ーダ２０によつてデコードし、最終的にSjという
デコード信号を出力するNOR方式によるもので
あつた。
る８ビツトあるいは16ビツトの並列処理マイクロ
コンピユータはワンチツプに集積化され5V単一
電源で動作できるようになつたが、さらにコスト
を下げ性能を上げるためにその集積化技術を発展
させる必要性が高まつて来た。一般にマイクロコ
ンピユータは自分で解釈し実行できる命令をいく
つか持つており言うまでもなくこの命令セツトの
種類、フオーマツトはCPUの方式に依存するの
で各社各様である。命令はすべてどのデータに対
してどのような操作を施すかの情報を含んでいな
ければならない。よく知られているように命令語
のどのような操作かを示す部分を命令部と呼び、
そのビツトパターンをOperation Code（オペコー
ド）と言う、マイクロコンピユータのCPU部は
外部命令からオペコードが与えられたとき、それ
が自分で実行できる命令であることを確認するた
めにそれと内部に予め記憶してあるオペコードと
照合しもしそれらが一致していれば、その命令の
実行処理に移るようになつている。このように外
部から与えられた命令を解読する部分は命令解読
器と呼ばれデコーダと総称される。従来、この種
の命令解読器は、第１図に示すように８ビツト
CPUの場合入力信号の上位４ビツトを上位デコ
ーダ１０によつてデコードした後、その信号
（Hi）を使つて、残りの下位４ビツトを下位デコ
ーダ２０によつてデコードし、最終的にSjという
デコード信号を出力するNOR方式によるもので
あつた。
第１図ａに示すように、従来の命令解読器の上
位デコーダ１０は、(a)上位４ビツトのオペコード
D7，D6，D5，D4を受け、各ビツトの非反転信号
D7，D6，D5，D4と反転信号7，6，5，4
を出力する４個の１ビツトデコード回路１０１
（図には１個のみ示す）と、(b)それぞれが前記非
反転信号または反転信号をゲート端子１０２１で
受け、ソース端子１０２２はグランドに接地され
ドレイン端子１０２３は共通に出力線１０４に接
続されている８個のMOSトランジスタ１０２と、
(c)ドレイン端子１０３３が電源Vcc（＋5V）に接
続され、ゲート端子１０３１はソース端子１０３
２と共通に出力線１０４に接続されている負荷
MOSトランジスタ１０３とによつて構成されて
いる。MOSトランジスタ１０２はゲート端子１
０２１に2V以上の高電圧が加えられる、すなわ
ち正論理で“論理１”が入力されるとON状態に
なりドレイン電流が電源Vccから負荷MOSトラン
ジスタ１０３を通して流れ、出力線１０４は低電
圧（約0V）に、すなわち論理０になる。８個の
MOSトランジスタ１０２の少なくとも１つが
ON状態になれば、出力信号Hiは論理０になる。
従つて、上位デコーダ１０は正論理ではNOR回
路として動作する。
位デコーダ１０は、(a)上位４ビツトのオペコード
D7，D6，D5，D4を受け、各ビツトの非反転信号
D7，D6，D5，D4と反転信号7，6，5，4
を出力する４個の１ビツトデコード回路１０１
（図には１個のみ示す）と、(b)それぞれが前記非
反転信号または反転信号をゲート端子１０２１で
受け、ソース端子１０２２はグランドに接地され
ドレイン端子１０２３は共通に出力線１０４に接
続されている８個のMOSトランジスタ１０２と、
(c)ドレイン端子１０３３が電源Vcc（＋5V）に接
続され、ゲート端子１０３１はソース端子１０３
２と共通に出力線１０４に接続されている負荷
MOSトランジスタ１０３とによつて構成されて
いる。MOSトランジスタ１０２はゲート端子１
０２１に2V以上の高電圧が加えられる、すなわ
ち正論理で“論理１”が入力されるとON状態に
なりドレイン電流が電源Vccから負荷MOSトラン
ジスタ１０３を通して流れ、出力線１０４は低電
圧（約0V）に、すなわち論理０になる。８個の
MOSトランジスタ１０２の少なくとも１つが
ON状態になれば、出力信号Hiは論理０になる。
従つて、上位デコーダ１０は正論理ではNOR回
路として動作する。
第１図ｂに示す下位４ビツトの下位デコーダ２
０は、MOSトランジスタ２０５が付加されてい
る以外は構造的に前記上位デコーダ１０と同じで
あつて、MOSトランジスタ２０５とそれ以外の
８個のMOSトランジスタ２０２のうち少くとも
１つがゲート端子２０５１又は２０２１に論理１
が入力されたとき出力線２０４が論理０になる
NOR回路である。
０は、MOSトランジスタ２０５が付加されてい
る以外は構造的に前記上位デコーダ１０と同じで
あつて、MOSトランジスタ２０５とそれ以外の
８個のMOSトランジスタ２０２のうち少くとも
１つがゲート端子２０５１又は２０２１に論理１
が入力されたとき出力線２０４が論理０になる
NOR回路である。
MOSトランジスタ２０５のゲート端子２０５
１には前記上位デコーダ１０の出力信号Hiの反
転信号iが加えられているので、下位デコーダ
２０の出力信号Sjは被デコード化入力信号D7，
Ｄ7；D6，6；D5，5；D4，4；D3，3；
D2，2；D1，1；D0，0のうち１ビツトでも
論理１があると論理０になる。
１には前記上位デコーダ１０の出力信号Hiの反
転信号iが加えられているので、下位デコーダ
２０の出力信号Sjは被デコード化入力信号D7，
Ｄ7；D6，6；D5，5；D4，4；D3，3；
D2，2；D1，1；D0，0のうち１ビツトでも
論理１があると論理０になる。
第１図では、MOSトランジスタ１０２と２０
２のドレイン端子１０２３，２０２３はすべて出
力線１０４，２０４に接続されているので、いか
なる入力信号を入力してもDi（ｉ＝７、６…、０）
またはiが論理１であるから出力信号Sjは必ら
ず論理０になつてしまう。そこで例えば上位デコ
ーダ１０を命令解読器として動作させるために、
被デコード化入力信号であるDi（ｉ＝７、６、、
５、４）またはiを受ける２つのMOSトランジ
スタ１０２の２つのドレイン端子１０２３のうち
いずれか一方のみを選択して出力線１０４に接続
するようにし他方のドレイン端子は出力線１０４
には接続しないようにする。例えば第１図ａの○
印で示される４つのドレイン端子が出力線１０４
と接続され、それ以外の４つのドレイン端子が出
力線１０４とは接続されていないとき、すなわち
入力信号D7，D6，D5，D4として（１、１、０、
０）の論理パターンが入力されたときのみ全ての
MOSトランジスタ１０２がオフして出力信号Hi
は論理１になる。この出力信号Hiが反転されて
Ｈi＝０となつてそれが下位デコーダ２０のMOS
トランジスタ２０５のゲート端子２０５１に与え
られる。下位デコーダ２０においても同様に、第
１図ｂの○印で示される４つのドレイン端子が出
力線２０４と接続され、それ以外の４つのドレイ
ン端子が出力線２０４と接続されていないとき、
Ｈi＝０でかつ、下位４ビツトの入力信号D3，D2，
D1，D0が（０、１、１、１）のときのみ出力信
号Sjは論理１になる。従つてこの場合、出力信号
Sjが論理１に活性化されるのはオペコードとして
の入力信号D7，D6，D5，D4，D3，D2，D1，D0
が（１、１、０、０、０、１、１、１）の論理パ
ターンが入力されたときのみである。
２のドレイン端子１０２３，２０２３はすべて出
力線１０４，２０４に接続されているので、いか
なる入力信号を入力してもDi（ｉ＝７、６…、０）
またはiが論理１であるから出力信号Sjは必ら
ず論理０になつてしまう。そこで例えば上位デコ
ーダ１０を命令解読器として動作させるために、
被デコード化入力信号であるDi（ｉ＝７、６、、
５、４）またはiを受ける２つのMOSトランジ
スタ１０２の２つのドレイン端子１０２３のうち
いずれか一方のみを選択して出力線１０４に接続
するようにし他方のドレイン端子は出力線１０４
には接続しないようにする。例えば第１図ａの○
印で示される４つのドレイン端子が出力線１０４
と接続され、それ以外の４つのドレイン端子が出
力線１０４とは接続されていないとき、すなわち
入力信号D7，D6，D5，D4として（１、１、０、
０）の論理パターンが入力されたときのみ全ての
MOSトランジスタ１０２がオフして出力信号Hi
は論理１になる。この出力信号Hiが反転されて
Ｈi＝０となつてそれが下位デコーダ２０のMOS
トランジスタ２０５のゲート端子２０５１に与え
られる。下位デコーダ２０においても同様に、第
１図ｂの○印で示される４つのドレイン端子が出
力線２０４と接続され、それ以外の４つのドレイ
ン端子が出力線２０４と接続されていないとき、
Ｈi＝０でかつ、下位４ビツトの入力信号D3，D2，
D1，D0が（０、１、１、１）のときのみ出力信
号Sjは論理１になる。従つてこの場合、出力信号
Sjが論理１に活性化されるのはオペコードとして
の入力信号D7，D6，D5，D4，D3，D2，D1，D0
が（１、１、０、０、０、１、１、１）の論理パ
ターンが入力されたときのみである。
別紙表１は入力信号の上位４ビツトに関して
は、Hi（ｉ＝１、２、…、16）が論理１に活性化
するためのMOSトランジスタ１０２のドレイン
端子１０２３の接続箇所を○印で示したもので、
入力信号の下位４ビツトに関しては、Sj（ｊ＝１、
２、…、16）が論理１に活性化するためのMOS
トランジスタ２０２のドレイン端子２０２３の接
続箇所を○印で示したものである。例えばD7，
D6，D5，D4＝（０、０、０、０）のときH1を論
理１にするためには、上位の被デコード化入力信
号D7，D6，D5，D4を受ける４つのMOSトランジ
スタ１０２のドレイン端子１０２３を出力線１０
４に接続しかつ下位の被デコード化入力信号D3，
D2，D1，D0を受ける４つのMOSトランジスタ２
０２のドレイン端子２０２３を出力線２０４に接
続する必要があることを表１は示している。従つ
て、MOSトランジスタ１０２，２０２のドレイ
ン端子１０２３，２０２３を出力線１０４，２０
４に接続するかしないかの選択によつて、オペコ
ードの種類の数は入力信号のパターン数に等しく
８ビツトの場合は28＝256個になる。
は、Hi（ｉ＝１、２、…、16）が論理１に活性化
するためのMOSトランジスタ１０２のドレイン
端子１０２３の接続箇所を○印で示したもので、
入力信号の下位４ビツトに関しては、Sj（ｊ＝１、
２、…、16）が論理１に活性化するためのMOS
トランジスタ２０２のドレイン端子２０２３の接
続箇所を○印で示したものである。例えばD7，
D6，D5，D4＝（０、０、０、０）のときH1を論
理１にするためには、上位の被デコード化入力信
号D7，D6，D5，D4を受ける４つのMOSトランジ
スタ１０２のドレイン端子１０２３を出力線１０
４に接続しかつ下位の被デコード化入力信号D3，
D2，D1，D0を受ける４つのMOSトランジスタ２
０２のドレイン端子２０２３を出力線２０４に接
続する必要があることを表１は示している。従つ
て、MOSトランジスタ１０２，２０２のドレイ
ン端子１０２３，２０２３を出力線１０４，２０
４に接続するかしないかの選択によつて、オペコ
ードの種類の数は入力信号のパターン数に等しく
８ビツトの場合は28＝256個になる。
このように従来の命令解読器はMOSトランジ
スタ１０２，２０２のドレイン端子１０２３，２
０２３を出力線１０４，２０４に接続するかしな
いかによつて選択しているため、チツプ上にドレ
イン端子接続用の領域をもうける必要があり、か
つまた、デコーダがNOR型であるためにMOSト
ランジスタ１０２，２０２あるいはMOSトラン
ジスタ２０５のすべてのソース端子１０２２，２
０２２，２０５２を接地するのに必要なグランド
パターン領域が大きくなり集積度を上げることが
できないという欠点があつた。第２図は従来の命
令解読器の上位ビツト部の上位デコーダ１０の一
部を示すチツプ内部のマスクパターン図である。
第２図に示されるように、グランド層GRはすべ
てMOSトランジスタ１０２のソース拡散層１０
２２に共通に接続される不純物領域になつてお
り、MOSトランジスタ１０２のゲート酸化膜１
０２１に接続されポリシリコンによつて作られる
被デコード化入力信号線Diとiの間を行方向に
走つている。
スタ１０２，２０２のドレイン端子１０２３，２
０２３を出力線１０４，２０４に接続するかしな
いかによつて選択しているため、チツプ上にドレ
イン端子接続用の領域をもうける必要があり、か
つまた、デコーダがNOR型であるためにMOSト
ランジスタ１０２，２０２あるいはMOSトラン
ジスタ２０５のすべてのソース端子１０２２，２
０２２，２０５２を接地するのに必要なグランド
パターン領域が大きくなり集積度を上げることが
できないという欠点があつた。第２図は従来の命
令解読器の上位ビツト部の上位デコーダ１０の一
部を示すチツプ内部のマスクパターン図である。
第２図に示されるように、グランド層GRはすべ
てMOSトランジスタ１０２のソース拡散層１０
２２に共通に接続される不純物領域になつてお
り、MOSトランジスタ１０２のゲート酸化膜１
０２１に接続されポリシリコンによつて作られる
被デコード化入力信号線Diとiの間を行方向に
走つている。
このグランド層GRは6μぐらいの幅で形成さ
れ、これがすべての被デコード化入力信号線Diの
間を行方向に走ることになるので列方向の集積度
が下つてしまうことになる。又MOSトランジス
タ１０２のドレイン拡散層１０２３がアルミ配線
で形成され出力線１０４に選択的に接続される場
合は、電極窓１０２３１を介して行なわれる。す
なわち、ドレイン端子１０２３の出力線１０４へ
の接続は電極窓１０２３１の有無によつて行なわ
れる。従つて、第２図に示すように、電極窓１０
２３１を形成するための領域がチツプ上に必要に
なり、やはりこれが列方向の集積度を下げる原因
になつている。
れ、これがすべての被デコード化入力信号線Diの
間を行方向に走ることになるので列方向の集積度
が下つてしまうことになる。又MOSトランジス
タ１０２のドレイン拡散層１０２３がアルミ配線
で形成され出力線１０４に選択的に接続される場
合は、電極窓１０２３１を介して行なわれる。す
なわち、ドレイン端子１０２３の出力線１０４へ
の接続は電極窓１０２３１の有無によつて行なわ
れる。従つて、第２図に示すように、電極窓１０
２３１を形成するための領域がチツプ上に必要に
なり、やはりこれが列方向の集積度を下げる原因
になつている。
又電極窓１０２３１の有無による接続によると
アルミ配線との接続不良が起き、接触抵抗が大と
なるので、歩留りを下げる大きな原因になつてい
る。さらに又、電極窓１０２３１の有無による入
力信号パターンの解読法によると、そのパターン
が命令のオペコードである場合は、マスクパター
ンを見ればそのデコード内容を外部から把握する
ことができるので、セカンドソースメーカにデコ
ード内容を知られてしまうという欠点があつた。
アルミ配線との接続不良が起き、接触抵抗が大と
なるので、歩留りを下げる大きな原因になつてい
る。さらに又、電極窓１０２３１の有無による入
力信号パターンの解読法によると、そのパターン
が命令のオペコードである場合は、マスクパター
ンを見ればそのデコード内容を外部から把握する
ことができるので、セカンドソースメーカにデコ
ード内容を知られてしまうという欠点があつた。
本発明の目的は、入力信号の上位４ビツトを
NAND回路でデコードした後そのデコード信号
を使い、残り下位４ビツトのデコードをやはり、
NAND方式で行ない、入力信号パターンの解読
をＮ窓の有無によるものではなくエンハンスメン
ト型MOSかデプレシヨン型MOSの選択によつて
行なうことによつて上記従来の欠点を解決し、列
方向の集積度を上げ、歩留りを向上させ、デコー
ド内容が外部から把握することの出来ないデコー
ダを提供するものである。
NAND回路でデコードした後そのデコード信号
を使い、残り下位４ビツトのデコードをやはり、
NAND方式で行ない、入力信号パターンの解読
をＮ窓の有無によるものではなくエンハンスメン
ト型MOSかデプレシヨン型MOSの選択によつて
行なうことによつて上記従来の欠点を解決し、列
方向の集積度を上げ、歩留りを向上させ、デコー
ド内容が外部から把握することの出来ないデコー
ダを提供するものである。
本発明にかかる８ビツトのデコーダの特徴は、
第３図に示すように、(a)上位４ビツトの入力信号
D7，D6，D5，D1を受けそれぞれが前記入力信号
の各ビツトの非反転信号Diと反転信号iを出力
する４個の１ビツトデコード回路群３０１と、(b)
それぞれが前記非反転信号Di又は反転信号iを
ゲート端子で受ける４対のエンハンスメント型
MOSトランジスタとデプレツシヨン型MOSトラ
ンジスタとからなり、それぞれが隣どうし互にソ
ース端子３０２２とドレイン端子３０２３を連結
することによつて直列接続された８個のMOSト
ランジスタ群３０２と、(c)ドレイン端子３０３３
が電流Vcc（＋5V）に接続されソース端子３０３
２とゲート端子３０３１が共に前記MOSトラン
ジスタ群３０２のうち、電源側にあるMOSトラ
ンジスタのドレイン端子３０２３と出力信号線３
０４に接続された負荷MOSトランジスタ３０３
とから構成される。そして上記(a)、(b)、(c)よりな
るデコーダ３０を基本回路とし、前記2n個の直
列接続されたMOSトランジスタ群のすべてを通
つて接地端のMOSトランジスタの接地されたソ
ース端子までドレイン電流が流れるときのみ電圧
降下を発生させるようになつている。具体的には
前記MOSトランジスタ群３０２において、前記
入力信号の非反転信号と反転信号の一方をエンハ
ンストメント型MOSトランジスタで受け他方を
デプレツシヨン型MOSトランジスタで受けるか
によつて、例えばエンハンスメント型MOSトラ
ンジスタに対応する所定の入力信号パターンが入
力されたときのみ前記ドレイン電流を流して前記
出力線を活性化するようにしている。さらに本発
明のデコーダは下位４ビツトの入力信号D3，D2，
D1，D0をも解読する場合には第３図に示すよう
に、出力信号３０４の反転信号HiをMOSトラン
ジスタ４０５のゲート端子４０５１に入力するこ
とによつて同一構造の２つのデコーダ３０と４０
を連結させた構造をしている。
第３図に示すように、(a)上位４ビツトの入力信号
D7，D6，D5，D1を受けそれぞれが前記入力信号
の各ビツトの非反転信号Diと反転信号iを出力
する４個の１ビツトデコード回路群３０１と、(b)
それぞれが前記非反転信号Di又は反転信号iを
ゲート端子で受ける４対のエンハンスメント型
MOSトランジスタとデプレツシヨン型MOSトラ
ンジスタとからなり、それぞれが隣どうし互にソ
ース端子３０２２とドレイン端子３０２３を連結
することによつて直列接続された８個のMOSト
ランジスタ群３０２と、(c)ドレイン端子３０３３
が電流Vcc（＋5V）に接続されソース端子３０３
２とゲート端子３０３１が共に前記MOSトラン
ジスタ群３０２のうち、電源側にあるMOSトラ
ンジスタのドレイン端子３０２３と出力信号線３
０４に接続された負荷MOSトランジスタ３０３
とから構成される。そして上記(a)、(b)、(c)よりな
るデコーダ３０を基本回路とし、前記2n個の直
列接続されたMOSトランジスタ群のすべてを通
つて接地端のMOSトランジスタの接地されたソ
ース端子までドレイン電流が流れるときのみ電圧
降下を発生させるようになつている。具体的には
前記MOSトランジスタ群３０２において、前記
入力信号の非反転信号と反転信号の一方をエンハ
ンストメント型MOSトランジスタで受け他方を
デプレツシヨン型MOSトランジスタで受けるか
によつて、例えばエンハンスメント型MOSトラ
ンジスタに対応する所定の入力信号パターンが入
力されたときのみ前記ドレイン電流を流して前記
出力線を活性化するようにしている。さらに本発
明のデコーダは下位４ビツトの入力信号D3，D2，
D1，D0をも解読する場合には第３図に示すよう
に、出力信号３０４の反転信号HiをMOSトラン
ジスタ４０５のゲート端子４０５１に入力するこ
とによつて同一構造の２つのデコーダ３０と４０
を連結させた構造をしている。
次に本発明の実施例について図面を参照して説
明する。第３図において示すように、８ビツトの
入力信号D7，D6，D5，D4，D3，D2，D1，D0が
入力されると、上位４ビツトを１ビツトデコード
回路群３０１がデコード化し被デコード化入力信
号D7，7，D6，6，D5，5，D4，4を出力
し、また下位４ビツトを１ビツトデコード回路群
４０１がデコード化被デコード化被デコード化入
力信号D3，3，D2，2D1，1，D0，0を出
力する。今、入力信号はオペコードとしてD7，
D6，D5，D4，D3，D2，D1，D0＝（１、１、０、
０、１、１、１）が入力されていると仮定する。
第３図において被デコード化入力信号D7，7，
D6，6，D5，5およびD4，4をゲート端子３
０２１で受けるMOSトランジスタ群３０２はエ
ンハンスト型MOSトランジスタとデプレシヨン
型MOSトランジスタをそれぞれＥとＤで表わす
と、それぞれ（Ｅ、Ｄ）（Ｅ、Ｄ）、（Ｄ、Ｅ）お
よび（Ｄ、Ｅ）になつている。
明する。第３図において示すように、８ビツトの
入力信号D7，D6，D5，D4，D3，D2，D1，D0が
入力されると、上位４ビツトを１ビツトデコード
回路群３０１がデコード化し被デコード化入力信
号D7，7，D6，6，D5，5，D4，4を出力
し、また下位４ビツトを１ビツトデコード回路群
４０１がデコード化被デコード化被デコード化入
力信号D3，3，D2，2D1，1，D0，0を出
力する。今、入力信号はオペコードとしてD7，
D6，D5，D4，D3，D2，D1，D0＝（１、１、０、
０、１、１、１）が入力されていると仮定する。
第３図において被デコード化入力信号D7，7，
D6，6，D5，5およびD4，4をゲート端子３
０２１で受けるMOSトランジスタ群３０２はエ
ンハンスト型MOSトランジスタとデプレシヨン
型MOSトランジスタをそれぞれＥとＤで表わす
と、それぞれ（Ｅ、Ｄ）（Ｅ、Ｄ）、（Ｄ、Ｅ）お
よび（Ｄ、Ｅ）になつている。
エンハンスメント型MOSトランジスタはゲー
ト端子に零電圧（論理０）が印加されている場合
はOFF状態となり2V以上の高電圧（論理１）が
ゲート端子に印加されて初めてON状態になる。
デプレシヨン型MOSトランジスタはゲート端子
に零電圧（論理０）が印加されている場合でも
又、2V以上の高電圧（論理１）が印加されてい
る場合でもON状態になる。従つて、今の場合、
被デコード化入力信号D7，7，D6，6，D5，
Ｄ5，D4，4は（１、０；１、０；０、１；０、
１）の論理構成になつているので、MOSトラン
ジスタ群３０２の構成型（Ｅ、Ｄ；Ｅ、Ｄ；Ｄ、
Ｅ；Ｄ、Ｅ）に対しはすべてのMOSトランジス
タ群３０２がON状態になる。（ただし、Ｅはエ
ンハンスメント型、Ｄはデプレシヨン型である。
以下同様）従つて負荷MOSトランジスタ３０３
を通して、唯一の接地端子３０５まで流れ、出力
線３０４の出力信号を論理０に、そしインバータ
３０６によつて、Hi信号は論理１に活性化され
る。Hi信号が論理１に活性化するのは、MOSト
ランジスタ群３０２の構成型（Ｅ、Ｄ；Ｅ、Ｄ；
Ｄ、Ｅ；Ｄ、Ｅ）に対しては、入力信号D7，D6，
D5，D4が（１、１、０、０）のときのみである。
このように本発明のデコーダは、従来方法と違つ
て、MOSトランジスタ群３０２において、前記
入力信号の非反転信号Diと反転信号iをそれぞ
れエンハンスメント型MOSトランジスタとデプ
レシヨン型MOSトランジスタの対で受けるかあ
るいは逆にデプレシヨン型MOSトランジスタと
エンハンスメント型トランジスタの対で受けるか
を選択することによつてある固有の入力信号パタ
ーン（オペコード）が入力されたときのみ前記ド
レイン電流を流して前記出力線３０４を活性化す
るものである。
ト端子に零電圧（論理０）が印加されている場合
はOFF状態となり2V以上の高電圧（論理１）が
ゲート端子に印加されて初めてON状態になる。
デプレシヨン型MOSトランジスタはゲート端子
に零電圧（論理０）が印加されている場合でも
又、2V以上の高電圧（論理１）が印加されてい
る場合でもON状態になる。従つて、今の場合、
被デコード化入力信号D7，7，D6，6，D5，
Ｄ5，D4，4は（１、０；１、０；０、１；０、
１）の論理構成になつているので、MOSトラン
ジスタ群３０２の構成型（Ｅ、Ｄ；Ｅ、Ｄ；Ｄ、
Ｅ；Ｄ、Ｅ）に対しはすべてのMOSトランジス
タ群３０２がON状態になる。（ただし、Ｅはエ
ンハンスメント型、Ｄはデプレシヨン型である。
以下同様）従つて負荷MOSトランジスタ３０３
を通して、唯一の接地端子３０５まで流れ、出力
線３０４の出力信号を論理０に、そしインバータ
３０６によつて、Hi信号は論理１に活性化され
る。Hi信号が論理１に活性化するのは、MOSト
ランジスタ群３０２の構成型（Ｅ、Ｄ；Ｅ、Ｄ；
Ｄ、Ｅ；Ｄ、Ｅ）に対しては、入力信号D7，D6，
D5，D4が（１、１、０、０）のときのみである。
このように本発明のデコーダは、従来方法と違つ
て、MOSトランジスタ群３０２において、前記
入力信号の非反転信号Diと反転信号iをそれぞ
れエンハンスメント型MOSトランジスタとデプ
レシヨン型MOSトランジスタの対で受けるかあ
るいは逆にデプレシヨン型MOSトランジスタと
エンハンスメント型トランジスタの対で受けるか
を選択することによつてある固有の入力信号パタ
ーン（オペコード）が入力されたときのみ前記ド
レイン電流を流して前記出力線３０４を活性化す
るものである。
入力信号の下位４ビツトに関しても前述と同様
であるが、第３図において示すように上位４ビツ
トに関する上位デコーダ３０の出力信号Hiを下
位４ビツトに関する下位デコーダ４０がエンハン
スメント型のMOSトランジスタ４０５のゲート
端子４０５１で受けるよう構成する。そうすれば
上位デコーダ３０の出力信号Hiが論理１に活性
化されたときのみエンハンスメント型MOSトラ
ンジスタ４０５はON状態になる。入力信号下位
４ビツトD3，D2，D1，D0には第３図に示すよう
に、（０、１、１、１）の論理が入力されている。
そして１ビツトデコード回路群４０１の出力であ
る被デコード化入力信号をゲート端子４０２１で
受けるMOSトランジスタ群４０２の構成型は
（Ｄ、Ｅ；Ｅ、Ｄ；Ｅ、Ｄ）でなつているので、
すべてのMOSトランジスタ群４０５，４０２は
ON状態になる。従つてドレイン電流が電源Vcc
（＋SV）から負荷MOSトランジスタ４０３を通
して唯一の接地端子４０６まで流れ、出力線４０
４を論理０に、そしてインバータ４０７によつ
て、Sj信号は論理１に活性化される。
であるが、第３図において示すように上位４ビツ
トに関する上位デコーダ３０の出力信号Hiを下
位４ビツトに関する下位デコーダ４０がエンハン
スメント型のMOSトランジスタ４０５のゲート
端子４０５１で受けるよう構成する。そうすれば
上位デコーダ３０の出力信号Hiが論理１に活性
化されたときのみエンハンスメント型MOSトラ
ンジスタ４０５はON状態になる。入力信号下位
４ビツトD3，D2，D1，D0には第３図に示すよう
に、（０、１、１、１）の論理が入力されている。
そして１ビツトデコード回路群４０１の出力であ
る被デコード化入力信号をゲート端子４０２１で
受けるMOSトランジスタ群４０２の構成型は
（Ｄ、Ｅ；Ｅ、Ｄ；Ｅ、Ｄ）でなつているので、
すべてのMOSトランジスタ群４０５，４０２は
ON状態になる。従つてドレイン電流が電源Vcc
（＋SV）から負荷MOSトランジスタ４０３を通
して唯一の接地端子４０６まで流れ、出力線４０
４を論理０に、そしてインバータ４０７によつ
て、Sj信号は論理１に活性化される。
このように、本発明の８ビツトデコーダの出力
信号Sjが論理１に活性化するのは、MOSトラン
ジスタ群３０２，４０２の構成型（Ｅ、Ｄ；Ｅ、
Ｄ；Ｄ、Ｅ；Ｄ、Ｅ；Ｄ、Ｅ；Ｅ、Ｄ；Ｅ、Ｄ；
Ｅ、Ｄ）に対しては８ビツトの入力信号（オペコ
ード）がD7，D6，D5，D4：D3，D2，D1，D0＝
（１、１、０、０：０、１、１、１）のときのみ
である。これ以外の入力信号が入力された場合は
出力信号Sjは論理０のままである。
信号Sjが論理１に活性化するのは、MOSトラン
ジスタ群３０２，４０２の構成型（Ｅ、Ｄ；Ｅ、
Ｄ；Ｄ、Ｅ；Ｄ、Ｅ；Ｄ、Ｅ；Ｅ、Ｄ；Ｅ、Ｄ；
Ｅ、Ｄ）に対しては８ビツトの入力信号（オペコ
ード）がD7，D6，D5，D4：D3，D2，D1，D0＝
（１、１、０、０：０、１、１、１）のときのみ
である。これ以外の入力信号が入力された場合は
出力信号Sjは論理０のままである。
本発明にかかるデコーダの上位デコーダ３０は
すべてのエンハンスメント型MOSトランジスタ
群３０２のゲート端子３０２１に論理１の高電圧
が入力されたとき出力線３０４を論理０の低電圧
にする正論理でNAND型デコーダになつている。
従つて、従来のNOR型デコーダと違つて接地点
が305，406の二点しかないという特徴をもつ。
又、前述したように、命令の解読を従来のように
電極窓の有無によつて行うのでなく、入力信号の
非反転信号Diと反転信号iを受けるMOSトラン
ジスタ対を（Ｅ、Ｄ）型にするかあるいは（Ｄ、
Ｅ）型にするかの選択によつて行うのでマスクパ
ターン上に電極窓領域を必要としない。
すべてのエンハンスメント型MOSトランジスタ
群３０２のゲート端子３０２１に論理１の高電圧
が入力されたとき出力線３０４を論理０の低電圧
にする正論理でNAND型デコーダになつている。
従つて、従来のNOR型デコーダと違つて接地点
が305，406の二点しかないという特徴をもつ。
又、前述したように、命令の解読を従来のように
電極窓の有無によつて行うのでなく、入力信号の
非反転信号Diと反転信号iを受けるMOSトラン
ジスタ対を（Ｅ、Ｄ）型にするかあるいは（Ｄ、
Ｅ）型にするかの選択によつて行うのでマスクパ
ターン上に電極窓領域を必要としない。
このため本発明のNAND型デコーダは集積度
の点で従来のNOR型デコーダよりすぐれている。
この点を明らかにするために、本発明のデコーダ
の上位ビツト部の上位デコーダ３０の一部を示す
チツプ内部のマスクパターン図を第４図に示す。
第４図に示されるように、MOSトランジスタ３
０２のゲート酸化膜３０２１に接続されポリシリ
コンによつて形成される被デコード化入力信号Di
とiの間には従来のようにグランド層を走らせ
る必要がなく、4μぐらいの幅まで狭くすること
ができる。また、上段のMOSトランジスタ３０
２のソース拡散層３０２２とその隣りの下段の
MOSトランジスタ３０２のドレイン拡散層３０
２３とは共通拡散領域で形成される構造になつて
いるので、従来のように電極窓コンタクト領域を
設ける必要がなく、列方向の集積度を従来より極
端に上げることができる。行方向に関しては、上
位デコーダ３０ではMOSトランジスタ群３０２
が直列接続される形をとるのでMOSトランジス
タ群３０２のON抵抗を小さくするために行方向
にトランジスタ面積を大きくする必要があり、そ
の分だけ集積度は下がる。しかしMOSトランジ
スタ群３０２のON抵抗によつて、すべての
MOSトランジスタ群３０２がONした時の出力
線３０４の低レベル電圧VOLが零電圧よりも高く
上がつても、次段のインバータ３０６のしきい値
電圧をその分だけ上げておけばよいので、行方向
のトランジスタ面積をそれほど大きくする必要は
なく、行方向の集積度もそれほど下らない。
の点で従来のNOR型デコーダよりすぐれている。
この点を明らかにするために、本発明のデコーダ
の上位ビツト部の上位デコーダ３０の一部を示す
チツプ内部のマスクパターン図を第４図に示す。
第４図に示されるように、MOSトランジスタ３
０２のゲート酸化膜３０２１に接続されポリシリ
コンによつて形成される被デコード化入力信号Di
とiの間には従来のようにグランド層を走らせ
る必要がなく、4μぐらいの幅まで狭くすること
ができる。また、上段のMOSトランジスタ３０
２のソース拡散層３０２２とその隣りの下段の
MOSトランジスタ３０２のドレイン拡散層３０
２３とは共通拡散領域で形成される構造になつて
いるので、従来のように電極窓コンタクト領域を
設ける必要がなく、列方向の集積度を従来より極
端に上げることができる。行方向に関しては、上
位デコーダ３０ではMOSトランジスタ群３０２
が直列接続される形をとるのでMOSトランジス
タ群３０２のON抵抗を小さくするために行方向
にトランジスタ面積を大きくする必要があり、そ
の分だけ集積度は下がる。しかしMOSトランジ
スタ群３０２のON抵抗によつて、すべての
MOSトランジスタ群３０２がONした時の出力
線３０４の低レベル電圧VOLが零電圧よりも高く
上がつても、次段のインバータ３０６のしきい値
電圧をその分だけ上げておけばよいので、行方向
のトランジスタ面積をそれほど大きくする必要は
なく、行方向の集積度もそれほど下らない。
以上説明したように、本発明のNAND型デコ
ーダの構成によれば、従来のNOR型デコーダと
違つて、電極窓を全く使わず、またNOR方式に
頻繁に用いるグランド層を必要とせず、集積度を
向上させることのできるばかりでなく、電極窓を
全く使わないために歩留りを向上させ、さらに、
命令の解読を電極窓の有無によつて行うのではな
く被デコード化入力信号Di，iに対して（Ｅ、
Ｄ）あるいは（Ｄ、Ｅ）型MOSトランジスタの
選択によつて行うのでデコードの内容が外部から
見えず命令の解読を外部から行うことができない
ものである。
ーダの構成によれば、従来のNOR型デコーダと
違つて、電極窓を全く使わず、またNOR方式に
頻繁に用いるグランド層を必要とせず、集積度を
向上させることのできるばかりでなく、電極窓を
全く使わないために歩留りを向上させ、さらに、
命令の解読を電極窓の有無によつて行うのではな
く被デコード化入力信号Di，iに対して（Ｅ、
Ｄ）あるいは（Ｄ、Ｅ）型MOSトランジスタの
選択によつて行うのでデコードの内容が外部から
見えず命令の解読を外部から行うことができない
ものである。
第１図は従来のデコーダを示す回路図、第２図
は第１図に示したデコーダの一部のマスクパター
ン図、第３図は本発明のデコーダの一実施例の回
路図、第４図は第３図に示した実施例の一部のマ
スクパターン図である。 ３０…上位デコーダ、４０…下位デコーダ、３
０１，４０１…１ビツトデコーダ、３０２，４０
２…MOSトランジスタ群、３０３，４０３…負
荷MOSトランジスタ、３０４，４０４…出力線、
３０２１，４０２１…ゲート端子、３０２２，４
０２２…ソース端子、３０２３，４０２３…ドレ
イン端子。
は第１図に示したデコーダの一部のマスクパター
ン図、第３図は本発明のデコーダの一実施例の回
路図、第４図は第３図に示した実施例の一部のマ
スクパターン図である。 ３０…上位デコーダ、４０…下位デコーダ、３
０１，４０１…１ビツトデコーダ、３０２，４０
２…MOSトランジスタ群、３０３，４０３…負
荷MOSトランジスタ、３０４，４０４…出力線、
３０２１，４０２１…ゲート端子、３０２２，４
０２２…ソース端子、３０２３，４０２３…ドレ
イン端子。
【表】
Claims (1)
- １ ｎビツトの入力信号をデコードするデコーダ
において、負荷素子と各ビツトの入力信号の非反
転信号と反転信号がそれぞれゲートに入力される
ｎ対のMISトランジスタとが高電位電源と低電位
電源との間に直列接続され、該負荷素子とｎ対の
MISトランジスタとの接続点が出力端子とされ、
前記各対のMISトランジスタがデコードパターン
に応じて選択的に一方をエンハンスメント型他方
をデプレツシヨン型のMISトランジスタに形成さ
れたことを特徴とするデコーダ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126898A JPS5752943A (en) | 1980-09-12 | 1980-09-12 | Decoder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55126898A JPS5752943A (en) | 1980-09-12 | 1980-09-12 | Decoder |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5752943A JPS5752943A (en) | 1982-03-29 |
| JPS636171B2 true JPS636171B2 (ja) | 1988-02-08 |
Family
ID=14946601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55126898A Granted JPS5752943A (en) | 1980-09-12 | 1980-09-12 | Decoder |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5752943A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230388A (en) * | 1975-09-04 | 1977-03-08 | Hitachi Ltd | Semiconductor integrated circuit device constructed with insulating ga te field effect transistor |
-
1980
- 1980-09-12 JP JP55126898A patent/JPS5752943A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5230388A (en) * | 1975-09-04 | 1977-03-08 | Hitachi Ltd | Semiconductor integrated circuit device constructed with insulating ga te field effect transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5752943A (en) | 1982-03-29 |
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