JPS6358864A - Ｍｏｓ型スタテイツクｒａｍ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は高抵抗を負荷としたＭＯＳ型スタティックＲ
Ａ　Ｍに関し、特に高抵抗にアモルファスシリコンを用
いたＭＯＳ型スタティックＲＡＭに関するものである。

［従来の技術］ ＭＯＳ型スタティックＲＡＭはダイナミックＲＡＭのよ
うにリフレッシュ回路を必要としないため使いやすいが
、その他にバッテリバックアップが可能という長所を持
っている。従来、ＭＯＳ型スタティックＲＡ　Ｍのメモ
リセルはｐチャンネルトランジスタを負荷として用いて
きたため、スタンバイモードではほとんど電流が流れな
かった。

ところがメモリ容量が増大するとともに、ｐチャンネル
トランジスタを負荷として用いた場合には、メモリセル
サイズが大きくなることと、ラッチアップ現象が起きや
すいこととの２点より、多結晶シリコン膜からなる高抵
抗を負荷としたＮ　Ｍ　ＯＳメモリセルが一般的となっ
ている。しかしながら、高抵抗を流れる電流は無視でき
ず、高抵抗の抵抗値に比例したスタンバイ電流が流れる
。このため、バッテリバックアップを可能にするには、
高抵抗の抵抗値をできるだけ上げることが要求されてい
る。

高抵抗の抵抗値を上げる一般的手法は、抵抗長を長くす
ることおよび高抵抗を形成している多結晶シリコン膜の
膜厚を薄くすることである。しかしながら、半導体記憶
装置の高集積化に伴い高抵抗の抵抗長を十分な長さにと
ることが不可能であることと、多結晶シリコン膜の膜厚
を薄くすることとに限界があるため、この方法を採用す
ることが不可能になってきている。

第４図は、従来の、多結晶シリコン膜からなる高抵抗を
負荷としたＭＯＳ型スタティックＲＡＭの回路図である
。

図において、ＭＯＳ電界効果トランジスタ（以下ＭＯＳ
ＦＥＴと略記する）からなるインバータトランジスタＴ
ｌａ、Ｔｌｂの各ドレイン５０ａ。

５０ｂは、それぞれ多結晶シリコン膜からなる高抵抗配
線９ｂおよび多結晶シリコン膜からなる低抵抗配線１０
ｂ、多結晶シリコン膜からなる高抵抗配線９ａおよび多
結晶シリコン膜からなる低抵抗配線１０ａを介して電源
に接続されている。インバータトランジスタＴｌａ、Ｔ
ｌｂの各ソース５１ａ、５１ｂはそれぞれ配線５２を介
して接地されている。インバータトランジスタＴｌａの
ゲート電極４ａは多結晶シリコン膜からなる低抵抗配線
８ａを介してインバータトランジスタＴｌｂのドレイン
５０ｂに接続され、インバータトランジスタＴｌｂのゲ
ート電極４ｂは多結晶シリコン膜からなる低抵抗配線８
ｂを介してインバータトランジスタＴｌａのドレイン５
０ａに接続されており、このようにして２安定回路、い
わゆるフリップフロップからなる１ビツトのメモリセル
が構成されており、高抵抗配線９ａ、９ｂはＭＯＳ型ス
タティックＲＡ　Ｍのメモリセルの負荷となる。

また、このメモリセルの書込み・読出しの制御機能を持
つＭＯＳＦＥＴからなるアクセストランジスタＴ２ａ、
Ｔ２ｂの各ドレインまたは各ソースは、それぞれインバ
ータトランジスタＴｌａ。

Ｔｌｂの各ドレイン５０ａ、５０ｂに接続され、アクセ
ストランジスタＴ２ａ、Ｔ２ｂの各ソースまたは各ドレ
インはそれぞれビット線１１．１２に接続され、アクセ
ストランジスタＴ２ａ、Ｔ２ｂの各ゲート電極はそれぞ
れワード線１３に接続されている。

第５図は、第４図のＭＯＳ型スタティックＲＡＭの構造
を示す部分断面図である。

図において、ｐ形シリコン基板またはｐ形シリコンウェ
ル１表面に素子間を分離するための分離酸化膜２が選択
的に形成されている。分離酸化膜２に囲まれてｐ形シリ
コン基板またはｐ形シリコンウェル１表面にドレイン５
０ａ、ソース５１ａおよび配線５２が形成されている。

これらドレイン５０ａ、　ソース５１ａおよび配線５２
はｎ＋形不純物拡散層からなり、ドレイン５０ａとソー
ス５１ａとは紙面に垂直方向に互いに間隔を隔てて配置
されている。ドレイン５０ａとソース５１ａ間のｐ形シ
リコン基板またはｐ形シリコンウェル１表面、ドレイン
５０ａ表面およびソース５１ａ表面にゲート酸化膜３が
形成されており、ゲート酸化膜３表面および分離酸化膜
２表面にゲート電極４ａが形成されており、このゲート
電極４ａは、燐を多量にドープして低抵抗化された多結
晶シリコン嘆またはポリサイド膜からなっている。ｐ形
シリコン基板またはｐ形シリコンウェル１とドレイン５
０ａとソース５１ａとケート酸化膜３とゲート電極４ａ
とはインバータトランジスタＴｌａを構成する。配線５
２表面、分離酸化膜２表面およびゲート電極４ａ表面に
第１層間酸化膜６か形成されている。第１層間酸化膜６
に第１ダイレクトコンタクトホール７が設けられており
、第１ダイレクトコンタクトホール７および第１層間酸
化膜６表面に、低抵抗配線８ａ、高抵抗配線９ａ。

低抵抗配線１０ａが互いに連なって形成されている。

次にこのＭＯＳ型スタティックＲＡ　Ｍの製造方法につ
いて説明する。

まず、ｐ形シリコン基板またはｐ形シリコンウェル１表
面に分離酸化膜２を選択的に形成する。

次に、インバータトランジスタＴｌａを形成すべき領域
のｐ形シリコン基板またはｐ形シリコンウェル１の露出
した表面領域に、所望のしきい値電圧Ｖｔにを得るため
にボロンをイオン注入する。次に、ボロンをイオン注入
した領域表面を熱酸化して膜厚が数１００人の酸化膜を
形成する。次に、この酸化膜表面および分離酸化膜２表
面にＣＶＤ法などにより第１多結晶シリコン膜または第
１ポリサイド膜を形成する。ここで、ゲート電極４ａは
低抵抗が要請されるので、第１多結晶シリコン膜または
第１ポリサイド膜に燐を多量にドープしてこれを低抵抗
化しておく。次に、リソグラフィ（写真蝕刻技術）によ
り第１多結晶シリコン膜および酸化膜、または第１ポリ
サイド膜および酸化、膜を選択的にドライエツチングし
てゲート電極４ａ、ゲート酸化膜３を形成する。次に、
インバータトランジスタＴｌａを形成すべき領域におい
て、ゲート電極４ａ、分離酸化膜２をマスクとして、す
なわちセルファラインでｐ形シリコン基板またはｐ形シ
リコンウェル１の露出した表面領域に砒素をイオン注入
する。このとき同時に、配線５２を形成すべき領域にお
いて、分離酸化膜２をマスクとしてｐ形シリコン基板ま
たはｐ形シリコンウ　　・エル１の露出した表面領域に
も砒素をイオン注入する。次に、砒素を熱処理により活
性化させてｎ“形不純物拡散層からなるドレイン５０ａ
、ソース５１ａ、配線５２を形成する。次に、ゲート電
極４ａ表面、配線５２表面および分離酸化膜２表面にＣ
ＶＤ法等により第１層間酸化膜６を形成する。次に、リ
ソグラフィにより第１層間酸化膜６を選択的にドライエ
ツチングして第１ダイレクトコンタクトホール７を形成
する。次に、第１ダイレクトコンタクトホール７および
第１層間酸化膜６表面にＣＶＤ法などにより第２多結晶
シリコン膜を形成する。次に、この第２多結晶シリコン
膜に少量の燐をイオン注入し、この後熱処理して第２多
結晶シリコン膜を高抵抗化する。次に、第２多結晶シリ
コン膜のうち高抵抗配線を形成すべき領域表面のみにレ
ジストを形成し、この後、このレジストをマスクとして
第２多結晶シリコン膜の露出した部分に砒素を多口に注
入し、この後、この部分を熱処理して低抵抗化し、この
ようにして第２多結晶シリコン膜を高抵抗部と低抵抗部
に分離する。次に、リソグラフィにより、高抵抗部と低
抵抗部に分離された第２多結晶シリコン膜を選択的にド
ライエツチングして低抵抗配線８ａ、高抵抗配線９ａ、
低抵抗配線１０ａを形成する。

メモリセルにおいては、通常、低抵抗配線８ａ。

１０ａは電源に接続されるので、成る程度それらの抵抗
値が低いことが必要である。また、第１ダイレクトコン
タクトホール７はｎ＋形不純物拡散層からなるドレイン
５０ａ、ソース５１ａと多結晶シリコン膜からなる低抵
抗配線８ａとを連結する役目もあるため、この低抵抗配
線８ａの低抵抗化が望まれる。

［発明が解決しようとする問題点コ 従来の、多結晶シリコン膜からなる高抵抗を負荷とした
ＮＩＯ３型スタティックＲＡＭでは、同一の第２多結晶
シリコン膜の一部分を高抵抗部、残りの部分を低抵抗部
にしているため、片方の特性を良くすると他方の特性が
悪くなるという矛盾があった。このため、第２多結晶シ
リコン、！ＩＩの膜厚を薄くして高抵抗配線９ａの抵抗
値をさらに高くすることができず、かつ低抵抗配線８ａ
、１０ａと高抵抗配線９ａとの重ね合わせマージンを考
慮すると、高集積化に伴いメモリセル面積が小さくなる
中で高抵抗配線９ａの抵抗長を十分長くとることが困難
で、スタンバイ電流を抑制することが不可能であるとい
う問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、高集積化に伴いメモリセル面積が小さくなっ
ても、負荷となる高抵抗の抵抗値をより高くでき、スタ
ンバイ電流の小さいＭＯＳ型スタティックＲＡＭを得る
ことを目的とする。

［問題点を解決するための手段］ この発明に係るＭＯＳ型スタティックＲＡＭは、第１ト
ランジスタと第２トランジスタとを含み、第１および第
２トランジスタの各ドレインをそれぞれ負荷となる第１
および第２高抵抗配線を介して電源に接続し、かつ第１
および第２トランジス夕の各ソースをそれぞれ接地し、
かつ第１および第２トランジスタの各ゲート電極および
各ドレインをそれぞれ相互に交差接続して２安定回路を
構成したメモリセルを有するＭＯＳ型スタティックＲＡ
Ｍにおいて、第１および第２高抵抗配線をアモルファス
シリコン膜から形成したものである。

［作用］ この発明においては、負荷となる第１および第２高抵抗
配線をアモルファスシリコン膜から形成するので、従来
の多結晶シリコン膜からなる高抵抗配線の抵抗値に比べ
て、第１および第２高抵抗配線の抵抗値をより高くする
ことができる。

また、第１および第２高抵抗配線を単独のアモルファス
シリコン膜から形成するので、このアモルファスシリコ
ン膜の膜厚を薄くすることができ、これによって第１お
よび第２高抵抗配線をさらに高抵抗化することができる
。

［実施例コ 以下、この発明の実施例を図について説明する。

なお、この実施例の説明において、従来の技術の説明と
重複する部分については適宜その説明を省略する。

第１図は、この発明の実施例である、アモルファスシリ
コン膜からなる高抵抗を負荷としたＭＯＳ型スタティッ
クＲＡＭの回路図である。

この実施例の構成が、第４図の構成と異なる点は以下の
点である。すなわち、インバータトランジスタＴｌａ、
Ｔｌｂの各ドレイン５０ａ、５０ｂは、それぞれアモル
ファスシリコン膜からなる高抵抗配線１７ｂおよび多結
晶シリコン膜からなる低抵抗配線１００　ｂ、アモルフ
ァスシリコン膜からなる高抵抗配線１７ａおよび多結晶
シリコン膜からなる低抵抗配線１００ａを介して電源に
接続されており、この高抵抗配線１７ａ、１７ｂはＭＯ
Ｓ型スタティックＲＡＭのメモリセルの負荷となる。ま
た、インバータトランジスタＴｌａのゲート電極４ａは
多結晶シリコン膜からなる低抵抗配線８０ａを介してイ
ンバータトランジスタＴ１ｂのドレイン５０ｂに接続さ
れ、インバータトランジスタＴｌｂのゲート電極４ｂは
多結晶シリコン膜からなる低抵抗配線８０ｂを介してイ
ンバータトランジスタＴｌａのドレイン５０ａに接続さ
れている。

第２図は、第１図のＭＯＳ型スタティックＲＡＭの構造
を示す部分断面図である。

この実施例の構成が、第５図の構成と異なる点は以下の
点である。すなわち、第１ダイレクトコンタクトホール
７および第１層間酸化膜６表面に低抵抗配線８０ａが形
成されており、また配線５２上部において第１層間酸化
膜６表面に低抵抗配線１００ａが形成されている。低抵
抗配線８０ａ表面、第１層間酸化膜６表面および低抵抗
配線１００ａ表面に第２層間酸化膜１４が形成されてい
る。第２層間酸化膜１４に第２ダイレクトコンタントホ
ール１５．１６が形成されており、第２ダイレクトコン
タクトホール１５，１６および第２層間酸化膜１４表面
に高抵抗配線１７ａが形成されている。

次に、このＭＯＳ型スタティックＲＡＭの製造方法につ
いて説明する。

従来の製造方法と同様な方法により、第１層間酸化膜６
に第１ダイレクトコンタクトホール７を形成した後、第
１ダイレクトコンタクトホール７および第１層間酸化膜
６表面にＣＶＤ法などにより第２多結晶シリコン膜を形
成する。次に、第２多結晶シリコン膜に多量の砒素を注
入し、この後熱処理して第２多結晶シリコン膜を低抵抗
化する。

次に、リソグラフィにより第２多結晶シリコン膜を選択
的にドライエツチングして低抵抗配線８０ａおよび１０
０ａを形成する。ここで、好ましくは、第２多結晶シリ
コン膜の膜厚を十分大きくしてさらに低抵抗配線８０ａ
および１００ａの低抵抗化を図るようにするとよい。次
に、低抵抗配線８０ａ表面、低抵抗配線１００ａ表面お
よび第１層間酸化膜６表面にＣＶＤ法などにより第２層
間酸化膜１４を形成する。次に、リソグラフィにより第
２層間酸化膜１４を選択的にドライエツチングして第２
ダイレクトコンタクトホール１５．１６を形成する。次
に、第２ダイレクトコンタクトホール１５，１６および
第２層間酸化膜１４表面にＣＶＤ法、プラズマＣＶＤ法
などにより高抵抗のアモルファスシリコン膜を形成する
。このアモルファスシリコン膜は、後述するように、粒
径が小さく界面面積が大きいため従来の多結晶シリコン
膜に比べてより高い抵抗値を有している。ところで、上
述したように、第２多結晶シリコン膜に多量の砒素を注
入してこれを低抵抗化する理由は、第２多結晶シリコン
膜に多量の燐を注入あるいはドープしてこれを低抵抗化
する場合、この低抵抗化された第２多結晶シリコン膜か
ら拡散係数の大きい燐が多量にアモルファスシリコン膜
に拡散して、このアモルファスシリコン膜を低抵抗化し
てしまうからである。次に、リソグラフィによりアモル
ファスシリコン膜を選択的にドライエツチングして高抵
抗配線１７ａを形成する。ここで、アモルファスシリコ
ン膜を形成した後これに燐や酸素をイオン注入して、こ
のアモルファスシリコン膜をさらに高抵抗化し、この後
、高抵抗配線１７ａを形成するようにしてもよい。また
、負荷となる高抵抗配線１７ａを低抵抗配線８０ａ、１
００ａとは別に単独のアモルファスシリコン膜から作る
ので、アモルファスシリコン膜の膜厚をできるだけ薄く
することによって高抵抗配線１７ａをさらに高抵抗化す
ることができる。

次に、アモルファスシリコンでなぜ高抵抗値が得られる
かについて述べる。多結晶シリコンの成長温度とその抵
抗値との間には深い関係があり、第３図に示すように、
高い成長温度はど多結晶シリコンの粒径が大きくなって
抵抗値が低くなる。

また、高抵抗多結晶シリコンまたはアモルファスシリコ
ンの電流−電圧特性は、通常の砒素または燐を多量にド
ープした低抵抗多結晶シリコンの電流−電圧特性のよう
に比例関係とはならずスーパーリニアの関係になる。こ
の理由として、高抵抗多結晶シリコンを流れる電流は、
多結晶シリコンの界面でのバリアの高さとその界面の数
で律速され、高温で成長した多結晶シリコンは粒径か大
きく、界面の面積が小さいため抵抗値か小さくなるから
である。

なお、上記実施例のアモルファスシリコン膜の形成にお
いて、水素が多量にアモルファスシリコンに含まれる成
長方法を用いる場合には、水素がダンシリングボンドと
結ばれてアモルファスシリコンの抵抗値が下がるため、
できるだけ水素がアモルファスシリコンに入らないよう
にすることが望ましい。

また、上記実施例では、アモルファスシリコン膜をさら
に高抵抗化するために、アモルファスシリコン膜形成後
これに酸素をイオン注入する場合について示したが、酸
素ガスを用いたＣＶＤ法により初めから故意に酸素を入
れたアモルファスシリコン膜を形成するようにしてもよ
い。

また、上記実施例では、ｐ形シリコン基板またはｐ形シ
リコンウェルを用いたＭＯＳ型スタティックＲＡＭの場
合について示したが、この発明は、ｎ形シリコン基板ま
たはｎ形シリコンウェルを用いたＭＯＳ型スタティック
ＲＡＭにも適用することができる。

［発明の効果］ 以上のようにこの発明によれば、第１および第２高抵抗
配線を負荷としたＭＯＳ型スタティックＲＡＭにおいて
、第１および第２高抵抗配線をアモルファスシリコン膜
から形成したので、高集積化に伴ってメモリセル面積が
小さくなって高抵抗配線の抵抗長が十分とれなくても、
他の特性を悪くしないで抵抗値のより高い高抵抗配線が
得られ、スタンバイ電流の小さいＭＯＳ型スタティック
ＲＡＭを得ることができる。

【図面の簡単な説明】

第１図は、この発明の実施例である、アモルファスシリ
コン膜からなる高抵抗を負荷としたＭＯＳ型スタティッ
クＲＡＭの回路図である。 第２図は、第１図のＭＯＳ型スタティックＲＡＭの構造
を示す部分断面図である。 第３図は、多結晶シリコンの粒径とその抵抗値との関係
を示す図である。 第４図は、従来の、多結晶シリコン膜からなる高抵抗を
負荷としたＭＯＳ型スタティックＲＡＭの回路図である
。 第５図は、第４図のＭＯＳ型スタティックＲＡＭの構造
を示す部分断面図である。 図において、１はｐ形シリコン基板またはｐ形シリコン
ウェル、２は分離酸化膜、３はゲート酸化膜、４ａ、４
ｂはゲート電極、５０ａ、５０ｂはドレイン、５１ａ、
５１ｂはソース、５２は配線、６は第１層間酸化膜、１
４は第２層間酸化膜、７は第１ダイレクトコンタクトホ
ール、１５．１６は第２ダイレクトコンタクトホール、
８０ａ。 ８０ｂ、１００ａ、１００ｂは低抵抗配線、１１゜１２
はビット線、１３はワード線、Ｔｌａ、Ｔ２ａはインバ
ータトランジスタ、Ｔ２ａ、Ｔ２ｂはアクセストランジ
スタである。 なお、各図中同一符号は同一または相当部分を示す。

Claims (2)

【特許請求の範囲】
1. （１）第１トランジスタと第２トランジスタとを含み、
   前記第１および第２トランジスタの各ドレインをそれぞ
   れ負荷となる第１および第２高抵抗配線を介して電源に
   接続し、かつ前記第１および第２トランジスタの各ソー
   スをそれぞれ接地し、かつ前記第１および第２トランジ
   スタの各ゲート電極および各ドレインをそれぞれ相互に
   交差接続して２安定回路を構成したメモリセルを有する
   ＭＯＳ型スタティックＲＡＭにおいて、 前記第１および第２高抵抗配線をアモルファスシリコン
   膜から形成したことを特徴とするＭＯＳ型スタティック
   ＲＡＭ。
2. （２）前記アモルファスシリコン膜には不純物が導入さ
   れてる特許請求の範囲第１記載のＭＯＳ型スタティック
   ＲＡＭ。