JPS6357962B2 - - Google Patents
Info
- Publication number
- JPS6357962B2 JPS6357962B2 JP58094347A JP9434783A JPS6357962B2 JP S6357962 B2 JPS6357962 B2 JP S6357962B2 JP 58094347 A JP58094347 A JP 58094347A JP 9434783 A JP9434783 A JP 9434783A JP S6357962 B2 JPS6357962 B2 JP S6357962B2
- Authority
- JP
- Japan
- Prior art keywords
- delay line
- delay
- delay time
- line
- microstrip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 claims description 15
- 230000003247 decreasing effect Effects 0.000 claims description 2
- 239000004020 conductor Substances 0.000 description 6
- 102220605961 Cytosolic arginine sensor for mTORC1 subunit 2_D11A_mutation Human genes 0.000 description 4
- 102220605874 Cytosolic arginine sensor for mTORC1 subunit 2_D10A_mutation Human genes 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000002131 composite material Substances 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
- H03H7/00—Multiple-port networks comprising only passive electrical elements as network components
- H03H7/30—Time-delay networks
- H03H7/34—Time-delay networks with lumped and distributed reactance
- H03H7/345—Adjustable networks
Landscapes
- Pulse Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は電子制御可変遅延線の調整方法に係
り、特に遅延時間差を微細に調整することが可能
で可変精度を向上させ得る電子制御可変遅延線の
調整方法に関する。
り、特に遅延時間差を微細に調整することが可能
で可変精度を向上させ得る電子制御可変遅延線の
調整方法に関する。
従来、遅延時間の異なる電磁型の遅延線素子を
２個並列接続するとともにこれら遅延線素子を切
換手段によつて選択的に切り換え、双方の遅延線
素子の遅延時間差分だけ遅延時間を可変するよう
にした電子制御可変遅延線にあつては、各遅延線
素子の誤差による遅延時間差のばらつきの発生を
抑えるため、遅延時間の多い遅延線素子における
遅延時間を調整することが行われている。
２個並列接続するとともにこれら遅延線素子を切
換手段によつて選択的に切り換え、双方の遅延線
素子の遅延時間差分だけ遅延時間を可変するよう
にした電子制御可変遅延線にあつては、各遅延線
素子の誤差による遅延時間差のばらつきの発生を
抑えるため、遅延時間の多い遅延線素子における
遅延時間を調整することが行われている。
しかしながら、電磁型の遅延線素子は、一般的
にインダクタンスおよび並列容量による遅延時間
を単位としてその区間数倍した遅延時間を有して
いるので、遅延時間の多い遅延時間を調整しても
飛び飛びの変化しか得られず、１区間の遅延時間
よりも細かい遅延時間の調整が困難となつてい
る。そのため、可変精度が向上しない欠点があ
る。
にインダクタンスおよび並列容量による遅延時間
を単位としてその区間数倍した遅延時間を有して
いるので、遅延時間の多い遅延時間を調整しても
飛び飛びの変化しか得られず、１区間の遅延時間
よりも細かい遅延時間の調整が困難となつてい
る。そのため、可変精度が向上しない欠点があ
る。
また、並列接続した遅延線素子を１つの遅延線
ブロツクとし、この遅延線ブロツクを複数段縦続
接続する場合には、各遅延線ブロツクの誤差が加
算合成され、電子制御可変遅延線全体としての誤
差がさらに大きくなる難点がある。
ブロツクとし、この遅延線ブロツクを複数段縦続
接続する場合には、各遅延線ブロツクの誤差が加
算合成され、電子制御可変遅延線全体としての誤
差がさらに大きくなる難点がある。
本発明はこのような従来の欠点を解決するため
になされたもので、遅延時間の微細調整が可能で
あり、並列接続した遅延線素子間の遅延時間差を
所望の値に正確に選定して可変精度を向上させる
電子制御可変遅延線の調整方法の提供を目的とす
る。
になされたもので、遅延時間の微細調整が可能で
あり、並列接続した遅延線素子間の遅延時間差を
所望の値に正確に選定して可変精度を向上させる
電子制御可変遅延線の調整方法の提供を目的とす
る。
この目的を達成するために本発明は、マイクロ
ストリツプ線路からなり略零に近い遅延時間を有
する遅延線素子と、インダクタンスおよび並列容
量からなり複数区間と前記遅延線素子の遅延時間
より多い遅延時間とを有する遅延線素子を形成
し、これらの遅延線素子を交互に切り換えること
によりその遅延時間差分を増減させる電子制御可
変遅延線の調整方法であつて、その略零に近い遅
延時間を有する遅延線素子の有効長を調整するも
のである。
ストリツプ線路からなり略零に近い遅延時間を有
する遅延線素子と、インダクタンスおよび並列容
量からなり複数区間と前記遅延線素子の遅延時間
より多い遅延時間とを有する遅延線素子を形成
し、これらの遅延線素子を交互に切り換えること
によりその遅延時間差分を増減させる電子制御可
変遅延線の調整方法であつて、その略零に近い遅
延時間を有する遅延線素子の有効長を調整するも
のである。
このような本発明の構成によれば、略零に近い
遅延時間を有する一方の遅延線素子をマイクロス
トリツプ線路としてこの有効長を変えるので、複
数区間を有する他方の遅延線素子における１区間
分の遅延時間よりもさらに細かい遅延時間の微調
整が可能となり、遅延線素子の誤差による遅延時
間差のばらつきを抑えることが可能となる。
遅延時間を有する一方の遅延線素子をマイクロス
トリツプ線路としてこの有効長を変えるので、複
数区間を有する他方の遅延線素子における１区間
分の遅延時間よりもさらに細かい遅延時間の微調
整が可能となり、遅延線素子の誤差による遅延時
間差のばらつきを抑えることが可能となる。
また、並列接続された遅延線素子を複数段縦続
接続する場合には、合成される全体の可変遅延時
間も自動的に正確となる利点を有する。
接続する場合には、合成される全体の可変遅延時
間も自動的に正確となる利点を有する。
以下本発明の詳細を説明する。
第１図は本発明の調整方法の実施に適した電子
制御可変遅延線の回路図を示すものである。
制御可変遅延線の回路図を示すものである。
図において、電子制御可変遅延線は、２個の遅
延線ブロツク１，２を縦続接続して構成されてい
る。
延線ブロツク１，２を縦続接続して構成されてい
る。
各遅延線ブロツク１，２は、インダクタンスお
よび並列容量からなり複数区間を有する電磁型の
遅延線素子DL１，DL１１各々の両端にダイオー
ドＤ１Ａ，Ｄ１Ｂ，Ｄ１１Ａ，Ｄ１１Ｂを逆向き
に直列接続したものと、マイクロストリツプ線路
からなり遅延線素子DL１，DL１１より遅延時間
が少なく略零に近い遅延時間を有する遅延線素子
DL０，DL１０の両端にダイオードＤ０Ａ，Ｄ０
Ｂ，Ｄ１０Ａ，Ｄ１０Ｂを逆向きに直列接続した
ものを、各々並列接続して形成されている。
よび並列容量からなり複数区間を有する電磁型の
遅延線素子DL１，DL１１各々の両端にダイオー
ドＤ１Ａ，Ｄ１Ｂ，Ｄ１１Ａ，Ｄ１１Ｂを逆向き
に直列接続したものと、マイクロストリツプ線路
からなり遅延線素子DL１，DL１１より遅延時間
が少なく略零に近い遅延時間を有する遅延線素子
DL０，DL１０の両端にダイオードＤ０Ａ，Ｄ０
Ｂ，Ｄ１０Ａ，Ｄ１０Ｂを逆向きに直列接続した
ものを、各々並列接続して形成されている。
遅延線ブロツク１，２は、隣合う遅延線ブロツ
ク１，２のダイオードＤ０Ｂ〜Ｄ１１Ａが順方向
になるように縦続接続されている。
ク１，２のダイオードＤ０Ｂ〜Ｄ１１Ａが順方向
になるように縦続接続されている。
入力側の遅延線ブロツク１の入力端子Ｐ１には
所定のインピーダンスR0を有するパルス発生器
PGが接続され、また、抵抗からなる電流供給回
路Ｓ０１を介して電源＋Ｅへ接続されている。
所定のインピーダンスR0を有するパルス発生器
PGが接続され、また、抵抗からなる電流供給回
路Ｓ０１を介して電源＋Ｅへ接続されている。
遅延線ブロツク１において、各遅延線素子DL
１，DL０の一端は、各々抵抗からなる電流供給
回路Ｓ１，Ｓ０を介して無接点スイツチSW０の
固定接点(1)，（０）に接続されており、無接点ス
イツチSW０の可動接点は電源−Ｅに接続されて
いる。
１，DL０の一端は、各々抵抗からなる電流供給
回路Ｓ１，Ｓ０を介して無接点スイツチSW０の
固定接点(1)，（０）に接続されており、無接点ス
イツチSW０の可動接点は電源−Ｅに接続されて
いる。
次段の遅延線ブロツク２において、各遅延線素
子DL１１，DL１０の一端は、各々抵抗からなる
電流供給回路Ｓ１１，Ｓ１０を介して無接点スイ
ツチSW１の固定接点(1)，（０）に接続されてお
り、無接点スイツチSW１の可動接点は電源＋Ｅ
に接続されている。
子DL１１，DL１０の一端は、各々抵抗からなる
電流供給回路Ｓ１１，Ｓ１０を介して無接点スイ
ツチSW１の固定接点(1)，（０）に接続されてお
り、無接点スイツチSW１の可動接点は電源＋Ｅ
に接続されている。
また、出力側の遅延線ブロツク２の出力端子Ｐ
２には、負荷としての負荷抵抗RLが接続される
とともに、抵抗からなる電流供給回路Ｓ１２を介
して電源−Ｅに接続されている。
２には、負荷としての負荷抵抗RLが接続される
とともに、抵抗からなる電流供給回路Ｓ１２を介
して電源−Ｅに接続されている。
なお、上述した電流供給回路Ｓ０，Ｓ１，Ｓ０
１，Ｓ１０，Ｓ１１，Ｓ１２は遅延線素子DL０
とDL１，DL１０とDL１１を選択するダイオー
ドＤ０Ａ〜Ｄ１１ＢをON，OFFさせる電流を供
給するためのものである。
１，Ｓ１０，Ｓ１１，Ｓ１２は遅延線素子DL０
とDL１，DL１０とDL１１を選択するダイオー
ドＤ０Ａ〜Ｄ１１ＢをON，OFFさせる電流を供
給するためのものである。
このように構成された電子制御可変遅延線は、
次のように動作する。
次のように動作する。
まず、無接点スイツチSW０，SW１の可動接
点が一方の固定接点(1)に接続される場合について
説明する。
点が一方の固定接点(1)に接続される場合について
説明する。
遅延線ブロツク１，２において、電流供給回路
Ｓ０１を流れる電流は、ダイオードＤ１Ａ及び電
流供給回路Ｓ１に流れる。電流供給回路Ｓ１１を
流れる電流は分流し、一部がダイオードＤ１１
Ａ，Ｄ１Ｂ及び遅延線素子DL１を介して電流供
給回路Ｓ１に流れる。従つて電流供給回路Ｓ１に
は重畳された電流が流れ、電源−Ｅに流れ込む。
Ｓ０１を流れる電流は、ダイオードＤ１Ａ及び電
流供給回路Ｓ１に流れる。電流供給回路Ｓ１１を
流れる電流は分流し、一部がダイオードＤ１１
Ａ，Ｄ１Ｂ及び遅延線素子DL１を介して電流供
給回路Ｓ１に流れる。従つて電流供給回路Ｓ１に
は重畳された電流が流れ、電源−Ｅに流れ込む。
遅延線ブロツク２においては、電流供給回路Ｓ
１１を流れる電流から分流した残りの電流が、遅
延線素子DL１１およびダイオードＤ１１Ｂを介
して電流供給回路Ｓ１２に流れ、電源−Ｅに流れ
込む。
１１を流れる電流から分流した残りの電流が、遅
延線素子DL１１およびダイオードＤ１１Ｂを介
して電流供給回路Ｓ１２に流れ、電源−Ｅに流れ
込む。
このような状態においては、遅延線ブロツク
１，２のダイオードＤ１Ａ，Ｄ１Ｂ，Ｄ１１Ａ，
Ｄ１１ＢがON状態となり、ダイオードＤ０Ａ，
Ｄ０Ｂ，Ｄ１０Ａ，Ｄ１０ＢがOFF状態となる
ので、パルス発生器PGからの入力信号が、遅延
線素子DL１，DL１１を通り、これらの遅延線素
子における所定の遅延時間を伴つて負荷抵抗RL
へ出力される。
１，２のダイオードＤ１Ａ，Ｄ１Ｂ，Ｄ１１Ａ，
Ｄ１１ＢがON状態となり、ダイオードＤ０Ａ，
Ｄ０Ｂ，Ｄ１０Ａ，Ｄ１０ＢがOFF状態となる
ので、パルス発生器PGからの入力信号が、遅延
線素子DL１，DL１１を通り、これらの遅延線素
子における所定の遅延時間を伴つて負荷抵抗RL
へ出力される。
次に、無接点スイツチSW０，SW１の可動端
子を他方の固定接点（０）へ接続すると、各遅延
線ブロツク１，２において、ダイオードＤ１Ａ，
Ｄ１Ｂ，Ｄ１１Ａ，Ｄ１１ＢがOFF状態となり、
ダイオードＤ０Ａ，Ｄ０Ｂ，Ｄ１０Ａ，Ｄ１０Ｂ
がON状態となる。
子を他方の固定接点（０）へ接続すると、各遅延
線ブロツク１，２において、ダイオードＤ１Ａ，
Ｄ１Ｂ，Ｄ１１Ａ，Ｄ１１ＢがOFF状態となり、
ダイオードＤ０Ａ，Ｄ０Ｂ，Ｄ１０Ａ，Ｄ１０Ｂ
がON状態となる。
その結果、パルス発生器PGからの入力信号が、
遅延線素子DL０，DL１０を通つて殆ど遅延時間
を伴わずに出力される。
遅延線素子DL０，DL１０を通つて殆ど遅延時間
を伴わずに出力される。
このような電子制御可変遅延線は、２ビツト２
進デイジタル制御信号によつてデイジタル的に遅
延時間を変化できる。
進デイジタル制御信号によつてデイジタル的に遅
延時間を変化できる。
例えば、各遅延線素子DL０，DL１，DL１０，
DL１１について、その両端に接続されたダイオ
ードＤ０Ａ〜Ｄ１１Ｂの各インダクタンス分を含
んだ遅延時間を各々TD０，TD１，TD１０，
TD１１として、無接点スイツチSW０，SW１が
固定接点（０）を選択する側を２ビツト２進コー
ドの“０”に対応させ、かつ固定接点(1)を選択す
る側を２ビツト２進コードの“１”に対応させる
とともに、無接点スイツチSW０を２ビツト２進
コードの下位桁に、無接点スイツチSW１を上位
桁に対応させる。
DL１１について、その両端に接続されたダイオ
ードＤ０Ａ〜Ｄ１１Ｂの各インダクタンス分を含
んだ遅延時間を各々TD０，TD１，TD１０，
TD１１として、無接点スイツチSW０，SW１が
固定接点（０）を選択する側を２ビツト２進コー
ドの“０”に対応させ、かつ固定接点(1)を選択す
る側を２ビツト２進コードの“１”に対応させる
とともに、無接点スイツチSW０を２ビツト２進
コードの下位桁に、無接点スイツチSW１を上位
桁に対応させる。
すると、無接点スイツチSW０，SW１を２ビ
ツト２進デイジタル制御信号で切り換え制御すれ
ば、そのデイジタル制御信号が“00”ではパルス
発生器PGからの入力信号が遅延線素子DL０，
DL１０を、“01”では遅延線素子DL１，DL１０
を、“10”では遅延線素子DL０，DL１１を、
“11”では遅延線素子DL１，DL１１を通る。そ
のため、出力信号の遅延時間をデイジタル的に変
化させることができる。
ツト２進デイジタル制御信号で切り換え制御すれ
ば、そのデイジタル制御信号が“00”ではパルス
発生器PGからの入力信号が遅延線素子DL０，
DL１０を、“01”では遅延線素子DL１，DL１０
を、“10”では遅延線素子DL０，DL１１を、
“11”では遅延線素子DL１，DL１１を通る。そ
のため、出力信号の遅延時間をデイジタル的に変
化させることができる。
次に、本発明を第１図に示す電子制御可変遅延
線を参照して説明する。
線を参照して説明する。
入力端子Ｐ１から入力されて出力端子Ｐ２より
得られる出力信号において、２ビツト２進デイジ
タル制御信号に対応する遅延時間は、“00”で
TD（00）、“01”でTD（01）、“10”でTD(10)および
“11”でTD(11)とすると、 TD（00）＝TD0＋TD10 ……(1) TD（01）＝TD1＋TD10 ……(2) TD(10)＝TD0＋TD11 ……(3) TD(11)＝TD1＋TD11 ……(4) となる。
得られる出力信号において、２ビツト２進デイジ
タル制御信号に対応する遅延時間は、“00”で
TD（00）、“01”でTD（01）、“10”でTD(10)および
“11”でTD(11)とすると、 TD（00）＝TD0＋TD10 ……(1) TD（01）＝TD1＋TD10 ……(2) TD(10)＝TD0＋TD11 ……(3) TD(11)＝TD1＋TD11 ……(4) となる。
従つて“00”のTD（00）を基準とした場合、
増加遅延時間が“01”でΔTD（01）、“10”で
ΔTD(10)、“11”でΔTD(11)とすれば、上述した(1)
〜(4)式から、 ΔTD（01）＝TD（01）−TD（00） ＝TD1−TD0 ……(5) ΔTD(10)＝TD(10)−TD（00） ＝TD11−TD10 ……(6) ΔTD(11)＝TD(11)−TD（00） ＝（TD1−TD0）＋（TD11−TD10） ＝ΔTD（01）＋ΔTD(10) ……(7) となる。
増加遅延時間が“01”でΔTD（01）、“10”で
ΔTD(10)、“11”でΔTD(11)とすれば、上述した(1)
〜(4)式から、 ΔTD（01）＝TD（01）−TD（00） ＝TD1−TD0 ……(5) ΔTD(10)＝TD(10)−TD（00） ＝TD11−TD10 ……(6) ΔTD(11)＝TD(11)−TD（00） ＝（TD1−TD0）＋（TD11−TD10） ＝ΔTD（01）＋ΔTD(10) ……(7) となる。
このような(5)〜(7)式で判るように、デイジタル
的に変化する増加遅延時間は、各遅延線素子DL
０，DL１，DL１０，DL１１の遅延時間TD０，
TD１，TD１０，TD１１の絶対値には関係な
く、遅延線素子DL１，DL１１の遅延時間TD１，
TD１１およびそれに並列に配置されているマイ
クロストリツプ線路からなる遅延線素子DL０，
DL１０の遅延時間TD０，TD１０との差で決定
される。
的に変化する増加遅延時間は、各遅延線素子DL
０，DL１，DL１０，DL１１の遅延時間TD０，
TD１，TD１０，TD１１の絶対値には関係な
く、遅延線素子DL１，DL１１の遅延時間TD１，
TD１１およびそれに並列に配置されているマイ
クロストリツプ線路からなる遅延線素子DL０，
DL１０の遅延時間TD０，TD１０との差で決定
される。
そこで、２ビツト２進デイジタル制御信号の
“00”と“01”間で増加遅延時間Δtdを得ようと
すれば、まずΔTD（01）が正確にΔtdとなるよう
に、後述する微調整方法により(5)式の遅延線素子
DL０の遅延時間TD０を調整する。
“00”と“01”間で増加遅延時間Δtdを得ようと
すれば、まずΔTD（01）が正確にΔtdとなるよう
に、後述する微調整方法により(5)式の遅延線素子
DL０の遅延時間TD０を調整する。
次に、ΔTD(10)が正確に2Δtdになるように、(6)
式の遅延線素子DL１０の遅延時間TD１０を調
整する。
式の遅延線素子DL１０の遅延時間TD１０を調
整する。
すると、(7)式から、電子制御可変遅延線の
ΔTD(11)が正確に3Δtdとなる。
ΔTD(11)が正確に3Δtdとなる。
すなわち、２ビツト２進構成の電子制御可変遅
延線にあつては、２組の遅延線ブロツク１，２に
おける遅延時間差を各々正確に調整することによ
り、合成される遅延時間TD１１が自動的に正確
に決まる。
延線にあつては、２組の遅延線ブロツク１，２に
おける遅延時間差を各々正確に調整することによ
り、合成される遅延時間TD１１が自動的に正確
に決まる。
そのため、外部デイジタル制御信号によつて変
化する遅延時間の変化精度が大幅に向上する。
化する遅延時間の変化精度が大幅に向上する。
上述した本発明によれば、各遅延線ブロツク
１，２を構成する遅延線素子DL０，DL１，DL
１０，DL１１の一方を遅延時間が略零に近いマ
イクロストリツプ線路とし、このマイクロストリ
ツプ線路の遅延時間TD０，TD１０を半固定と
して遅延時間TD０，TD１０を変化することに
より、遅延線素子DL１，DL１１における１区間
未満の細かい遅延時間の調整が容易となり、並列
接続された双方の遅延線素子の遅延時間差の精度
を簡単に向上することができる。
１，２を構成する遅延線素子DL０，DL１，DL
１０，DL１１の一方を遅延時間が略零に近いマ
イクロストリツプ線路とし、このマイクロストリ
ツプ線路の遅延時間TD０，TD１０を半固定と
して遅延時間TD０，TD１０を変化することに
より、遅延線素子DL１，DL１１における１区間
未満の細かい遅延時間の調整が容易となり、並列
接続された双方の遅延線素子の遅延時間差の精度
を簡単に向上することができる。
しかも、このような遅延線ブロツク１，２を縦
続接続すれば、合成される遅延時間TD１１も自
動的に正確となる。
続接続すれば、合成される遅延時間TD１１も自
動的に正確となる。
そして、マイクロストリツプ線路の遅延時間を
微調整する微調整方法としては、第２図に示すも
のが考えられる。
微調整する微調整方法としては、第２図に示すも
のが考えられる。
すなわち、ミニモールドされた例えばダイオー
ドＤ０Ａを導体パターン３，４間に半田付け接続
するとともに、一方の導体パターン４から接続片
５を延ばし、この接続片５を例えばマイクロスト
リツプ線路DL０のマイクロストリツプ導線６上
を移動させて接続片５の接続位置を変化すれば、
マイクロストリツプ線路の遅延時間TD０がその
長さに比例することから、遅延時間TD０を微調
整することができる。
ドＤ０Ａを導体パターン３，４間に半田付け接続
するとともに、一方の導体パターン４から接続片
５を延ばし、この接続片５を例えばマイクロスト
リツプ線路DL０のマイクロストリツプ導線６上
を移動させて接続片５の接続位置を変化すれば、
マイクロストリツプ線路の遅延時間TD０がその
長さに比例することから、遅延時間TD０を微調
整することができる。
具体的には、信号がマイクロストリツプ導線６
上を矢印の方向に進む場合、接続片５を実線のよ
うに移動して信号の通過する長さすなわち有効長
を短くすると、破線の場合より遅延時間TD０が
少なくなる。
上を矢印の方向に進む場合、接続片５を実線のよ
うに移動して信号の通過する長さすなわち有効長
を短くすると、破線の場合より遅延時間TD０が
少なくなる。
もつとも接続片５をマイクロストリツプ線路
DL０の途中に接続すると、信号の進行方向とは
逆方向の線路がミスマツチングの原因となるの
で、微調整後に残りの部分を切断するのが好まし
い。
DL０の途中に接続すると、信号の進行方向とは
逆方向の線路がミスマツチングの原因となるの
で、微調整後に残りの部分を切断するのが好まし
い。
第３図はマイクロストリツプ線路の遅延時間を
微調整する他の方法を示す図である。
微調整する他の方法を示す図である。
まず、第３図Ａに示すように、マイクロストリ
ツプ線路の必要とする特性インピーダンスになる
幅Ｗ２よりも広いＷ１を有し、かつ遅延時間TD
０がやや少な目となる多少短いマイクロストリツ
プ線路を用意する。
ツプ線路の必要とする特性インピーダンスになる
幅Ｗ２よりも広いＷ１を有し、かつ遅延時間TD
０がやや少な目となる多少短いマイクロストリツ
プ線路を用意する。
次に、レーザービーム等の公知の手段にて、マ
イクロストリツプ線路のマイクロストリツプ導線
６に、第３図Ｂのような切込み７を設け、じぐざ
ぐ状のマイクロストリツプ導線６を形成する。
イクロストリツプ線路のマイクロストリツプ導線
６に、第３図Ｂのような切込み７を設け、じぐざ
ぐ状のマイクロストリツプ導線６を形成する。
マイクロストリツプ線路にあつては、マイクロ
ストリツプ線路の単位長さ当たりの遅延時間は、
誘電体の比誘電率にのみ依存してマイクロストリ
ツプ線路の幅および誘電体の厚さには依存しない
ので、その長さに比例した遅延時間を有する。
ストリツプ線路の単位長さ当たりの遅延時間は、
誘電体の比誘電率にのみ依存してマイクロストリ
ツプ線路の幅および誘電体の厚さには依存しない
ので、その長さに比例した遅延時間を有する。
従つて、マイクロストリツプ導線６をじぐざぐ
状に形成すると、信号がじぐざぐ状に進行し、マ
イクロストリツプ線路６の有効長が長くなり、そ
の分だけ遅延時間が増加するので、切込み７の数
や切り込む深さを適当に加減すれば、所望の値ま
で遅延時間を微調整することができる。
状に形成すると、信号がじぐざぐ状に進行し、マ
イクロストリツプ線路６の有効長が長くなり、そ
の分だけ遅延時間が増加するので、切込み７の数
や切り込む深さを適当に加減すれば、所望の値ま
で遅延時間を微調整することができる。
微調整の終了したマイクロストリツプ線路６の
残りの部分は、幅がＷ１であつて幅Ｗ２より広
く、特性インピーダンスが低くなつている。そこ
で、特性インピーダンスを合わせるために、幅Ｗ
２となるように別の切込み８を入れる。
残りの部分は、幅がＷ１であつて幅Ｗ２より広
く、特性インピーダンスが低くなつている。そこ
で、特性インピーダンスを合わせるために、幅Ｗ
２となるように別の切込み８を入れる。
マイクロストリツプ線路６に導体片９が残る場
合、信号の通るラインと導通がないようにすれ
ば、残しておいても差支えない。信号がじぐざぐ
状に進行する部分のマイクロストリツプ導線６の
幅も等価的にＷ２となるようにすることが好まし
い。
合、信号の通るラインと導通がないようにすれ
ば、残しておいても差支えない。信号がじぐざぐ
状に進行する部分のマイクロストリツプ導線６の
幅も等価的にＷ２となるようにすることが好まし
い。
上述した本発明の電子制御可変遅延線の調整方
法にあつては、説明を簡単にするため、遅延線ブ
ロツク１，２を２個縦続接続するとともに、２ビ
ツト２進デイジタル制御信号によつて、切り換え
制御するようにした。
法にあつては、説明を簡単にするため、遅延線ブ
ロツク１，２を２個縦続接続するとともに、２ビ
ツト２進デイジタル制御信号によつて、切り換え
制御するようにした。
しかし、本発明は、１個の遅延線ブロツクから
なる電子制御可変遅延線において実施しても本発
明の目的達成が可能であり、３個以上の遅延線ブ
ロツクを縦続接続し、３ビツト以上のデイジタル
制御信号のよつて遅延時間を切り換える構成にあ
つても実施可能である。ビツト数が増加する程、
微調整する遅延線素子の数に比べて合成される増
加遅延時間の数が増加するので、本発明は有用で
ある。
なる電子制御可変遅延線において実施しても本発
明の目的達成が可能であり、３個以上の遅延線ブ
ロツクを縦続接続し、３ビツト以上のデイジタル
制御信号のよつて遅延時間を切り換える構成にあ
つても実施可能である。ビツト数が増加する程、
微調整する遅延線素子の数に比べて合成される増
加遅延時間の数が増加するので、本発明は有用で
ある。
すなわち微調整する遅延線素子は、ビツト数と
同数になるが、合成される増加遅延時間は２ビツ
トで３、３ビツトで７、４ビツトで15、５ビツト
で31、６ビツトで63、……と増加する。従つてビ
ツト数が増加する程、遅延線素子の微調整精度を
向上させなければならないが、本発明を用いれ
ば、その調整の簡素化を図ることができる。
同数になるが、合成される増加遅延時間は２ビツ
トで３、３ビツトで７、４ビツトで15、５ビツト
で31、６ビツトで63、……と増加する。従つてビ
ツト数が増加する程、遅延線素子の微調整精度を
向上させなければならないが、本発明を用いれ
ば、その調整の簡素化を図ることができる。
また、本発明を実施する電子制御可変遅延線の
構成は、上述した第１図の構成に限定されるもの
ではない。
構成は、上述した第１図の構成に限定されるもの
ではない。
さらに、上述した実施例において微調整する遅
延線素子は、マイクロストリツプ線路それ自体で
構成したが、本発明において略零に近い遅延時間
を有する遅延線素子とは、少なくとも略零に近い
遅延時間を有する遅延線素子を含む遅延線素子を
意味する。例えば、マイクロストリツプ線路およ
び複数区間からなる遅延線素子を組み合わせた複
合的な遅延線素子であつても差支えない。
延線素子は、マイクロストリツプ線路それ自体で
構成したが、本発明において略零に近い遅延時間
を有する遅延線素子とは、少なくとも略零に近い
遅延時間を有する遅延線素子を含む遅延線素子を
意味する。例えば、マイクロストリツプ線路およ
び複数区間からなる遅延線素子を組み合わせた複
合的な遅延線素子であつても差支えない。
以上説明したように本発明の電子制御可変遅延
線の調整方法は、遅延時間の異なる遅延線素子の
一方を遅延時間が略零に近いマイクロストリツプ
線路とし、この遅延線素子の遅延時間を調整する
ので、遅延時間の変化精度を大幅に向上すること
ができる。
線の調整方法は、遅延時間の異なる遅延線素子の
一方を遅延時間が略零に近いマイクロストリツプ
線路とし、この遅延線素子の遅延時間を調整する
ので、遅延時間の変化精度を大幅に向上すること
ができる。
しかも、選択される遅延時間の異なる２個の遅
延線素子を遅延線ブロツクとして、これらを複数
段縦続接続する場合には、合成される全体の遅延
時間も自動的に正確となり、調整も極めて簡単と
なる。
延線素子を遅延線ブロツクとして、これらを複数
段縦続接続する場合には、合成される全体の遅延
時間も自動的に正確となり、調整も極めて簡単と
なる。
第１図は本発明の電子制御可変遅延線の調整方
法を実施する回路図、第２図および第３図は本発
明における遅延線素子の遅延時間を調整する方法
を説明する部分斜視図である。 １，２……遅延線ブロツク、DL０〜DL１１…
…遅延線素子、Ｄ０Ａ〜Ｄ１１Ｂ……ダイオー
ド、SW０，SW１……無接点スイツチ、Ｐ１，
Ｐ２……入出力端子。
法を実施する回路図、第２図および第３図は本発
明における遅延線素子の遅延時間を調整する方法
を説明する部分斜視図である。 １，２……遅延線ブロツク、DL０〜DL１１…
…遅延線素子、Ｄ０Ａ〜Ｄ１１Ｂ……ダイオー
ド、SW０，SW１……無接点スイツチ、Ｐ１，
Ｐ２……入出力端子。
Claims (1)
- 【特許請求の範囲】 １ マイクロストリツプ線路からなり略零に近い
遅延時間を有する遅延線素子と、インダクタンス
および並列容量からなり複数区間および前記遅延
線素子の遅延時間より多い遅延時間を有する遅延
線素子を形成し、 これらの遅延線素子を交互に切り換えることに
よりその遅延時間差分を増減させる電子制御可変
遅延線の調整方法において、 前記略零に近い遅延時間を有する遅延線素子の
有効長を調整することを特徴とする電子制御可変
遅延線の調整方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094347A JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
| US06/612,915 US4642588A (en) | 1983-05-26 | 1984-05-22 | Method for adjustment of variable delay line |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58094347A JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59219002A JPS59219002A (ja) | 1984-12-10 |
| JPS6357962B2 true JPS6357962B2 (ja) | 1988-11-14 |
Family
ID=14107746
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58094347A Granted JPS59219002A (ja) | 1983-05-26 | 1983-05-26 | 電子制御可変遅延線の調整方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4642588A (ja) |
| JP (1) | JPS59219002A (ja) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2618610B1 (fr) * | 1987-07-20 | 1989-12-22 | Dassault Electronique | Dispositif de retard hyperfrequence |
| US5013944A (en) * | 1989-04-20 | 1991-05-07 | International Business Machines Corporation | Programmable delay line utilizing measured actual delays to provide a highly accurate delay |
| JPH04122112A (ja) * | 1990-09-13 | 1992-04-22 | Hirose Electric Co Ltd | 可変遅延線 |
| US7332983B2 (en) * | 2005-10-31 | 2008-02-19 | Hewlett-Packard Development Company, L.P. | Tunable delay line using selectively connected grounding means |
| CN101636702B (zh) * | 2006-09-25 | 2014-03-05 | 弗莱克斯电子有限责任公司 | 双向调节器 |
| US8031042B2 (en) * | 2008-05-28 | 2011-10-04 | Flextronics Ap, Llc | Power converter magnetic devices |
| US8735734B2 (en) * | 2009-07-23 | 2014-05-27 | Lexmark International, Inc. | Z-directed delay line components for printed circuit boards |
| US8198547B2 (en) | 2009-07-23 | 2012-06-12 | Lexmark International, Inc. | Z-directed pass-through components for printed circuit boards |
| US8586873B2 (en) * | 2010-02-23 | 2013-11-19 | Flextronics Ap, Llc | Test point design for a high speed bus |
| US8752280B2 (en) | 2011-09-30 | 2014-06-17 | Lexmark International, Inc. | Extrusion process for manufacturing a Z-directed component for a printed circuit board |
| US8658245B2 (en) | 2011-08-31 | 2014-02-25 | Lexmark International, Inc. | Spin coat process for manufacturing a Z-directed component for a printed circuit board |
| US8790520B2 (en) | 2011-08-31 | 2014-07-29 | Lexmark International, Inc. | Die press process for manufacturing a Z-directed component for a printed circuit board |
| US9078374B2 (en) | 2011-08-31 | 2015-07-07 | Lexmark International, Inc. | Screening process for manufacturing a Z-directed component for a printed circuit board |
| US9009954B2 (en) | 2011-08-31 | 2015-04-21 | Lexmark International, Inc. | Process for manufacturing a Z-directed component for a printed circuit board using a sacrificial constraining material |
| US8943684B2 (en) * | 2011-08-31 | 2015-02-03 | Lexmark International, Inc. | Continuous extrusion process for manufacturing a Z-directed component for a printed circuit board |
| US8822840B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for controlling transmission line impedance |
| US8822838B2 (en) | 2012-03-29 | 2014-09-02 | Lexmark International, Inc. | Z-directed printed circuit board components having conductive channels for reducing radiated emissions |
| US8830692B2 (en) | 2012-03-29 | 2014-09-09 | Lexmark International, Inc. | Ball grid array systems for surface mounting an integrated circuit using a Z-directed printed circuit board component |
| US8912452B2 (en) | 2012-03-29 | 2014-12-16 | Lexmark International, Inc. | Z-directed printed circuit board components having different dielectric regions |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4997546A (ja) * | 1973-01-19 | 1974-09-14 | ||
| JPS5126777A (ja) * | 1974-08-28 | 1976-03-05 | Nippon Denki Sylvania Kk | Hodentotentosochi |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US2961620A (en) * | 1955-10-06 | 1960-11-22 | Sanders Associates Inc | Phase shifter for high frequency transmission line |
| DE1252234B (ja) * | 1963-10-05 | |||
| US3584376A (en) * | 1968-10-25 | 1971-06-15 | Sprague Electric Co | Microstrip delay line and a method of manufacturing same |
| US3585535A (en) * | 1969-07-22 | 1971-06-15 | Sprague Electric Co | Microstrip delay line |
| US3656179A (en) * | 1970-08-21 | 1972-04-11 | Bell Telephone Labor Inc | Microwave stripline phase adjuster |
| US3781722A (en) * | 1973-03-12 | 1973-12-25 | Rca Corp | Digitally variable delay time system |
| US4160220A (en) * | 1978-01-23 | 1979-07-03 | Rca Corporation | Precision microwave delay circuit and method |
| JPS58145211A (ja) * | 1982-02-22 | 1983-08-30 | Elmec Corp | 可変遅延線 |
| JPS5913411A (ja) * | 1982-07-14 | 1984-01-24 | Elmec Corp | 遅延線 |
-
1983
- 1983-05-26 JP JP58094347A patent/JPS59219002A/ja active Granted
-
1984
- 1984-05-22 US US06/612,915 patent/US4642588A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4997546A (ja) * | 1973-01-19 | 1974-09-14 | ||
| JPS5126777A (ja) * | 1974-08-28 | 1976-03-05 | Nippon Denki Sylvania Kk | Hodentotentosochi |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59219002A (ja) | 1984-12-10 |
| US4642588A (en) | 1987-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS6357962B2 (ja) | ||
| US5694065A (en) | Switching control circuitry for low noise CMOS inverter | |
| DE2645898C2 (ja) | ||
| JP2532212B2 (ja) | 可変減衰器 | |
| US3982214A (en) | 180° phase shifting apparatus | |
| US3541491A (en) | Electrical resistors | |
| JPS5818768B2 (ja) | チヨウコガタデンシカイロ | |
| JPH06196958A (ja) | プログラマブル可変長遅延回路 | |
| DE2329747A1 (de) | Spannungsgesteuerter variabler leistungsteiler | |
| JPH07249501A (ja) | 電子回路 | |
| US3680013A (en) | Film attenuator | |
| GB1578132A (en) | Switching arrangements | |
| JPH05508060A (ja) | 移相回路 | |
| JPS6169201A (ja) | 移相装置 | |
| US4710844A (en) | Electronic circuit breaker trip function adjusting circuit | |
| JPS60223316A (ja) | デイジタル可変遅延線 | |
| JPS6313572B2 (ja) | ||
| US4697162A (en) | Variable delay line system | |
| US4408170A (en) | Component with trimmable electric impedance | |
| US3629738A (en) | Microstrip delay line | |
| JPS62226708A (ja) | デイジタル・アナログ混成高周波移相器 | |
| US5339056A (en) | Variable delay line with microstrip delay elements selectively connected by sliding switches | |
| JPH01233830A (ja) | マイクロ波スイッチ | |
| KR100281688B1 (ko) | 가변식 딜레이 체인 장치 | |
| KR0137946Y1 (ko) | 반도체 인덕터 |