JPS60223316A - デイジタル可変遅延線 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野〕 本発明はインダクタンスと容量を組合わせた電磁型の遅
延線素子からなる可変遅延線に係り、特に、ディジタル
的に遅延時間を変化可能に構成したディジタル可変遅延
線に関する 〔従来技術とその問題点〕 ＩＣ等の電子部品と一緒にプリント基板に実装される半
固定的な手動調整型可変遅延線としては、例えば次のよ
うな構成のものがある。

すなわち、ボビンの外周に導体を単層ソレノイド状にス
ペース巻きし、その導体の１ターン毎にアースとの間に
固定容量素子を接続して複数区間を有する集中定数型遅
延線を構成し、その導体の各ターンの一部を固定接点と
して固定接点列を形成し、その固定接点列上を可動接点
を摺動させて固定接点を切換え可能に構成したものであ
る。

このような可変遅延線は、特性インピーダンスをＲｏと
すると入力インピーダンスがＲｏ　／　２となり１例え
ば特性インピーダンスＲｏを１００Ωとして５０Ωの入
力インピーダンスを有するものが実用化されている。

そして、この可変遅延線をＩＣ等に接近させてプリント
基板上に一緒に使用する場合には、予めプリント回路を
適当に選定することによってミスマツチング等の問題が
生じにくいし２種々のインピーダンスに合わせてプリン
ト回路を形成することも比較的容易である。

しかし、可変遅延線のみをＩＣ等から離して配置する必
要が生じた場合には、可変遅延線が特性インピーダンス
と異なる入力インピーダンスを有するので、入力インピ
ーダンスＲｏ　／　２と出力インピーダンスＲｏの２種
類の同軸ケーブルを用いてマツチングをとって他の回路
と接続する必要がある。

この場合、インピーダンス５０Ωの同軸ケーブルは、一
般的に広く用いられるとともに種類も多いので容易に得
ることができる反面、１００Ωの同軸ケーブルは一般的
でないので入手が困難である。

そのため、電子機器の状況に合わせて可変遅延線を使用
することが困難で、不便であった。

一方、可変範囲の大きい可変遅延線と小さい可変遅延線
を組合せ、遅延時間の粗調整および微調ず、それら可変
遅延線の間にバッツァ回路を介在させる必要があってあ
まり実用的ではなかった。

このように、従来の可変遅延線にあっては、入出力イン
ピーダンスが等しく、可変できる遅延時間９大きさも種
々に変化可能で１分解能も必要に応じて幅広（選定でき
るものが要望されていた。

〔発明の目的〕

本発明はこのような状況の下になされたもので。

入出力インピーダンスが等しく、可変できる遅延時間の
大きさも種々に変化可能で１分解能も必要に応じて選定
可能な高信頼性のディジタル可変遅延線を提供するもの
である。

〔発明の構成と効果〕

この目的を達成するために本発明は、遅延時間の大きい
遅延線素子と小さい遅延線素子およびこれら一方を選択
的に切換えるスイッチからなる遅延線ブロックを複数縦
続接続し、これら縦続接続された遅延線ブロックのうち
一端の遅延線素子ブロックにおける前記遅延線素子間の
遅延時間差を最小とし、この最小遅延時間差を基準とし
て他の遅延線ブロックの遅延時間差を順次２の乗数に設
定するとともに、前記最小遅延時間差を基準とした２進
数の桁（ピント）に前記スイッチを対応させたものであ
る。

このような本発明の構成によれば、入出力インピーダン
スが等しくできるうえ、可変できる遅延時間の大きさも
種々に変化可能になるとともに。

分解能も必要に応じて選定可能になり、特にディジタル
的に遅延時間の可変制御ができる。

〔発明の実施例〕

以下２本発明の詳細な説明する。

第１図は本発明に係るディジクル可変遅延線の一実施例
を示す回路図である。

図において、符号ＤＬｏ　、　０１４　、　ＤＬ２　、
　ＤＬ３は。

例えばボビンに導線を複数ターン巻くとともにその導線
とアース間に容量を形成してなる集中定数型の遅延線素
子であり、各々遅延線素子ＤＬｏ　＋ＤＬＩ　ＩＤＬ！
　＋　ＤＬ３は遅延時間ｔｄｏ　＋　ｔｄｌ　Ｈｔｄ２
　＋ｔｄ、を有し、全て同じ特性インピーダンスＲ−ｏ
となっている。

また、符号ＤＬＪＯＩ　ＤＬ’ｌＪＩ　ＤＬＩ２．　Ｄ
ＬＩ３は１例えば誘電体の片面にアース電極を形成する
とともに対向面にマイクロストリップ導線を形成してな
る分布定数型の遅延線素子であり、上述した遅延線素子
ＤＬｏ　、　ＤＬＩ　＋　ＤＬ２　＋　ＤＬ３の遅延時
間より小さい遅延時間Ｅ’ｌｌｌ　ｔａｉｉ、　ｔｄ＋
２．　ｔｄ＋３を有し、やはり全て同じ特性インピーダ
ンスＲｏとなっている。

なお、各遅延線素子ＤＬｏ　＋　ＤＬＬ　＋　ＤＬ２　
＋　ＤＬ３゜ＤＬｌｏ　＋　ＤＬｔ＋　＋　ＤＬＩ２　
、　ＤＬＩ３のアース側は共通接続されている。

遅延線素子ＤＬｏおよびＤＬｌｏは、２回路２接点のス
ライド型スイッチＳＷｏにて一方が選択的に切換えられ
るようになって第１の遅延線ブロックＡを形成している
。すなわち、スイッチＳＨｏの両回路における一方の固
定接点”　１”側聞に遅延線素子ＤＬｏを接続し、他の
固定接点“０”側聞に遅延線素子ＤＩ、Ｉｏを接続し９
例えば両回動接点を“１”側にすることによって遅延線
素子ＤＬｏが選択され。

１１ｇ１ｌ側にすることによって遅延線素子ＤＬ１ｏが
選択される。

同様に遅延線素子ＤＬ１　、　ＤＬｌｌとスイッチ５１
１１にて第２の遅延線ブロックＢが、遅延線素子ＤＬ２
　。

ＤＬ１２とスイッチＳＷ＝にて第３の遅延線ブロックＣ
が、さらに、遅延線素子ＤＬ、　、　Ｄｌ、１３とスイ
・ノチＳ６にて第３の遅延線ブロックＤが形成されてお
り、各スイッチ３１４．〜ＳＷ３を“１”側にすること
によって遅延線素子Ｄ　Ｌ　ｓ　−Ｄ　Ｌ　ｓが選択さ
れ、“０“側にすることによって遅延線素子ＤＬ１１−
ＤＬ１３が選択されるようになっている。

なお、第４の遅延線ブロックＤは入力側の遅延線ブロッ
クとなっており、第１の遅延線ブロックＡが出力側の遅
延線ブロックとなっている。さらに、各遅延線ブロック
Ａ−Ｄの各々におけるスイッチＳｌ’ｉｏ　”Ｓｌ’１
３　も９図中左側が入力側となり右側が出力側となって
いる。

そして、第４の遅延線ブロックＤのスイッチＳＷｓにお
ける出力側可動接点が、第３の遅延線ブロックＣのスイ
ッチ５Ｗｆｆｉにおける入力側可動接点に接続され、順
次隣合う遅延線ブロックとの関係においてスイッチの出
力側可動接点が後段の遅延線ブロックのスイッチにおけ
る入力側可動接点に接続され、これら第４〜第１の遅延
線ブロックＤ〜Ａが縦続接続されている。

第４の遅延線ブロックＤのスイッチＳＷ３における入力
側可動接点には入力端子ｐ、が接続され。

第１の遅延線ブロックＡのスイッチＳＷＯにおける出力
側可動接点には出力端子Ｐ２が接続されている。

従って、出力インピーダンスＲＯのパルス信号源Ｐ−Ｇ
の出力を入力端子Ｐ１に加えると、パルス信号は第４〜
第１の遅延線ブロックＤ−Ａにおける各々一方の遅延線
素子４個を順次通過して所定の遅延時間を伴って出力端
子Ｐ２から出力され。

出力端子Ｐ２に接続されたインピーダンスＲＯの負荷抵
抗に吸収される。

次に、このように構成された本発明のディジタル可変遅
延線について、入力端子Ｐ１から出力端子Ｐ２までの遅
延時間とスイッチＳＷｏ〜ＳＷ３の操作関係について考
察する。

第１の遅延線ブロックＡにおいてスイッチ舖０の切換操
作による遅延時間差をΔｔｄとすると。

Δｔｄ＝ｔｄＯ−１ｄｌｏ・・・・・（１）となる。

以下、スイッチＳＷ１＋　５ＩＬ２　＋　Ｓ’１４３の
切換操作による第２〜第４の遅延線ブロックＢ−Ｄにお
ける遅延時間差を、２・Δｔｄ、４・Δｔｄ、８・Δｔ
ｄのように順次２を乗じた値に等しくすると。

２・Δｔｄ　＝　ｔｄヱ　−ｔｄ１．・・・・・　（２
）４・Δｔｄ　＝　ｔｄ２−　ｔｄ＋２・・・・・　（
３）８・Δｔｄ　＝　ｔｄ３−　ｔｄ＋３・・・・・　
（４）となる。

そして、いま４つのスイッチＳＷｏ〜ＳＷ３のうちスイ
ッチＳＷｏを４ビツトの２進数の最下位桁に対応させる
とともにスイッチＳＷＩ〜Ｓ６を順次上桁に向けて対応
させ、更にスイッチＳＷｏ〜Ｓ６の“ｌ”側を２進数の
１に、“０”側を２進数の０に対応させると、スイッチ
ＳＷｏ〜ＳＷ、の切換位置による２進数の表現と後述す
る入出力端子Ｐ１゜２２間の遅延時間ｔｄ　（００００
）〜（１１１１）の変化とが対応する。

ここで、入出力端子ｐ、、Ｐ、間の遅延時間ｔｄ（００
００）は。

ｔｄ　（００００）　＝　ｔｄｓｏ　＋　ｔｄｏ　＋　
ｔｄｔ２＋　ｔｄ１３・・・・・・・　（５） となり、この遅延時間ｔｄ　（００００）をｔｄｒとす
れば。

スイッチＳＷｏのみを“１″側にした場合の入出力端子
間の遅延時間ｔｄ　（０００１）は、上述した（１）お
よび（５）式から ｔｄ　（０００１）　＝ｔｄｏ　＋ｔｄｌｌ　＋ｔｄ１
２　＋ｔｄ１３＝Δｔｄ＋ｔｄｒ・・・・・（６） となる。

さらに、スイッチ計１のみを“１７側にした場合の入出
力端子間の遅延時間ｔｄ　（００１０）は、（２）およ
び（５）式から ｔｄ　（００１０）　＝ｔｄｌｏ＋ｔｄｌ　＋ｔｄ＋２
＋ｔｄ１３＝２・Δｔｄ＋ｔｄｒ・・・（７） となり、以下同様に表現して ｔａ　（００１１）＝　３　・Δｔａ＋ｔｄｒ　・−・
（８）ｔｄ　（１１１１）　＝　１５　・　Δｔｄ＋ｔ
ｄｒ　ＨＨ（９）となる。

そして、可変遅延線は、遅延時間の絶対値よりも遅延時
間の変化が問題となるので、　ｔａ　（００００）を遅
延時間の変化が０の位置と考えると、スイッチＳ−０〜
Ｓ６による２進数表現の１０進数の値にＡｔｄを乗じた
値が遅延時間の変化を示すことになり、上述した可変遅
延線は。〜１５−Ａｔｄよ含４時間毎に１５ステツプの
遅延時間変化を得ることができる。

従って１本発明のディジタル可変遅延線は、第２図に示
すように１箱型のケース１内に収納するとともに、ケー
ス１上面に形成した複数の窓部２ａ〜２ｄにスイッチＳ
Ｗ　ｏ　＝ＳＷ３の操作つまみ３ａ〜３ｄを切換え可能
に嵌め、２進数表現の最下位桁をスイッチＳＷｏにして
順次Ｓ’Ｗ、　、　ＳＷ、　、　ｓｗ、を配置し、更に
スイッチのツマミ３ａ〜３ｄの位置によって１　”と“
０”を識別できるように表示すれば、スイッチ５Ｗｏ−
３Ｗ３の位置で２進数を表現できると同時に、その２進
数に比例した遅延時間変化を得ることができる。

以上、４ビツト構成を例にして本発明の実施例を示した
が９本発明にあっては目的によってビット数の増減は容
易であり、５ビツトでは３１ステツプ、６ビソトでは６
３ステツプ・・・と、ピント数を増加することにより分
解能は急速に向上する。

一方、必要とする遅延線素子の数とスイッチの数はわず
かじか増加しない。

しかも、従来例のように、１個のつまみで全可変範囲を
スライドして変化させるものは、遅延時間の変化の程度
をツマミの位置より概略的に知ることはできるものの正
確に知ることは困難であるが２本発明のものは変化を正
確に知ることができる。

さらに、スイッチＳＷｏ　”ＳＷ３は、遅延時間の異な
る遅延線素子の一方を選択的に切換えるものであるから
、振動や衝撃によって切換え位置の変化しにくい構造の
ものを用いることが容易で、振動等によって遅延時間が
変化しにくい高信頼性の構造とすることができる。

また、上述のように本発明のディジタル可変遅延線は９
１つのケース１の中に全ビット数に対応する遅延線ブロ
ックＡ−Ｄを収容する以外に、必要とするピント数を分
割して個々のケースに収容することも可能である。

すなわち、第１図および第２図に示すような遅延時間差
がＡｔｄの４ビツトのディジタル可変遅延線を第１のデ
ィジタル可変遅延線とし、第２のディジタル可変遅延線
としてスイッチの切換による遅延時間の増加が１６Δｔ
ｄ、　３２Δｔｄ、　６４Δｔｄ、　１２８Δｔｄとな
るものを用意し、これら第１および第２のディジタル可
変遅延線を縦続接続すれば８ビツト構成のディジタル可
変遅延線となり、Ａｔｄ毎に２５５ステツプの可変を得
ることができる。

この場合第２のディジタル可変遅延線のみを。

１ステツプの遅延時間変化の大きい４ビツト構成として
使用することができるのは当然であり２本発明のディジ
タル可変遅延線は用途に応して色々と組合わせて使用で
きる利点もある。

さらに２本発明のディジタル可変遅延線は、上述した（
１）〜（８）式で明らかなように、遅延時間変化の精度
が各遅延線素子ＤＬｏ　、　ＤＬ＋　、　ＤＬ２　＋Ｄ
Ｌ３　、　ＤＬＩＯ，ＤＬ１１＋　ＤＬ１２＋　ＤＬ１
３の遅延時間の絶対値ではなく、各遅延線素子の遅延時
間差の精度によるので、各遅延線ブロックＡ−Ｄにおけ
る遅延時間差を高精度にすれば、正確な遅延時間の切換
えができる。

一方、上述したように遅延線素子ＤＬｏ＝ＤＬ３に用い
た遅延時間の比較的大きい集中定数型のものである反面
、遅延時間の微調整が困難である。

そこで、第３図に示すように遅延時間の比較的少ない遅
延線素子ＤＬ１０”ＤＬｌｌを遅延線素子ＤＬ１０　’
　。

Ｄｔ、！、　’のように半固定遅延線素子として微調整
可能にすれば、高精度の遅延時間差を得ることができる
。

第４図は各遅延線ブロックＡ−Ｄにおいて遅延時間の小
さい方の遅延線素子ＤＬｌｏ　、　［）Ｌｌｌ　、　Ｄ
Ｌｌ２　＋ＤＬ１３を所望の遅延時間に精密に調整する
例を示すものである。

すなわち、第４図（Ａ）示すように、遅延時間の小さい
方の例えば遅延線素子ＤＬＩｏを１幅Ｗ１のチップ状の
誘電体３の両面に電極４．５を形成するとともに片側の
電極４をアース電極とし、対向する電極５を同図（Ｂ）
のように、レーザビーム等で切込みを入れて特性インピ
ーダンスＲｏとなるような導線路幅Ｗ２の折曲がり導線
路６を構成し、遅延時間差が目的の値となるようにその
導線路６の長さを微調整することで達成できる。

なお、切込みによって形成される使用しない電極は残し
ておいても差支えない。

そして１本発明にあっては、遅延時間の大きい遅延線素
子として集中定数型のみでなく分布定数型であってもよ
いし、立ち上がりがあまり速くない信号を扱う場合は、
遅延時間の小さい遅延線素子として単なる導線を用いて
もミスマツチングによる特性劣化が少ない。

また、上述したスイッチＳＷｏ　＝ＳＷ３は、スライド
型に限らず、スナップ型２回転型等色々なものが使用で
きるし、電子的な無接点スイッチを用いることも可能で
あり、取付は位置もケース１上面だけでなく側面等任意
に選定可能である。

以上説明したように本発明のディジタル可変遅延線は、
入出力インピーダンスが等しく、可変できる遅延時間の
大きさも種々に変化可能で２分解能も必要に応じて任意
に選定できる。

【図面の簡単な説明】

第１図は本発明に係るディジタル可変遅延線の一実施例
を示す回路図、第２図は第１図に示すディジタル可変遅
延線を製品化した場合の一例を示す斜視図、第３図は本
発明のディジタル可変遅延線の他の実施例を示す回路図
、第４図（Ａ）、（Ｂ）は第３図に示す半固定遅延線素
子の調整方法を説明する図である。 ＤＬｏ、ＤＬｌ、ＤＬ２．ＤＬ３・・ 遅延時間の大きい遅延線素子　１ ＤＬ１（１、ＤＬｌｔ　＋　ＤＬｌ２　＋　”１３　°
　。 遅延時間の小さい遅延線素子 ＳＷｏ　−５Ｗ３　・・・・・・・・スイッチＡ−Ｄ・
・・・・・・・・・遅延線ブロックΔｔｄ・・・・・・
・・・・・ 基準となる遅延時間差 特許出願人　エルメック株式会社 第　１　図 第　３　図 第４図 （Ａ）　（Ｂ）

Claims (2)

【特許請求の範囲】
1. （１）遅延時間の大きい遅延線素子および小さい遅延線
   素子、並びにこれらを選択的に切換えるスイッチからな
   る遅延線ブロックを複数縦続接続し。 これら縦続接続された遅延線ブロックのうち一端の遅延
   線ブロックにおける前記遅延線素子間の遅延時間差を最
   小とし、この最小遅延時間差を基準として他の遅延線ブ
   ロフクにおける各遅延時間差を順次２の乗数に設定し、
   前記最小遅延時間差を基準とした２進数の桁に前記各遅
   延線ブロックのスイッチを対応させたことを特徴とする
   ディジタル可変遅延線。
2. （２）遅延時間の小さい遅延線素子が、半固定遅延線素
   子からなる特許請求の範囲第１項記載のディジタル可変
   遅延線。